JPH0713879A - バス接続装置 - Google Patents
バス接続装置Info
- Publication number
- JPH0713879A JPH0713879A JP5151630A JP15163093A JPH0713879A JP H0713879 A JPH0713879 A JP H0713879A JP 5151630 A JP5151630 A JP 5151630A JP 15163093 A JP15163093 A JP 15163093A JP H0713879 A JPH0713879 A JP H0713879A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- input
- write
- memory
- output control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 メモリを含む高速バスと複数の入出力制御装
置が接続された低速バスとの間をバス接続装置により接
続し、バス使用要求のあった入出力制御装置がバス接続
装置内のバッファを用いて書逃げ方式で高速処理を行う
とき、ライト異常が生じた際にそのときの入出力制御装
置を特定できなくなることを防止する。 【構成】 バス50の使用要求を行って許可された入出
力制御装置10または11の許可番号(ID番号に一対
一に対応)iをバッファ105内にライトアドレス等の
情報bと共に格納する。ライトエラーが生じると、その
ときの許可番号jをバッファ105から読出し、この番
号に対応するID番号nをROM110より検索し、C
PU20へ割込み報告する。CPU20はライトエラー
時の入出力制御装置をこのIDにより特定でき、エラー
処理が容易になる。
置が接続された低速バスとの間をバス接続装置により接
続し、バス使用要求のあった入出力制御装置がバス接続
装置内のバッファを用いて書逃げ方式で高速処理を行う
とき、ライト異常が生じた際にそのときの入出力制御装
置を特定できなくなることを防止する。 【構成】 バス50の使用要求を行って許可された入出
力制御装置10または11の許可番号(ID番号に一対
一に対応)iをバッファ105内にライトアドレス等の
情報bと共に格納する。ライトエラーが生じると、その
ときの許可番号jをバッファ105から読出し、この番
号に対応するID番号nをROM110より検索し、C
PU20へ割込み報告する。CPU20はライトエラー
時の入出力制御装置をこのIDにより特定でき、エラー
処理が容易になる。
Description
【0001】
【産業上の利用分野】本発明はバス接続装置に関し、特
にメモリを含む高速システムバスと複数の入力出力制御
装置が接続された低速システムバスとの間を論理接続す
るためのバス接続装置に関するものである。
にメモリを含む高速システムバスと複数の入力出力制御
装置が接続された低速システムバスとの間を論理接続す
るためのバス接続装置に関するものである。
【0002】
【従来の技術】従来の技術では、入出力制御装置からの
メモリライト動作は、低速バスと高速メモリバスをバス
接続装置が論理的に直結し、入出力制御装置がメモリに
書込む時、メモリからの応答があるまでバスをロックす
る場合が多い。しかし、この方法では、低速バスと高速
バスの両方を同時に一定時間使用するためにバス効率が
悪い。
メモリライト動作は、低速バスと高速メモリバスをバス
接続装置が論理的に直結し、入出力制御装置がメモリに
書込む時、メモリからの応答があるまでバスをロックす
る場合が多い。しかし、この方法では、低速バスと高速
バスの両方を同時に一定時間使用するためにバス効率が
悪い。
【0003】そこで、いわゆる“データ書逃げ”方式が
採用されている。このデータの書逃げ方式は入出力制御
装置がメモリへのライト動作を実行する時、バス接続装
置はアドレス及びデータを受けたらバッファにロードし
た時点でバスサイクルを終了し、メモリライトを見かけ
上高速に終了させる。
採用されている。このデータの書逃げ方式は入出力制御
装置がメモリへのライト動作を実行する時、バス接続装
置はアドレス及びデータを受けたらバッファにロードし
た時点でバスサイクルを終了し、メモリライトを見かけ
上高速に終了させる。
【0004】バス接続装置はバッファ内にメモリライト
情報があれば独自に高速バス上のメモリにその情報を送
りメモリライトを実行する。
情報があれば独自に高速バス上のメモリにその情報を送
りメモリライトを実行する。
【0005】しかし、従来のこの種のデータ書逃げ方式
では、バス接続装置がメモリライト時に異常報告を受け
ても、実際にデータを出力した入出力制御装置はバスサ
イクルを終了しているので、先のメモリライト異常通知
をどの入出力制御装置に報告するか判定できない。
では、バス接続装置がメモリライト時に異常報告を受け
ても、実際にデータを出力した入出力制御装置はバスサ
イクルを終了しているので、先のメモリライト異常通知
をどの入出力制御装置に報告するか判定できない。
【0006】そのため、以後のメモリライトサービスを
停止するか、バス接続装置自身がバス調停をすべて禁止
するといった方法で対応し、異常処理はソフトウェアに
よるタイムアウト処理に委ねる方法を採用している。
停止するか、バス接続装置自身がバス調停をすべて禁止
するといった方法で対応し、異常処理はソフトウェアに
よるタイムアウト処理に委ねる方法を採用している。
【0007】
【発明が解決しようとする課題】上述した従来の書逃げ
方式では、異常報告を受けた際に書逃げを行った入出力
制御装置が特定できないので、低速バスの装置全てが切
り離されることになる。これは書逃げデータは正常で
も、バス接続装置が実際に行ったメモリライトが異常に
もかかわらず、ソフトウェアからは見かけ上、低速バス
配下の入出力制御装置の異常として判定される結果とな
る。
方式では、異常報告を受けた際に書逃げを行った入出力
制御装置が特定できないので、低速バスの装置全てが切
り離されることになる。これは書逃げデータは正常で
も、バス接続装置が実際に行ったメモリライトが異常に
もかかわらず、ソフトウェアからは見かけ上、低速バス
配下の入出力制御装置の異常として判定される結果とな
る。
【0008】また、メモリライトの異常の原因はバス接
続自身でない場合も有り得る。バス接続装置から異常通
知として割込んでもソフトウェアとしても特定の入出力
制御装置を判定することは困難であるという欠点もあ
る。
続自身でない場合も有り得る。バス接続装置から異常通
知として割込んでもソフトウェアとしても特定の入出力
制御装置を判定することは困難であるという欠点もあ
る。
【0009】本発明の目的は、書逃げ方式の際における
ライト処理異常時の入出力制御装置を特定できる様にし
て異常処理を容易にかつ正確に行い得るようにしたバス
接続装置を提供することである。
ライト処理異常時の入出力制御装置を特定できる様にし
て異常処理を容易にかつ正確に行い得るようにしたバス
接続装置を提供することである。
【0010】
【課題を解決するための手段】本発明によれば、メモリ
及び中央処理装置が接続された高速バスと複数の入出力
制御装置が接続された低速バスとの間を論理接続するた
めのバス接続装置であって、前記入出力装置からの前記
低速バスの使用要求に応答してバス調停を行いつつ使用
許可をなす手段と、この使用許可された入出力装置を識
別するための識別情報と前記使用要求のアドレス情報及
びメモリ書込みデータとを対応付けて格納する格納手段
と、前記格納手段に格納されたアドレス情報及び書込み
データに従って前記メモリへの書込み処理を行う手段
と、この書込み処理の異常に応答してそのときの前記識
別情報を前記中央処理装置へ報告する報告手段とを含む
ことを特徴とするバス接続装置が得られる。
及び中央処理装置が接続された高速バスと複数の入出力
制御装置が接続された低速バスとの間を論理接続するた
めのバス接続装置であって、前記入出力装置からの前記
低速バスの使用要求に応答してバス調停を行いつつ使用
許可をなす手段と、この使用許可された入出力装置を識
別するための識別情報と前記使用要求のアドレス情報及
びメモリ書込みデータとを対応付けて格納する格納手段
と、前記格納手段に格納されたアドレス情報及び書込み
データに従って前記メモリへの書込み処理を行う手段
と、この書込み処理の異常に応答してそのときの前記識
別情報を前記中央処理装置へ報告する報告手段とを含む
ことを特徴とするバス接続装置が得られる。
【0011】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【0012】図1は本発明の実施例のシステムブロック
図である。図において、複数の入出力制御装置10,1
1は低速バス50に接続されており、バス接続装置10
0を介して高速バス40に論理的に接続されている。こ
の高速バス40には、中央処理装置20及びメインメモ
リ30が接続されている。
図である。図において、複数の入出力制御装置10,1
1は低速バス50に接続されており、バス接続装置10
0を介して高速バス40に論理的に接続されている。こ
の高速バス40には、中央処理装置20及びメインメモ
リ30が接続されている。
【0013】バス接続装置100に設けられている複数
段のバッファ105を介して入出力制御装置10,11
からのメインメモリ30への書込み要求処理を行ういわ
ゆる“書逃げ方式”が採用されている。
段のバッファ105を介して入出力制御装置10,11
からのメインメモリ30への書込み要求処理を行ういわ
ゆる“書逃げ方式”が採用されている。
【0014】尚、101はバスドライバであり、102
はバスレシーバである。103はパリティ検出回路であ
り、104はデコーダ,106〜109はレジスタ,1
13はセレクタ,114はエラーカウンタ,115はア
ンドゲートである。
はバスレシーバである。103はパリティ検出回路であ
り、104はデコーダ,106〜109はレジスタ,1
13はセレクタ,114はエラーカウンタ,115はア
ンドゲートである。
【0015】バッファ105は入出力制御装置10,1
1からの低速バス使用要求eに対して許可されたライト
アドレスとライトデータbを格納すると共に、それに対
応して使用許可番号iをも格納するものである。
1からの低速バス使用要求eに対して許可されたライト
アドレスとライトデータbを格納すると共に、それに対
応して使用許可番号iをも格納するものである。
【0016】ROM(リードオンリメモリ)110はバ
ッファ105に格納されている使用許可番号jを検索ア
ドレスとし、この検索アドレス対応に入出力制御装置1
0,11の各ID(識別番号)コードnを予め格納した
メモリである。
ッファ105に格納されている使用許可番号jを検索ア
ドレスとし、この検索アドレス対応に入出力制御装置1
0,11の各ID(識別番号)コードnを予め格納した
メモリである。
【0017】入出力制御装置10がメモリライトを実行
する前に、まず低速バス50を使用するためにバス要求
eをバス接続装置100に出力する。
する前に、まず低速バス50を使用するためにバス要求
eをバス接続装置100に出力する。
【0018】バス接続装置100はエンコーダ112と
デコーダ111とにより低速バス使用の優先順位を決定
し、バス使用許可信号fで入出力制御装置10にバスの
使用許可を与える。
デコーダ111とにより低速バス使用の優先順位を決定
し、バス使用許可信号fで入出力制御装置10にバスの
使用許可を与える。
【0019】入出力制御装置10はメモリライトサイク
ルを低速バス50に起動する。バス接続装置100は起
動されたアドレス及びデータaをチェック回路103で
パリティチェックし、異常であればステータスラインd
で入出力制御装置10に異常をその低速バスのメモリサ
イクル内に報告する。異常が無ければ入出力制御装置1
0はDMA(ダイレクトメモリアクセス)動作で次のメ
モリライトサイクルを実行するためのバス使用要求を行
い前述の動作を繰返す。
ルを低速バス50に起動する。バス接続装置100は起
動されたアドレス及びデータaをチェック回路103で
パリティチェックし、異常であればステータスラインd
で入出力制御装置10に異常をその低速バスのメモリサ
イクル内に報告する。異常が無ければ入出力制御装置1
0はDMA(ダイレクトメモリアクセス)動作で次のメ
モリライトサイクルを実行するためのバス使用要求を行
い前述の動作を繰返す。
【0020】一方、バス接続差装置100は受取った正
常なメモリライト情報bをバッファレジスタ105にロ
ードする。この時、先のバス調停で許可を与えた許可番
号(レジスタ107に保持されている)iも同時にロー
ドする。この一連の動作にて低速バスのメモリライトサ
イクルを終了する。
常なメモリライト情報bをバッファレジスタ105にロ
ードする。この時、先のバス調停で許可を与えた許可番
号(レジスタ107に保持されている)iも同時にロー
ドする。この一連の動作にて低速バスのメモリライトサ
イクルを終了する。
【0021】バッファレジスタ105は一つでもメモリ
ライト情報があれば高速バス40に接続されているメイ
ンメモリ30にメモリライトを実行する。この時、バッ
ファレジスタ105内の許可番号jは高速バスに出力さ
れることなくレジスタ106の入力に導かれている。
ライト情報があれば高速バス40に接続されているメイ
ンメモリ30にメモリライトを実行する。この時、バッ
ファレジスタ105内の許可番号jは高速バスに出力さ
れることなくレジスタ106の入力に導かれている。
【0022】メインメモリからの異常報告があったこと
を検出回路のデコーダ104で検出した時、再び先の同
一バッファレジスタを用いて高速バスに対してメモリラ
イトのリトライを実行する。
を検出回路のデコーダ104で検出した時、再び先の同
一バッファレジスタを用いて高速バスに対してメモリラ
イトのリトライを実行する。
【0023】一方、ライト処理時に異常が検出される
と、異常信号lが入力されるが、この異常を検出したデ
コーダ104のエラー信号はエラーカウンタ114をカ
ウントアップして規定回数に達したら、アンドゲート1
15の出力信号kでこの時の許可番号jをレジスタ10
6にセットする。レジスタ106の出力mは入出力制御
装置10または11に対応するIDコードnをROM1
10より検索しレジスタ109にセットする。
と、異常信号lが入力されるが、この異常を検出したデ
コーダ104のエラー信号はエラーカウンタ114をカ
ウントアップして規定回数に達したら、アンドゲート1
15の出力信号kでこの時の許可番号jをレジスタ10
6にセットする。レジスタ106の出力mは入出力制御
装置10または11に対応するIDコードnをROM1
10より検索しレジスタ109にセットする。
【0024】尚、予め低速バスに接続されている入出力
制御装置10〜11のIDコードとバス使用要求ライン
は対応付けられているものとする。
制御装置10〜11のIDコードとバス使用要求ライン
は対応付けられているものとする。
【0025】リトライエラー時にセットされたIDコー
ドpを用いて、バス接続装置100は入出力制御装置1
0に代わって中央処理装置20に対して割込み要求ライ
ンqにてメモリライトのリトライ異常通知を行う。
ドpを用いて、バス接続装置100は入出力制御装置1
0に代わって中央処理装置20に対して割込み要求ライ
ンqにてメモリライトのリトライ異常通知を行う。
【0026】この割込み要求が中央処理装置20で受付
けられた時、エラーカウンタ114,レジスタ109及
びレジスタ106はリセットされ次のリトライ異常に備
える。セレクタ113は低速バス50からの割込みと内
部割込みの切替えを行うものである。
けられた時、エラーカウンタ114,レジスタ109及
びレジスタ106はリセットされ次のリトライ異常に備
える。セレクタ113は低速バス50からの割込みと内
部割込みの切替えを行うものである。
【0027】一方、DMAメモリライトの動作を終了し
た入出力制御装置10は、高速バス40での異常を認識
できないまま割込みラインgを通して中央処理装置20
に対して割込み要求を行い、一連の正常処理を終えよう
とする。しかし先の高速バス40でのリトライエラーで
既にバス接続装置100自身がエラー割込み通知を行っ
ているため、ソフトウェアによるリトライまたは異常処
理が実行されることになる。
た入出力制御装置10は、高速バス40での異常を認識
できないまま割込みラインgを通して中央処理装置20
に対して割込み要求を行い、一連の正常処理を終えよう
とする。しかし先の高速バス40でのリトライエラーで
既にバス接続装置100自身がエラー割込み通知を行っ
ているため、ソフトウェアによるリトライまたは異常処
理が実行されることになる。
【0028】一方、他の入出力制御装置11は何の影響
もなくデータ転送が実行できる。
もなくデータ転送が実行できる。
【0029】尚、上記実施例では、入出力制御装置のI
D番号を、ROM110においてバス使用許可番号を用
いて検索するようにしているが、バス使用要求eの生成
時にその要求を生成した入出力制御装置のID番号をそ
のまま用いてバッファ105にID情報iとして格納し
ておけば、ROM110は不要になる。
D番号を、ROM110においてバス使用許可番号を用
いて検索するようにしているが、バス使用要求eの生成
時にその要求を生成した入出力制御装置のID番号をそ
のまま用いてバッファ105にID情報iとして格納し
ておけば、ROM110は不要になる。
【0030】
【発明の効果】以上述べた如く、本発明によれば、バス
使用許可された入出力制御装置を特定する識別情報を、
メモリライト情報と共にバッファ内に格納しておき、メ
モリライト異常時にそのときの識別情報を読出してCP
Uへ報告するようにしたので、CPUは異常発生時の入
出力制御装置を知ることができるという効果がある。
使用許可された入出力制御装置を特定する識別情報を、
メモリライト情報と共にバッファ内に格納しておき、メ
モリライト異常時にそのときの識別情報を読出してCP
Uへ報告するようにしたので、CPUは異常発生時の入
出力制御装置を知ることができるという効果がある。
【0031】また、CPUへ割込みによりメモリライト
異常発生時の入出力制御装置のID情報を報告している
ので、他の入出力制御装置までもシステムから切離すこ
となく、低速バスと高速バスとの間のバッファを用いて
メモリライト処理の書逃げが実現できるという効果もあ
る。
異常発生時の入出力制御装置のID情報を報告している
ので、他の入出力制御装置までもシステムから切離すこ
となく、低速バスと高速バスとの間のバッファを用いて
メモリライト処理の書逃げが実現できるという効果もあ
る。
【0032】更に、各入出力制御装置がバス上で優先順
位が変更されても、ID番号さえ変更しなければハード
ウェアの変更は必要なくシステム変更は容易となるもの
である。
位が変更されても、ID番号さえ変更しなければハード
ウェアの変更は必要なくシステム変更は容易となるもの
である。
【図1】本発明の実施例のシステムブロック図である。
【符号の説明】 10,11 入出力制御装置 20 CPU 30 メインメモリ 40 高速バス 50 低速バス 100 バス接続装置 105 バッファ 110 ROM 111 デコーダ 112 エンコーダ 113 セレクタ 114 エラーカウンタ 115 アンドゲート
Claims (3)
- 【請求項1】 メモリ及び中央処理装置が接続された高
速バスと複数の入出力制御装置が接続された低速バスと
の間を論理接続するためのバス接続装置であって、前記
入出力装置からの前記低速バスの使用要求に応答してバ
ス調停を行いつつ使用許可をなす手段と、この使用許可
された入出力装置を識別するための識別情報と前記使用
要求のアドレス情報及びメモリ書込みデータとを対応付
けて格納する格納手段と、前記格納手段に格納されたア
ドレス情報及び書込みデータに従って前記メモリへの書
込み処理を行う手段と、この書込み処理の異常に応答し
てそのときの前記識別情報を前記中央処理装置へ報告す
る報告手段とを含むことを特徴とするバス接続装置。 - 【請求項2】 前記報告手段は、前記書込み処理が異常
の場合に予め定められた規定回数だけリトライ制御を行
い、リトライ回数が前記規定回数に達したときに前記報
告をなすよう構成されていることを特徴とする請求項1
記載のバス制御装置。 - 【請求項3】 前記報告手段は、前記中央処理装置に対
して前記識別情報を用いて割り込み要求を行うよう構成
されていることを特徴とする請求項1または2記載のバ
ス制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5151630A JPH0713879A (ja) | 1993-06-23 | 1993-06-23 | バス接続装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5151630A JPH0713879A (ja) | 1993-06-23 | 1993-06-23 | バス接続装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0713879A true JPH0713879A (ja) | 1995-01-17 |
Family
ID=15522745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5151630A Withdrawn JPH0713879A (ja) | 1993-06-23 | 1993-06-23 | バス接続装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0713879A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008535103A (ja) * | 2005-04-13 | 2008-08-28 | イーエムシー コーポレイション | 組込みcpuを備えたメモリ・コントローラを有するデータ・ストレージ・システム |
-
1993
- 1993-06-23 JP JP5151630A patent/JPH0713879A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008535103A (ja) * | 2005-04-13 | 2008-08-28 | イーエムシー コーポレイション | 組込みcpuを備えたメモリ・コントローラを有するデータ・ストレージ・システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4038642A (en) | Input/output interface logic for concurrent operations | |
US4053950A (en) | Residual status reporting during chained cycle steal input/output operations | |
JP2706602B2 (ja) | 割込み再試行低減装置 | |
US5038275A (en) | Status transfer structure within a data processing system with status read indication | |
RU2137182C1 (ru) | Выполнение инструкции обработки данных | |
EP0443557B1 (en) | Interrupt controller capable of realizing interrupt nesting function | |
EP0431326A2 (en) | Inter-processor interrupts in an n-element multi-processor | |
GB1589180A (en) | Data processing apparatus | |
US4038641A (en) | Common polling logic for input/output interrupt or cycle steal data transfer requests | |
US20020099893A1 (en) | System and method for the handling of system management interrupts in a multiprocessor computer system | |
US4393459A (en) | Status reporting with ancillary data | |
US4320450A (en) | Protection apparatus for multiple processor systems | |
JPH0713879A (ja) | バス接続装置 | |
US5864686A (en) | Method for dynamic address coding for memory mapped commands directed to a system bus and/or secondary bused | |
US20030018842A1 (en) | Interrupt controller | |
US5652837A (en) | Mechanism for screening commands issued over a communications bus for selective execution by a processor | |
JPH0713883A (ja) | バスアダプタ装置 | |
JP2990800B2 (ja) | 割込み処理装置 | |
JPH04266147A (ja) | バスアダプタ装置 | |
JPH06324957A (ja) | バス監視装置 | |
JPH06259375A (ja) | バス接続装置 | |
JPH03132829A (ja) | パリテイ検査システム | |
JPH0255816B2 (ja) | ||
JP2888654B2 (ja) | データ入力制御方式 | |
JP2825589B2 (ja) | バス制御方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |