JPH0713879A - バス接続装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリを含む高速バスと複数の入出力制御装
置が接続された低速バスとの間をバス接続装置により接
続し、バス使用要求のあった入出力制御装置がバス接続
装置内のバッファを用いて書逃げ方式で高速処理を行う
とき、ライト異常が生じた際にそのときの入出力制御装
置を特定できなくなることを防止する。 【構成】 バス５０の使用要求を行って許可された入出
力制御装置１０または１１の許可番号（ＩＤ番号に一対
一に対応）ｉをバッファ１０５内にライトアドレス等の
情報ｂと共に格納する。ライトエラーが生じると、その
ときの許可番号ｊをバッファ１０５から読出し、この番
号に対応するＩＤ番号ｎをＲＯＭ１１０より検索し、Ｃ
ＰＵ２０へ割込み報告する。ＣＰＵ２０はライトエラー
時の入出力制御装置をこのＩＤにより特定でき、エラー
処理が容易になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバス接続装置に関し、特
にメモリを含む高速システムバスと複数の入力出力制御
装置が接続された低速システムバスとの間を論理接続す
るためのバス接続装置に関するものである。

【０００２】

【従来の技術】従来の技術では、入出力制御装置からの
メモリライト動作は、低速バスと高速メモリバスをバス
接続装置が論理的に直結し、入出力制御装置がメモリに
書込む時、メモリからの応答があるまでバスをロックす
る場合が多い。しかし、この方法では、低速バスと高速
バスの両方を同時に一定時間使用するためにバス効率が
悪い。

【０００３】そこで、いわゆる“データ書逃げ”方式が
採用されている。このデータの書逃げ方式は入出力制御
装置がメモリへのライト動作を実行する時、バス接続装
置はアドレス及びデータを受けたらバッファにロードし
た時点でバスサイクルを終了し、メモリライトを見かけ
上高速に終了させる。

【０００４】バス接続装置はバッファ内にメモリライト
情報があれば独自に高速バス上のメモリにその情報を送
りメモリライトを実行する。

【０００５】しかし、従来のこの種のデータ書逃げ方式
では、バス接続装置がメモリライト時に異常報告を受け
ても、実際にデータを出力した入出力制御装置はバスサ
イクルを終了しているので、先のメモリライト異常通知
をどの入出力制御装置に報告するか判定できない。

【０００６】そのため、以後のメモリライトサービスを
停止するか、バス接続装置自身がバス調停をすべて禁止
するといった方法で対応し、異常処理はソフトウェアに
よるタイムアウト処理に委ねる方法を採用している。

【０００７】

【発明が解決しようとする課題】上述した従来の書逃げ
方式では、異常報告を受けた際に書逃げを行った入出力
制御装置が特定できないので、低速バスの装置全てが切
り離されることになる。これは書逃げデータは正常で
も、バス接続装置が実際に行ったメモリライトが異常に
もかかわらず、ソフトウェアからは見かけ上、低速バス
配下の入出力制御装置の異常として判定される結果とな
る。

【０００８】また、メモリライトの異常の原因はバス接
続自身でない場合も有り得る。バス接続装置から異常通
知として割込んでもソフトウェアとしても特定の入出力
制御装置を判定することは困難であるという欠点もあ
る。

【０００９】本発明の目的は、書逃げ方式の際における
ライト処理異常時の入出力制御装置を特定できる様にし
て異常処理を容易にかつ正確に行い得るようにしたバス
接続装置を提供することである。

【００１０】

【課題を解決するための手段】本発明によれば、メモリ
及び中央処理装置が接続された高速バスと複数の入出力
制御装置が接続された低速バスとの間を論理接続するた
めのバス接続装置であって、前記入出力装置からの前記
低速バスの使用要求に応答してバス調停を行いつつ使用
許可をなす手段と、この使用許可された入出力装置を識
別するための識別情報と前記使用要求のアドレス情報及
びメモリ書込みデータとを対応付けて格納する格納手段
と、前記格納手段に格納されたアドレス情報及び書込み
データに従って前記メモリへの書込み処理を行う手段
と、この書込み処理の異常に応答してそのときの前記識
別情報を前記中央処理装置へ報告する報告手段とを含む
ことを特徴とするバス接続装置が得られる。

【００１１】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１２】図１は本発明の実施例のシステムブロック
図である。図において、複数の入出力制御装置１０，１
１は低速バス５０に接続されており、バス接続装置１０
０を介して高速バス４０に論理的に接続されている。こ
の高速バス４０には、中央処理装置２０及びメインメモ
リ３０が接続されている。

【００１３】バス接続装置１００に設けられている複数
段のバッファ１０５を介して入出力制御装置１０，１１
からのメインメモリ３０への書込み要求処理を行ういわ
ゆる“書逃げ方式”が採用されている。

【００１４】尚、１０１はバスドライバであり、１０２
はバスレシーバである。１０３はパリティ検出回路であ
り、１０４はデコーダ，１０６〜１０９はレジスタ，１
１３はセレクタ，１１４はエラーカウンタ，１１５はア
ンドゲートである。

【００１５】バッファ１０５は入出力制御装置１０，１
１からの低速バス使用要求ｅに対して許可されたライト
アドレスとライトデータｂを格納すると共に、それに対
応して使用許可番号ｉをも格納するものである。

【００１６】ＲＯＭ（リードオンリメモリ）１１０はバ
ッファ１０５に格納されている使用許可番号ｊを検索ア
ドレスとし、この検索アドレス対応に入出力制御装置１
０，１１の各ＩＤ（識別番号）コードｎを予め格納した
メモリである。

【００１７】入出力制御装置１０がメモリライトを実行
する前に、まず低速バス５０を使用するためにバス要求
ｅをバス接続装置１００に出力する。

【００１８】バス接続装置１００はエンコーダ１１２と
デコーダ１１１とにより低速バス使用の優先順位を決定
し、バス使用許可信号ｆで入出力制御装置１０にバスの
使用許可を与える。

【００１９】入出力制御装置１０はメモリライトサイク
ルを低速バス５０に起動する。バス接続装置１００は起
動されたアドレス及びデータａをチェック回路１０３で
パリティチェックし、異常であればステータスラインｄ
で入出力制御装置１０に異常をその低速バスのメモリサ
イクル内に報告する。異常が無ければ入出力制御装置１
０はＤＭＡ（ダイレクトメモリアクセス）動作で次のメ
モリライトサイクルを実行するためのバス使用要求を行
い前述の動作を繰返す。

【００２０】一方、バス接続差装置１００は受取った正
常なメモリライト情報ｂをバッファレジスタ１０５にロ
ードする。この時、先のバス調停で許可を与えた許可番
号（レジスタ１０７に保持されている）ｉも同時にロー
ドする。この一連の動作にて低速バスのメモリライトサ
イクルを終了する。

【００２１】バッファレジスタ１０５は一つでもメモリ
ライト情報があれば高速バス４０に接続されているメイ
ンメモリ３０にメモリライトを実行する。この時、バッ
ファレジスタ１０５内の許可番号ｊは高速バスに出力さ
れることなくレジスタ１０６の入力に導かれている。

【００２２】メインメモリからの異常報告があったこと
を検出回路のデコーダ１０４で検出した時、再び先の同
一バッファレジスタを用いて高速バスに対してメモリラ
イトのリトライを実行する。

【００２３】一方、ライト処理時に異常が検出される
と、異常信号ｌが入力されるが、この異常を検出したデ
コーダ１０４のエラー信号はエラーカウンタ１１４をカ
ウントアップして規定回数に達したら、アンドゲート１
１５の出力信号ｋでこの時の許可番号ｊをレジスタ１０
６にセットする。レジスタ１０６の出力ｍは入出力制御
装置１０または１１に対応するＩＤコードｎをＲＯＭ１
１０より検索しレジスタ１０９にセットする。

【００２４】尚、予め低速バスに接続されている入出力
制御装置１０〜１１のＩＤコードとバス使用要求ライン
は対応付けられているものとする。

【００２５】リトライエラー時にセットされたＩＤコー
ドｐを用いて、バス接続装置１００は入出力制御装置１
０に代わって中央処理装置２０に対して割込み要求ライ
ンｑにてメモリライトのリトライ異常通知を行う。

【００２６】この割込み要求が中央処理装置２０で受付
けられた時、エラーカウンタ１１４，レジスタ１０９及
びレジスタ１０６はリセットされ次のリトライ異常に備
える。セレクタ１１３は低速バス５０からの割込みと内
部割込みの切替えを行うものである。

【００２７】一方、ＤＭＡメモリライトの動作を終了し
た入出力制御装置１０は、高速バス４０での異常を認識
できないまま割込みラインｇを通して中央処理装置２０
に対して割込み要求を行い、一連の正常処理を終えよう
とする。しかし先の高速バス４０でのリトライエラーで
既にバス接続装置１００自身がエラー割込み通知を行っ
ているため、ソフトウェアによるリトライまたは異常処
理が実行されることになる。

【００２８】一方、他の入出力制御装置１１は何の影響
もなくデータ転送が実行できる。

【００２９】尚、上記実施例では、入出力制御装置のＩ
Ｄ番号を、ＲＯＭ１１０においてバス使用許可番号を用
いて検索するようにしているが、バス使用要求ｅの生成
時にその要求を生成した入出力制御装置のＩＤ番号をそ
のまま用いてバッファ１０５にＩＤ情報ｉとして格納し
ておけば、ＲＯＭ１１０は不要になる。

【００３０】

【発明の効果】以上述べた如く、本発明によれば、バス
使用許可された入出力制御装置を特定する識別情報を、
メモリライト情報と共にバッファ内に格納しておき、メ
モリライト異常時にそのときの識別情報を読出してＣＰ
Ｕへ報告するようにしたので、ＣＰＵは異常発生時の入
出力制御装置を知ることができるという効果がある。

【００３１】また、ＣＰＵへ割込みによりメモリライト
異常発生時の入出力制御装置のＩＤ情報を報告している
ので、他の入出力制御装置までもシステムから切離すこ
となく、低速バスと高速バスとの間のバッファを用いて
メモリライト処理の書逃げが実現できるという効果もあ
る。

【００３２】更に、各入出力制御装置がバス上で優先順
位が変更されても、ＩＤ番号さえ変更しなければハード
ウェアの変更は必要なくシステム変更は容易となるもの
である。

【図面の簡単な説明】

【図１】本発明の実施例のシステムブロック図である。

【符号の説明】 １０，１１ 入出力制御装置 ２０ ＣＰＵ ３０ メインメモリ ４０ 高速バス ５０ 低速バス １００ バス接続装置 １０５ バッファ １１０ ＲＯＭ １１１ デコーダ １１２ エンコーダ １１３ セレクタ １１４ エラーカウンタ １１５ アンドゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ及び中央処理装置が接続された高
   速バスと複数の入出力制御装置が接続された低速バスと
   の間を論理接続するためのバス接続装置であって、前記
   入出力装置からの前記低速バスの使用要求に応答してバ
   ス調停を行いつつ使用許可をなす手段と、この使用許可
   された入出力装置を識別するための識別情報と前記使用
   要求のアドレス情報及びメモリ書込みデータとを対応付
   けて格納する格納手段と、前記格納手段に格納されたア
   ドレス情報及び書込みデータに従って前記メモリへの書
   込み処理を行う手段と、この書込み処理の異常に応答し
   てそのときの前記識別情報を前記中央処理装置へ報告す
   る報告手段とを含むことを特徴とするバス接続装置。
2. 【請求項２】 前記報告手段は、前記書込み処理が異常
   の場合に予め定められた規定回数だけリトライ制御を行
   い、リトライ回数が前記規定回数に達したときに前記報
   告をなすよう構成されていることを特徴とする請求項１
   記載のバス制御装置。
3. 【請求項３】 前記報告手段は、前記中央処理装置に対
   して前記識別情報を用いて割り込み要求を行うよう構成
   されていることを特徴とする請求項１または２記載のバ
   ス制御装置。