JPH0713859B2 - Multiport memory device - Google Patents
Multiport memory deviceInfo
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- JPH0713859B2 JPH0713859B2 JP63278841A JP27884188A JPH0713859B2 JP H0713859 B2 JPH0713859 B2 JP H0713859B2 JP 63278841 A JP63278841 A JP 63278841A JP 27884188 A JP27884188 A JP 27884188A JP H0713859 B2 JPH0713859 B2 JP H0713859B2
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- memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置に関し、特に、マルチポート
メモリ装置に関する。The present invention relates to a semiconductor memory device, and more particularly to a multiport memory device.
従来のマルチポートメモリとしては、デュアルポートメ
モリが製品化されている。第３図にデュアルポートメモ
リのブロック図を示す。デュアルポートメモリは、両ポ
ートのアドレスをデコードするデコーダ220,320,両ポー
トのデータを入出力する入出力バッファ420,520,デコー
ダ220,320で選択されたメモリセルのデータを入出力バ
ッファ420,520と入出力するデュアルポートメモリセル
アレイ120及び入出力を制御するリード／ライト制御回
路620,720より構成され、両ポートより独立にデュアル
ポートメモリセルアレイ120内のデータをアクセスでき
る。A dual port memory has been commercialized as a conventional multi-port memory. FIG. 3 shows a block diagram of the dual port memory. The dual port memory is a dual port memory that decodes addresses of both ports to decoders 220 and 320, input / output buffers 420 and 520 that inputs and outputs data of both ports, and data of memory cells selected by the decoders 220 and 320 to and from the input and output buffers 420 and 520. It is composed of a cell array 120 and read / write control circuits 620 and 720 for controlling input / output, and can access data in the dual port memory cell array 120 independently from both ports.
上述した従来のマルチポートメモリは、各ポートが同一
のメモリセルに対してアクセスできるため、読出したデ
ータが他のポートから書換えられている可能性がある
が、そのような場合に読出したデータが他のポートから
書換えられたものか否か識別する手段を有していないの
で不要なデータをアクセスしてしまうという欠点があっ
た。In the conventional multi-port memory described above, since each port can access the same memory cell, the read data may be rewritten from another port. Since there is no means for identifying whether the data has been rewritten from another port, there is a drawback that unnecessary data is accessed.
本発明のマルチポートメモリ装置は、第１の外部ポート
ないし第Ｎ（Ｎ≧２）の外部ポート、前記第１の外部ポ
ートからアクセスされデータの入出力を行う第１のポー
トないし前記第Ｎの外部ポートからアクセスされデータ
の入出力を行う第Ｎのポートを有する第１のＮポートメ
モリ、前記第１の外部ポートからアクセスされる第１の
ポートないし前記第Ｎの外部ポートからアクセスされる
第Ｎのポートを有する第２のＮポートメモリ、前記第１
の外部ポートに対応するポート識別信号を発生し前記第
２のＮポートメモリの第１のポートへデータ入力信号と
して供給する第１のポート識信号回路ないし前記第Ｎの
外部ポートに対応するポート識別信号を発生し前記第２
のＮポートメモリの第Ｎのポートへデータ入力信号とし
て供給する第Ｎのポート識別信号回路及び前記第２のＮ
ポートメモリの第１のポートのデータ出力信号と前記第
１のポート識別信号回路の出力信号を比較する第１の比
較回路ないし前記第２のＮポートメモリの第Ｎのポート
のデータ出力信号と前記第Ｎのポート識別信号回路の信
号を比較する第Ｎの比較回路を有している。A multi-port memory device according to the present invention includes a first external port to an N-th (N ≧ 2) external port, and a first port to the N-th external port that is accessed from the first external port to input / output data. A first N-port memory having an N-th port accessed from an external port for inputting / outputting data, a first port accessed from the first external port or a N-th external port accessed from the N-th external port A second N-port memory having N ports, said first
Port identification signal circuit for generating a port identification signal corresponding to the external port of the second N-port memory and supplying it as a data input signal to the first port of the second N-port memory or the port identification corresponding to the N-th external port. Signal to generate the second
N-th port identification signal circuit for supplying as a data input signal to the N-th port of the N-port memory of
A first comparison circuit for comparing the data output signal of the first port of the port memory with the output signal of the first port identification signal circuit or the data output signal of the Nth port of the second N-port memory; It has an Nth comparison circuit for comparing the signals of the Nth port identification signal circuit.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例のデュアルポートメモリ
装置のブロック図である。FIG. 1 is a block diagram of a dual port memory device according to a first embodiment of the present invention.
この実施例は第１の外部ポート101及び第２の外部ポー
ト102、第１の外部ポート101からアクセスされたデータ
の入出力を行う第１のポート（WR1,RD1,DOUT2,DIN2,ADD
2）及び第２の外部ポート102からアクセスされデータの
入出力を行う第２のポート（WR2,RD2,DOUT1,DIN2,ADD
2）を有する第１のデュアルポートメモリ201、第１の外
部ポート101からアクセスされる第１のポート（WR1…）
及び第２の外部ポート102からアクセスされる第２のポ
ート（WR2,…）を有する第２のデュアルポートメモリ、
第１の外部ポート101に対応するポート識別信号を発生
し第２のデュアルポートメモリ、第１の外部ポート101
に対応するポート識別信号を発生し第２のデュアルポー
トメモリ202の第１のポートへデータ入力信号（DIN1）
として供給する第１のポート識別信号回路301及び第２
の外部ポート102に対応するポート識別信号を発生し第
２のデュアルポートメモリの第２のポートへデータ入力
信号（DIN2）として供給する第２のポート識別信号回路
302及び第２のデュアルポートメモリの第１のポートの
データ出力信号（DOUT1）と第１のポート識別信号回路3
01の出力信号を比較する第１の比較回路401及び第２の
デュアルポートメモリの第２のポートのデータ出力信号
と第２のポート識別信号回路302の信号を比較する第２
の比較回路402を有している。In this embodiment, the first external port 101, the second external port 102, and the first port (WR1, RD1, D OUT 2, D IN 2) that inputs and outputs data accessed from the first external port 101. , ADD
2) and the second port (WR2, RD2, D OUT 1, D IN 2, ADD) which is accessed from the second external port 102 and inputs / outputs data.
A first dual port memory 201 having 2), a first port (WR1 ...) Accessed from a first external port 101
And a second dual port memory having a second port (WR2, ...) Accessed from the second external port 102,
Generating a port identification signal corresponding to the first external port 101, a second dual port memory, a first external port 101
Generates a port identification signal corresponding to the data input signal (D IN 1) to the first port of the second dual port memory 202.
The first port identification signal circuit 301 and the second
Second port identification signal circuit for generating a port identification signal corresponding to the external port 102 and supplying it to the second port of the second dual port memory as a data input signal (D IN 2)
302 and the data output signal (D OUT 1) of the first port of the second dual port memory and the first port identification signal circuit 3
A first comparison circuit 401 for comparing the output signal of 01 and a second comparison circuit for comparing the data output signal of the second port of the second dual port memory with the signal of the second port identification signal circuit 302.
The comparison circuit 402 of FIG.
第１の外部ポート側からみた動作について説明する。The operation viewed from the first external port side will be described.
書込みは、ライト信号端子11,データ入力端子14,アドレ
ス入力端子15を用いて行なわれ、第１のデュアルポート
メモリ201にはデータ入力端子14のデータが書込まれ、
第２のデュアルポートメモリ202には、第１のポート識
別信号回路301の値が入力される。次に、同じアドレス
を読み出す場合、リード信号端子12,データ出力端子13,
アドレス入力端子15を用いて、第１のデュアルポートメ
モリ201からデータ出力端子13にデータが出力され、同
時に、第２のデュアルポートメモリ202から識別信号が
出力され、第１の比較回路401でその値と第１のポート
識別信号回路301の値が比較され、その結果が比較結果
出力端子６より出力される。第１の外部ポートから読み
出すアドレスが第２の外部ポートより書換えられていた
場合、識別信号用の第２のデュアルポートメモリ202か
らの識別信号出力は第１のポート識別信号回路301の値
と異なる。その結果、比較結果出力端子16をモニタすれ
ば読み出すデータが相手側ポートより書換えられている
かどうか判断できる。Writing is performed using the write signal terminal 11, the data input terminal 14, and the address input terminal 15, and the data of the data input terminal 14 is written in the first dual port memory 201.
The value of the first port identification signal circuit 301 is input to the second dual port memory 202. Next, when reading the same address, read signal terminal 12, data output terminal 13,
Data is output from the first dual-port memory 201 to the data output terminal 13 using the address input terminal 15, and at the same time, an identification signal is output from the second dual-port memory 202. The value is compared with the value of the first port identification signal circuit 301, and the result is output from the comparison result output terminal 6. When the address read from the first external port is rewritten from the second external port, the identification signal output from the second dual port memory 202 for identification signal is different from the value of the first port identification signal circuit 301. . As a result, by monitoring the comparison result output terminal 16, it can be determined whether or not the data to be read has been rewritten from the partner port.
第２図は、本発明の第２の実施例のデュアルポートメモ
リ装置のブロック図である。FIG. 2 is a block diagram of a dual port memory device according to a second embodiment of the present invention.
本実施例は第１の実施例に、識別信号出力端子16,26を
加え、識別信号用の第２のデュアルポートメモリのデー
タを読み出せるようにしたものである。この結果、本実
施例は２ポートであるが、３ポート以上になった場合で
も、識別信号をモニターすることで、データが他のポー
トから書換えられたかの判断だけでなく、どのポートに
よって書換えられたかわかるという利点がある。In this embodiment, identification signal output terminals 16 and 26 are added to the first embodiment so that the data of the second dual port memory for the identification signal can be read. As a result, although the present embodiment has two ports, even when the number of ports is three or more, by monitoring the identification signal, it is not only determined whether the data has been rewritten from another port, but which port has rewritten the data. There is an advantage to understand.
以上説明したように本発明は、データ用の第１のＮポー
トメモリとポート識別信号用の第２のＮポートメモリを
有し、第１のＮポートメモリと第２のＮポートメモリを
同時にアクセスすることにより、データとポート識別信
号を対にして取り出すことができるのである特定のポー
ト（外部ポート）から読み出したデータが他のポート
（外部ポート）により書き換えられたものかどうか判断
できるという効果がある。As described above, the present invention has the first N-port memory for data and the second N-port memory for port identification signal, and simultaneously accesses the first N-port memory and the second N-port memory. By doing so, the data and the port identification signal can be taken out as a pair, and it is possible to determine whether the data read from a specific port (external port) has been rewritten by another port (external port). is there.
従って、不必要なデータを読み出したかどうか判るので
マルチポートメモリ装置を利用したシステムの誤動作を
防止できる。Therefore, it is possible to determine whether unnecessary data has been read, and thus it is possible to prevent a malfunction of the system using the multiport memory device.
第１図は本発明の第１の実施例のブロック図、第２図は
第２の実施例のブロック図、第３図は従来例のブロック
図である。 11,21……ライト信号端子、12,22……リード信号端子、
13,23……データ出力端子、14,24……データ入力端子、
15,25……アドレス入力端子、16,26……比較結果出力端
子、17,27……識別信号端子、101……第１の外部ポー
ト、102……第２の外部ポート、201……第１のデュアル
ポートメモリ、202……第２のデュアルポートメモリ、3
01……第１のポート識別信号回路、302……第２のポー
ト識別回路、401……第１の比較回路、402……第２の比
較回路、ADD1,ADD2……アドレス入力端子、DIN1,DIN…
…データ入力端子、DOUT1,DOUT2……データ出力端子、R
D1,RD2……リード信号端子、WR1,WR2……ライト信号端
子。FIG. 1 is a block diagram of a first embodiment of the present invention, FIG. 2 is a block diagram of a second embodiment, and FIG. 3 is a block diagram of a conventional example. 11,21 …… Write signal terminal, 12,22 …… Read signal terminal,
13,23 …… Data output terminal, 14,24 …… Data input terminal,
15,25 ... Address input terminal, 16,26 ... Comparison result output terminal, 17,27 ... Identification signal terminal, 101 ... First external port, 102 ... Second external port, 201 ... No. 1 dual-port memory, 202 ... 2nd dual-port memory, 3
01 ... first port identification signal circuit, 302 ... second port identification circuit, 401 ... first comparison circuit, 402 ... second comparison circuit, ADD1, ADD2 ... address input terminals, D IN 1, D IN ...
… Data input terminal, D OUT 1, D OUT 2 …… Data output terminal, R
D1, RD2 …… Read signal terminals, WR1, WR2 …… Write signal terminals.
Claims (1)
外部ポート、前記第１の外部ポートからアクセスされデ
ータの入出力を行う第１のポートないし前記第Ｎの外部
ポートからアクセスされデータの入出力を行う第Ｎのポ
ートを有する第１のＮポートメモリ、前記第１の外部ポ
ートからアクセスされる第１のポートないし前記第Ｎの
外部ポートからアクセスされる第Ｎのポートを有する第
２のＮポートメモリ、前記第１の外部ポートに対応する
ポート識別信号を発生し前記第２のＮポートメモリの第
１のポートへデータ入力信号として供給する第１のポー
ト識信号回路ないし前記第Ｎの外部ポートに対応するポ
ート識別信号を発生し前記第２のＮポートメモリの第Ｎ
のポートへデータ入力信号として供給する第Ｎのポート
識別信号回路及び前記第２のＮポートメモリの第１のポ
ートのデータ出力信号と前記第１のポート識別信号回路
の出力信号を比較する第１の比較回路ないし前記第２の
Ｎポートメモリの第Ｎのポートのデータ出力信号と前記
第Ｎのポート識別信号回路の信号を比較する第Ｎの比較
回路を有することを特徴とするマルチポートメモリ装
置。1. A first external port to an N-th (N ≧ 2) external port, and a first port to the N-th external port which is accessed from the first external port to input / output data. A first N-port memory having an N-th port for inputting and outputting data, a first port accessed from the first external port to an N-th port accessed from the N-th external port. A second N-port memory having a first port identification signal circuit for generating a port identification signal corresponding to the first external port and supplying the port identification signal to the first port of the second N-port memory as a data input signal; A port identification signal corresponding to the Nth external port is generated to generate the Nth memory of the second N port memory.
Comparing an Nth port identification signal circuit supplied as a data input signal to the second port and a data output signal of the first port of the second N port memory with an output signal of the first port identification signal circuit Or a Nth comparison circuit for comparing the data output signal of the Nth port of the second N port memory with the signal of the Nth port identification signal circuit. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278841A JPH0713859B2 (en) | 1988-11-02 | 1988-11-02 | Multiport memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278841A JPH0713859B2 (en) | 1988-11-02 | 1988-11-02 | Multiport memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02123590A JPH02123590A (en) | 1990-05-11 |
| JPH0713859B2 true JPH0713859B2 (en) | 1995-02-15 |
Family
ID=17602897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278841A Expired - Lifetime JPH0713859B2 (en) | 1988-11-02 | 1988-11-02 | Multiport memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713859B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652067A (en) * | 1991-10-02 | 1994-02-25 | Fujitsu Ltd | Multiport ram check control method |
| US5436863A (en) * | 1993-04-26 | 1995-07-25 | Nec Corporation | Semiconductor memory device |
| US5696923A (en) * | 1994-12-15 | 1997-12-09 | Texas Instruments Incorporated | Graphics processor writing to shadow register at predetermined address simultaneously with writing to control register |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07278840A (en) * | 1994-04-04 | 1995-10-24 | Nippon Steel Corp | Production of shot ball for alloy plating |
-
1988
- 1988-11-02 JP JP63278841A patent/JPH0713859B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07278840A (en) * | 1994-04-04 | 1995-10-24 | Nippon Steel Corp | Production of shot ball for alloy plating |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02123590A (en) | 1990-05-11 |
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