JPH07135186A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH07135186A JPH07135186A JP28098893A JP28098893A JPH07135186A JP H07135186 A JPH07135186 A JP H07135186A JP 28098893 A JP28098893 A JP 28098893A JP 28098893 A JP28098893 A JP 28098893A JP H07135186 A JPH07135186 A JP H07135186A
- Authority
- JP
- Japan
- Prior art keywords
- tungsten
- film
- forming
- connection hole
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】半導体装置の製造方法に関わり、
特にアルミニウム電極配線を有する半導体装置の製造方
法に関する。[Industrial field of application] Involved in the manufacturing method of semiconductor devices,
In particular, it relates to a method of manufacturing a semiconductor device having aluminum electrode wiring.
【０００２】[0002]
【従来の技術】半導体装置の高集積化が進むにつれ、素
子間や配線間を接続するために絶縁膜に設けた開口部の
径は小さくなっていくが、深さはほとんど変化しないた
め開孔部のアスペクト比（深さ÷径）はますます大きく
なってきている。そこで、配線金属を形成するために従
来より使われてきたスパッタ法では段差被覆性が悪いた
め、開口部の側壁での膜厚は薄く、断線する恐れがあ
り、断線まではいかなくても信頼性を低下させる原因と
なっている。2. Description of the Related Art As the degree of integration of semiconductor devices increases, the diameter of an opening provided in an insulating film for connecting elements and wirings becomes smaller, but the depth hardly changes. The aspect ratio (depth / diameter) of a part is becoming larger and larger. Therefore, since the step coverage that is conventionally used for forming the wiring metal is poor in step coverage, the film thickness on the side wall of the opening is thin and there is a risk of disconnection. It is a cause of lowering the sex.
【０００３】この問題を解決するために、開口部内を化
学気相成長法により形成したタングステンで埋め込むこ
とが行なわれている。この方法にもいろいろあるが代表
的な例を図面を用いて説明する。図３がその従来技術の
主要工程断面図である。To solve this problem, the inside of the opening is filled with tungsten formed by chemical vapor deposition. Although there are various methods, a typical example will be described with reference to the drawings. FIG. 3 is a sectional view showing the main steps of the conventional technique.
【０００４】まず素子が形成された（図示省略）シリコ
ン基板２１上にシリコン酸化膜２２を形成し、このシリ
コン酸化膜２２の所定の位置にシリコン基板２１に達す
る接続孔２８を形成する（図３（Ａ））。次にチタニウ
ム２３、窒化チタニウム２４をスパッタ法により順次被
着した後、六弗化タングステン（ＷＦ6 ）を水素で還元
する化学気相成長法により、窒化チタニウム２４の全面
上にタングステン２５を成長する。タングステン２５の
成長膜厚は接続孔の半径以上の膜厚とし、タングステン
により接続孔は完全に埋め込まれる（図３（Ｂ））。次
にタングステン２５を全面エッチバックして、シリコン
酸化膜２２上の窒化チタニウム２４を露出させる（図３
（Ｃ））。その後、スパッタ法にてアルミニウム合金２
６を全面に形成した後、通常のフォトリソグラフィ技術
と、ドライエッチング技術にてアルミニウム合金２６、
窒化チタニウム２４、チタニウム２３を所望の形状にパ
ターニングしてアルミニウム電極配線を完成する（図３
（Ｄ））。First, a silicon oxide film 22 is formed on a silicon substrate 21 on which elements are formed (not shown), and a connection hole 28 reaching the silicon substrate 21 is formed at a predetermined position of the silicon oxide film 22 (FIG. 3). (A)). Next, titanium 23 and titanium nitride 24 are sequentially deposited by a sputtering method, and then tungsten 25 is grown on the entire surface of the titanium nitride 24 by a chemical vapor deposition method in which tungsten hexafluoride (WF 6 ) is reduced by hydrogen. . The growth film thickness of the tungsten 25 is set to be equal to or larger than the radius of the connection hole, and the connection hole is completely filled with tungsten (FIG. 3B). Next, the tungsten 25 is entirely etched back to expose the titanium nitride 24 on the silicon oxide film 22 (see FIG. 3).
(C)). After that, aluminum alloy 2 by sputtering method
After forming 6 on the entire surface, an aluminum alloy 26, which is formed by ordinary photolithography and dry etching,
The titanium nitride 24 and the titanium 23 are patterned into a desired shape to complete aluminum electrode wiring (FIG. 3).
(D)).
【０００５】この方法はたとえば、“ＩＮＶＥＳＴＧＡ
ＴＩＯＮＳ ＯＮ Ａ ＴＷＯ ＳＴＥＰ ＡＰＰＲＯ
ＡＣＨ ＦＯＲ ＣＯＮＴＡＣＴ ＨＯＬＥ ＦＩＬＬ
ＩＮＧ ＷＩＴＨ ＣＶＤ−ＴＵＮＧＳＴＥＮ”と題す
る論文で、Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎ
ｇｓ， ＶＬＳＩ ＶＩ．１９９１，Ｍａｔｅｒｉａｌ
ｓ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ，ｐｐ３６９−
３７７に発表されている。This method is described, for example, in "INVESTGA
TIONS ON A TWO STEP APPRO
ACH FOR CONTACT HOLE FILL
ING WITH CVD-TUNGSTEN ”, Conference Proceedin
gs, VLSI VI. 1991, Material
s Research Society, pp369-
Published in 377.
【０００６】これと同じ構造を作る方法として別の方法
も提案されている。その方法は、まずバリアメタルとし
て窒化チタニウムを形成後、アモルファスシリコン膜を
全面成長し、このアモルファスシリコン膜をエッチバッ
クして開口部をまずアモルファスシリコンで埋め込む。
その後、六弗化タングステン（ＷＦ6 ）ガスを流すこと
によりアモルファスシリコンをタングステンに置換し
て、開口部をタングステンで埋設する方法であり、この
方法で前記の従来技術と同じ構造（図３（Ｃ））が形成
できる。この方法は特開平３−２４１７３８号公報にて
提案されている。Another method has been proposed as a method for producing the same structure as this. In the method, first, titanium nitride is formed as a barrier metal, and then an amorphous silicon film is grown over the entire surface, the amorphous silicon film is etched back, and the opening is first filled with amorphous silicon.
After that, the amorphous silicon is replaced with tungsten by flowing a tungsten hexafluoride (WF 6 ) gas, and the opening is filled with tungsten. With this method, the same structure as that of the above-mentioned conventional technique (see FIG. )) Can be formed. This method is proposed in JP-A-3-241738.
【０００７】しかし、これらの方法で形成されたアルミ
ニウム配線では、接続孔部はタングステンで埋め込まれ
るが、配線そのものはチタニウムと窒化チタニウムとア
ルミニウム合金の積層構造となっており、窒化チタニウ
ム上に形成したアルミニウム合金は粒径が小さくエレク
トロマイグレーション耐性が弱いという問題点がある。
また特に接続部ではタングステンから直接アルミニウム
合金に電子が流れる構造になっており、電子の流れによ
りアルミニウム合金も移動されるがタングステンは移動
せず、アルミニウム合金とタングステンの間で図４に示
すようにエレクトロマイグレーションにより隙間２７が
でき断線しやすいという問題がある。However, in the aluminum wiring formed by these methods, the connection hole is filled with tungsten, but the wiring itself has a laminated structure of titanium, titanium nitride and aluminum alloy, and is formed on titanium nitride. Aluminum alloy has a problem that the grain size is small and the electromigration resistance is weak.
Further, in particular, in the connection portion, electrons have a structure in which electrons directly flow from tungsten to the aluminum alloy, and the aluminum alloy is also moved by the flow of electrons, but tungsten does not move, and as shown in FIG. 4, between the aluminum alloy and tungsten. There is a problem that a gap 27 is formed due to electromigration and the wire is easily broken.
【０００８】この問題を解決するために、図３（Ｂ）と
同様にタングステン２５を成長後（図５（Ａ））、タン
グステン２５を全面エッチバックする際、窒化チタニウ
ム２４が露出するまでは行なわないで、窒化チタニウム
２４上に５０ｎｍ程度のタングステン２５を残して、エ
ッチバックを停止し（図５（Ｂ））、その上にスパッタ
法によりアルミニウム合金を形成後、従来のフォトリソ
グラフィ技術とドライエッチング技術により、アルミニ
ウム合金２６、タングステン２５、窒化チタニウム２
４、チタニウム２３を所望の形状にパターニングして、
アルミニウム電極配線を完成する（図５（Ｃ））。In order to solve this problem, after the tungsten 25 is grown (FIG. 5A) as in FIG. 3B, the entire surface of the tungsten 25 is etched back until the titanium nitride 24 is exposed. Without etching, the tungsten 25 of about 50 nm is left on the titanium nitride 24, the etch back is stopped (FIG. 5 (B)), an aluminum alloy is formed thereon by a sputtering method, and then the conventional photolithography technique and dry etching are performed. Depending on the technology, aluminum alloy 26, tungsten 25, titanium nitride 2
4, pattern the titanium 23 into the desired shape,
The aluminum electrode wiring is completed (FIG. 5C).
【０００９】この方法はたとえば特開平４−１９９６２
８号公報にて提案されている。この方法では、配線はア
ルミニウム合金２６、窒化チタニウム２４、チタニウム
２３の他にタングステン２５が積層されており、窒化チ
タニウム上のアルミニウム合金に比較しタングステン上
のアルミニウム合金のほうが、アルミニウム合金とタン
グステンの間に中間合金層が形成されやすく、この層に
よりアルミニウムが移動しにくくなりエレクトロマイグ
レーション耐性が向上する。またさらに接続孔部におい
ては、タングステンからアルミニウム合金に電子が流れ
る際、いくらかの電子は配線部のタングステンを流れて
からアルミニウム合金中に流れ込み、電子は分散されて
流れるため、接続孔付近でのアルミニウム合金は移動し
にくく、接続孔においてもエレクトロマイグレーション
耐性が向上するという利点がある。This method is disclosed in, for example, Japanese Patent Laid-Open No. 4-19962.
It is proposed in Japanese Patent No. 8 publication. In this method, the wiring is formed by stacking the aluminum alloy 26, the titanium nitride 24, the titanium 23, and the tungsten 25, and the aluminum alloy on the tungsten has a higher gap between the aluminum alloy and the tungsten than the aluminum alloy on the titanium nitride. Further, an intermediate alloy layer is easily formed, and this layer makes it difficult for aluminum to move and improves electromigration resistance. Further, in the connection hole, when electrons flow from the tungsten to the aluminum alloy, some of the electrons flow through the tungsten of the wiring part and then into the aluminum alloy, and the electrons flow in a dispersed manner. The alloy has an advantage that it is difficult to move and the electromigration resistance is improved even in the connection hole.
【００１０】[0010]
【発明が解決しようとする課題】しかしながらこの従来
の方法では、タングステンを厚く形成して接続孔を完全
に埋め込んだ後、タングステンを全面エッチバックして
タングステンを５０ｎｍ程度残すようにしているが、こ
のタングステンを基板全面にわたって５０ｎｍ程度の厚
さに残すのは非常に困難である。というのは仮にタング
ステンは基板全面にわたって均一性よく成長できたとし
て１．０μｍの膜厚に形成したとする。エッチバックの
速度を完全に基板全面にわたって同一にすることは難か
しく、たとえば±５％エッチング速度が違う所があると
して、５０ｎｍのタングステンを残すように、０．９４
μｍのタングステンをエッチングすると、あるところで
は９７．５ｎｍのタングステンが残り、あるところでは
２．５ｎｍのタングステンしか残らないということにな
る。逆にエッチング速度は均一にできたとして、タング
ステンの成長膜厚が±５％程度基板間で変化したとして
も同じようなことがおこり、まして、タングステンの成
長膜とエッチバックの速度と両方の基板内の均一性が悪
い場合は、エッチバック時に残すタングステンの膜厚は
もっと変化し基板全面にわたってほぼ同一とすることは
不可能であり、基板全面にわたって同じ特性の半導体装
置を製造することは不可能であるという問題点がある。However, in this conventional method, the tungsten is formed thick to completely fill the connection hole, and then the entire surface of the tungsten is etched back to leave the tungsten at about 50 nm. It is very difficult to leave tungsten in a thickness of about 50 nm over the entire surface of the substrate. It is assumed that tungsten is formed to have a film thickness of 1.0 μm assuming that the tungsten can be grown with good uniformity over the entire surface of the substrate. It is difficult to make the etch-back rate completely the same over the entire surface of the substrate. For example, assuming that there is a difference of ± 5% in the etching rate, 50 nm tungsten is left and 0.94 is left.
Etching of μm tungsten leaves some areas with 97.5 nm of tungsten and some areas with only 2.5 nm of tungsten. Conversely, even if the etching rate can be made uniform, even if the tungsten growth film thickness changes by about ± 5% between the substrates, the same thing occurs, let alone the tungsten growth film and the etchback rate, and the substrate If the inside uniformity is poor, the film thickness of tungsten remaining during etch back will change more and it will be impossible to make it almost the same over the entire surface of the substrate, and it will be impossible to manufacture semiconductor devices with the same characteristics over the entire surface of the substrate. There is a problem that is.
【００１１】また基板内だけでなく基板間でも、若干の
タングステンの成長膜厚やエッチバックの速度の違いに
より、エッチバックの際に残すタングステン膜厚は大き
く変化するため、基板間で製造された半導体装置の特性
が大きく変化するという問題点もある。Further, not only within the substrate but also between the substrates, the tungsten film thickness left during etching back varies greatly due to slight differences in the growth film thickness of tungsten and the etching back speed. There is also a problem that the characteristics of the semiconductor device change significantly.
【００１２】[0012]
【課題を解決するための手段】本発明の特徴は、半導体
基板上に絶縁膜を形成し、この絶縁膜の所定の位置に接
続孔を形成する工程と、第１のバリア層となる導電膜を
形成した後、その上に化学気相成長法により第１のタン
グステンを形成する工程と、第１のタングステン上に第
２のバリア層となる導電膜を形成する工程と、化学気相
成長法により第２のタングステンを形成して、絶縁膜に
形成した接続孔を完全に埋め込む工程と、この第２のタ
ングステンを全面エッチバックする工程と、その上にア
ルミニウムあるいはアルミニウム合金を形成する工程と
を含む半導体装置の製造方法にある。A feature of the present invention is that a step of forming an insulating film on a semiconductor substrate and forming a connection hole at a predetermined position of the insulating film, and a conductive film to be a first barrier layer. Forming a first tungsten on the first tungsten by a chemical vapor deposition method, forming a conductive film to be a second barrier layer on the first tungsten, and a chemical vapor deposition method. A step of completely forming a second contact hole formed in the insulating film, a step of completely etching back the second tungsten, and a step of forming aluminum or an aluminum alloy thereon. A method of manufacturing a semiconductor device including the above.
【００１３】また本発明の他の特徴は、前記第１のバリ
ア層となる導電膜を形成するまでは同じであるが、その
後、化学気相成長法により第１のタングステンを形成
し、絶縁膜に形成した接続孔を完全に埋め込む工程と、
第１のバリア層となる導電膜まで第１のタングステンを
全面エッチバックする工程と、第２のタングステンを形
成する工程とその上にアルミニウムあるいはアルミニウ
ム合金を形成する工程を含む半導体装置の製造方法にあ
る。Another feature of the present invention is the same until the conductive film to be the first barrier layer is formed, but thereafter, the first tungsten is formed by the chemical vapor deposition method to form the insulating film. Completely filling the connection hole formed in
A method for manufacturing a semiconductor device, which includes a step of completely etching back the first tungsten to a conductive film to be a first barrier layer, a step of forming a second tungsten and a step of forming aluminum or an aluminum alloy on the step. is there.
【００１４】[0014]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【００１５】図１は本発明の第１の実施例の主要工程断
面図である。まず素子領域（図示省略）が形成されたシ
リコン基板１上にシリコン酸化膜２を形成し、このシリ
コン酸化膜２の所定の位置に、シリコン基板１の素子領
域に達する接続孔９を形成する（図１（Ａ））。FIG. 1 is a sectional view showing the main steps of the first embodiment of the present invention. First, a silicon oxide film 2 is formed on a silicon substrate 1 on which an element region (not shown) is formed, and a connection hole 9 reaching the element region of the silicon substrate 1 is formed at a predetermined position on the silicon oxide film 2 ( FIG. 1A).
【００１６】次にチタニウム３を２０〜２００ｎｍ、窒
化チタニウム４を３０〜２００ｎｍ程度の厚さにスパッ
タ法にて順次形成する（図１（Ｂ））。ここでチタニウ
ム３はシリコン基板１との接続抵抗を下げるためのもの
であり、窒化チタニウム４はその上にタングステンを成
長させる際にシリコン基板１とＷＦ6 ガスが反応するの
を防ぐためのバリア層である。Next, titanium 3 and titanium nitride 4 having a thickness of about 20 to 200 nm and about 30 to 200 nm are sequentially formed by a sputtering method (FIG. 1B). Here, the titanium 3 is for reducing the connection resistance with the silicon substrate 1, and the titanium nitride 4 is a barrier layer for preventing the reaction between the silicon substrate 1 and the WF 6 gas when growing tungsten on the titanium nitride 4. Is.
【００１７】次にＷＦ6 ガスを水素あるいはシラン（Ｓ
ｉＨ4 ）ガスで還元する化学気相成長法により、第１の
タングステン５を５０〜３００ｎｍの厚さに形成する
（図１（Ｃ））。Next, WF 6 gas is replaced with hydrogen or silane (S
The first tungsten 5 is formed to a thickness of 50 to 300 nm by the chemical vapor deposition method of reducing with iH 4 ) gas (FIG. 1C).
【００１８】次にＷＦ6 ガスと水素にアンモニア（ＮＨ
3 ）ガスを添加し、化学気相成長法により、窒化タング
ステン６を２０〜１００ｎｍの厚さに形成した後、アン
モニアガスを流すのを停止して第２のタングステン７を
０．４〜１．２μｍ程度の膜厚に形成して接続孔９をタ
ングステンで完全に埋め込む（図１（Ｄ））。ここで第
２のタングステン７の成長膜厚は、接続孔を完全に埋め
込むためにある程度厚くする必要があり、第１のタング
ステン５と第２のタングステン７の合計の膜厚が接続孔
の半径以上の膜厚としたほうが良い。Next, ammonia (NH 3) is added to WF 6 gas and hydrogen.
3 ) A gas is added to form tungsten nitride 6 with a thickness of 20 to 100 nm by chemical vapor deposition, then the flow of ammonia gas is stopped and the second tungsten 7 is added to 0.4 to 1. It is formed to a film thickness of about 2 μm and the connection hole 9 is completely filled with tungsten (FIG. 1D). Here, the growth film thickness of the second tungsten 7 needs to be thick to some extent in order to completely fill the connection hole, and the total film thickness of the first tungsten 5 and the second tungsten 7 is equal to or larger than the radius of the connection hole. It is better to use the film thickness of.
【００１９】次に六弗化硫黄（ＳＦ6 ）により第２のタ
ングステン７を全面エッチバックする。この際、タング
ステンと窒化タングステンのエッチング速度が違うた
め、窒化タングステン６の表面が基板全面にわたって露
出したところでエッチバックを停止することが可能であ
る（図１（Ｅ））。Next, the entire surface of the second tungsten 7 is etched back with sulfur hexafluoride (SF 6 ). At this time, since the etching rates of tungsten and tungsten nitride are different, it is possible to stop the etch back when the surface of the tungsten nitride 6 is exposed over the entire surface of the substrate (FIG. 1 (E)).
【００２０】次にアルミニウム合金８を０．３〜２．０
μｍ程度の厚さにスパッタ法により形成した後、通常の
フォトリソグラフィ技術とドライエッチング技術により
アルミニウム合金８，窒化タングステン６，第１のタン
グステン５，窒化チタニウム４，チタニウム３を所望の
形状にパターニングしてアルミニウム電極配線を完成す
る（図１（Ｆ））。Next, the aluminum alloy 8 is added to 0.3 to 2.0.
After being formed to a thickness of about μm by a sputtering method, the aluminum alloy 8, the tungsten nitride 6, the first tungsten 5, the titanium nitride 4, and the titanium 3 are patterned into a desired shape by a normal photolithography technique and a dry etching technique. To complete the aluminum electrode wiring (FIG. 1 (F)).
【００２１】この第１の実施例では、窒化タングステン
６は化学気相成長法により形成しているが、第１のタン
グステンを窒素やアンモニア雰囲気中でアニールして表
面を窒化させてもよく、さらに窒化タングステンである
必要はなく窒化チタニウム等のＷＦ6 ガス等の拡散を防
止するバリア層となる導電膜ならよく、スパッタ法で形
成しても化学気相成長法で形成しても良い。In the first embodiment, the tungsten nitride 6 is formed by the chemical vapor deposition method, but the first tungsten may be annealed in a nitrogen or ammonia atmosphere to nitride the surface. The conductive film does not have to be tungsten nitride and may be any conductive film that serves as a barrier layer for preventing diffusion of WF 6 gas such as titanium nitride, and may be formed by sputtering or chemical vapor deposition.
【００２２】次に第２の実施例について図面を用いて説
明する。図２は本発明の第２の実施例の主要工程断面図
である。Next, a second embodiment will be described with reference to the drawings. 2A to 2D are sectional views showing main steps of the second embodiment of the present invention.
【００２３】素子領域（図示省略）が形成されたシリコ
ン基板１１上にシリコン酸化膜１２が形成され、そこに
素子領域に達する接続孔１９が形成され、シリコン酸化
膜１２上から接続孔１９内のシリコン基板１１上にかけ
てチタニウム１３，窒化チタニウム１４を形成するまで
は第１の実施例と同様である（図２（Ａ））。A silicon oxide film 12 is formed on a silicon substrate 11 in which an element region (not shown) is formed, a connection hole 19 reaching the element region is formed therein, and the inside of the connection hole 19 is formed from above the silicon oxide film 12. It is the same as the first embodiment until the titanium 13 and the titanium nitride 14 are formed on the silicon substrate 11 (FIG. 2A).
【００２４】次に第１のタングステン１５をＷＦ6 を水
素で還元する化学気相成長法により０．４〜１．２μｍ
程度の膜厚に形成して接続孔を完全に埋め込む（図２
（Ｂ））。この時の第１のタングステン１５の成長膜厚
は第１の実施例同様、接続孔の半径以上の膜厚としたほ
うが良い。Next, the first tungsten 15 is reduced to 0.4 to 1.2 μm by a chemical vapor deposition method in which WF 6 is reduced with hydrogen.
The connection hole is completely filled by forming it to a film thickness of about 5 mm (Fig. 2).
(B)). The grown film thickness of the first tungsten 15 at this time is preferably equal to or larger than the radius of the connection hole as in the first embodiment.
【００２５】次にＳＦ6 ガスにより第１のタングステン
１５を窒化チタニウム１４の表面が露出するまで全面エ
ッチバックする（図２（Ｃ））。Next, the entire surface of the first tungsten 15 is etched back by SF 6 gas until the surface of the titanium nitride 14 is exposed (FIG. 2C).
【００２６】次にスパッタ法により第２のタングステン
１６を５０〜３００ｎｍの厚さに形成する（図２
（Ｄ））。Next, the second tungsten 16 is formed to a thickness of 50 to 300 nm by the sputtering method (FIG. 2).
(D)).
【００２７】次に、スパッタ法によりアルミニウム合金
１７を０．３〜２．０μｍの厚さに形成した後、通常の
リソグラィ技術、ドライエッチング技術により、アルミ
ニウム合金１７，第２のタングステン１６，窒化チタニ
ウム１４，チタニウム１３を所定の形状にパターニング
してアルミニウム電極配線を完成する（図２（Ｅ））。Next, after the aluminum alloy 17 is formed to a thickness of 0.3 to 2.0 μm by the sputtering method, the aluminum alloy 17, the second tungsten 16 and the titanium nitride are formed by the usual lithographic technique and dry etching technique. 14 and titanium 13 are patterned into a predetermined shape to complete aluminum electrode wiring (FIG. 2 (E)).
【００２８】この第２の実施例では、第１のタングステ
ン１５のエッチバックは窒化チタニウム１４の表面が露
出するまでであったが、エッチバックのガスを塩素等に
切り換えて、窒化チタニウム１４，チタニウム１３もエ
ッチバックしても良い。また第２のタングステン１６は
スパッタ法で形成しているが、スパッタ法に限る必要は
無く、化学気相成長法等で形成しても良い。In the second embodiment, the etching back of the first tungsten 15 was performed until the surface of the titanium nitride 14 was exposed. However, the etching back gas was switched to chlorine or the like, and the titanium nitride 14 and titanium nitride were etched. 13 may also be etched back. Although the second tungsten 16 is formed by the sputtering method, the second tungsten 16 is not limited to the sputtering method and may be formed by the chemical vapor deposition method or the like.
【００２９】第１の実施例では化学気相成長法で形成し
た第１のタングステンとアルミニウム合金が積層されて
配線が形成されているため、第１のタングステンの成長
膜厚を基板内あるいは基板間で均一性良くしなければな
らないが、第２の実施例ではエッチバック後に形成した
第２のタングステンとアルミニウム合金が積層されて配
線が形成されるため、第２のタングステンの成長膜厚を
基板内あるいは基板間で均一性良く形成すれば良く、第
１のタングステンの膜厚やエッチバックの均一性は良い
ほうがもちろん望ましいが、若干悪くても半導体装置の
特性を大きく変化させるまでにはいたらない。In the first embodiment, since the wiring is formed by laminating the first tungsten and aluminum alloy formed by the chemical vapor deposition method, the growth film thickness of the first tungsten is set within the substrate or between the substrates. However, in the second embodiment, since the wiring is formed by laminating the second tungsten and the aluminum alloy formed after the etch back in the second embodiment, the growth film thickness of the second tungsten is set within the substrate. Alternatively, it is preferable that the first tungsten film be formed with good uniformity and the first tungsten film thickness and the etch-back uniformity are good. However, even if the film thickness is slightly worse, the characteristics of the semiconductor device are not significantly changed.
【００３０】アルミニウム合金と積層されるタングステ
ンの膜厚、すなわち第１の実施例では第１のタングステ
ンの膜厚、第２の実施例では第２のタングステンの膜厚
は厚いほうがエレクトロマイグレーション耐性は良好で
あるが、あまり厚くするとアルミニウム配線のトータル
の膜厚が厚くなってしまい、微細配線のパターニングが
困難になったり、さらにその上層に配線を形成するため
に層間絶縁膜を平坦化しなければならないが、その平坦
化が困難になる等の問題が発生してくるため、３００ｎ
ｍ以下にしたほうが良い。また、５０ｎｍより小の膜厚
はエレクトロマイグレーション耐性を向上させるのに効
果が小さいから５０ｎｍ以上が好ましい。The film thickness of tungsten laminated with the aluminum alloy, that is, the film thickness of the first tungsten in the first embodiment, and the film thickness of the second tungsten in the second embodiment, the better the electromigration resistance. However, if it is too thick, the total thickness of the aluminum wiring becomes thick, making it difficult to pattern fine wiring, and further, the interlayer insulating film must be flattened to form wiring on the upper layer. However, there are problems such as difficulty in flattening the surface.
It is better to set m or less. Further, a film thickness smaller than 50 nm has a small effect in improving electromigration resistance, and thus is preferably 50 nm or more.
【００３１】[0031]
【発明の効果】以上説明したように本発明の半導体装置
の製造方法により、絶縁膜に形成された接続孔はタング
ステンで埋め込み、配線部もアルミニウム合金と比較的
抵抗の低いタングステンとの積層構造にすることによ
り、配線そのもののエレクトロマイグレーション耐性も
向上するが、接続孔部ではそれ以上にエレクトロマイグ
レーション耐性が向上する。As described above, according to the method for manufacturing a semiconductor device of the present invention, the connection hole formed in the insulating film is filled with tungsten, and the wiring portion has a laminated structure of aluminum alloy and tungsten having a relatively low resistance. By doing so, the electromigration resistance of the wiring itself is improved, but the electromigration resistance is further improved in the connection hole portion.
【００３２】たとえば、アルミニウムにシリコン（Ｓ
ｉ）を１％、銅（Ｃｕ）を０．５％添加したアルミニウ
ム合金であるＡｌＳｉＣｕ（アルミ−シリコン−銅）合
金と、タングステンとの積層配線のエレクトロマイグレ
ーションの寿命はＡｌＳｉＣｕ合金と窒化チタニウムと
の積層配線のエレクトロマイグレーション寿命に比べ３
倍程度長い。また接続孔を介したエレクトロマイグレー
ション寿命は、タングステンで接続孔を埋め込んで配線
部はタングステンが無く窒化チタニウムとＡｌＳｉＣｕ
合金との積層の場合と比較し、本発明の配線では１０倍
以上長い。For example, silicon (S
The electromigration life of the laminated wiring of AlSiCu (aluminum-silicon-copper) alloy, which is an aluminum alloy to which i) is added by 1% and copper (Cu) is added by 0.5%, is the same as that of AlSiCu alloy and titanium nitride. 3 compared to electromigration life of laminated wiring
About twice as long. The electromigration life through the contact hole is such that the contact hole is filled with tungsten and the wiring portion is free of tungsten and titanium nitride and AlSiCu are used.
Compared with the case of stacking with an alloy, the wiring of the present invention is 10 times or more longer.
【００３３】アルミニウム合金として銅を添加している
場合は、アルミニウム合金の粒径が小さくなっても粒界
に銅が板状に析出してエレクトロマイグレーション寿命
の低下は小さく前記程度の寿命であるが、銅が添加して
いない、例えばＡｌＳｉ合金と窒化チタニウムとの積層
配線のエレクトロマイグレーション寿命は、ＡｌＳｉ合
金とタングステンとの積層配線に比べ接続孔を介さなく
とも１０分の１以下となり、本発明の効果が大きくあら
われる。When copper is added as the aluminum alloy, even if the grain size of the aluminum alloy becomes small, copper is precipitated in the grain boundary in the form of a plate and the electromigration life is not shortened to a small extent. In addition, the electromigration life of a laminated wiring not containing copper, for example, an AlSi alloy and titanium nitride is 1/10 or less as compared with the laminated wiring of an AlSi alloy and tungsten without a connection hole. The effect is significant.
【００３４】以上説明したように本発明により、エレク
トロマイグレーション寿命が延びる理由は、窒化チタニ
ウムに比べタングステンの抵抗は１０分の１程度と低い
ため、アルミニウム中の電流密度が若干下がり、さらに
アルミニウムにボイドが若干形成されてもタングステン
で接続されているため断線までにはいたらないことと、
アルミニウム合金とタングステンの界面で合金層が形成
されやすく、この合金層によりアルミニウムが移動しに
くいためである。As described above, according to the present invention, the reason why the electromigration life is extended is that the resistance of tungsten is as low as about 1/10 of that of titanium nitride, so that the current density in aluminum is slightly lowered, and the voids in aluminum are further reduced. Even if a little is formed, it is not connected to the wire because it is connected with tungsten.
This is because an alloy layer is likely to be formed at the interface between the aluminum alloy and tungsten, and this alloy layer makes it difficult for aluminum to move.
【００３５】さらに、接続孔を介したエレクトロマイグ
レーション寿命が延びるのは、接続孔のタングステンか
ら電子流の一部は配線部のタングステンを介してからア
ルミニウム合金中に流れるため、接続孔上部のアルミニ
ウム合金中の電流密度が実質的に小さくなるためと、接
続孔上部でのアルミニウム合金にエレクトロマイグレー
ションによりボイドが形成されてもその下のタングステ
ンで接続されているため抵抗変化も小さく、もちろん断
線には到らないためである。Further, the electromigration life through the connection hole is extended because a part of the electron flow from the tungsten in the connection hole flows into the aluminum alloy through the tungsten in the wiring portion, so that the aluminum alloy above the connection hole is extended. The current density in the inside is substantially small, and even if a void is formed in the aluminum alloy at the top of the contact hole due to electromigration, the change in resistance is small because it is connected by the tungsten underneath it, which of course leads to disconnection. This is because it does not happen.
【００３６】また本発明の半導体装置の製造方法では、
配線部のアルミニウム合金と積層されるタングステンは
必要な膜厚だけ形成すれば良いので、タングステンの均
一性の良い成長方法で薄く形成すれば良い。従ってアル
ミニウム合金と積層されるタングステンの膜厚は均一性
良く安定して形成できるため、基板内あるいは基板間で
特性、特にエレクトロマイグレーション特性に差のない
一定の品質の半導体装置常に製造できるという効果があ
る。According to the method of manufacturing a semiconductor device of the present invention,
Since it is only necessary to form the required thickness of tungsten to be laminated with the aluminum alloy of the wiring portion, it is sufficient to form it thin by a growth method with good uniformity of tungsten. Therefore, the film thickness of the tungsten layered with the aluminum alloy can be formed with good uniformity and stability, so that it is possible to always manufacture semiconductor devices of constant quality with no difference in the characteristics within the substrate or between the substrates, particularly the electromigration characteristics. is there.
【００３７】また、本発明の実施例ではシリコン基板に
達する接続孔について説明してきたが、本発明が配線間
を接続する孔にも適用できることはいうまでもない。Further, although the connection hole reaching the silicon substrate has been described in the embodiment of the present invention, it goes without saying that the present invention can be applied to a hole for connecting wirings.
【図１】本発明の第１の実施例の製造方法を主要工程順
に示した断面図である。FIG. 1 is a sectional view showing a manufacturing method according to a first embodiment of the present invention in the order of main steps.
【図２】本発明の第２の実施例の製造方法を主要工程順
に示した断面図である。FIG. 2 is a sectional view showing a manufacturing method according to a second embodiment of the present invention in the order of main steps.
【図３】従来技術の製造方法を主要工程順に示した断面
図である。FIG. 3 is a cross-sectional view showing a conventional manufacturing method in the order of main steps.
【図４】従来技術の問題点を示した断面図である。FIG. 4 is a cross-sectional view showing a problem of the conventional technique.
【図５】他の従来技術の製造方法を主要工程順に示した
断面図である。FIG. 5 is a cross-sectional view showing another conventional manufacturing method in the order of main steps.
１，１１，２１ シリコン基板 ２，１２，２２ シリコン酸化膜 ３，１３，２３ チタニウム ４，１４，２４ 窒化チタニウム ５，１５ 第１のタングステン ６ 窒化タングステン ７，１６ 第２のタングステン ８，１７，２６ アルミニウム合金 ９，１９，２８ 接続孔 ２５ タングステン ２７ 隙間 1,11,21 Silicon substrate 2,12,22 Silicon oxide film 3,13,23 Titanium 4,14,24 Titanium nitride 5,15 First tungsten 6 Tungsten nitride 7,16 Second tungsten 8,17,26 Aluminum alloy 9,19,28 Connection hole 25 Tungsten 27 Gap
Claims (9)
と、前記絶縁膜の所定位置に接続孔を形成する工程と、
第１のバリア層となる導電膜を形成する工程と、化学気
相成長法により第１のタングステンを形成する工程と、
第２のバリア層となる導電膜を形成する工程と、化学気
相成長法により第２のタングステンを形成して前記接続
孔を完全に埋め込む工程と、前記第２のタングステンを
全面エッチバックする工程と、アルミニウムあるいはア
ルミニウム合金を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。1. A step of forming an insulating film on a semiconductor substrate, and a step of forming a connection hole at a predetermined position of the insulating film,
A step of forming a conductive film to be a first barrier layer, a step of forming first tungsten by a chemical vapor deposition method,
A step of forming a conductive film to be a second barrier layer, a step of forming second tungsten by chemical vapor deposition to completely fill the connection hole, and a step of completely etching back the second tungsten. And a step of forming aluminum or an aluminum alloy, the method for manufacturing a semiconductor device.
３００ｎｍであることを特徴とする請求項１に記載の半
導体装置の製造方法。2. The film thickness of the first tungsten is 50 to 50.
The method for manufacturing a semiconductor device according to claim 1, wherein the thickness is 300 nm.
タングステンであることを特徴とする請求項１もしくは
請求項２に記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the conductive film to be the second barrier layer is tungsten nitride.
により形成したことを特徴とする請求項３に記載の半導
体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, wherein the tungsten nitride is formed by a chemical vapor deposition method.
ングステンの表面を窒化したものであることを特徴とす
る請求項３に記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 3, wherein the tungsten nitride is obtained by nitriding the surface of the first tungsten.
チタニウムであることを特徴とする請求項１もしくは請
求項２に記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the conductive film to be the second barrier layer is titanium nitride.
と、前記絶縁膜の所定位置に接続孔を形成する工程と、
バリア層となる導電膜を形成する工程と、化学気相成長
法により第１のタングステンを形成して前記接続孔を完
全に埋め込む工程と、前記第１のタングステを前記バリ
ア層となる導電膜まで全面エッチバックする工程と、第
２のタングステンを形成する工程と、アルミニウムある
いはアルミニウム合金を形成する工程とを含むことを特
徴とする半導体装置の製造方法。7. A step of forming an insulating film on a semiconductor substrate, and a step of forming a connection hole at a predetermined position of the insulating film,
A step of forming a conductive film to be a barrier layer, a step of forming first tungsten by chemical vapor deposition to completely fill the connection hole, and a step of forming the first tungsten layer to a conductive film to be the barrier layer. A method of manufacturing a semiconductor device, comprising: a step of etching back the entire surface; a step of forming a second tungsten; and a step of forming aluminum or an aluminum alloy.
るいは化学気相成長法で形成し、５０〜３００ｎｍの膜
厚であることを特徴とする請求項７に記載の半導体装置
の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the second tungsten is formed by a sputtering method or a chemical vapor deposition method and has a film thickness of 50 to 300 nm.
ック後、前記バリア層となる導電膜を全面エッチバッグ
する工程を含むことを特徴とする請求項７もしくは請求
項８に記載の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 7, further comprising the step of etching back the conductive film to be the barrier layer after the first tungsten is entirely etched back. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28098893A JP2591450B2 (en) | 1993-11-10 | 1993-11-10 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28098893A JP2591450B2 (en) | 1993-11-10 | 1993-11-10 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135186A true JPH07135186A (en) | 1995-05-23 |
| JP2591450B2 JP2591450B2 (en) | 1997-03-19 |
Family
ID=17632697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28098893A Expired - Fee Related JP2591450B2 (en) | 1993-11-10 | 1993-11-10 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591450B2 (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11195621A (en) * | 1997-11-05 | 1999-07-21 | Tokyo Electron Ltd | Barrier metal, its formation, gate electrode, and its formation |
| KR20000011910A (en) * | 1998-07-24 | 2000-02-25 | 니시무로 타이죠 | A semiconductor device and a method of making thereof |
| KR100301057B1 (en) * | 1999-07-07 | 2001-11-01 | 윤종용 | Semiconductor device having copper interconnection layer and manufacturing method thereof |
| WO2003030263A1 (en) * | 2001-01-24 | 2003-04-10 | Infineon Technologies North America Corp. | Single step chemical mechanical polish process to improve the surface roughness in mram technology |
| KR100383084B1 (en) * | 2001-05-16 | 2003-05-12 | 아남반도체 주식회사 | Plug forming method of semiconductor devices |
| US6664178B2 (en) * | 1995-11-10 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Method of forming buried interconnecting wire |
| KR100430685B1 (en) * | 1996-12-31 | 2004-07-27 | 주식회사 하이닉스반도체 | Method of forming metal line of semiconductor device for improving contact properties |
| JP2010225697A (en) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | Method for manufacturing semiconductor device |
| US7829144B2 (en) | 1997-11-05 | 2010-11-09 | Tokyo Electron Limited | Method of forming a metal film for electrode |
-
1993
- 1993-11-10 JP JP28098893A patent/JP2591450B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664178B2 (en) * | 1995-11-10 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Method of forming buried interconnecting wire |
| KR100430685B1 (en) * | 1996-12-31 | 2004-07-27 | 주식회사 하이닉스반도체 | Method of forming metal line of semiconductor device for improving contact properties |
| JPH11195621A (en) * | 1997-11-05 | 1999-07-21 | Tokyo Electron Ltd | Barrier metal, its formation, gate electrode, and its formation |
| US7829144B2 (en) | 1997-11-05 | 2010-11-09 | Tokyo Electron Limited | Method of forming a metal film for electrode |
| KR20000011910A (en) * | 1998-07-24 | 2000-02-25 | 니시무로 타이죠 | A semiconductor device and a method of making thereof |
| KR100301057B1 (en) * | 1999-07-07 | 2001-11-01 | 윤종용 | Semiconductor device having copper interconnection layer and manufacturing method thereof |
| WO2003030263A1 (en) * | 2001-01-24 | 2003-04-10 | Infineon Technologies North America Corp. | Single step chemical mechanical polish process to improve the surface roughness in mram technology |
| KR100383084B1 (en) * | 2001-05-16 | 2003-05-12 | 아남반도체 주식회사 | Plug forming method of semiconductor devices |
| JP2010225697A (en) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591450B2 (en) | 1997-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5910020A (en) | Method for fabricating a semiconductor device having a refractory metal pillar for electrical connection | |
| US7833901B2 (en) | Method for manufacturing a semiconductor device having a multi-layered insulating structure of SiOCH layers and an SiO2 layer | |
| US8102051B2 (en) | Semiconductor device having an electrode and method for manufacturing the same | |
| US6569756B1 (en) | Method for manufacturing a semiconductor device | |
| US6274932B1 (en) | Semiconductor device having metal interconnection comprising metal silicide and four conductive layers | |
| JP2591450B2 (en) | Method for manufacturing semiconductor device | |
| JP2573621B2 (en) | Method of manufacturing electrical interconnect | |
| TW202129838A (en) | Semiconductor device structure and method for forming the same | |
| JPH07115073A (en) | Manufacture of semiconductor device | |
| JPH08139190A (en) | Manufacture of semiconductor device | |
| JPH06204218A (en) | Manufacturing method of semiconductor device | |
| JPH04116953A (en) | Semiconductor device provided with plated wiring layer and manufacture thereof | |
| JPH0594990A (en) | Manufacture of multilayer interconnection | |
| US11784127B2 (en) | Ruthenium liner and cap for back-end-of-line | |
| JPS63117447A (en) | Manufacture of semiconductor integrated circuit | |
| JP2983098B2 (en) | Method for manufacturing semiconductor device | |
| JP4006720B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH08203899A (en) | Fabrication of semiconductor device | |
| JPS59220919A (en) | Manufacture of semiconductor device | |
| JP2998454B2 (en) | Method for manufacturing semiconductor device | |
| JPH06283605A (en) | Method of filling fine holes, semiconductor device and its manufacture | |
| JP2998444B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPH0629237A (en) | Semiconductor device and its manufacture | |
| JPH04340254A (en) | Manufacture of semiconductor device | |
| JPH1117004A (en) | Semiconductor device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961029 |
|
| LAPS | Cancellation because of no payment of annual fees |