JPH07130174A - Semiconductor device - Google Patents

Abstract

PURPOSE:To suppress the fluctuation of a delay time by constituting parts affecting to the delay times of delay circuits and extending a difference between a power source voltage and a threshold voltage due to the making of a low power source voltage. CONSTITUTION:P channel MOSFETs P1 to 3 P5, P6, P8, P9 constituting an inverter V2, anodes N07, NO8 affecting to the delay time of the delay circuit of a pulse width setting circuit PWT1 and N channel MOSFETs N2 to 4, N7 TO 9 constituting inverters V3, V4 are made to be low threshold value voltage type MOSFETs. Moreover, in a pulse width setting circuit PWT2, an inverter V6, anodes N09, 10 are constituted of P channel MOSFETs and inverters V7,V8 are constituted of N channel MOSFETs. Further, FETs P10 to 13, N12 to 15 are also made to be low threshold value voltage type FETs. Thus, the difference between the power source voltage and the threshold voltage which is compressed by the making of a low power source voltage is extended and the ocupying ratio of the fluctuation amount of the power source voltage and the threshold voltage with respect to the differential amount is made small.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は半導体装置に関し、例
えば、遅延回路を含むアドレス遷移検出回路及びタイミ
ング発生回路を具備するダイナミック型ＲＡＭ（ランダ
ムアクセスメモリ）等に利用して特に有効な技術に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, for example, a technique particularly effective for use in a dynamic RAM (random access memory) having an address transition detection circuit including a delay circuit and a timing generation circuit. Is.

【０００２】[0002]

【従来の技術】カラム方向に連続した複数のアドレスに
対して高速アクセスするためのいわゆるスタティックカ
ラムモードがあり、このようなスタティックカラムを有
するダイナミック型ＲＡＭがある。これらのダイナミッ
ク型ＲＡＭは、Ｙアドレス信号を受けそのレベル変化を
検出するためのアドレス遷移検出回路と、アドレス遷移
検出回路の出力信号つまりアドレス遷移検出信号を受け
て共通データ線（コモンＩＯ線）やデータ出力バッファ
の内部ノードをイコライズしあるいはメインアンプを駆
動するための各種内部制御信号を選択的に形成するタイ
ミング発生回路とを備え、アドレス遷移検出回路及びタ
イミング発生回路は、遅延回路を含みアドレス遷移検出
信号のパルス幅や各内部制御信号の立ち上がり又は立ち
下がりタイミングあるいはパルス幅等を設定するための
時間設定回路を備える。2. Description of the Related Art There is a so-called static column mode for high-speed access to a plurality of addresses continuous in the column direction, and there is a dynamic RAM having such a static column. These dynamic RAMs receive an address transition detection circuit for receiving a Y address signal and detecting a level change thereof, and an output signal of the address transition detection circuit, that is, an address transition detection signal, to receive a common data line (common IO line) or And a timing generation circuit that selectively forms various internal control signals for equalizing internal nodes of the data output buffer or driving the main amplifier. The address transition detection circuit and the timing generation circuit include a delay circuit and address transition. A time setting circuit is provided for setting the pulse width of the detection signal, the rising or falling timing of each internal control signal, the pulse width, and the like.

【０００３】アドレス遷移検出回路及びタイミング発生
回路を備えるダイナミック型ＲＡＭについては、例え
ば、特願平１−６５８３８号に記載されている。A dynamic RAM provided with an address transition detection circuit and a timing generation circuit is described in, for example, Japanese Patent Application No. 1-65838.

【０００４】[0004]

【発明が解決しようとする課題】上記ダイナミック型Ｒ
ＡＭにおいて、アドレス遷移検出回路は、Ｙアドレス信
号の各ビットに対応して設けられる複数の単位アドレス
遷移検出回路を含み、これらの単位アドレス遷移検出回
路のそれぞれは、例えばＰチャンネル及びＮチャンネル
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）からなる所定数の
インバータが直列結合されてなる遅延回路を含む。各単
位アドレス遷移検出回路の出力信号は、Ｙアドレス信号
の対応するビットがハイレベルからロウレベル又はロウ
レベルからハイレベルに変化されることで、所定期間だ
け一時的にハイレベルとされる。これらの出力信号は、
実質的な論理和回路を経てアドレス遷移検出回路の出力
信号つまりアドレス遷移検出信号となり、さらにそのま
まのパルス幅でもしくはタイミング発生回路の所定の時
間設定回路によってその立ち上がり又は立ち下がりタイ
ミングあるいはパルス幅が所定の値に設定された後、イ
コライズ用又は駆動用の内部制御信号となる。周知のよ
うに、ダイナミック型ＲＡＭでは、各部の動作間つまり
は各内部制御信号間においていわゆる競合（レーシン
グ）が生じ、ダイナミック型ＲＡＭとして充分な動作マ
ージンを得るためには、アドレス遷移検出回路及びタイ
ミング発生回路を構成する各遅延回路の遅延時間を精度
良く設定できることが必須条件となる。The above-mentioned dynamic type R
In AM, the address transition detection circuit includes a plurality of unit address transition detection circuits provided corresponding to each bit of the Y address signal, and each of these unit address transition detection circuits includes, for example, a P channel and an N channel MOSFET ( A metal oxide semiconductor field effect transistor, which includes a delay circuit in which a predetermined number of inverters each of which is a MOSFET and is generally referred to as an insulated gate field effect transistor are connected in series. The output signal of each unit address transition detection circuit is temporarily set to the high level for a predetermined period by changing the corresponding bit of the Y address signal from the high level to the low level or from the low level to the high level. These output signals are
The output signal of the address transition detection circuit, that is, the address transition detection signal, is passed through the logical OR circuit, and the rising or falling timing or the pulse width is determined by the pulse width as it is or by the predetermined time setting circuit of the timing generation circuit. After being set to the value of, it becomes an internal control signal for equalization or driving. As is well known, in the dynamic RAM, so-called competition (racing) occurs between the operations of the respective parts, that is, between the internal control signals, and in order to obtain a sufficient operation margin as the dynamic RAM, the address transition detection circuit and the timing are required. It is an essential condition that the delay time of each delay circuit constituting the generation circuit can be set with high accuracy.

【０００５】ところが、その大規模化・大容量化が進み
動作電源の低電圧化が進むにしたがって、上記のような
従来のダイナミック型ＲＡＭには次のような問題点が生
じることが本願発明者等によって明らかとなった。すな
わち、従来のダイナミック型ＲＡＭにおいて、アドレス
遷移検出回路及びタイミング発生回路を構成する遅延回
路は、比較的大きなしきい値電圧を有する通常のＭＯＳ
ＦＥＴを基本に構成され、その遅延時間は、電源電圧と
しきい値電圧との差分つまりＶＣＣ−Ｖｔｈが動作電源
の低電圧化にともなって圧縮されつつあることで、電源
電圧変動及びプロセスバラツキの影響を受けやすいもの
となっている。この結果、遅延時間の変動が大きくな
り、その精度良い設定が困難となって、ダイナミック型
ＲＡＭの動作マージンが圧縮され、その高速化及び低電
圧化が制約を受ける。However, the following problems arise in the conventional dynamic RAM as described above as its scale and capacity increase and the operating power supply voltage decreases. Etc. That is, in the conventional dynamic RAM, the delay circuit forming the address transition detection circuit and the timing generation circuit is an ordinary MOS having a relatively large threshold voltage.
The delay time is constituted based on the FET, and the difference between the power supply voltage and the threshold voltage, that is, VCC-Vth, is being compressed as the operating power supply is lowered in voltage, and the delay time is affected by fluctuations in the power supply voltage and process variations. It is easy to receive. As a result, the fluctuation of the delay time becomes large, and it becomes difficult to set it with high accuracy, the operation margin of the dynamic RAM is compressed, and its speeding up and voltage reduction are restricted.

【０００６】この発明の目的は、ＭＯＳＦＥＴを基本構
成とする遅延回路の電源電圧変動又はプロセスバラツキ
等にともなう遅延時間の変動を抑制して、遅延回路を含
むアドレス遷移検出回路及びタイミング発生回路を備え
るダイナミック型ＲＡＭ等の動作マージンを拡大し、そ
の高速化及び低電圧化を推進することにある。An object of the present invention is to provide an address transition detection circuit including a delay circuit and a timing generation circuit by suppressing a fluctuation of a power supply voltage of a delay circuit having a MOSFET as a basic structure or a fluctuation of a delay time due to a process variation. The purpose is to expand the operation margin of a dynamic RAM or the like, and promote higher speed and lower voltage.

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００８】[0008]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、アドレス遷移検出回路及び
タイミング発生回路を備えるダイナミック型ＲＡＭ等に
おいて、アドレス遷移検出回路及びタイミング発生回路
の時間設定回路に含まれる遅延回路の少なくとも遅延時
間に影響を与える部分を、低しきい値電圧型のＭＯＳＦ
ＥＴによって構成する。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows. That is, in a dynamic RAM or the like including an address transition detection circuit and a timing generation circuit, at least a portion of the delay circuit included in the time setting circuit of the address transition detection circuit and the timing generation circuit that affects the delay time is set to a low threshold value. Voltage type MOSF
Configured by ET.

【０００９】[0009]

【作用】上記手段によれば、動作電源の低電圧化によっ
て圧縮されつつある電源電圧としきい値電圧との差分を
拡大し、これらの差分に対して電源電圧又はしきい値電
圧の変動分が占める割合を小さくして、電源電圧変動又
はプロセスバラツキ等にともなう遅延回路の遅延時間の
変動を抑制することができる。この結果、アドレス遷移
検出回路及びタイミング発生回路を備えるダイナミック
型ＲＡＭ等の動作マージンを拡大し、その高速化及び低
電圧化を推進することができる。According to the above means, the difference between the power supply voltage and the threshold voltage, which is being compressed due to the lowering of the operating power supply voltage, is expanded, and the fluctuation of the power supply voltage or the threshold voltage is increased with respect to these differences. It is possible to suppress the fluctuation of the delay time of the delay circuit due to the fluctuation of the power supply voltage or the process variation by reducing the ratio. As a result, it is possible to expand the operation margin of a dynamic RAM or the like having an address transition detection circuit and a timing generation circuit, and promote higher speed and lower voltage.

【００１０】[0010]

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のダイナミック型ＲＡＭの
構成及び動作の概要について説明する。なお、この実施
例のダイナミック型ＲＡＭは、カラム方向に連続した複
数のアドレスに対して高速アクセスするためのスタティ
ックカラムモードを有する。また、図１のダイナミック
型ＲＡＭの各ブロックを構成する回路素子は、公知のＭ
ＯＳＦＥＴ集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板面上に形成される。1 is a block diagram of an embodiment of a dynamic RAM to which the present invention is applied. First, the outline of the configuration and operation of the dynamic RAM of this embodiment will be described with reference to FIG. The dynamic RAM of this embodiment has a static column mode for high speed access to a plurality of consecutive addresses in the column direction. Further, the circuit elements forming each block of the dynamic RAM shown in FIG.
It is formed on the surface of one semiconductor substrate such as single crystal silicon by the manufacturing technique of the OSFET integrated circuit.

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、特に制限されないが、図の垂直方向
に平行して配置される実質８１９２本のワード線と、水
平方向に平行して配置される実質８１９２組の相補ビッ
ト線とを含む。これらのワード線及び相補ビット線の交
点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦ
ＥＴからなる８１９２×８１９２つまり実質６７１０８
８６４個のダイナミック型メモリセルが格子状に配置さ
れる。これにより、この実施例のダイナミック型ＲＡＭ
は、６７１０８８６４ビットつまりいわゆる６４メガビ
ットの記憶容量を有するものとされ、そのアドレス空間
は、１３ビットのＸアドレス信号ＡＸ０〜ＡＸ１２と１
３ビットのＹアドレス信号ＡＹ０〜ＡＹ１２とによって
択一的に指定されるものとなる。In FIG. 1, the dynamic RAM of this embodiment has a memory array MARY, which occupies most of the surface of a semiconductor substrate, as a basic constituent element. The memory array MARY includes, but is not limited to, substantially 8192 word lines arranged in parallel in the vertical direction of the figure and substantially 8192 sets of complementary bit lines arranged in parallel in the horizontal direction. An information storage capacitor and an address selection MOSF are provided at the intersections of these word lines and complementary bit lines.
8192 × 8192 consisting of ETs, that is, 67167
864 dynamic memory cells are arranged in a grid pattern. As a result, the dynamic RAM of this embodiment is
Has a storage capacity of 67108864 bits, that is, 64 megabits, and its address space is 13 bits of X address signals AX0 to AX12 and 1
It is alternatively designated by the 3-bit Y address signals AY0 to AY12.

【００１２】メモリアレイＭＡＲＹを構成する８１９２
本のワード線は、その下方においてＸアドレスデコーダ
ＸＤに結合され、択一的に選択状態とされる。Ｘアドレ
スデコーダＸＤには、ＸアドレスバッファＸＢから１３
ビットの内部アドレス信号Ｘ０〜Ｘ１２が供給され、タ
イミング発生回路ＴＧから内部制御信号ＸＧが供給され
る。また、ＸアドレスバッファＸＢには、アドレス入力
端子Ａ０〜Ａ１２を介してＸアドレス信号ＡＸ０〜ＡＸ
１２が時分割的に供給され、タイミング発生回路ＴＧか
ら内部制御信号ＸＬが供給される。8192 constituting the memory array MARY
The word line of the book is coupled to the X address decoder XD under the word line and is alternatively selected. The X address decoder XD includes X address buffers XB to XB13.
The bit internal address signals X0 to X12 are supplied, and the timing control circuit TG supplies the internal control signal XG. Further, the X address buffer XB has X address signals AX0 to AX via address input terminals A0 to A12.
12 is supplied in a time division manner, and the internal control signal XL is supplied from the timing generation circuit TG.

【００１３】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａ１２を介して供給されるＸアドレス信号Ａ
Ｘ０〜ＡＸ１２を内部制御信号ＸＬに従って取り込み、
保持するとともに、これらのＸアドレス信号をもとに内
部アドレス信号Ｘ０〜Ｘ１２を形成して、Ｘアドレスデ
コーダＸＤに供給する。また、ＸアドレスデコーダＸＤ
は、内部制御信号ＸＧに従って選択的に動作状態とさ
れ、ＸアドレスバッファＸＢから供給される内部アドレ
ス信号Ｘ０〜Ｘ１２をデコードして、メモリアレイＭＡ
ＲＹの対応するワード線を択一的にハイレベルの選択状
態とする。The X address buffer XB has an X address signal A supplied via address input terminals A0 to A12.
Take in X0 to AX12 according to the internal control signal XL,
The internal address signals X0 to X12 are formed based on these X address signals while being held and supplied to the X address decoder XD. Also, the X address decoder XD
Is selectively activated according to the internal control signal XG, decodes the internal address signals X0 to X12 supplied from the X address buffer XB, and outputs the memory array MA.
The word line corresponding to RY is selectively set to the high level selected state.

【００１４】次に、メモリアレイＭＡＲＹを構成する８
１９２組の相補ビット線は、センスアンプＳＡの対応す
る単位回路に結合される。センスアンプＳＡには、Ｙア
ドレスデコーダＹＤから実質８１９２ビットのビット線
選択信号が供給されるとともに、タイミング発生回路Ｔ
Ｇから内部制御信号ＰＡが供給される。また、Ｙアドレ
スデコーダＹＤには、ＹアドレスバッファＹＢから１３
ビットの内部アドレス信号Ｙ０〜Ｙ１２が供給され、タ
イミング発生回路ＴＧから内部制御信号ＹＧが供給され
る。さらに、ＹアドレスバッファＹＢには、アドレス入
力端子Ａ０〜Ａ１２を介してＹアドレス信号ＡＹ０〜Ａ
Ｙ１２が時分割的に供給され、タイミング発生回路ＴＧ
から内部制御信号ＹＬが供給される。Next, 8 which constitutes the memory array MARY
The 192 sets of complementary bit lines are coupled to the corresponding unit circuits of the sense amplifier SA. The sense amplifier SA is supplied with a bit line selection signal of substantially 8192 bits from the Y address decoder YD, and the timing generation circuit T
An internal control signal PA is supplied from G. In addition, the Y address decoder YD includes the Y address buffers YB to 13
The bit internal address signals Y0 to Y12 are supplied, and the timing control circuit TG supplies the internal control signal YG. Further, the Y address buffer YB has Y address signals AY0 to AY0 via address input terminals A0 to A12.
Y12 is supplied in a time division manner, and the timing generation circuit TG
Supplies the internal control signal YL.

【００１５】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａ１２を介して供給されるＹアドレス信号Ａ
Ｙ０〜ＡＹ１２を内部制御信号ＹＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙ１２を形成して、Ｙアドレスデ
コーダＹＤに供給する。また、ＹアドレスデコーダＹＤ
は、内部制御信号ＹＧに従って選択的に動作状態とさ
れ、ＹアドレスバッファＹＢから供給される内部アドレ
ス信号Ｙ０〜Ｙ１２をデコードして、対応するビット線
選択信号を択一的にハイレベルとする。なお、内部アド
レス信号Ｙ０〜Ｙ１２は、後述するアドレス遷移検出回
路ＡＴＤにも供給される。The Y address buffer YB has a Y address signal A supplied via address input terminals A0 to A12.
Take in Y0 to AY12 according to the internal control signal YL,
The internal address signals Y0 to Y12 are formed based on these Y address signals while being held, and are supplied to the Y address decoder YD. In addition, the Y address decoder YD
Is selectively activated according to the internal control signal YG, decodes the internal address signals Y0 to Y12 supplied from the Y address buffer YB, and selectively sets the corresponding bit line selection signal to the high level. The internal address signals Y0 to Y12 are also supplied to the address transition detection circuit ATD described later.

【００１６】一方、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの各相補ビット線に対応して設けられる実質８
１９２個の単位回路を備え、これらの単位回路は、一対
のＣＭＯＳインバータが交差結合されてなる単位増幅回
路と、一対のスイッチＭＯＳＦＥＴとをそれぞれ含む。
このうち、各単位増幅回路は、内部制御信号ＰＡがハイ
レベルとされることで選択的にかつ一斉に動作状態とさ
れ、メモリアレイＭＡＲＹの選択されたワード線に結合
される実質８１９２個のメモリセルから対応する相補ビ
ット線を介して出力される微小読み出し信号を増幅し
て、ハイレベル又はロウレベルの２値読み出し信号とす
る。また、各スイッチＭＯＳＦＥＴ対は、対応するビッ
ト線選択信号のハイレベルを受けて選択的にオン状態と
なり、メモリアレイＭＡＲＹの対応する相補ビット線と
共通データ線ＣＤ＊（ここで、例えば非反転共通データ
線ＣＤＴと反転共通データ線ＣＤＢとをあわせて相補共
通データ線ＣＤ＊のように＊を付して表す。また、それ
が有効とされるとき選択的にロウレベルとされるいわゆ
る反転信号等については、その名称の末尾にＢを付して
表す。以下同様）との間を選択的に接続状態とする。On the other hand, the sense amplifier SA is substantially provided corresponding to each complementary bit line of the memory array MARY 8.
The unit circuit is provided with 192 unit circuits, and each of these unit circuits includes a unit amplifier circuit in which a pair of CMOS inverters are cross-coupled and a pair of switch MOSFETs.
Of these, each unit amplifier circuit is selectively and simultaneously activated by setting the internal control signal PA to a high level, and substantially 8192 memory units are coupled to the selected word line of the memory array MARY. The minute read signal output from the cell via the corresponding complementary bit line is amplified to be a high level or low level binary read signal. Further, each switch MOSFET pair is selectively turned on in response to the high level of the corresponding bit line selection signal, and the corresponding complementary bit line of the memory array MARY and the common data line CD * (here, for example, non-inverted common). The data line CDT and the inverted common data line CDB are collectively indicated by adding an asterisk such as the complementary common data line CD *, and a so-called inverted signal or the like which is selectively set to low level when it is enabled. Is added with B at the end of its name. The same applies hereinafter) to selectively establish a connection state.

【００１７】アドレス遷移検出回路ＡＴＤには、Ｙアド
レスバッファＹＢから内部アドレス信号Ｙ０〜Ｙ１２が
供給されるとともに、特に制限されないが、タイミング
発生回路ＴＧから内部制御信号ＣＥ及びＹＬが供給され
る。The address transition detection circuit ATD is supplied with the internal address signals Y0 to Y12 from the Y address buffer YB and, although not particularly limited, the internal control signals CE and YL from the timing generation circuit TG.

【００１８】アドレス遷移検出回路ＡＴＤは、内部アド
レス信号Ｙ０〜Ｙ１２をモニタし、これらのアドレス信
号のレベル変化を検出して、その出力信号つまりアドレ
ス遷移検出信号ＴＤを所定期間だけ一時的にハイレベル
とするとともに、タイミング発生回路ＴＧから出力され
る内部制御信号ＣＥ及びＹＬをモニタし、アドレス遷移
検出信号ＴＤを所定の条件で選択的にハイレベル又はロ
ウレベルとする。アドレス遷移検出回路ＡＴＤの出力信
号つまりアドレス遷移検出信号ＴＤは、タイミング発生
回路ＴＧに供給される。なお、アドレス遷移検出回路Ａ
ＴＤの具体的な構成及び動作については、後で詳細に説
明する。The address transition detection circuit ATD monitors the internal address signals Y0 to Y12, detects a level change of these address signals, and temporarily outputs the output signal, that is, the address transition detection signal TD, to a high level for a predetermined period. In addition, the internal control signals CE and YL output from the timing generation circuit TG are monitored, and the address transition detection signal TD is selectively set to high level or low level under a predetermined condition. The output signal of the address transition detection circuit ATD, that is, the address transition detection signal TD is supplied to the timing generation circuit TG. The address transition detection circuit A
The specific configuration and operation of the TD will be described later in detail.

【００１９】メモリアレイＭＡＲＹの指定された相補ビ
ット線が選択的に接続される相補共通データ線ＣＤ＊
は、ライトアンプＷＡの出力端子に結合されるととも
に、メインアンプＭＡの入力端子に結合される。ライト
アンプＷＡの入力端子はデータ入力バッファＤＩＢの出
力端子に結合され、データ入力バッファＤＩＢの入力端
子はデータ入力端子Ｄｉｎに結合される。また、メイン
アンプＭＡの出力端子はデータ出力バッファＤＯＢの入
力端子に結合され、データ出力バッファＤＯＢの出力端
子はデータ出力端子Ｄｏｕｔに結合される。メインアン
プＭＡには、特に制限されないが、タイミング発生回路
ＴＧからイコライズ用の内部制御信号ＥＱＭと駆動用の
内部制御信号ＭＤとが供給され、データ出力バッファＤ
ＯＢにはイコライズ用の内部制御信号ＥＱＯが供給され
る。なお、これらの内部制御信号は、アドレス遷移検出
回路ＡＴＤから出力されるアドレス遷移検出信号ＴＤを
もとに所定のタイミング条件をもって選択的に形成され
る。Complementary common data line CD * to which the designated complementary bit line of the memory array MARY is selectively connected.
Is coupled to the output terminal of the write amplifier WA and the input terminal of the main amplifier MA. The input terminal of the write amplifier WA is coupled to the output terminal of the data input buffer DIB, and the input terminal of the data input buffer DIB is coupled to the data input terminal Din. The output terminal of the main amplifier MA is coupled to the input terminal of the data output buffer DOB, and the output terminal of the data output buffer DOB is coupled to the data output terminal Dout. The main amplifier MA is supplied with the internal control signal EQM for equalization and the internal control signal MD for driving from the timing generation circuit TG, although not particularly limited thereto, and the data output buffer D
An internal control signal EQO for equalization is supplied to OB. It should be noted that these internal control signals are selectively formed based on the address transition detection signal TD output from the address transition detection circuit ATD under predetermined timing conditions.

【００２０】データ入力バッファＤＩＢは、ダイナミッ
ク型ＲＡＭが書き込みモードで選択状態とされるとき、
データ入力端子Ｄｉｎを介して供給される書き込みデー
タを取り込み、ライトアンプＷＡに伝達する。これらの
書き込みデータは、ライトアンプＷＡにより所定の相補
書き込み信号とされた後、共通データ線ＣＤ＊を介して
メモリアレイＭＡＲＹの選択されたメモリセルに書き込
まれる。The data input buffer DIB, when the dynamic RAM is selected in the write mode,
The write data supplied via the data input terminal Din is fetched and transmitted to the write amplifier WA. These write data are converted into predetermined complementary write signals by the write amplifier WA, and then written into the selected memory cell of the memory array MARY via the common data line CD *.

【００２１】一方、メインアンプＭＡは、ダイナミック
型ＲＡＭが読み出しモードで選択状態とされるとき、内
部制御信号ＭＤのハイレベルを受けて選択的に動作状態
とされ、メモリアレイＭＡＲＹの選択されたメモリセル
から共通データ線ＣＤ＊を介して出力される読み出し信
号をさらに増幅して、データ出力バッファＤＯＢに伝達
する。これらの読み出しデータは、データ出力バッファ
ＤＯＢからデータ出力端子Ｄｏｕｔを介してダイナミッ
ク型ＲＡＭの外部に送出される。この実施例において、
メインアンプＭＡは、内部制御信号ＥＱＭのハイレベル
を受けて相補共通データ線ＣＤ＊の非反転及び反転信号
線をイコライズする機能をあわせ持つ。また、データ出
力バッファＤＯＢは、内部制御信号ＥＱＯのハイレベル
を受けてその所定の内部ノードをイコライズする機能を
あわせ持つ。On the other hand, the main amplifier MA is selectively operated in response to the high level of the internal control signal MD when the dynamic RAM is selected in the read mode, and the selected memory of the memory array MARY is selected. The read signal output from the cell via the common data line CD * is further amplified and transmitted to the data output buffer DOB. These read data are sent to the outside of the dynamic RAM from the data output buffer DOB via the data output terminal Dout. In this example,
The main amplifier MA also has a function of receiving the high level of the internal control signal EQM and equalizing the non-inverted and inverted signal lines of the complementary common data line CD *. The data output buffer DOB also has a function of receiving a high level of the internal control signal EQO and equalizing a predetermined internal node.

【００２２】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及び
ライトイネーブル信号ＷＥＢとアドレス遷移検出回路Ａ
ＴＤから供給されるアドレス遷移検出信号ＴＤとをもと
に、上記各種の内部制御信号を選択的に形成して、ダイ
ナミック型ＲＡＭの各部に供給する。なお、内部制御信
号の一部は、アドレス遷移検出信号ＴＤのパルス幅をそ
のままそのパルス幅とする。The timing generation circuit TG includes a row address strobe signal RASB, a column address strobe signal CASB, a write enable signal WEB, and an address transition detection circuit A which are externally supplied as start control signals.
Based on the address transition detection signal TD supplied from TD, the various internal control signals described above are selectively formed and supplied to each section of the dynamic RAM. In addition, a part of the internal control signal has the pulse width of the address transition detection signal TD as it is.

【００２３】図２には、図１のダイナミック型ＲＡＭに
含まれるアドレス遷移検出回路ＡＴＤの一実施例のブロ
ック図が示されている。また、図３には、図２のアドレ
ス遷移検出回路ＡＴＤに含まれる単位アドレス遷移検出
回路ＵＴＤ０の第１の実施例の回路図が示され、図４に
は、その一実施例の信号波形図が示されている。これら
の図をもとに、アドレス遷移検出回路ＡＴＤの具体的な
構成及び動作ならびにその特徴について説明する。な
お、以下の回路図において、そのチャンネル（バックゲ
ート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル
型であって、チャンネルの付されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。また、点線の四角により
囲まれたＭＯＳＦＥＴは低しきい値電圧型ＭＯＳＦＥＴ
であって、比較的高いしきい値電圧を有する通常のＭＯ
ＳＦＥＴと区別して示される。さらに、単位アドレス遷
移検出回路に関する以下の説明は、単位アドレス遷移検
出回路ＵＴＤ０を例に進められるが、その他の単位アド
レス遷移検出回路ＵＴＤ１〜ＵＴＤ１２については、同
様な構成とされるので類推されたい。FIG. 2 shows a block diagram of an embodiment of the address transition detection circuit ATD included in the dynamic RAM of FIG. Further, FIG. 3 shows a circuit diagram of a first embodiment of the unit address transition detection circuit UTD0 included in the address transition detection circuit ATD of FIG. 2, and FIG. 4 shows a signal waveform diagram of that embodiment. It is shown. Based on these figures, the specific configuration and operation of the address transition detection circuit ATD and its characteristics will be described. In the circuit diagram below, the MOSFET whose channel (back gate) part is indicated by an arrow is a P-channel type, and an N-channel MO without a channel.
It is shown separately from the SFET. Further, the MOSFET surrounded by the dotted rectangle is a low threshold voltage type MOSFET.
And a normal MO having a relatively high threshold voltage
It is shown separately from the SFET. Furthermore, the following description of the unit address transition detection circuit will be made by taking the unit address transition detection circuit UTD0 as an example, but the other unit address transition detection circuits UTD1 to UTD12 have the same configuration and should be analogized.

【００２４】図２において、アドレス遷移検出回路ＡＴ
Ｄは、内部アドレス信号Ｙ０〜Ｙ１２に対応して設けら
れる１３個の単位アドレス遷移検出回路ＵＴＤ０〜ＵＴ
Ｄ１２と、内部制御信号ＣＥ及びＹＬを受ける１個の単
位アドレス遷移検出回路ＵＴＤＣとを含む。このうち、
単位アドレス遷移検出回路ＵＴＤ０〜ＵＴＤ２の出力信
号つまり単位アドレス遷移検出信号ＡＴ０〜ＡＴ２は、
ノアゲートＮＯ１の第１ないし第３の入力端子にそれぞ
れ供給され、単位アドレス遷移検出回路ＵＴＤ３〜ＵＴ
Ｄ５の出力信号つまり単位アドレス遷移検出信号ＡＴ３
〜ＡＴ５は、ノアゲートＮＯ２の第１ないし第３の入力
端子にそれぞれ供給される。また、単位アドレス遷移検
出回路ＵＴＤ６〜ＵＴＤ７の出力信号つまり単位アドレ
ス遷移検出信号ＡＴ６〜ＡＴ８は、ノアゲートＮＯ３の
第１ないし第３の入力端子にそれぞれ供給され、単位ア
ドレス遷移検出回路ＵＴＤ９〜ＵＴＤ１１の出力信号つ
まり単位アドレス遷移検出信号ＡＴ９〜ＡＴ１１は、ノ
アゲートＮＯ４の第１ないし第３の入力端子にそれぞれ
供給される。さらに、単位アドレス遷移検出回路ＵＴＤ
１２の出力信号つまり単位アドレス遷移検出信号ＡＴ１
２は、ノアゲートＮＯ５の一方の入力端子に供給され、
単位アドレス遷移検出回路ＵＴＤＣの出力信号つまりＡ
ＴＣＥは、その他方の入力端子に供給される。In FIG. 2, the address transition detection circuit AT
D is 13 unit address transition detection circuits UTD0-UTD provided corresponding to the internal address signals Y0-Y12.
D12 and one unit address transition detection circuit UTDC for receiving the internal control signals CE and YL. this house,
The output signals of the unit address transition detection circuits UTF0-UTD2, that is, the unit address transition detection signals AT0-AT2 are
The unit address transition detection circuits UTD3 to UT are supplied to the first to third input terminals of the NOR gate NO1 respectively.
Output signal of D5, that is, unit address transition detection signal AT3
AT5 are respectively supplied to the first to third input terminals of the NOR gate NO2. Further, the output signals of the unit address transition detection circuits UTF6 to UTF7, that is, the unit address transition detection signals AT6 to AT8 are supplied to the first to third input terminals of the NOR gate NO3, respectively, and the outputs of the unit address transition detection circuits UTF9 to UTF11. The signals, that is, the unit address transition detection signals AT9 to AT11 are respectively supplied to the first to third input terminals of the NOR gate NO4. Furthermore, the unit address transition detection circuit UTC
12 output signals, that is, unit address transition detection signal AT1
2 is supplied to one input terminal of the NOR gate NO5,
Output signal of unit address transition detection circuit UTDC, that is, A
TCE is supplied to the other input terminal.

【００２５】これにより、ノアゲートＮＯ１の出力信号
は、単位アドレス遷移検出信号ＡＴ０〜ＡＴ２のいずれ
かがハイレベルとされることで選択的にロウレベルとさ
れ、ノアゲートＮＯ２の出力信号は、単位アドレス遷移
検出信号ＡＴ３〜ＡＴ５のいずれかがハイレベルとされ
ることで選択的にロウレベルとされる。また、ノアゲー
トＮＯ３の出力信号は、単位アドレス遷移検出信号ＡＴ
６〜ＡＴ８のいずれかがハイレベルとされることで選択
的にロウレベルとされ、ノアゲートＮＯ４の出力信号
は、単位アドレス遷移検出信号ＡＴ９〜ＡＴ１１のいず
れかがハイレベルとされることで選択的にロウレベルと
される。さらに、ノアゲートＮＯ５の出力信号は、単位
アドレス遷移検出信号ＡＴ１２又はＡＴＣＥのいずれか
がハイレベルとされることで選択的にロウレベルとされ
る。As a result, the output signal of the NOR gate NO1 is selectively set to the low level when any of the unit address transition detection signals AT0 to AT2 is set to the high level, and the output signal of the NOR gate NO2 is set to the unit address transition detection. When any of the signals AT3 to AT5 is set to the high level, it is selectively set to the low level. The output signal of the NOR gate NO3 is the unit address transition detection signal AT.
6 to AT8 are selectively set to low level by being set to high level, and the output signal of the NOR gate NO4 is selectively set to high level by setting any of the unit address transition detection signals AT9 to AT11 to be set to high level. Set to low level. Further, the output signal of the NOR gate NO5 is selectively set to low level when either the unit address transition detection signal AT12 or ATCE is set to high level.

【００２６】ノアゲートＮＯ１〜ＮＯ３の出力信号は、
ナンドゲートＮＡ１の第１ないし第３の入力端子にそれ
ぞれ供給され、ノアゲートＮＯ４及びＮＯ５の出力信号
は、ナンドゲートＮＡ２の第１及び第２の入力端子にそ
れぞれ供給される。このナンドゲートＮＡ２の第３の入
力端子には、反転内部制御信号ＷＰＢが供給される。ナ
ンドゲートＮＡ１の出力信号は、ノアゲートＮＯ６の一
方の入力端子に供給され、ナンドゲートＮＡ２の出力信
号は、その他方の入力端子に供給される。ノアゲートＮ
Ｏ６の出力信号は、インバータＶ１によって反転された
後、アドレス遷移検出回路ＡＴＤの出力信号つまりアド
レス遷移検出信号ＴＤとなる。The output signals of the NOR gates NO1 to NO3 are
The output signals of the NOR gates NO4 and NO5 are supplied to the first to third input terminals of the NAND gate NA1, respectively, and are supplied to the first and second input terminals of the NAND gate NA2, respectively. The inverted internal control signal WPB is supplied to the third input terminal of the NAND gate NA2. The output signal of the NAND gate NA1 is supplied to one input terminal of the NOR gate NO6, and the output signal of the NAND gate NA2 is supplied to the other input terminal. NOR Gate N
The output signal of O6 becomes the output signal of the address transition detection circuit ATD, that is, the address transition detection signal TD after being inverted by the inverter V1.

【００２７】これらのことから、アドレス遷移検出信号
ＴＤは、ナンドゲートＮＡ１又はＮＡ２の出力信号のい
ずれかがハイレベルとされるとき、すなわちノアゲート
ＮＯ１〜ＮＯ５の出力信号のいずれかがロウレベルとさ
れるとき、つまりは単位アドレス遷移検出信号ＡＴ０〜
ＡＴ１２あるいはＡＴＣＥのいずれかがハイレベルとさ
れるとき、言い換えるならば内部アドレス信号Ｙ０〜Ｙ
１２のいずれかがハイレベルからロウレベル又はロウレ
ベルからハイレベルに変化されあるいは内部制御信号Ｃ
Ｅ及びＹＬが所定の条件でハイレベル又はロウレベルと
されるとき、選択的にハイレベルとされるものとなる。From these facts, the address transition detection signal TD becomes high when one of the output signals of the NAND gates NA1 and NA2 is at a high level, that is, when one of the output signals of the NOR gates NO1 to NO5 is at a low level. That is, the unit address transition detection signals AT0 to AT0
When either AT12 or ATCE is set to the high level, in other words, the internal address signals Y0 to Y
Any one of 12 is changed from high level to low level or low level to high level, or the internal control signal C
When E and YL are set to high level or low level under a predetermined condition, they are selectively set to high level.

【００２８】ここで、単位アドレス遷移検出回路ＵＴＤ
０〜ＵＴＤ１２は、図３の単位アドレス遷移検出回路Ｕ
ＴＤ０に代表して示されるように、２個の時間設定回路
つまりパルス幅設定回路ＰＷＴ１及びＰＷＴ２を備え
る。このうち、パルス幅設定回路ＰＷＴ１は、回路の電
源電圧とその出力端子との間に直列形態に設けられる３
個のＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ３と、その出力
端子と回路の接地電位との間に設けられる１個のＮチャ
ンネルＭＯＳＦＥＴＮ１とからなり、その入力端子つま
りＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮ１の共通結合され
たゲートに内部アドレス信号Ｙ０を受けるインバータＶ
２を含む。このインバータＶ２の出力信号は、直列形態
とされる３個のＮチャンネルＭＯＳＦＥＴＮ２〜Ｎ４な
らびに１個のＰチャンネルＭＯＳＦＥＴＰ４からなるイ
ンバータＶ３を介して、ノアゲートＮＯ７の一方の入力
端子つまりＰチャンネルＭＯＳＦＥＴＰ５及びＮチャン
ネルＭＯＳＦＥＴＮ５の共通結合されたゲートに供給さ
れる。なお、この実施例のダイナミック型ＲＡＭはその
動作電源が低電圧化され、回路の電源電圧は＋３．３Ｖ
（ボルト）のような比較的絶対値の小さい正の電源電圧
とされる。Here, the unit address transition detection circuit UTD
0-UTD12 are unit address transition detection circuits U of FIG.
As represented by TD0, two time setting circuits, that is, pulse width setting circuits PWT1 and PWT2 are provided. Of these, the pulse width setting circuit PWT1 is provided in series between the power supply voltage of the circuit and its output terminal.
It is composed of P channel MOSFETs P1 to P3 and one N channel MOSFET N1 provided between the output terminal and the ground potential of the circuit, and is internally connected to its input terminal, that is, the gates commonly connected to the MOSFETs P1 to P3 and N1. Inverter V receiving address signal Y0
Including 2. The output signal of the inverter V2 is supplied to one input terminal of the NOR gate NO7, that is, the P-channel MOSFET P5 and the N-channel, via the inverter V3 composed of three N-channel MOSFETs N2 to N4 and one P-channel MOSFET P4 which are arranged in series. It is supplied to the commonly coupled gates of MOSFET N5. In the dynamic RAM of this embodiment, the operating power supply is lowered and the circuit power supply voltage is + 3.3V.
It is a positive power supply voltage with a relatively small absolute value such as (volt).

【００２９】ノアゲートＮＯ７の他方の入力端子つまり
ＰチャンネルＭＯＳＦＥＴＰ６及びＮチャンネルＭＯＳ
ＦＥＴＮ６の共通結合されたゲートには、内部アドレス
信号Ｙ０が供給される。また、ノアゲートＮＯ７の出力
信号ｔ１は、直列形態とされる３個のＮチャンネルＭＯ
ＳＦＥＴＮ７〜Ｎ９ならびに１個のＰチャンネルＭＯＳ
ＦＥＴＰ９からなるインバータＶ４を介して、ノアゲー
トＮＯ８の一方の入力端子つまりＰチャンネルＭＯＳＦ
ＥＴＰ８及びＮチャンネルＭＯＳＦＥＴＮ１０の共通結
合されたゲートに供給される。ノアゲートＮＯ８の他方
の入力端子つまりＰチャンネルＭＯＳＦＥＴＰ９及びＮ
チャンネルＭＯＳＦＥＴＮ１１の共通結合されたゲート
には、内部アドレス信号Ｙ０が供給される。The other input terminal of NOR gate NO7, that is, P-channel MOSFET P6 and N-channel MOS
The internal address signal Y0 is supplied to the commonly coupled gates of the FET N6. Further, the output signal t1 of the NOR gate NO7 has three N-channel MOs formed in series.
SFETs N7-N9 and one P-channel MOS
One input terminal of the NOR gate NO8, that is, the P-channel MOSF, via the inverter V4 composed of the FET P9.
It is supplied to the commonly coupled gates of ETP8 and N-channel MOSFET N10. The other input terminal of NOR gate NO8, that is, P-channel MOSFETs P9 and N
An internal address signal Y0 is supplied to the commonly connected gates of the channel MOSFET N11.

【００３０】これにより、ノアゲートＮＯ７の出力信号
ｔ１は、図４に示されるように、内部アドレス信号Ｙ０
がハイレベルとされることでロウレベルとされ、内部ア
ドレス信号Ｙ０がロウレベルに戻されてからインバータ
Ｖ２及びＶ３ならびにノアゲートＮＯ７よりなる遅延回
路の遅延時間ｔｄ１が経過した時点でハイレベルに戻さ
れる。また、ノアゲートＮＯ８の出力信号ｔ２は、同様
に内部アドレス信号Ｙ０のハイレベルを受けてロウレベ
ルとされ、ノアゲートＮＯ７の出力信号ｔ１がハイレベ
ルに戻されてからインバータＶ４及びノアゲートＮＯ８
よりなる遅延回路の遅延時間ｔｄ２が経過した時点でハ
イレベルに戻される。As a result, the output signal t1 of the NOR gate NO7 is, as shown in FIG. 4, the internal address signal Y0.
Is set to a low level by setting the signal to a high level, and is returned to a high level when the delay time td1 of the delay circuit including the inverters V2 and V3 and the NOR gate NO7 elapses after the internal address signal Y0 is returned to a low level. Similarly, the output signal t2 of the NOR gate NO8 is set to the low level in response to the high level of the internal address signal Y0, and after the output signal t1 of the NOR gate NO7 is returned to the high level, the inverter V4 and the NOR gate NO8.
When the delay time td2 of the delay circuit composed of

【００３１】次に、パルス幅設定回路ＰＷＴ２は、それ
ぞれ上記インバータＶ２〜Ｖ４に対応する３個のインバ
ータＶ６〜Ｖ８と、それぞれ上記ノアゲートＮＯ７及び
ＮＯ８に対応する２個のノアゲートＮＯ９及びＮＯ１０
とを含む。インバータＶ６の入力端子には、内部アドレ
ス信号Ｙ０のインバータＶ５による反転信号つまり反転
内部アドレス信号Ｙ０Ｂが供給され、ノアゲートＮＯ９
及びＮＯ１０の他方の入力端子にも、この反転内部アド
レス信号Ｙ０Ｂが供給される。Next, the pulse width setting circuit PWT2 includes three inverters V6 to V8 corresponding to the inverters V2 to V4, and two NOR gates NO9 and NO10 corresponding to the NOR gates NO7 and NO8, respectively.
Including and An inverted signal of the internal address signal Y0 from the inverter V5, that is, an inverted internal address signal Y0B is supplied to the input terminal of the inverter V6, and the NOR gate NO9 is supplied.
Also, the inverted internal address signal Y0B is supplied to the other input terminals of NO10 and NO10.

【００３２】これにより、ノアゲートＮＯ９の出力信号
ｔ３は、図４に示されるように、反転内部アドレス信号
Ｙ０Ｂがロウレベルつまり内部アドレス信号Ｙ０がハイ
レベルとされてからインバータＶ６及びＶ７ならびにノ
アゲートＮＯ９よりなる遅延回路の遅延時間ｔｄ３が経
過した時点でハイレベルとされ、反転内部アドレス信号
Ｙ０Ｂがハイレベルつまり内部アドレス信号Ｙ０がロウ
レベルに戻されたのを受けてロウレベルに戻される。ま
た、ノアゲートＮＯ１０の出力信号ｔ４は、ノアゲート
ＮＯ９の出力信号ｔ３がハイレベルとされてからインバ
ータＶ８及びノアゲートＮＯ１０よりなる遅延回路の遅
延時間ｔｄ４が経過した時点でハイレベルとされ、反転
内部アドレス信号Ｙ０Ｂがハイレベルつまり内部アドレ
ス信号Ｙ０がロウレベルに戻されたのを受けてロウレベ
ルに戻される。As a result, the output signal t3 of the NOR gate NO9 is composed of the inverters V6 and V7 and the NOR gate NO9 after the inverted internal address signal Y0B is set to the low level, that is, the internal address signal Y0 is set to the high level, as shown in FIG. It is set to the high level when the delay time td3 of the delay circuit has elapsed, and is returned to the low level in response to the inverted internal address signal Y0B being returned to the high level, that is, the internal address signal Y0 being returned to the low level. The output signal t4 of the NOR gate NO10 is set to the high level when the delay time td4 of the delay circuit including the inverter V8 and the NOR gate NO10 elapses after the output signal t3 of the NOR gate NO9 is set to the high level, and the inverted internal address signal is output. In response to Y0B being high level, that is, the internal address signal Y0 having been returned to low level, it is returned to low level.

【００３３】単位アドレス遷移検出回路ＵＴＤ０は、さ
らに、回路の電源電圧及び接地電位間に直列形態に設け
られるＰチャンネルＭＯＳＦＥＴＰ１０及びＰ１１なら
びにＮチャンネルＭＯＳＦＥＴＮ１２及びＮ１３と、や
はり回路の電源電圧及び接地電位間に直列形態に設けら
れるＰチャンネルＭＯＳＦＥＴＰ１２及びＰ１３ならび
にＮチャンネルＭＯＳＦＥＴＮ１４及びＮ１５とを含
む。このうち、ＭＯＳＦＥＴＰ１０及びＮ１４のゲート
には、内部アドレス信号Ｙ０が共通に供給され、ＭＯＳ
ＦＥＴＰ１１及びＮ１３のゲートには、ノアゲートＮＯ
８の出力信号ｔ２が共通に供給される。また、ＭＯＳＦ
ＥＴＰ１２及びＮ１２のゲートには、反転内部アドレス
信号Ｙ０Ｂが共通に供給され、ＭＯＳＦＥＴＰ１３及び
Ｎ１５のゲートには、ノアゲートＮＯ１０の出力信号ｔ
４が共通に供給される。ＭＯＳＦＥＴＰ１１及びＮ１２
の共通結合されたドレインは、ＭＯＳＦＥＴＰ１３及び
Ｎ１４のドレインに共通結合され、その電位は、単位ア
ドレス遷移検出回路ＵＴＤ０の出力信号つまり単位アド
レス遷移検出信号ＡＴ０となる。The unit address transition detection circuit UTD0 is further connected between the P-channel MOSFETs P10 and P11 and the N-channel MOSFETs N12 and N13 provided in series between the power supply voltage and the ground potential of the circuit, and also between the power supply voltage and the ground potential of the circuit. It includes P-channel MOSFETs P12 and P13 and N-channel MOSFETs N14 and N15 provided in series. Of these, the internal address signal Y0 is commonly supplied to the gates of the MOSFETs P10 and N14, and
The gates of the FETs P11 and N13 are NOR gates NO.
8 output signals t2 are commonly supplied. Also, MOSF
The inverted internal address signal Y0B is commonly supplied to the gates of the ETP12 and N12, and the output signal t of the NOR gate NO10 is supplied to the gates of the MOSFETs P13 and N15.
4 are commonly supplied. MOSFET P11 and N12
Of the MOSFETs P13 and N14 are commonly connected, and the potential thereof becomes the output signal of the unit address transition detection circuit UTD0, that is, the unit address transition detection signal AT0.

【００３４】これにより、単位アドレス遷移検出信号Ａ
Ｔ０は、図４に示されるように、反転内部アドレス信号
Ｙ０ＢがロウレベルとされてからノアゲートＮＯ１０の
出力信号ｔ４がハイレベルとされるまでの、 ｔｗ１＝ｔｄ３＋ｔｄ４ なる期間ｔｗ１だけ、あるいは内部アドレス信号Ｙ０が
ロウレベルとされてからノアゲートＮＯ８の出力信号ｔ
２がハイレベルとされるまでの、 ｔｗ２＝ｔｄ１＋ｔｄ２ なる期間ｔｗ２だけ、それぞれ選択的にハイレベルとさ
れ、その他の条件でロウレベルとされる。なお、期間ｔ
ｗ１及びｔｗ２は、 ｔｗ１＝ｔｗ２ となるように設計される。As a result, the unit address transition detection signal A
As shown in FIG. 4, T0 is a period tw1 = td3 + td4 from the time when the inverted internal address signal Y0B is set to the low level until the output signal t4 of the NOR gate NO10 is set to the high level, or the internal address signal Y0. Of the output signal t of the NOR gate NO8 after the low level of
The signal is selectively set to the high level for a period tw2 until tw2 = td1 + td2 until 2 is set to the high level, and is set to the low level under other conditions. The period t
w1 and tw2 are designed such that tw1 = tw2.

【００３５】この実施例において、ノアゲートＮＯ７及
びＮＯ８の出力信号ｔ１及びｔ２の立ち下がりつまりパ
ルス幅設定回路ＰＷＴ１の各遅延回路の実質的な遅延時
間に影響を与えるＭＯＳＦＥＴ、すなわちインバータＶ
２を構成するＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ３と、
インバータＶ３を構成するＮチャンネルＭＯＳＦＥＴＮ
２〜Ｎ４と、ノアゲートＮＯ７を構成するＰチャンネル
ＭＯＳＦＥＴＰ５及びＰ６と、インバータＶ４を構成す
るＮチャンネルＭＯＳＦＥＴＮ７〜Ｎ９と、ノアゲート
ＮＯ８を構成するＰチャンネルＭＯＳＦＥＴＰ８及びＰ
９は、比較的小さなしきい値電圧を有するいわゆる低し
きい値電圧型ＭＯＳＦＥＴとされる。同様に、ノアゲー
トＮＯ９及びＮＯ１０の出力信号ｔ３及びｔ４の立ち下
がりつまりパルス幅設定回路ＰＷＴ２の各遅延回路の実
質的な遅延時間に影響を与えるＭＯＳＦＥＴ、すなわち
インバータＶ６を構成するＰチャンネルＭＯＳＦＥＴ
と、インバータＶ７を構成するＮチャンネルＭＯＳＦＥ
Ｔと、ノアゲートＮＯ９を構成するＰチャンネルＭＯＳ
ＦＥＴと、インバータＶ８を構成するＮチャンネルＭＯ
ＳＦＥＴならびにノアゲートＮＯ１０を構成するＰチャ
ンネルＭＯＳＦＥＴは低しきい値電圧型ＭＯＳＦＥＴと
され、ＭＯＳＦＥＴＰ１０〜Ｐ１３ならびにＮ１２〜Ｎ
１５も低しきい値電圧型ＭＯＳＦＥＴとされる。In this embodiment, the MOSFETs, that is, the inverters V, which affect the fall of the output signals t1 and t2 of the NOR gates NO7 and NO8, that is, the substantial delay time of each delay circuit of the pulse width setting circuit PWT1.
2, P-channel MOSFETs P1 to P3, and
N-channel MOSFET N forming the inverter V3
2 to N4, P-channel MOSFETs P5 and P6 forming the NOR gate NO7, N-channel MOSFETs N7 to N9 forming the inverter V4, and P-channel MOSFETs P8 and P forming the NOR gate NO8.
9 is a so-called low threshold voltage type MOSFET having a relatively small threshold voltage. Similarly, the MOSFETs that affect the fall of the output signals t3 and t4 of the NOR gates NO9 and NO10, that is, the substantial delay time of each delay circuit of the pulse width setting circuit PWT2, that is, the P-channel MOSFET that constitutes the inverter V6.
And an N-channel MOSFE forming the inverter V7
T and a P-channel MOS forming the NOR gate NO9
N-channel MO that constitutes FET and inverter V8
The P-channel MOSFETs forming the SFET and NOR gate NO10 are low threshold voltage MOSFETs, and MOSFETs P10 to P13 and N12 to N are provided.
15 is also a low threshold voltage type MOSFET.

【００３６】以上のことから、この実施例の単位アドレ
ス遷移検出回路ＵＴＤ０では、電源電圧と特に各遅延回
路の実質的な遅延時間に影響を与えるＭＯＳＦＥＴのし
きい値電圧との差分を拡大することができるため、これ
らの差分に対して電源電圧又はしきい値電圧の変動分が
占める割合を小さくすることができる。この結果、電源
電圧変動及びプロセスバラツキ等にともなう各遅延回路
の遅延時間の変動を抑制して、ダイナミック型ＲＡＭの
動作マージンを拡大し、その高速化及び低電圧化を推進
することができるものである。From the above, in the unit address transition detection circuit UTD0 of this embodiment, the difference between the power supply voltage and the threshold voltage of the MOSFET, which particularly affects the substantial delay time of each delay circuit, is enlarged. Therefore, it is possible to reduce the ratio of the fluctuation of the power supply voltage or the threshold voltage to the difference. As a result, it is possible to suppress fluctuations in the delay time of each delay circuit due to fluctuations in the power supply voltage and process variations, expand the operation margin of the dynamic RAM, and promote higher speeds and lower voltages. is there.

【００３７】ところで、各遅延回路の遅延時間の電源電
圧及びプロセスに対する依存度ＴＢは、電源電圧を−１
０％に下げ、ＭＯＳＦＥＴのゲート長つまりしきい値電
圧を大きくしてドレイン電流を小さくした場合のスロー
コーナーをＳＣとし、電源電圧を＋１０％に上げＭＯＳ
ＦＥＴのゲート長つまりしきい値電圧を小さくしてドレ
イン電流を大きくした場合のファーストコーナーをＦＣ
とするとき、 ＴＢ＝（ＳＣ−ＦＣ）／ＦＣ として得られるが、本実施例について試算すると、この
依存度ＴＢは約５３．３％となり、すべて通常のしきい
値電圧のＭＯＳＦＥＴを用いて構成した場合の依存度６
９．４％に比較して充分に小さなものとなる。By the way, the dependency TB of the delay time of each delay circuit on the power supply voltage and the process is expressed by the power supply voltage of -1.
When the gate length of the MOSFET, that is, the threshold voltage is increased and the drain current is decreased, is set to SC, the slow corner is set to SC, and the power supply voltage is increased to + 10%.
When the gate length of the FET, that is, the threshold voltage is reduced and the drain current is increased, the first corner is FC
Then, TB = (SC−FC) / FC is obtained. However, when the trial calculation of this embodiment is performed, the dependency TB is about 53.3%, and all the MOSFETs having a normal threshold voltage are used. Dependency of 6
It is sufficiently small as compared with 9.4%.

【００３８】一方、この実施例では、図５のノアゲート
ＮＯ１に代表して示されるように、単位アドレス遷移検
出信号ＡＴ０〜ＡＴ１２ならびにＡＴＣＥの実質的な論
理和回路を構成する論理ゲートつまりノアゲートＮＯ１
〜ＮＯ６ならびにナンドゲートＮＡ１〜ＮＡ２が、低し
きい値電圧型のＰチャンネルＭＯＳＦＥＴＰ１４〜Ｐ１
６ならびにＮチャンネルＭＯＳＦＥＴＮ１６〜Ｎ１８等
からなるため、これによってダイナミック型ＲＡＭの動
作マージンをさらに拡大し、そのさらなる高速化及び低
電圧化を図ることができるものとされる。On the other hand, in this embodiment, as represented by the NOR gate NO1 in FIG. 5, a logical gate, that is, a NOR gate NO1 which constitutes a substantial logical sum circuit of the unit address transition detection signals AT0 to AT12 and ATCE.
-NO6 and NAND gates NA1-NA2 are low threshold voltage type P-channel MOSFETs P14-P1.
6 and N-channel MOSFETs N16 to N18, etc., the operation margin of the dynamic RAM can be further expanded, and the operation speed and the voltage can be further reduced.

【００３９】以上の本実施例に示されるように、この発
明を遅延回路を含むアドレス遷移検出回路及びタイミン
グ発生回路を備えるダイナミック型ＲＡＭ等の半導体装
置に適用することで、次のような作用効果が得られる。
すなわち、 （１）アドレス遷移検出回路及びタイミング発生回路を
備えるダイナミック型ＲＡＭ等において、アドレス遷移
検出回路及びタイミング発生回路の時間設定回路に含ま
れる遅延回路の少なくとも遅延時間に影響を与える部分
を、低しきい値電圧型ＭＯＳＦＥＴにより構成すること
で、低電圧化によって圧縮されつつある電源電圧としき
い値電圧との差分を拡大できるという効果が得られる。 （２）上記（１）項により、電源電圧及びしきい値電圧
間の差分に対して電源電圧又はしきい値電圧の変動分が
占める割合を小さくして、電源電圧変動又はプロセスバ
ラツキ等にともなう遅延回路の遅延時間の変動を抑制す
ることができるという効果が得られる。 （３）上記（１）項及び（２）項により、アドレス遷移
検出回路及びタイミング発生回路を備えるダイナミック
型ＲＡＭ等の動作マージンを拡大し、その高速化及び低
電圧化を推進することができるという効果が得られる。By applying the present invention to a semiconductor device such as a dynamic RAM provided with an address transition detection circuit including a delay circuit and a timing generation circuit as shown in the above embodiment, the following operational effects can be obtained. Is obtained.
That is, (1) in a dynamic RAM or the like including an address transition detection circuit and a timing generation circuit, at least a portion of the delay circuit included in the time setting circuit of the address transition detection circuit and the timing generation circuit that affects the delay time is reduced. By using the threshold voltage type MOSFET, it is possible to obtain an effect that the difference between the power supply voltage and the threshold voltage, which is being compressed due to the lower voltage, can be increased. (2) According to the above item (1), the ratio of the fluctuation of the power supply voltage or the threshold voltage to the difference between the power supply voltage and the threshold voltage is reduced, and the fluctuation of the power supply voltage or the process variation is caused. The effect that the variation of the delay time of the delay circuit can be suppressed is obtained. (3) According to the above items (1) and (2), it is possible to expand the operation margin of a dynamic RAM or the like having an address transition detection circuit and a timing generation circuit, and promote its speeding up and voltage reduction. The effect is obtained.

【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、同時に複
数ビットの記憶データを入出力するいわゆる多ビット構
成を採ることができるし、そのメモリアレイＭＡＲＹが
複数のサブメモリアレイに分割されるいわゆるアレイ分
割方式を採ることもできる。また、アドレス遷移検出回
路ＡＴＤは、必ずしも単位アドレス遷移検出回路ＵＴＤ
Ｃを備える必要はないし、アドレス遷移検出信号ＴＤに
よって形成される内部制御信号の組み合わせ及び論理レ
ベル等も任意に設定できる。さらに、ダイナミック型Ｒ
ＡＭは、任意の記憶容量を有することができるし、その
ブロック構成や起動制御信号及びアドレス信号の組み合
わせ等は、種々の実施例を採りうる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG. 1, the dynamic RAM can have a so-called multi-bit configuration in which a plurality of bits of storage data are simultaneously input / output, and a so-called array division system in which the memory array MARY is divided into a plurality of sub memory arrays. Can also be taken. Further, the address transition detection circuit ATD does not necessarily have to be the unit address transition detection circuit UTD.
It is not necessary to include C, and the combination of the internal control signals formed by the address transition detection signal TD and the logic level can be set arbitrarily. Furthermore, dynamic type R
The AM can have an arbitrary storage capacity, and its block configuration, the combination of the activation control signal and the address signal, and the like can adopt various embodiments.

【００４１】図２において、単位アドレス遷移検出回路
ＵＴＤ０〜ＵＴＤ１２ならびにＵＴＤＣの出力信号つま
り単位アドレス遷移検出信号ＡＴ０〜ＡＴ１２ならびに
ＡＴＣＥを受ける論理和回路は、任意の論理構成を採り
うるし、その出力信号つまりアドレス遷移検出信号ＴＤ
の論理レベルもこの限りではない。In FIG. 2, the logical sum circuit which receives the output signals of the unit address transition detection circuits UTDO to UTDD12 and UTDC, that is, the unit address transition detection signals AT0 to AT12 and ATCE, can take an arbitrary logical configuration and its output signal, Address transition detection signal TD
The logical level of is not limited to this.

【００４２】図３において、パルス幅設定回路ＰＷＴ１
及びＰＷＴ２のインバータＶ２〜Ｖ４ならびにＶ６〜Ｖ
８を構成する直列ＭＯＳＦＥＴは、所定のアルミニウム
配線層をいわゆるマスタースライスによって選択的に形
成することで、その一部を選択的に有効とすることがで
きる。また、これらのインバータは、任意数の直列ＭＯ
ＳＦＥＴを基本に構成できるし、例えば図６に示される
ように、１個のＰチャンネルＭＯＳＦＥＴ及びＮチャン
ネルＭＯＳＦＥＴからなる通常のＣＭＯＳインバータに
置き換えることもできる。この場合、各ＭＯＳＦＥＴ
は、３個の直列ＭＯＳＦＥＴに相当するゲートサイズを
有することが必要となるが、１個のＭＯＳＦＥＴとする
ことでプロセスバラツキはさらに小さくなり、その依存
度ＴＢは約３６．１％となる。この値は、図３に比べて
さらに充分に小さな値と言えるが、すべてのＭＯＳＦＥ
Ｔを通常のしきい値電圧とした場合の依存度５２．６％
に比較しても充分に小さなものとなる。単位アドレス遷
移検出回路ＵＴＤ０〜ＵＴＤ１２ならびにＵＴＤＣは、
そのすべてのＭＯＳＦＥＴを低しきい値電圧型ＭＯＳＦ
ＥＴとすることができるし、その具体的な論理構成や電
源電圧の極性及び絶対値ならびにＭＯＳＦＥＴの導電型
等は、種々の実施形態を採りうる。In FIG. 3, the pulse width setting circuit PWT1
And inverters V2-V4 and V6-V of PWT2
A part of the series MOSFET constituting the MOSFET 8 can be selectively made effective by selectively forming a predetermined aluminum wiring layer by a so-called master slice. Also, these inverters can be connected to any number of series MO
The SFET can be basically constructed, or can be replaced with a normal CMOS inverter composed of one P-channel MOSFET and N-channel MOSFET as shown in FIG. 6, for example. In this case, each MOSFET
Needs to have a gate size corresponding to three series MOSFETs, but the process variation is further reduced by using one MOSFET, and the dependency TB is about 36.1%. It can be said that this value is much smaller than that of Fig. 3, but all MOSFE
Dependency of 52.6% when T is a normal threshold voltage
It is small enough compared to. The unit address transition detection circuits UTF0-UTD12 and UTDC are
All the MOSFETs are low threshold voltage type MOSF
ET, and its specific logical configuration, the polarity and absolute value of the power supply voltage, the conductivity type of the MOSFET, and the like can adopt various embodiments.

【００４３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、アドレス遷移検出回路
及びタイミング発生回路を備えるスタティック型ＲＡＭ
等の各種メモリ集積回路装置やこのようなメモリ集積回
路装置を含む論理集積回路装置にも適用できる。この発
明は、少なくともＭＯＳＦＥＴを基本構成とする遅延回
路を備える半導体装置に広く適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the dynamic RAM which is the field of application which is the background of the invention has been described.
The present invention is not limited to this, and a static RAM having an address transition detection circuit and a timing generation circuit.
It is also applicable to various memory integrated circuit devices such as the above, and logic integrated circuit devices including such memory integrated circuit devices. The present invention can be widely applied to semiconductor devices including at least a delay circuit having a MOSFET as a basic configuration.

【００４４】[0044]

【発明の効果】本間において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アドレス遷移検出回路及び
タイミング発生回路を備えるダイナミック型ＲＡＭ等に
おいて、アドレス遷移検出回路及びタイミング発生回路
の時間設定回路に含まれる遅延回路の少なくとも遅延時
間に影響を与える部分を、低しきい値電圧型ＭＯＳＦＥ
Ｔを基本に構成することで、動作電源の低電圧化によっ
て圧縮されつつある電源電圧としきい値電圧との差分を
拡大し、これらの差分に対して電源電圧又はしきい値電
圧の変動分が占める割合を小さくして、電源電圧変動又
はプロセスバラツキ等にともなう遅延回路の遅延時間の
変動を抑制することができる。この結果、アドレス遷移
検出回路及びタイミング発生回路を備えるダイナミック
型ＲＡＭ等の動作マージンを拡大して、その高速化及び
低電圧化を推進することができる。The effects obtained by the representative one of the inventions disclosed in the present invention will be briefly described as follows. That is, in a dynamic RAM or the like including an address transition detection circuit and a timing generation circuit, at least a portion of the delay circuit included in the time setting circuit of the address transition detection circuit and the timing generation circuit that affects the delay time is set to a low threshold value. Voltage type MOSFE
By using T as a basic configuration, the difference between the power supply voltage and the threshold voltage, which is being compressed due to the lowering of the operating power supply voltage, is expanded, and the variation of the power supply voltage or the threshold voltage is increased with respect to these differences. It is possible to suppress the fluctuation of the delay time of the delay circuit due to the fluctuation of the power supply voltage or the process variation by reducing the ratio. As a result, it is possible to expand the operation margin of the dynamic RAM including the address transition detection circuit and the timing generation circuit, and promote the speedup and the voltage reduction thereof.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a dynamic RAM to which the present invention is applied.

【図２】図１のダイナミック型ＲＡＭに含まれるアドレ
ス遷移検出回路の一実施例を示すブロック図である。2 is a block diagram showing an embodiment of an address transition detection circuit included in the dynamic RAM of FIG.

【図３】図２のアドレス遷移検出回路に含まれる単位ア
ドレス遷移検出回路の第１の実施例を示す回路図であ
る。3 is a circuit diagram showing a first embodiment of a unit address transition detection circuit included in the address transition detection circuit of FIG.

【図４】図３の単位アドレス遷移検出回路の一実施例を
示す信号波形図である。FIG. 4 is a signal waveform diagram showing an embodiment of the unit address transition detection circuit of FIG.

【図５】図２のアドレス遷移検出回路に含まれるノアゲ
ートの一実施例を示す回路図である。5 is a circuit diagram showing an embodiment of a NOR gate included in the address transition detection circuit of FIG.

【図６】図２のアドレス遷移検出回路に含まれる単位ア
ドレス遷移検出回路の第２の実施例を示す回路図であ
る。FIG. 6 is a circuit diagram showing a second embodiment of a unit address transition detection circuit included in the address transition detection circuit of FIG.

【符号の説明】[Explanation of symbols]

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＡ・・・セ
ンスアンプ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・
・Ｙアドレスバッファ、ＡＴＤ・・・アドレス遷移検出
回路、ＷＡ・・・ライトアンプ、ＭＡ・・・メインアン
プ、ＤＩＢ・・・データ入力バッファ、ＤＯＢ・・・デ
ータ出力バッファ、ＴＧ・・・タイミング発生回路。Ｕ
ＴＤ０〜ＵＴＤ１２，ＵＴＤＣ・・・単位アドレス遷移
検出回路。ＰＷＴ１〜ＰＷＴ２・・・パルス幅設定回
路。Ｐ１〜Ｐ１６・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ１８・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ８・
・・インバータ、ＮＯ１〜ＮＯ１０・・・ノア（ＮＯ
Ｒ）ゲート、ＮＡ１〜ＮＡ２・・・ナンド（ＮＡＮＤ）
ゲート。MARY ... memory array, XD ... X address decoder, XB ... X address buffer, SA ... sense amplifier, YD ... Y address decoder, YB ...
-Y address buffer, ATD ... Address transition detection circuit, WA ... Write amplifier, MA ... Main amplifier, DIB ... Data input buffer, DOB ... Data output buffer, TG ... Timing generation circuit. U
TD0-UTD12, UTDC ... Unit address transition detection circuit. PWT1 to PWT2 ... Pulse width setting circuit. P1 to P16 ... P-channel MOSFET, N
1 to N18, N channel MOSFET, V1 to V8
..Inverters, NO1 to NO10 ... Noah (NO
R) gate, NA1 to NA2 ... NAND (NAND)
Gate.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村中 雅也 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masaya Muranaka 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Inside Hiritsu Cho-LS Engineering Co., Ltd.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 少なくともその遅延時間に影響を与える
部分が低しきい値電圧型ＭＯＳＦＥＴからなる遅延回路
を具備することを特徴とする半導体装置。1. A semiconductor device, comprising at least a delay circuit having a low threshold voltage type MOSFET at a portion that affects a delay time thereof. 【請求項２】 上記半導体装置は、所定のアドレス信号
を受けてそのレベル変化を検出するアドレス遷移検出回
路と、所定の起動制御信号と上記アドレス遷移検出回路
の出力信号とを受けて各種の内部制御信号を選択的に形
成するタイミング発生回路とを具備するメモリ集積回路
装置であって、上記遅延回路は、上記単位アドレス遷移
検出回路又はタイミング発生回路の時間設定回路に含ま
れるものであることを特徴とする請求項１の半導体装
置。2. The semiconductor device receives an address transition detection circuit that receives a predetermined address signal and detects a level change of the address signal, a predetermined activation control signal, and an output signal of the address transition detection circuit. A memory integrated circuit device comprising a timing generation circuit for selectively forming a control signal, wherein the delay circuit is included in the unit address transition detection circuit or the time setting circuit of the timing generation circuit. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device. 【請求項３】 上記アドレス遷移検出回路は、上記アド
レス信号の各ビットに対応して設けられる複数の単位ア
ドレス遷移検出回路と、上記単位アドレス遷移検出回路
の出力信号を所定の組み合わせで受けかつ少なくともそ
の信号伝達時間に影響を与える部分が低しきい値電圧型
ＭＯＳＦＥＴからなる複数の論理ゲートとを含むもので
あることを特徴とする請求項２の半導体装置。3. The address transition detection circuit receives at least a plurality of unit address transition detection circuits provided corresponding to each bit of the address signal and output signals of the unit address transition detection circuit in a predetermined combination, and at least. 3. The semiconductor device according to claim 2, wherein the portion that affects the signal transmission time includes a plurality of logic gates composed of low threshold voltage type MOSFETs.