JPH07129782A - Line pattern plotting system - Google Patents
Line pattern plotting systemInfo
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- JPH07129782A JPH07129782A JP5275364A JP27536493A JPH07129782A JP H07129782 A JPH07129782 A JP H07129782A JP 5275364 A JP5275364 A JP 5275364A JP 27536493 A JP27536493 A JP 27536493A JP H07129782 A JPH07129782 A JP H07129782A
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Abstract
Description
【０００１】（目次） 産業上の利用分野 従来の技術（図２０〜図２４） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図１） 実施例 ・第１実施例の説明（図２〜図１４） ・第２実施例の説明（図２，図１５〜図１９） 発明の効果(Table of Contents) Industrial Application Field of the Prior Art (FIGS. 20 to 24) Problem to be Solved by the Invention Means for Solving the Problem (FIG. 1) Action (FIG. 1) Embodiment 1st Embodiment Description of Example (FIGS. 2 to 14) • Description of Second Embodiment (FIGS. 2 and 15 to 19)
【０００２】[0002]
【産業上の利用分野】本発明は、機種の異なるホストコ
ンピュータからの入力される、形式の異なる信号に対応
して印字動作が行なえるような汎用的プリンタ装置にお
いて適用される、ラインパターンの描画方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is applied to a general-purpose printer device capable of performing a printing operation corresponding to signals of different formats input from host computers of different models and drawing a line pattern. Regarding the scheme.
【０００３】[0003]
【従来の技術】例えば、電子計算機に接続されたプリン
タ装置によって、アンダーラインやオーバーラインなど
の線を描画するため、一般的には、プリンタ装置の制御
部はビットマップフォント（文字情報）と同様に、上記
のようなライン情報を、ビットパターンとして保有して
おり、それをビットマップメモリに論理的に描画するこ
とにより、印刷が行なえるようになっている。2. Description of the Related Art For example, since a printer device connected to an electronic computer draws lines such as underlines and overlines, the control unit of the printer device is generally the same as a bitmap font (character information). In addition, the line information as described above is held as a bit pattern, and by logically drawing it in a bitmap memory, printing can be performed.
【０００４】即ち、図２０は一般的なラインパターン描
画方式を採用するプリンタ装置を示すブロック図である
が、この図２０に示すプリンタ装置は、内部の処理動作
を制御する主制御部（制御部）１０１と、外部とのデー
タの授受を行なうインターフェイス部１０２と、印刷デ
ータを論理的に描画するビットマップメモリ（ＢＭＭ）
１０３と、ビットマップメモリ１０３に論理的にライン
パターンを描画するラインパターン描画部１０４と、ラ
インのパターンをビット情報として格納しているビット
パターン格納部１０５と、ビットマップメモリ１０３に
描画された内容の印刷を制御する印刷制御部１０６とを
そなえている。That is, FIG. 20 is a block diagram showing a printer device adopting a general line pattern drawing method. The printer device shown in FIG. 20 is a main control unit (control unit) for controlling internal processing operations. ) 101, an interface unit 102 for exchanging data with the outside, and a bitmap memory (BMM) for logically drawing print data
103, a line pattern drawing unit 104 that logically draws a line pattern in the bitmap memory 103, a bit pattern storage unit 105 that stores a line pattern as bit information, and the contents drawn in the bitmap memory 103. And a print control unit 106 that controls printing of the.
【０００５】ここで、ビットマップメモリ１０３に格納
されるデータにおいて、１ビット当たり１ドットの画像
データを有するものとし、実線を示すビットを「１」と
し、空白部を示すビットを「０」とする。また、ビット
パターン格納部１０５には、例えば、図２２（ａ）に示
すような３２ビットの全ビットを「１」（網かけ部分）
とする実線ビットパターンと、図２２（ｂ）に示すよう
な８ビットの実線（網かけ部分）と８ビットの空白部が
交互に配置されるような空白部ビットパターンとが、予
め格納されている。Here, in the data stored in the bit map memory 103, it is assumed that there is image data of 1 dot per bit, the bit indicating the solid line is "1", and the bit indicating the blank part is "0". To do. Further, in the bit pattern storage unit 105, for example, all 32 bits as shown in FIG. 22A are set to “1” (shaded portion).
And a blank bit pattern in which 8-bit solid lines (shaded portions) and 8-bit blank portions are alternately arranged as shown in FIG. 22B are stored in advance. There is.
【０００６】このような構成により、インターフェイス
１０２を介して、主制御部１０１に入力されるデータ信
号に基づいて、例えば、図２１に示すような、４０ドッ
トの実線，８ドットの空白部，８ドットの実線及び８ド
ットの空白部により１周期が構成される一点鎖線パター
ンのラインパターンを描画する場合は、ビットパターン
格納部１０５にて格納される実線ビットパターンと空白
部ビットパターンとを、ラインパターン描画部１０４に
て交互にビットマップメモリ１０３に描画する。これに
より、印刷制御部１０６においては、ビットマップメモ
リ１０３に描画された、上記の図２１に示すようなライ
ンパターンを印刷する。With such a configuration, based on the data signal input to the main control unit 101 via the interface 102, for example, a solid line of 40 dots, a blank portion of 8 dots, 8 as shown in FIG. When drawing a line pattern of an alternate long and short dash line pattern in which one cycle is composed of a solid line of dots and a blank portion of 8 dots, the solid line bit pattern and the blank portion bit pattern stored in the bit pattern storage unit 105 are lined up. The pattern drawing unit 104 alternately draws on the bitmap memory 103. As a result, the print control unit 106 prints the line pattern drawn in the bitmap memory 103 as shown in FIG.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記の
ような方式を採用した場合においては、図２３に示すよ
うな、１周期を１２８ドットとするような、長い周期の
ラインパターンを実現する場合は、図２４（ａ）〜図２
４（ｄ）に示すような、多くのビットパターンを予め保
有していなければならず、ビットパターン格納部１０５
の容量が大きくなる、という課題がある。However, in the case of adopting the above-mentioned method, in the case of realizing a line pattern with a long cycle such as one dot having 128 dots as shown in FIG. 24 (a) to FIG.
As shown in FIG. 4 (d), many bit patterns must be held in advance, and the bit pattern storage unit 105
However, there is a problem that the capacity becomes large.
【０００８】また、ラインパターン描画部１０４におい
て、ビットパターンをビットマップメモリ１０３に描画
する際は、その性質上、８ビット又はその倍数ビット単
位でデータが書かれるようになっており、図２１におけ
る１点鎖線のように、ラインパターンの１周期が８ビッ
ト又はその倍数ビット単位で構成されるものしか描画す
ることができず、任意の周期を持つラインパターンの描
画が困難である、という課題もある。When the bit pattern is drawn in the bit map memory 103 in the line pattern drawing unit 104, data is written in units of 8 bits or its multiple bits due to its nature. There is also a problem that it is difficult to draw a line pattern having an arbitrary cycle, as in the case of one-dot chain line, one cycle of the line pattern can be drawn only in units of 8 bits or multiples thereof. is there.
【０００９】本発明は、このような課題に鑑み創案され
たもので、予め保有するビットパターンを最小限に抑え
るとともに、任意の周期を持つラインパターンの描画を
可能とするラインパターン描画方式を提供することを目
的とする。The present invention has been devised in view of the above problems, and provides a line pattern drawing method capable of drawing a line pattern having an arbitrary period while minimizing the bit patterns held in advance. The purpose is to do.
【００１０】[0010]
【課題を解決するための手段】図１は本発明の原理ブロ
ック図であるが、この図１において、１は所定ビット数
の全ビットを「１」とする実線ビットパターンと、一定
長さの空白部ビットを「１」とし、その他の部分を
「０」とする空白部ビットパターンとを予め格納するビ
ットパターン格納部である。FIG. 1 is a block diagram of the principle of the present invention. In FIG. 1, 1 is a solid line bit pattern in which all bits of a predetermined number of bits are "1", and a constant length bit pattern. This is a bit pattern storage unit that stores in advance a blank part bit pattern in which the blank part bit is "1" and the other parts are "0".
【００１１】また、２は所定ビット数を一単位とするビ
ットパターン毎に、ビットマップメモリ９に対してライ
ンパターンを論理描画するラインパターン論理描画手段
であり、８はビットマップメモリ９に論理描画したビッ
トパターンのビット数をカウントするカウント手段であ
る。また、ラインパターン論理描画手段２の判定部３に
より、カウント手段８からのカウント値に応じて、ビッ
トパターン格納部１からのビットパターンが、ラインパ
ターンの実線部であると判定された場合は、論理描画部
４において、実線ビットパターンをそのままビットマッ
プメモリ９に論理描画して、カウント手段８を所定ビッ
ト数だけカウントアップするようになっている。Reference numeral 2 is a line pattern logical drawing means for logically drawing a line pattern in the bitmap memory 9 for each bit pattern having a predetermined number of bits as a unit, and 8 is a logical drawing in the bitmap memory 9. It is a counting means for counting the number of bits of the selected bit pattern. When the determination unit 3 of the line pattern logic drawing unit 2 determines that the bit pattern from the bit pattern storage unit 1 is the solid line portion of the line pattern according to the count value from the counting unit 8, In the logic drawing section 4, the solid line bit pattern is logically drawn as it is in the bit map memory 9 and the counting means 8 is counted up by a predetermined number of bits.
【００１２】一方、ラインパターン論理描画手段２の判
定部３により、カウント手段８からのカウント値に応じ
て、ビットパターン格納部１からのビットパターンが、
ラインパターンの空白部を含む部分である場合は、シフ
ト部５において、カウント手段８によるカウント値に応
じて空白部ビットパターンの空白部ビットをシフトし、
排他的論理和演算部７において、シフト後の空白部ビッ
トパターンと実線ビットパターンとの排他的論理和をと
り、このビットパターンをビットマップメモリ９に論理
描画して、カウント手段８を所定ビット数だけカウント
アップするようになっている。On the other hand, the bit pattern from the bit pattern storage unit 1 is determined by the determination unit 3 of the line pattern logic drawing unit 2 according to the count value from the counting unit 8.
If the line pattern includes a blank portion, the shift unit 5 shifts the blank portion bit of the blank portion bit pattern according to the count value of the counting means 8,
The exclusive OR calculator 7 takes an exclusive OR of the shifted blank part bit pattern and the solid line bit pattern, logically draws this bit pattern in the bit map memory 9, and causes the counting means 8 to have a predetermined number of bits. Only count up.
【００１３】これにより、同期的に一定長さの空白部を
有するラインパターンを、ビットマップメモリ９に論理
描画できるようになっている（請求項１）。また、カウ
ント手段８によるカウント値に応じて、シフト部５によ
り、各空白部毎に空白部ビットパターンの空白部ビット
をシフトして各空白部に対応する２以上の空白部ビット
パターンを作成し、論理和演算部６において、これらの
２以上の空白部ビットパターンの論理和をとり、排他的
論理和演算部７において、この論理和結果と実線ビット
パターンとの排他的論理和をとったビットパターンを、
論理描画部４において、ビットマップメモリ９に論理描
画して、カウント手段８を所定ビット数だけカウントア
ップすることにより、所定ビット数のビットパターン内
に２以上の空白部を含む部分についても、ビットマップ
メモリ９に論理描画できるようになっている（請求項
２）。Thus, the line pattern having a blank portion of a fixed length can be logically drawn in the bit map memory 9 synchronously (claim 1). Further, according to the count value of the counting means 8, the shift unit 5 shifts the blank bit of the blank bit pattern for each blank to create two or more blank bit patterns corresponding to each blank. , The logical sum operation part 6 takes the logical sum of these two or more blank part bit patterns, and the exclusive logical sum operation part 7 takes the exclusive logical sum of this logical sum result and the solid line bit pattern. The pattern
In the logical drawing unit 4, logical drawing is performed in the bit map memory 9 and the counting means 8 is counted up by a predetermined number of bits, so that even a part including two or more blank parts in the bit pattern of the predetermined number of bits is Logical drawing can be performed in the map memory 9 (claim 2).
【００１４】さらに、上記の場合において、カウント手
段８によるカウント値が、ラインパターンの周期に対応
する周期ビット数を超えた場合、カウント手段８による
カウント値から周期ビット数を減算することができ（請
求項３）、また、補正手段１０により、ラインパターン
の任意の周期毎に、カウント手段８によるカウント値を
補正することもできる（請求項４）。Further, in the above case, when the count value by the counting means 8 exceeds the number of periodic bits corresponding to the cycle of the line pattern, the number of periodic bits can be subtracted from the count value by the counting means 8 ( (Claim 3) Further, the correction unit 10 can correct the count value by the counting unit 8 every arbitrary cycle of the line pattern (Claim 4).
【００１５】[0015]
【作用】上述の本発明では、同期的に一定長さの空白部
を有するラインパターンを描画する際に、所定ビット数
の全ビットを「１」とする実線ビットパターンと、前記
一定長さの空白部ビットを「１」とし、その他の部分を
「０」とする空白部ビットパターンとを、ビットパター
ン格納部１に予め格納する。According to the present invention described above, when a line pattern having a blank portion of a fixed length is synchronously drawn, a solid line bit pattern in which all bits of a predetermined number of bits are set to "1" and a fixed length of the fixed length. A blank portion bit pattern in which the blank portion bit is set to “1” and the other portions are set to “0” is stored in the bit pattern storage unit 1 in advance.
【００１６】また、カウント手段８において、ビットマ
ップメモリ９に論理描画したビットパターンのビット数
をカウントする。ラインパターン論理描画手段２におい
ては、ラインパターンの実線部については、実線ビット
パターンをそのままビットマップメモリに論理描画し
て、カウント手段を所定ビット数だけカウントアップす
る一方、ラインパターンの空白部を含む部分について
は、カウント手段８によるカウント値に応じて空白部ビ
ットパターンの空白部ビットをシフトしてから、シフト
後の空白部ビットパターンと実線ビットパターンとの排
他的論理和をとったビットパターンをビットマップメモ
リ９に論理描画して、カウント手段８を所定ビット数だ
けカウントアップする。The counting means 8 counts the number of bits of the bit pattern logically drawn in the bit map memory 9. In the line pattern logic drawing means 2, for the solid line part of the line pattern, the solid line bit pattern is logically drawn as it is in the bitmap memory and the counting means counts up by a predetermined number of bits, while including the blank part of the line pattern. For the portion, a blank part bit of the blank part bit pattern is shifted according to the count value by the counting means 8 and then a bit pattern obtained by exclusive ORing the blank part bit pattern after the shift and the solid line bit pattern. Logical drawing is performed in the bit map memory 9 and the counting means 8 is counted up by a predetermined number of bits.
【００１７】これにより、所定ビット数を一単位とする
ビットパターン毎にラインパターンをビットマップメモ
リ９に論理描画してから、ビットマップメモリ９に論理
描画されたラインパターンを印刷する。また、所定ビッ
ト数のビットパターン内に２以上の空白部を含む部分に
ついては、カウント手段８によるカウント値に応じて、
各空白部毎に空白部ビットパターンの空白部ビットをシ
フトして各空白部に対応する２以上の空白部ビットパタ
ーンを作成してから、これらの２以上の空白部ビットパ
ターンの論理和結果と実線ビットパターンとの排他的論
理和をとったビットパターンをビットマップメモリに論
理描画して、カウント手段８を所定ビット数だけカウン
トアップする。As a result, a line pattern is logically drawn in the bit map memory 9 for each bit pattern having a predetermined number of bits as a unit, and then the logically drawn line pattern is printed in the bit map memory 9. Further, with respect to a portion including two or more blank portions in the bit pattern of the predetermined number of bits, according to the count value by the counting means 8,
The blank part bits of the blank part bit pattern are shifted for each blank part to create two or more blank part bit patterns corresponding to each blank part, and then the logical sum result of these two or more blank part bit patterns is obtained. The bit pattern obtained by exclusive ORing with the solid line bit pattern is logically drawn in the bit map memory, and the counting means 8 is counted up by a predetermined number of bits.
【００１８】さらに、カウント手段８によるカウント値
が、ラインパターンの周期に対応する周期ビット数を超
えた場合、カウント手段８によるカウント値から周期ビ
ット数を減算することができるほか、ラインパターンの
任意の周期毎に、カウント手段８によるカウント値を補
正することもできる。Furthermore, when the count value of the counting means 8 exceeds the number of periodic bits corresponding to the cycle of the line pattern, the number of periodic bits can be subtracted from the count value of the counting means 8 and the line pattern can be arbitrarily set. It is also possible to correct the count value by the counting means 8 for each cycle.
【００１９】[0019]
【実施例】（ａ）第１実施例の説明 まず、本発明の第１実施例について説明する。図２は本
発明の実施例に適用されるプリンタ装置を示すブロック
図であるが、この図２において、１１は内部の処理動作
を制御する主制御部、１２は装置の外部とのデータ授受
を行なうインターフェイス、１３は印刷データを論理的
に描画するビットマップメモリ（ＢＭＭ）である。EXAMPLES (a) Description of First Example First, a first example of the present invention will be described. FIG. 2 is a block diagram showing a printer device applied to the embodiment of the present invention. In FIG. 2, 11 is a main control unit for controlling internal processing operations, and 12 is data transmission / reception with the outside of the device. An interface 13 is a bitmap memory (BMM) for logically drawing print data.
【００２０】また、１６はラインパターン描画部であ
り、このラインパターン描画部１６は、ビットマップメ
モリ１３に論理的にラインパターンを描画するものであ
って、例えば、３２ビット毎のビットパターンをライン
パターンとして論理描画するようになっている。１７は
ビットパターン格納部であり、このビットパターン格納
部１７は、ラインパターン描画部１６においてラインパ
ターンを論理描画するための、実線ビットパターンと空
白部ビットパターンとを格納しているものである。A line pattern drawing unit 16 logically draws a line pattern in the bit map memory 13. For example, a line pattern is drawn every 32 bits. It is designed to be logically drawn as a pattern. A bit pattern storage unit 17 stores a solid line bit pattern and a blank portion bit pattern for logically drawing a line pattern in the line pattern drawing unit 16.
【００２１】例えば、図４に示すような、６８ドットの
実線部，１３ドットの空白部，１３ドットの実線部及び
１３ドットの空白部とで１周期が構成されるラインパタ
ーンを論理描画する場合は、実線ビットパターンは、図
５（ａ）に示すような３２ビットのうちの全ビットを
「１」としたもので、空白部ビットパターンは、図５
（ｂ）に示すような３２ビットのうちで一定長さの空白
部（この場合においては１３ビット）を「１」とし、そ
れ以外を「０」としたものである。For example, in the case of logically drawing a line pattern as shown in FIG. 4 in which one cycle is composed of a solid line portion of 68 dots, a blank portion of 13 dots, a solid line portion of 13 dots and a blank portion of 13 dots. 5 has a solid line bit pattern in which all bits of 32 bits as shown in FIG. 5A are set to “1”, and a blank part bit pattern is shown in FIG.
Among the 32 bits as shown in (b), a blank part having a constant length (13 bits in this case) is set to "1", and the other part is set to "0".
【００２２】１８は描画カウンタであり、この描画カウ
ンタ１８は、ビットマップメモリ１３に論理描画された
ラインパターンの周期を、ビット数によりカウントする
ものであり、このカウント値情報は、ラインパターン描
画部１６に出力されるようになっている。なお、ライン
パターンは任意の位相から書き始めることができるの
で、初期値としてのカウント値は任意に設定できるよう
になっている。A drawing counter 18 counts the period of the line pattern logically drawn in the bit map memory 13 by the number of bits. This count value information is the line pattern drawing unit. 16 is output. Since the line pattern can be written from any phase, the count value as an initial value can be set arbitrarily.
【００２３】この場合においては、ラインパターンは３
２ビットのビットパターン毎にビットマップメモリ１３
に論理描画されるので、描画カウンタ１８のカウント値
も「３２」ずつカウントアップ（インクリメント）され
るようになっている。なお、１９はビットマップメモリ
１３に論理描画された内容を印刷するための制御を行な
う印刷制御部である。In this case, the line pattern is 3
Bit map memory 13 for each 2-bit bit pattern
Since the logical drawing is performed, the count value of the drawing counter 18 is also incremented by "32". A print control unit 19 controls the printing of the logically drawn contents in the bitmap memory 13.
【００２４】ここで、主制御部１１及びラインパターン
描画部１６の機能に着目すると、図３に示すような構成
を有している。即ち、この図３において、２１はライン
描画制御部（判定部，論理描画部，論理和演算部）であ
り、このライン描画制御部２１は、ラインパターンの論
理描画を制御するものであり、主制御部１１及びライン
パターン描画部１６としての機能を有している。Here, focusing on the functions of the main control unit 11 and the line pattern drawing unit 16, the configuration is as shown in FIG. That is, in FIG. 3, reference numeral 21 is a line drawing control unit (determination unit, logical drawing unit, logical sum operation unit), and the line drawing control unit 21 controls logical drawing of a line pattern. It has a function as the control unit 11 and the line pattern drawing unit 16.
【００２５】具体的には、入力される描画カウンタ１８
からのカウント値情報に基づいて、ビットマップメモリ
１３に論理描画されたラインパターンの位相を判定し、
この判定結果に基づいて、ビットパターン格納部１７に
格納される実線ビットパターン又は空白部ビットパター
ンを用いて、ラインパターンを論理描画するようになっ
ているのである。Specifically, the input drawing counter 18
The phase of the line pattern logically drawn in the bitmap memory 13 is determined based on the count value information from
Based on this determination result, the line pattern is logically drawn using the solid line bit pattern or the blank part bit pattern stored in the bit pattern storage unit 17.
【００２６】なお、例えば、ライン描画制御部２１にお
いてラインパターンの論理描画を行なうに際し、図５
（ａ）に示す実線ビットパターンを用いる場合は、その
ままビットマップメモリ１３に論理描画するが、図５
（ｂ）に示す空白部ビットパターンを用いる場合は、ラ
インパターンの位相に応じて、後述するビットシフト部
２２及び排他的論理和演算部２３とライン描画制御部２
１とによる処理が施されて論理描画されるようになって
いる。Note that, for example, when the line drawing control unit 21 performs the logical drawing of the line pattern, as shown in FIG.
When the solid line bit pattern shown in (a) is used, logical drawing is performed as it is in the bitmap memory 13, but FIG.
When the blank part bit pattern shown in (b) is used, a bit shift part 22, an exclusive OR operation part 23, and a line drawing control part 2 which will be described later are selected according to the phase of the line pattern.
The process 1 and the process 1 are performed for logical drawing.
【００２７】ビットシフト部（シフト部）２２は、ライ
ン描画制御部２１からの位相判定結果としてのカウント
値情報に基づき、ビットパターン格納部１７からの空白
部ビットパターンにおける空白部ビットについてビット
シフトするものである。また、排他的論理和演算部２３
は、ビットシフト部２２においてシフトされた空白部ビ
ットパターンと実線ビットパターンとの排他的論理和を
算出し、この算出結果を、空白部を含むラインパターン
を論理描画するためのビットパターンとしてライン描画
制御部２１に出力するものである。The bit shift section (shift section) 22 bit-shifts the blank part bits in the blank part bit pattern from the bit pattern storage part 17 based on the count value information as the phase determination result from the line drawing control part 21. It is a thing. In addition, the exclusive OR calculation unit 23
Calculates the exclusive OR of the blank part bit pattern and the solid line bit pattern shifted in the bit shift part 22, and draws the calculation result as a bit pattern for logically drawing the line pattern including the blank part. It is output to the control unit 21.
【００２８】例えば、上記の図４に示すラインパターン
を論理描画する場合において、書出し部分の６８ドット
の実線部分を論理描画するにあたり、描画カウンタ１８
の初期値は「０」とすると、最初の６４ビットについて
は、描画カウンタ１８が「３２」だけカウントアップさ
れ、図５（ａ）に示す実線ビットパターンが論理描画さ
れる処理が２回行なわれ、描画カウンタ１８のカウント
値は「６４」となるが、次の３２ビットを論理描画する
に際しては、描画カウンタ１８は「９６」とカウントア
ップされ、図５（ｂ）に示す空白部ビットパターンにつ
いて、ビットシフト部２２において４ビットシフトした
もの〔図６（ａ）参照〕と、３０ビットシフトしたもの
〔図６（ｂ）参照〕とを用意して、これらの論理和をラ
イン描画制御部２１において演算し〔図７参照〕、この
演算結果と実線ビットパターンとの排他的論理和を排他
的論理和演算部２３にて演算し〔図８参照〕、この算出
結果を、空白部を含むラインパターンを論理描画するた
めのビットパターンとしてライン描画制御部２１に出力
することにより、このラインパターンを論理描画するの
である。For example, in the case where the line pattern shown in FIG. 4 is logically drawn, the drawing counter 18 is used to logically draw the 68-dot solid line part of the writing part.
If the initial value of is 0, the drawing counter 18 is incremented by 32 for the first 64 bits, and the process of logically drawing the solid line bit pattern shown in FIG. 5A is performed twice. The count value of the drawing counter 18 is "64", but when logically drawing the next 32 bits, the drawing counter 18 is incremented to "96", and the blank part bit pattern shown in FIG. , The bit shift unit 22 is shifted by 4 bits (see FIG. 6A) and the shift unit is shifted by 30 bits (see FIG. 6B), and their logical sum is calculated by the line drawing control unit 21. (See FIG. 7), the exclusive OR of the result of this operation and the solid line bit pattern is calculated by the exclusive OR calculator 23 (see FIG. 8), and this calculation result is stored in the blank part. By outputting a non-line pattern in the line drawing control unit 21 as the bit pattern for the logic drawing, the line pattern is to logical drawing.
【００２９】ところで、上記の場合、続いて、前述の図
６（ａ），（ｂ）における場合と同様に、描画カウンタ
１８は「１２８」とカウントアップされ、このカウント
値に基づいてビットシフトされ〔図９（ａ）参照〕、排
他的論理和が演算された算出結果〔図９（ｂ）参照〕
を、ビットマップメモリ１３に論理描画するようになっ
ている。By the way, in the above case, subsequently, as in the case of FIGS. 6A and 6B described above, the drawing counter 18 is counted up to "128", and bit shift is performed based on this count value. [See FIG. 9 (a)], calculation result of exclusive OR operation [see FIG. 9 (b)]
Is logically drawn in the bitmap memory 13.
【００３０】なお、上記のカウント値が「１０７」を超
えると、ラインパターンの１周期を描画したことになる
ので、カウント値が「１２８」とカウントアップされる
と、このカウント値から１周期分の「１０７」を減算
し、「２１」とするようになっている。以下、１周期以
降の各周期においても、上述した１周期目の場合と同様
に、図１０に示すように描画カウンタ１８でカウントア
ップされると、同図に示すようなビットパターンで、ビ
ットマップメモリ１３に論理描画されるようになってい
る。When the count value exceeds "107", one cycle of the line pattern is drawn. Therefore, when the count value is counted up to "128", one cycle is counted from this count value. "107" is subtracted to obtain "21". Similarly to the case of the above-described first cycle, in each cycle from the first cycle onward, when the drawing counter 18 counts up as shown in FIG. 10, the bit pattern becomes as shown in FIG. Logical drawing is performed on the memory 13.
【００３１】従って、上記のライン描画制御部２１とビ
ットシフト部２２と排他的論理和演算部２３とにより、
ラインパターン論理描画手段を構成する。上述の構成に
よる、本発明の第１実施例の動作を、図１１〜図１４に
示すフローチャートを用いて以下に説明する。なお、ラ
インパターンを先頭から描画するにあたって、描画カウ
ンタ１８のカウント値を初期値としての「０」に設定し
ておく。Therefore, by the line drawing control unit 21, the bit shift unit 22 and the exclusive OR operation unit 23,
A line pattern logic drawing means is configured. The operation of the first embodiment of the present invention having the above configuration will be described below with reference to the flowcharts shown in FIGS. When drawing the line pattern from the beginning, the count value of the drawing counter 18 is set to "0" as an initial value.
【００３２】まず、ライン描画制御部２１による、ビッ
トマップメモリ１３へのラインパターンの論理描画を行
なうに際して、描画カウンタ１８をカウントアップさせ
る（ステップＡ１）。この場合においては、３２ビット
毎に論理描画が行なわれるので、「３２」カウントアッ
プされ、カウント値は「３２」となる。そして、，ビッ
トパターン格納部１７及び描画カウンタ１８に格納され
るビットパターン及びカウント値情報に基づき、ライン
描画制御部２１，ビットシフト部２２及び排他的論理和
制御部２３の動作により、所望の実線ビットパターン又
は空白部ビットパターンが作成されて（ステップＡ
２）、ビットマップメモリ１３に論理描画される（ステ
ップＡ３）が、例えば、前記の図４に示すラインパター
ンの空白部を含む部分を論理描画する場合は、描画カウ
ンタ１８のカウント値に応じて、後述する図１２〜図１
４に示すような態様がある。First, when the line drawing control unit 21 performs logical drawing of a line pattern in the bitmap memory 13, the drawing counter 18 is counted up (step A1). In this case, since logical drawing is performed every 32 bits, "32" is counted up and the count value becomes "32." Then, based on the bit pattern and the count value information stored in the bit pattern storage unit 17 and the drawing counter 18, a desired solid line is obtained by the operations of the line drawing control unit 21, the bit shift unit 22 and the exclusive OR control unit 23. A bit pattern or blank bit pattern is created (step A
2), logical drawing is performed in the bit map memory 13 (step A3). For example, in the case of logically drawing a portion including a blank portion of the line pattern shown in FIG. 4, depending on the count value of the drawing counter 18. 12 to 1 described later.
There is a mode as shown in FIG.
【００３３】次に、ライン描画制御部２１において、描
画カウンタ１８からのカウント値に基づいて、ビットマ
ップメモリ１３に１周期分の描画が行なわれたかどうか
を判断し（ステップＡ４）、１周期分が終了した場合
は、描画カウンタ１８のカウント値から、１周期分のカ
ウント値を減算する（ステップＡ５）。例えば、前述し
たように、図４に示すラインパターンを論理描画する場
合は、描画カウンタ１８のカウント値「１２８」から、
１周期分のカウント値「１０７」を減算し、カウント値
を「２１」とする。Next, in the line drawing control unit 21, it is judged based on the count value from the drawing counter 18 whether or not one cycle of drawing has been performed in the bit map memory 13 (step A4). When is finished, the count value for one cycle is subtracted from the count value of the drawing counter 18 (step A5). For example, as described above, when logically drawing the line pattern shown in FIG. 4, from the count value “128” of the drawing counter 18,
The count value "107" for one cycle is subtracted, and the count value is set to "21".
【００３４】ステップＡ４で、ビットマップメモリ１３
に１周期分の描画が終了していない場合、又はステップ
Ａ５で、１周期分のカウント値が減算されると、ライン
描画制御部２１において、描画の行なわれた点が指定さ
れた描画終了点かどうかを判断し（ステップＡ６）、描
画終了点である場合は描画を終了させ、描画終了点でな
い場合は、処理はステップＡ１に移行し、描画が終了す
るまで論理描画が行なわれる。At step A4, the bit map memory 13
If the drawing for one cycle is not completed, or if the count value for one cycle is subtracted in step A5, the line drawing control unit 21 specifies the drawing end point at which the drawing is performed. If it is the drawing end point, the drawing is ended. If it is not the drawing end point, the process proceeds to step A1 and the logical drawing is performed until the drawing is completed.
【００３５】次に、図４に示すラインパターンを論理描
画する場合の空白部を含む場合に着目し、この空白部ビ
ットパターンの作成要領について、図１２〜図１４を用
いて説明するが、この図１２〜図１４における処理は、
ラインパターンの論理描画の周期にかかわらず、対応す
るようになっている。即ち、図４に示すラインパターン
において、書出しの６８ドットについては、実線ビット
パターンであるが、図１２のフローチャートにおけるス
テップＢ１０において、カウント値が「６９」〜「９
４」の範囲にあると判定された場合は、ビットシフト部
２２において、右にビットシフトされた空白部ビットパ
ターンを作成し（ステップＢ１１）、この演算結果と実
線ビットパターンとの排他的論理和を、排他的論理和演
算部２３において演算し（ステップＢ１２）、この演算
結果をラインパターンの論理描画用のものとする。その
後の処理は図１１のフローチャートにおけるステップＡ
３に移行する。Next, paying attention to the case where a blank portion is included in the case of logically drawing the line pattern shown in FIG. 4, the procedure for creating this blank portion bit pattern will be described with reference to FIGS. 12 to 14. The processing in FIGS. 12 to 14 is
The line pattern is adapted regardless of the logical drawing cycle. That is, in the line pattern shown in FIG. 4, the writing 68 dots is a solid line bit pattern, but the count value is “69” to “9” in step B10 in the flowchart of FIG.
4 ", the bit shift unit 22 creates a blank part bit pattern bit-shifted to the right (step B11), and an exclusive OR of this operation result and the solid line bit pattern. Is calculated in the exclusive OR calculation section 23 (step B12), and the calculation result is used for logical drawing of the line pattern. The subsequent processing is step A in the flowchart of FIG.
Move to 3.
【００３６】また、カウント値が「６５」〜「９４」の
範囲にないと判定された場合は、図１２のフローチャー
トにおけるステップＢ２０において、カウント値が「９
５」〜「１００」の範囲にあると判定された場合は、ビ
ットシフト部２２において、右にビットシフトされた第
１の空白部ビットパターンを作成し（ステップＢ２
１）、さらに右にシフトされた第２の空白部ビットパタ
ーンを作成する（ステップＢ２２）。そして、ライン描
画制御部２１において、上記の第１及び第２の空白部ビ
ットパターンの論理和を演算し（ステップＢ２３）、こ
の演算結果と実線ビットパターンとの排他的論理和を、
排他的論理和演算部２３において演算し（ステップＢ２
４）、この演算結果をラインパターンの論理描画用のも
のとする。その後の処理は図１１のフローチャートにお
けるステップＡ３に移行する。When it is determined that the count value is not within the range of "65" to "94", the count value is "9" at step B20 in the flowchart of FIG.
If it is determined to be in the range of "5" to "100", the bit shift unit 22 creates the first blank space bit pattern bit-shifted to the right (step B2).
1) Further, a second blank part bit pattern shifted to the right is created (step B22). Then, the line drawing control unit 21 calculates the logical sum of the first and second blank bit patterns (step B23), and obtains the exclusive logical sum of the calculation result and the solid line bit pattern.
The exclusive OR calculation unit 23 calculates (step B2
4) The calculation result is used for logical drawing of the line pattern. Subsequent processing moves to step A3 in the flowchart of FIG.
【００３７】また、カウント値が「９５」〜「１００」
の範囲にないと判定された場合は、図１３のフローチャ
ートにおけるステップＢ３０において、カウント値が
「１０１」〜「１１２」の範囲にあると判定された場合
は、ビットシフト部２２において、左にビットシフトさ
れた第１の空白部ビットパターンを作成し（ステップＢ
３１）、さらに右にシフトされた第２の空白部ビットパ
ターンを作成する（ステップＢ３２）。そして、ライン
描画制御部２１において、上記の第１及び第２の空白部
ビットパターンの論理和を演算し（ステップＢ３３）、
この演算結果と実線ビットパターンとの排他的論理和
を、排他的論理和演算部２３において演算し（ステップ
Ｂ３４）、この演算結果をラインパターンの論理描画用
のものとし、処理は図１１のフローチャートにおけるス
テップＡ３に移行する。The count value is "95" to "100".
If it is determined that the count value is in the range of “101” to “112” in step B30 in the flowchart of FIG. 13, the bit shift unit 22 shifts the bit to the left. Create a shifted first blank bit pattern (step B
31), and the second blank bit pattern shifted further to the right is created (step B32). Then, the line drawing control unit 21 calculates the logical sum of the first and second blank space bit patterns (step B33),
The exclusive OR of this operation result and the solid line bit pattern is operated in the exclusive OR operation unit 23 (step B34), and this operation result is used for the logical drawing of the line pattern, and the processing is the flowchart of FIG. Go to step A3 in.
【００３８】また、カウント値が「１０１」〜「１１
２」の範囲にないと判定された場合は、図１３のフロー
チャートにおけるステップＢ４０において、カウント値
が「１１３」〜「１２６」の範囲にあると判定された場
合は、ビットシフト部２２において、右にビットシフト
された空白部ビットパターンを作成し（ステップＢ４
１）、この演算結果と実線ビットパターンとの排他的論
理和を、排他的論理和演算部２３において演算し（ステ
ップＢ４２）、この演算結果をラインパターンの論理描
画用のものとする。その後の処理は図１１のフローチャ
ートにおけるステップＡ３に移行する。Further, the count value is "101" to "11".
If it is determined that the count value is in the range of “113” to “126” in step B40 in the flowchart of FIG. 13, if it is determined that the count value is not in the range of “2”, the bit shift unit 22 moves to the right. To create a bit pattern of the blank part that has been bit-shifted to (step B4
1) The exclusive OR of this operation result and the solid line bit pattern is operated in the exclusive OR operation unit 23 (step B42), and this operation result is used for the logical drawing of the line pattern. Subsequent processing moves to step A3 in the flowchart of FIG.
【００３９】また、カウント値が「１１３」〜「１２
６」の範囲にないと判定された場合は、図１４のフロー
チャートにおけるステップＢ４０において、カウント値
が「１２７」〜「１３８」の範囲にあると判定された場
合は、ビットシフト部２２において、左にビットシフト
された空白部ビットパターンを作成し（ステップＢ５
１）、この演算結果と実線ビットパターンとの排他的論
理和を、排他的論理和演算部２３において演算し（ステ
ップＢ５２）、この演算結果をラインパターンの論理描
画用のものとする。その後の処理は図１１のフローチャ
ートにおけるステップＡ３に移行する。The count value is "113" to "12".
If it is determined that the count value is in the range of “127” to “138” in step B40 in the flowchart of FIG. 14, if it is determined that the count value is not in the range of “6”, the bit shift unit 22 moves to the left. A blank part bit pattern bit-shifted to is created (step B5
1) The exclusive OR of this operation result and the solid line bit pattern is operated in the exclusive OR operation unit 23 (step B52), and this operation result is used for the logical drawing of the line pattern. Subsequent processing moves to step A3 in the flowchart of FIG.
【００４０】上述したように、ラインパターンの空白部
を含むビットパターンが作成されることにより、ライン
パターンの論理描画動作の各周期において、図１０に示
すように描画カウンタ１８がカウントアップされると、
同図に示すようなラインパターンで、ビットマップメモ
リ１３に論理描画される。このように、本発明の第１実
施例によれば、ラインパターンの空白部を一定長とすれ
ば、予め保有するビットパターンを２種類に抑えること
ができるとともに、任意の周期を持つラインパターンの
描画を可能とする利点がある。As described above, when the bit pattern including the blank portion of the line pattern is created, the drawing counter 18 is incremented as shown in FIG. 10 in each cycle of the logical drawing operation of the line pattern. ,
A line pattern as shown in the figure is logically drawn in the bitmap memory 13. As described above, according to the first embodiment of the present invention, if the blank portion of the line pattern is set to a constant length, the number of bit patterns held in advance can be suppressed to two types, and a line pattern having an arbitrary cycle can be obtained. There is an advantage that drawing is possible.
【００４１】なお、本実施例におけるライン描画制御部
２１は、３２ビット毎にビットマップメモリ１３にライ
ンパターンを論理描画していたが、本発明によれば、こ
れに限定されず、例えば１６ビットや８ビット毎等によ
りラインパターンを論理描画してもよい。 （ｂ）第２実施例の説明 次に、本発明の第２実施例について説明する。The line drawing control unit 21 in this embodiment logically draws a line pattern in the bit map memory 13 every 32 bits, but the present invention is not limited to this, and for example, 16 bits. Alternatively, the line pattern may be logically drawn every 8 bits. (B) Description of Second Embodiment Next, a second embodiment of the present invention will be described.
【００４２】本発明の第２実施例にかかるものにおいて
は、図２に示すようなプリンタ装置に適用することがで
きるが、この図２における主制御部１１，インターフェ
イス１２，ビットマップメモリ１３，ラインパターン描
画部１６，ビットパターン格納部１７及び印刷制御部１
９は、前述の第１実施例におけるものと同様の構成を有
しているが、描画カウンタ１８にカウント値を補正する
手段として補正部２４をそなえている点が異なる。The second embodiment of the present invention can be applied to the printer device as shown in FIG. 2, but the main controller 11, interface 12, bit map memory 13 and line in FIG. Pattern drawing unit 16, bit pattern storage unit 17, and print control unit 1
9 has the same configuration as that of the first embodiment described above, except that the drawing counter 18 is provided with a correction section 24 as a means for correcting the count value.
【００４３】即ち、図１５は本発明の第２実施例を示す
図であって、第１実施例で示した図２における主制御部
１１及びラインパターン描画部１６の機能に着目した、
図３に示すものと対応するようになっている。即ち、こ
の図１５に示すように、図３にて示したものと同様の機
能を有するライン描画制御部（判定部，論理描画部，論
理和演算部）２１，ビットシフト部（シフト部）２２，
排他的論理和演算部２３，ビットマップメモリ１３，ビ
ットパターン格納部（ビットパターン格納手段）１７及
び描画カウンタ１８をそなえている。That is, FIG. 15 is a diagram showing a second embodiment of the present invention, focusing on the functions of the main control unit 11 and the line pattern drawing unit 16 in FIG. 2 shown in the first embodiment.
It corresponds to that shown in FIG. That is, as shown in FIG. 15, a line drawing control unit (determination unit, logical drawing unit, logical sum operation unit) 21 and a bit shift unit (shift unit) 22 having the same functions as those shown in FIG. ，
An exclusive OR operation unit 23, a bit map memory 13, a bit pattern storage unit (bit pattern storage means) 17, and a drawing counter 18 are provided.
【００４４】補正部（補正手段）２４は、ラインパター
ンの任意の周期毎に、描画カウンタ１８によるカウント
値を補正するものであり、１周期毎に行なう減算処理の
回数をカウントする減算処理回数カウンタ２４ａをそな
えており、ラインパターンの書出し時点においては、こ
のカウント値は初期値としての「０」に設定されてい
る。The correction unit (correction means) 24 corrects the count value of the drawing counter 18 for each arbitrary cycle of the line pattern, and the subtraction processing number counter for counting the number of subtraction processings performed for each cycle. 24a, the count value is set to "0" as an initial value at the time of writing the line pattern.
【００４５】具体的には、前述の第１実施例におけるも
のと同様、図４に示すようなラインパターンを論理描画
する場合は、３周期で３２１ドットのラインパターンが
描画できるが、図１６に示すように、３２０ドットを３
周期とするラインパターンを実現する場合には、補正部
２４において３周期目の終了時点で、カウント値から１
周期分の減算値「１０７」を減算してから、１ドット分
のカウント値「１」を加算することにより、３周期目を
ドット数を「１０６」とするようになっている。Specifically, as in the first embodiment described above, when logically drawing a line pattern as shown in FIG. 4, a line pattern of 321 dots can be drawn in three cycles. 320 dots as 3 as shown
When a line pattern having a cycle is realized, the correction unit 24 sets the count value to 1 at the end of the third cycle.
By subtracting the subtraction value “107” for the cycle and then adding the count value “1” for one dot, the number of dots is set to “106” in the third cycle.
【００４６】即ち、図１７に示すように、描画カウンタ
１８のカウント値に対する描画ドットパターンは、３周
期終了時点では前述の第１実施例（図１０参照）におけ
るものに比して、１ドット分ずれでいるが、この３周期
目の終了時点において、１ドット分のカウント値「１」
加算することにより補正しているので、この４周期目の
開始時点では、１周期目と同様にラインパターンが論理
描画されるようになっている。That is, as shown in FIG. 17, the drawing dot pattern corresponding to the count value of the drawing counter 18 is one dot at the end of three cycles as compared with the one in the above-described first embodiment (see FIG. 10). There is a deviation, but at the end of this third cycle, the count value for one dot is "1".
Since the correction is performed by adding, the line pattern is logically drawn at the start point of the fourth cycle as in the first cycle.
【００４７】従って、その後もラインパターンは、１周
期目〜３周期目と同様にして論理描画されるようになっ
ている。上述の構成による、本発明の第２実施例の動作
を、図１８，図１９に示すフローチャートを用いて以下
に説明する。この図１８において、ステップＣ１で、前
述の第１実施例において説明した、図１１のフローチャ
ートにおけるステップＡ１と同様に、描画カウンタ１８
をカウントアップさせる。Therefore, after that, the line pattern is logically drawn in the same manner as in the first to third cycles. The operation of the second embodiment of the present invention having the above configuration will be described below with reference to the flowcharts shown in FIGS. In FIG. 18, in step C1, the drawing counter 18 is operated in the same manner as step A1 in the flowchart of FIG. 11 described in the first embodiment.
To count up.
【００４８】そして、ステップＣ２，ステップＣ３にお
いて、それぞれ、第１実施例において説明した、図１１
のフローチャートにおけるステップＡ２，ステップＡ３
と同様に、ビットパターンが作成され、ラインパターン
がビットマップメモリ１３に論理描画される。ステップ
Ｃ３で、ラインパターンがビットマップメモリ１３に論
理描画されると、図１１のフローチャートにおけるステ
ップＡ４と同様に、ビットマップメモリ１３に１周期分
の描画が行なわれたかどうかを判断し（ステップＣ
４）、１周期分が終了した場合は、描画カウンタ１８の
カウント値から、１周期分のカウント値を減算し（ステ
ップＡ５）、図１９に示すような補正部２４による補正
処理が行なわれる。Then, in Step C2 and Step C3, respectively, as described in the first embodiment, FIG.
A2 and A3 in the flowchart of FIG.
Similarly, the bit pattern is created and the line pattern is logically drawn in the bitmap memory 13. When the line pattern is logically drawn in the bit map memory 13 in step C3, it is determined whether or not one cycle of drawing has been performed in the bit map memory 13 as in step A4 in the flowchart of FIG. 11 (step C
4) When one cycle is completed, the count value for one cycle is subtracted from the count value of the drawing counter 18 (step A5), and the correction processing by the correction unit 24 as shown in FIG. 19 is performed.
【００４９】即ち、この補正部２４による補正処理にお
いては、減算処理回数カウンタ２４ａのカウント値を
「１」加算することにより、カウントアップする（ステ
ップＤ１）。そして、この減算処理回数カウンタ２４の
カウント値が「３」となった場合は、３周期の論理描画
が行なわれ、描画カウンタ１８に対しての１周期分のカ
ウント値「１０７」の減算処理が３回行なわれたとし
て、減算処理の行なわれた描画カウンタ１８のカウント
値について、「１」加算することにより補正するととも
に、減算処理カウンタ２４ａのカウント値を初期化する
（ステップＤ３）。That is, in the correction processing by the correction unit 24, the count value of the subtraction processing number counter 24a is incremented by "1" (step D1). Then, when the count value of the subtraction processing number counter 24 becomes "3", logical drawing of three cycles is performed, and the subtraction processing of the count value "107" for one cycle to the drawing counter 18 is performed. Assuming that the subtraction processing has been performed three times, the count value of the drawing counter 18 subjected to the subtraction processing is corrected by adding "1", and the count value of the subtraction processing counter 24a is initialized (step D3).
【００５０】ステップＤ２で、カウント値が「２」に満
たなかった場合や、ステップＤ３による描画カウンタ１
８のカウンタ値の補正が行なわれると、処理は前述のス
テップＡ６と同様のステップＣ７に移行し、ライン描画
制御部２１において、描画の行なわれた点が指定された
描画終了点かどうかを判断し（ステップＣ７）、描画終
了点である場合は描画を終了させ、描画終了点でない場
合は、処理はステップＣ１に移行し、描画が終了するま
で論理描画が行なわれる。When the count value is less than "2" at step D2, or when the drawing counter 1 at step D3
When the counter value of 8 is corrected, the process proceeds to step C7 similar to step A6 described above, and the line drawing control unit 21 determines whether the drawing point is the specified drawing end point or not. If it is the drawing end point, the drawing is ended. If it is not the drawing end point, the process proceeds to step C1 and the logical drawing is performed until the drawing is completed.
【００５１】このように、本発明の第２実施例によれ
ば、第１実施例にて享受される作用効果が得られる他
に、ラインパターンを描画する際のドット数に対応し
て、ラインパターンを論理描画できる。なお、本実施例
におけるライン描画制御部２１は、３２ビット毎にビッ
トマップメモリ１３にラインパターンを論理描画してい
たが、本発明によれば、これに限定されず、例えば１６
ビットや８ビット毎等によりラインパターンを論理描画
してもよい。As described above, according to the second embodiment of the present invention, in addition to the effect and advantage obtained in the first embodiment, the line corresponding to the number of dots at the time of drawing the line pattern can be obtained. The pattern can be drawn logically. The line drawing control unit 21 in the present embodiment logically draws a line pattern in the bitmap memory 13 every 32 bits, but the present invention is not limited to this, and for example, 16
The line pattern may be logically drawn by every 8 bits or 8 bits.
【００５２】なお、本実施例においては、補正部２４に
よる、描画カウンタ１８の補正値を「１」としていた
が、本発明によれば、これに限定されず、ラインパター
ンを描画する際のドット数に対応して、任意の補正値を
選択することができる。In the present embodiment, the correction value of the drawing counter 18 by the correction unit 24 is set to "1", but the present invention is not limited to this, and the dot for drawing a line pattern is not limited to this. An arbitrary correction value can be selected according to the number.
【００５３】[0053]
【発明の効果】以上詳述したように、本発明によれば、
以下に示すような作用効果ないし利点がある。 （１）ラインパターンの空白部を一定長とすれば、予め
保有するビットパターンを２種類に抑えることができる
とともに、任意の周期を持つラインパターンの描画を可
能とする。As described in detail above, according to the present invention,
There are the following effects and advantages. (1) If the blank portion of the line pattern has a fixed length, it is possible to limit the number of bit patterns held in advance to two types, and it is possible to draw a line pattern having an arbitrary cycle.
【００５４】（２）ラインパターンを描画する際のドッ
ト数に対応して、ラインパターンを論理描画できる。(2) The line pattern can be logically drawn according to the number of dots when drawing the line pattern.
【図１】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.
【図２】本発明の実施例に適用されるプリンタ装置を示
すブロック図である。FIG. 2 is a block diagram showing a printer device applied to an embodiment of the present invention.
【図３】本発明の第１実施例にかかる主制御部及びライ
ンパターン描画部の機能に着目したブロック図である。FIG. 3 is a block diagram focusing on the functions of a main control unit and a line pattern drawing unit according to the first embodiment of the present invention.
【図４】本発明の第１実施例において描画するラインパ
ターンを示す図である。FIG. 4 is a diagram showing a line pattern drawn in the first embodiment of the present invention.
【図５】（ａ），（ｂ）は、本発明の第１実施例におけ
るビットパターン格納部に格納されるビットパターンを
示す図である。5A and 5B are diagrams showing bit patterns stored in a bit pattern storage unit in the first embodiment of the present invention.
【図６】（ａ），（ｂ）は、本発明の第１実施例におけ
る空白部を含むビットパターンの作成要領を説明する図
である。6 (a) and 6 (b) are diagrams for explaining a procedure for creating a bit pattern including a blank portion in the first embodiment of the present invention.
【図７】本発明の第１実施例における空白部を含むビッ
トパターンの作成要領を説明する図である。FIG. 7 is a diagram illustrating a procedure for creating a bit pattern including a blank portion according to the first embodiment of this invention.
【図８】本発明の第１実施例における空白部を含むビッ
トパターンの作成要領を説明する図である。FIG. 8 is a diagram illustrating a procedure for creating a bit pattern including a blank portion according to the first embodiment of this invention.
【図９】（ａ），（ｂ）は、本発明の第１実施例におけ
る空白部を含むビットパターンの作成要領を説明する図
である。9 (a) and 9 (b) are diagrams for explaining a procedure for creating a bit pattern including a blank portion in the first embodiment of the present invention.
【図１０】本発明の第１実施例における描画カウンタの
カウント値とドットパターンとを示す図である。FIG. 10 is a diagram showing count values of a drawing counter and dot patterns in the first embodiment of the present invention.
【図１１】本発明の第１実施例の動作を説明するフロー
チャートである。FIG. 11 is a flowchart illustrating the operation of the first exemplary embodiment of the present invention.
【図１２】本発明の第１実施例における空白部を含むビ
ットパターンの作成要領を説明するフローチャートであ
る。FIG. 12 is a flowchart illustrating a procedure for creating a bit pattern including a blank portion according to the first embodiment of this invention.
【図１３】本発明の第１実施例における空白部を含むビ
ットパターンの作成要領を説明するフローチャートであ
る。FIG. 13 is a flowchart illustrating a procedure for creating a bit pattern including a blank portion according to the first embodiment of this invention.
【図１４】本発明の第１実施例における空白部を含むビ
ットパターンの作成要領を説明するフローチャートであ
る。FIG. 14 is a flowchart illustrating a procedure for creating a bit pattern including a blank portion according to the first embodiment of this invention.
【図１５】本発明の第２実施例にかかる主制御部及びラ
インパターン描画部の機能に着目したブロック図であ
る。FIG. 15 is a block diagram focusing on the functions of a main control unit and a line pattern drawing unit according to the second embodiment of the present invention.
【図１６】本発明の第２実施例において描画するライン
パターンを示す図である。FIG. 16 is a diagram showing a line pattern drawn in the second embodiment of the present invention.
【図１７】本発明の第２実施例における描画カウンタの
カウント値とドットパターンとを示す図である。FIG. 17 is a diagram showing count values of a drawing counter and dot patterns in the second embodiment of the present invention.
【図１８】本発明の第２実施例の動作を説明するための
フローチャートである。FIG. 18 is a flow chart for explaining the operation of the second embodiment of the present invention.
【図１９】本発明の第２実施例における補正部による補
正処理を説明するためのフローチャートである。FIG. 19 is a flow chart for explaining a correction process by the correction unit in the second embodiment of the present invention.
【図２０】一般的なラインパターン描画方式を採用する
プリンタ装置を示すブロック図である。FIG. 20 is a block diagram showing a printer device that employs a general line pattern drawing method.
【図２１】ラインパターンとしての一点鎖線を示す図で
ある。FIG. 21 is a diagram showing an alternate long and short dash line as a line pattern.
【図２２】（ａ），（ｂ）は、一般的なラインパターン
描画方式を採用するプリンタ装置におけるビットパター
ン格納部に格納されているビットパターンを示す図であ
る。22 (a) and 22 (b) are diagrams showing bit patterns stored in a bit pattern storage unit in a printer device adopting a general line pattern drawing method.
【図２３】ラインパターンとしての２点鎖線を示す図で
ある。FIG. 23 is a diagram showing a two-dot chain line as a line pattern.
【図２４】（ａ）〜（ｄ）は、一般的なラインパターン
の実現方法を示す図である。24A to 24D are diagrams showing a method of realizing a general line pattern.
１ ビットパターン格納手段 １Ａ 実線ビットパターン １Ｂ 空白部ビットパターン ２ ラインパターン論理描画手段 ３ 判定部 ４ 論理描画部 ５ シフト部 ６ 論理和演算部 ７ 排他的論理和演算部 ８ カウント手段 ９ ビットマップメモリ １０ 補正手段 １１ 主制御部 １２ インターフェイス部 １３ ビットマップメモリ １６ ラインパターン描画部 １７ ビットパターン格納部（ビットパターン格納手
段） １８ 描画カウンタ（カウント手段） １９ 印刷制御部 ２１ ライン描画制御部 ２２ ビットシフト部 ２３ 排他的論理和演算部 ２４ 補正部 ２４ａ 減算処理回数カウンタ １０１ 主制御部 １０２ インターフェイス部 １０３ ビットマップメモリ １０４ ラインパターン描画部 １０５ ビットパターン格納部 １０６ 印刷制御部1 bit pattern storage means 1A solid line bit pattern 1B blank area bit pattern 2 line pattern logical drawing means 3 determination section 4 logical drawing section 5 shift section 6 OR operation section 7 exclusive OR operation section 8 counting means 9 bitmap memory 10 Correction unit 11 Main control unit 12 Interface unit 13 Bitmap memory 16 Line pattern drawing unit 17 Bit pattern storage unit (bit pattern storage unit) 18 Drawing counter (Counting unit) 19 Printing control unit 21 Line drawing control unit 22 Bit shift unit 23 Exclusive-OR operation unit 24 Correction unit 24a Subtraction processing number counter 101 Main control unit 102 Interface unit 103 Bitmap memory 104 Line pattern drawing unit 105 Bit pattern storage unit 106 Print control unit
Claims (4)
ーン毎にラインパターンをビットマップメモリ（９）に
論理描画してから、該ビットマップメモリ（９）に論理
描画されたラインパターンを印刷するラインパターン描
画方式において、 同期的に一定長さの空白部を有するラインパターンを描
画する際に、 該所定ビット数の全ビットを「１」とする実線ビットパ
ターンと、前記一定長さの空白部ビットを「１」とし、
その他の部分を「０」とする空白部ビットパターンとを
予め格納するとともに、 該ビットマップメモリ（９）に論理描画したビットパタ
ーンのビット数をカウントするカウント手段（８）をそ
なえ、 該ラインパターンの実線部については、該実線ビットパ
ターンをそのまま該ビットマップメモリ（９）に論理描
画して、該カウント手段（８）を該所定ビット数だけカ
ウントアップする一方、 該ラインパターンの空白部を含む部分については、該カ
ウント手段（８）によるカウント値に応じて該空白部ビ
ットパターンの空白部ビットをシフトしてから、シフト
後の空白部ビットパターンと該実線ビットパターンとの
排他的論理和をとったビットパターンを該ビットマップ
メモリ（９）に論理描画して、該カウント手段（８）を
該所定ビット数だけカウントアップすることを特徴とす
る、ラインパターン描画方式。1. A line pattern is logically drawn in a bitmap memory (9) for each bit pattern having a predetermined number of bits as one unit, and then the logically drawn line pattern is printed in the bitmap memory (9). In the line pattern drawing method, when a line pattern having a blank portion of a fixed length is synchronously drawn, a solid line bit pattern in which all the predetermined number of bits are "1" and the blank portion of the fixed length Set the bit to "1",
A blank part bit pattern in which the other part is set to “0” is stored in advance, and a count means (8) for counting the number of bits of the bit pattern logically drawn in the bit map memory (9) is provided, and the line pattern For the solid line part, the solid line bit pattern is logically drawn as it is in the bit map memory (9) and the counting means (8) is counted up by the predetermined number of bits, while including the blank part of the line pattern. For the part, the blank part bits of the blank part bit pattern are shifted according to the count value by the counting means (8), and the exclusive OR of the shifted blank part bit pattern and the solid line bit pattern is calculated. The bit pattern taken is logically drawn in the bit map memory (9) and the counting means (8) is set to the predetermined number of bits. Characterized in that it only counts up, the line pattern drawing method.
以上の空白部を含む部分については、該カウント手段
（８）によるカウント値に応じて、各空白部毎に該空白
部ビットパターンの空白部ビットをシフトして各空白部
に対応する２以上の空白部ビットパターンを作成してか
ら、これらの２以上の空白部ビットパターンの論理和結
果と該実線ビットパターンとの排他的論理和をとったビ
ットパターンを該ビットマップメモリ（９）に論理描画
して、該カウント手段（８）を該所定ビット数だけカウ
ントアップすることを特徴とする、請求項１記載のライ
ンパターン描画方式。2. Two in the bit pattern of the predetermined number of bits.
With respect to the portion including the blank portion, the blank portion bit of the blank portion bit pattern is shifted for each blank portion in accordance with the count value by the counting means (8), and two or more corresponding blank portions are provided. After the blank part bit pattern is created, the bit pattern obtained by exclusive ORing the result of the logical sum of these two or more blank part bit patterns and the solid line bit pattern is logically drawn in the bitmap memory (9). 2. The line pattern drawing system according to claim 1, wherein the counting means (8) counts up by the predetermined number of bits.
が、該ラインパターンの周期に対応する周期ビット数を
超えた場合、該カウント手段（８）によるカウント値か
ら該周期ビット数を減算することを特徴とする、請求項
１又は２に記載のラインパターン描画方式。3. When the count value by the counting means (8) exceeds the number of periodic bits corresponding to the cycle of the line pattern, the periodic bit number is subtracted from the count value by the counting means (8). The line pattern drawing method according to claim 1 or 2.
カウント手段（８）によるカウント値を補正することを
特徴とする、請求項１〜３のいずれかに記載のラインパ
ターン描画方式。4. The line pattern drawing method according to claim 1, wherein the count value by the counting means (8) is corrected at every arbitrary cycle of the line pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275364A JP2941156B2 (en) | 1993-11-04 | 1993-11-04 | Line pattern drawing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275364A JP2941156B2 (en) | 1993-11-04 | 1993-11-04 | Line pattern drawing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07129782A true JPH07129782A (en) | 1995-05-19 |
| JP2941156B2 JP2941156B2 (en) | 1999-08-25 |
Family
ID=17554455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275364A Expired - Fee Related JP2941156B2 (en) | 1993-11-04 | 1993-11-04 | Line pattern drawing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941156B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000351263A (en) * | 1999-06-11 | 2000-12-19 | Dainippon Printing Co Ltd | Method and apparatus for generating ground tint data |
| KR100686565B1 (en) * | 1999-12-03 | 2007-02-26 | 후지제롯쿠스 가부시끼가이샤 | Print control device |
-
1993
- 1993-11-04 JP JP5275364A patent/JP2941156B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000351263A (en) * | 1999-06-11 | 2000-12-19 | Dainippon Printing Co Ltd | Method and apparatus for generating ground tint data |
| JP4531155B2 (en) * | 1999-06-11 | 2010-08-25 | 大日本印刷株式会社 | Line data creation method and apparatus |
| KR100686565B1 (en) * | 1999-12-03 | 2007-02-26 | 후지제롯쿠스 가부시끼가이샤 | Print control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2941156B2 (en) | 1999-08-25 |
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