JPH0712684A - ディジタル制御装置 - Google Patents
ディジタル制御装置Info
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- JPH0712684A JPH0712684A JP5143164A JP14316493A JPH0712684A JP H0712684 A JPH0712684 A JP H0712684A JP 5143164 A JP5143164 A JP 5143164A JP 14316493 A JP14316493 A JP 14316493A JP H0712684 A JPH0712684 A JP H0712684A
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Abstract
(57)【要約】
【目的】 ダイレクト入出力インターフェースにより制
御対象システムに直接に制御指令を与えるシステム構成
にしながら、プロセッサ側の異常にも制御対象システム
の安全性と制御性を確保し、しかもシステムの二重化を
不要にする。 【構成】 アリスメティックプロセッサ3と制御対象シ
ステム9とはダイレクト入出力インターフェース15を
介して制御信号を直接に授受するディジタル制御装置と
し、インターフェース15はプロセッサ3との間の信号
授受にフォトカプラ21、22で絶縁し、プロセッサ3
とから制御対象システムに与える制御指令を可逆カウン
タ35の計数値として記憶しておき、プロセッサ側のシ
ステム異常時に該カウンタでシステムの現状を維持し、
またカウンタの内容を手動スイッチ31、32で増減し
てシステムの制御を継続できるようにする。電源は二重
化して電源ダウンを無くす。
御対象システムに直接に制御指令を与えるシステム構成
にしながら、プロセッサ側の異常にも制御対象システム
の安全性と制御性を確保し、しかもシステムの二重化を
不要にする。 【構成】 アリスメティックプロセッサ3と制御対象シ
ステム9とはダイレクト入出力インターフェース15を
介して制御信号を直接に授受するディジタル制御装置と
し、インターフェース15はプロセッサ3との間の信号
授受にフォトカプラ21、22で絶縁し、プロセッサ3
とから制御対象システムに与える制御指令を可逆カウン
タ35の計数値として記憶しておき、プロセッサ側のシ
ステム異常時に該カウンタでシステムの現状を維持し、
またカウンタの内容を手動スイッチ31、32で増減し
てシステムの制御を継続できるようにする。電源は二重
化して電源ダウンを無くす。
Description
【0001】
【産業上の利用分野】本発明は、ディジタル制御装置に
係り、特に数値演算処理プロセッサと制御対象との間で
直接にデータ入出力を行うプロセッサシステム構成にし
たディジタル制御装置に関する。
係り、特に数値演算処理プロセッサと制御対象との間で
直接にデータ入出力を行うプロセッサシステム構成にし
たディジタル制御装置に関する。
【0002】
【従来の技術】動力計測システムは、例えば、供試自動
車の駆動輪をローラに乗せ、このローラに動力吸収手段
としてのダイナモメータを結合し、ダイナモメータの速
度やトルク制御により供試自動車の模擬走行試験や耐久
性能試験を可能にする。
車の駆動輪をローラに乗せ、このローラに動力吸収手段
としてのダイナモメータを結合し、ダイナモメータの速
度やトルク制御により供試自動車の模擬走行試験や耐久
性能試験を可能にする。
【0003】このような動力計測システム等の規模の大
きい各種システムやプロセスをディジタル制御するため
のディジタル制御装置は、制御中枢部を複数のマイクロ
プロセッサの組み合わせとしたマルチプロセッサ構成と
され、例えば図3に示す構成にされる。
きい各種システムやプロセスをディジタル制御するため
のディジタル制御装置は、制御中枢部を複数のマイクロ
プロセッサの組み合わせとしたマルチプロセッサ構成と
され、例えば図3に示す構成にされる。
【0004】プロセッサ部1は、共有メモリ2をアクセ
スできる各機能別のプロセッサ3〜8を設け、各プロセ
ッサ3〜8はシステム構成上で必要なもののみが組み合
わせ構成される。
スできる各機能別のプロセッサ3〜8を設け、各プロセ
ッサ3〜8はシステム構成上で必要なもののみが組み合
わせ構成される。
【0005】同図では、プロセッサ部1は、数値演算処
理のためのアリスメティックプロセッサ3と、論理処理
のためのロジカルプロセッサ4と、データ変換処理のた
めのデータハンドリングプロセッサ5と、リモート入出
力処理のための入出力プロセッサ6と、データ送受信処
理のためのコミュニケーションプロセッサ7と、周辺機
器との接続インターフェース処理のためのペリフェラル
プロセッサ8で構成される。
理のためのアリスメティックプロセッサ3と、論理処理
のためのロジカルプロセッサ4と、データ変換処理のた
めのデータハンドリングプロセッサ5と、リモート入出
力処理のための入出力プロセッサ6と、データ送受信処
理のためのコミュニケーションプロセッサ7と、周辺機
器との接続インターフェース処理のためのペリフェラル
プロセッサ8で構成される。
【0006】プロセッサ部1と制御対象システム9との
間の監視制御データの授受は、プロセッサ6とシステム
9に付属の入出力プロセッサ10との間でなされ、プロ
セッサ10とシステム9の各部は各入出力インターフェ
ース11〜14を介して信号入出力が行われる。
間の監視制御データの授受は、プロセッサ6とシステム
9に付属の入出力プロセッサ10との間でなされ、プロ
セッサ10とシステム9の各部は各入出力インターフェ
ース11〜14を介して信号入出力が行われる。
【0007】
【発明が解決しようとする課題】従来のディジタル制御
装置において、アリスメティックプロセッサ3による数
値演算は高速処理機能を持たすことができるが、プロセ
ッサ部1と制御対象システム9との間のデータ送受信処
理の時間遅れが介在し、この処理時間の遅れが要求され
る処理時間に対応できなくなる場合がある。
装置において、アリスメティックプロセッサ3による数
値演算は高速処理機能を持たすことができるが、プロセ
ッサ部1と制御対象システム9との間のデータ送受信処
理の時間遅れが介在し、この処理時間の遅れが要求され
る処理時間に対応できなくなる場合がある。
【0008】例えば、プロセッサ3による数値演算結果
をシステム9の制御指令とする場合に該制御指令の遅れ
がシステム9の制御の遅れや応答性の低下を招く。
をシステム9の制御指令とする場合に該制御指令の遅れ
がシステム9の制御の遅れや応答性の低下を招く。
【0009】具体的には、システム9を動力計測システ
ムとする場合、アリスメティックプロセッサ3によりト
ルク制御や速度制御のための演算を行い、この演算結果
でダイナモメータのトルクや速度の制御指令を発生する
が、演算結果を制御対象システム9が受信するまでの遅
れが制御の遅れになり、供試自動車の実走行と同じ試験
状態を得ることができなくなり、試験性能の低下にな
る。
ムとする場合、アリスメティックプロセッサ3によりト
ルク制御や速度制御のための演算を行い、この演算結果
でダイナモメータのトルクや速度の制御指令を発生する
が、演算結果を制御対象システム9が受信するまでの遅
れが制御の遅れになり、供試自動車の実走行と同じ試験
状態を得ることができなくなり、試験性能の低下にな
る。
【0010】そこで、アリスメティックプロセッサ3と
制御対象システム9間で直接にデータ授受を行うダイレ
クト入出力インターフェース15を設けることがある。
制御対象システム9間で直接にデータ授受を行うダイレ
クト入出力インターフェース15を設けることがある。
【0011】この方法では、アリスメティックプロセッ
サ3は他のプロセッサと無関係にプロセッサ9の制御を
行う可能性があり、プロセッサ部1の他のプロセッサに
異常が発生した場合にシステム9の制御状態の現状維持
ができなくなる事がある。
サ3は他のプロセッサと無関係にプロセッサ9の制御を
行う可能性があり、プロセッサ部1の他のプロセッサに
異常が発生した場合にシステム9の制御状態の現状維持
ができなくなる事がある。
【0012】また、プロセッサ部1の電源故障等による
システム異常には、システム9の異常制御を行ってしま
う可能性があり、システム9自体の故障や破損を起こす
恐れがある。
システム異常には、システム9の異常制御を行ってしま
う可能性があり、システム9自体の故障や破損を起こす
恐れがある。
【0013】このような不都合を解消するには、システ
ムを二重化する構成や電源を二重化する構成があるが、
この方法はコスト、設置スペース等に問題がある。
ムを二重化する構成や電源を二重化する構成があるが、
この方法はコスト、設置スペース等に問題がある。
【0014】本発明の目的は、ダイレクト入出力インタ
ーフェースにより制御対象システムに直接に制御指令を
与えるシステム構成にしながら、プロセッサ側の異常に
も制御対象システムの安全性と制御性を確保し、しかも
システムの二重化を不要にするディジタル制御装置を提
供することにある。
ーフェースにより制御対象システムに直接に制御指令を
与えるシステム構成にしながら、プロセッサ側の異常に
も制御対象システムの安全性と制御性を確保し、しかも
システムの二重化を不要にするディジタル制御装置を提
供することにある。
【0015】
【課題を解決するための手段】本発明は、前記課題の解
決を図るため、アリスメティックプロセッサを含むマル
チプロセッサで制御対象システムをディジタル制御し、
該アリスメティックプロセッサと制御対象システムとは
ダイレクト入出力インターフェースを介して制御信号を
直接に授受するディジタル制御装置において、前記ダイ
レクト入出力インターフェースは、前記アリスメティッ
クプロセッサとの間の信号授受に絶縁を得るフォトカプ
ラを設け、前記アリスメティックプロセッサと制御対象
システム間で授受するデータを記憶しておく記憶手段を
設け、前記マルチプロセッサ側のシステム異常時に該記
憶手段の記憶内容を手動操作で変更する手動入力手段を
設け、前記アリスメティックプロセッサ側からの電源と
外部電源とで二重化した電源手段を設けたことを特徴と
する。
決を図るため、アリスメティックプロセッサを含むマル
チプロセッサで制御対象システムをディジタル制御し、
該アリスメティックプロセッサと制御対象システムとは
ダイレクト入出力インターフェースを介して制御信号を
直接に授受するディジタル制御装置において、前記ダイ
レクト入出力インターフェースは、前記アリスメティッ
クプロセッサとの間の信号授受に絶縁を得るフォトカプ
ラを設け、前記アリスメティックプロセッサと制御対象
システム間で授受するデータを記憶しておく記憶手段を
設け、前記マルチプロセッサ側のシステム異常時に該記
憶手段の記憶内容を手動操作で変更する手動入力手段を
設け、前記アリスメティックプロセッサ側からの電源と
外部電源とで二重化した電源手段を設けたことを特徴と
する。
【0016】また、本発明は、前記手動入力手段が手動
操作スイッチの操作時間に比例して前記記憶手段の記憶
内容を変更する手段を備えたことを特徴とする。
操作スイッチの操作時間に比例して前記記憶手段の記憶
内容を変更する手段を備えたことを特徴とする。
【0017】
【作用】アリスメティックプロセッサとダイレクト入出
力インターフェースとの結合にフォトカプラによる絶縁
を得ることによりシステム異常が制御対象システム側へ
波及するのを防止する。
力インターフェースとの結合にフォトカプラによる絶縁
を得ることによりシステム異常が制御対象システム側へ
波及するのを防止する。
【0018】記憶手段を設けることによりシステム異常
時に制御対象システムの制御状態を該記憶手段で保持し
ておき、制御対象システムの現状維持を可能にする。
時に制御対象システムの制御状態を該記憶手段で保持し
ておき、制御対象システムの現状維持を可能にする。
【0019】記憶手段の記憶内容を手動入力手段で変更
可能とすることによりシステム異常時にも制御対象シス
テムの制御を手動でできるようにする。
可能とすることによりシステム異常時にも制御対象シス
テムの制御を手動でできるようにする。
【0020】電源を二重化することによりシステム側電
源ダウン等にも上記各機能の維持を可能にする。
源ダウン等にも上記各機能の維持を可能にする。
【0021】手動入力の操作時間に比例した記憶内容の
変更により手動操作時の操作を高速かつ容易にする。
変更により手動操作時の操作を高速かつ容易にする。
【0022】
【実施例】図1は、本発明の一実施例を示し、ダイレク
ト入出力インターフェース15の回路図を示す。
ト入出力インターフェース15の回路図を示す。
【0023】ダイレクト入出力インターフェース15
は、アリスメティックプロセッサ3との信号授受に電気
的絶縁を得るフォトカプラ21、22、23を設ける。
は、アリスメティックプロセッサ3との信号授受に電気
的絶縁を得るフォトカプラ21、22、23を設ける。
【0024】フォトカプラ21、22は、アリスメティ
ックプロセッサ3から1つの制御指令(上げ、下げ別の
指令)を取り込む場合を示し、図示省略するが他の信号
を取り込む場合にも同様のフォトカプラが設けられる。
フォトカプラ23は、プロセッサ部1の正常/異常の信
号を取り込むもので、この入力信号はリレー24の駆動
信号にされる。
ックプロセッサ3から1つの制御指令(上げ、下げ別の
指令)を取り込む場合を示し、図示省略するが他の信号
を取り込む場合にも同様のフォトカプラが設けられる。
フォトカプラ23は、プロセッサ部1の正常/異常の信
号を取り込むもので、この入力信号はリレー24の駆動
信号にされる。
【0025】ダイレクト入出力インターフェース15の
電源は、アリスメティックプロセッサ3の電源からダイ
オード25を介して取り込み、この電源ラインにはバッ
クアップ電源(外部電源)26からも供給する二重化が
施され、プロセッサ3側のシステム電源のダウン又はバ
ックアップ電源26のダウンにも他方の電源による電源
確保がなされる。
電源は、アリスメティックプロセッサ3の電源からダイ
オード25を介して取り込み、この電源ラインにはバッ
クアップ電源(外部電源)26からも供給する二重化が
施され、プロセッサ3側のシステム電源のダウン又はバ
ックアップ電源26のダウンにも他方の電源による電源
確保がなされる。
【0026】フォトカプラ21、22を介して取り込ん
だオン・オフ信号は夫々論理和回路27、28の一方の
入力にされ、他方の入力には手動入力回路から与えられ
る。
だオン・オフ信号は夫々論理和回路27、28の一方の
入力にされ、他方の入力には手動入力回路から与えられ
る。
【0027】手動入力回路は、手動・自動の切換スイッ
チ29、30と、これらに直列接続で外付けにされる手
動スイッチ31、32とが設けられる。切換スイッチ2
9、30は、システムの異常時等に手動で制御対象シス
テム9に制御指令を与えるときに切換えられ、手動スイ
ッチ31、32は実際の手動指令を発生する際の押釦ス
イッチにされる。
チ29、30と、これらに直列接続で外付けにされる手
動スイッチ31、32とが設けられる。切換スイッチ2
9、30は、システムの異常時等に手動で制御対象シス
テム9に制御指令を与えるときに切換えられ、手動スイ
ッチ31、32は実際の手動指令を発生する際の押釦ス
イッチにされる。
【0028】手動入力回路にはリレー24のb接点24
1、242が介装され、該接点はシステムの正常時には開
放されて手動入力を禁止し、システムの異常時のみ手動
入力を許容する。
1、242が介装され、該接点はシステムの正常時には開
放されて手動入力を禁止し、システムの異常時のみ手動
入力を許容する。
【0029】論理和回路27、28のオン・オフ出力信
号は論理インバータ33、34を介して可逆カウンタ回
路35のカウントアップ又はカウントダウンの計数入力
にされる。
号は論理インバータ33、34を介して可逆カウンタ回
路35のカウントアップ又はカウントダウンの計数入力
にされる。
【0030】可逆カウンタ回路35は、アップダウンカ
ウンタ351、352、353のカスケード接続構成にさ
れて制御に必要な桁数が確保され、その計数入力による
カウントアップ又はカウントダウンにより制御指令をデ
ィジタル値として記憶する手段にされる。
ウンタ351、352、353のカスケード接続構成にさ
れて制御に必要な桁数が確保され、その計数入力による
カウントアップ又はカウントダウンにより制御指令をデ
ィジタル値として記憶する手段にされる。
【0031】D/A変換器36は、可逆カウンタ回路3
5の計数値を入力し、計数値に対応するアナログ信号を
得、このアナログ信号を制御対象システム9の制御指令
として出力する。また、該制御指令はアリスメティック
プロセッサ3に制御指令アンサーとして入力される。こ
の信号入力はディジタル値とする場合には可逆カウンタ
回路35の計数値を転送する。
5の計数値を入力し、計数値に対応するアナログ信号を
得、このアナログ信号を制御対象システム9の制御指令
として出力する。また、該制御指令はアリスメティック
プロセッサ3に制御指令アンサーとして入力される。こ
の信号入力はディジタル値とする場合には可逆カウンタ
回路35の計数値を転送する。
【0032】本実施例の動作を説明する。アリスメティ
ックプロセッサ3による演算結果から、制御指令の上げ
又は下げを行う場合、フォトカプラ21又は22への計
数パルス入力を行う。このパルス入力により可逆カウン
タ回路35の計数値を上げ又は下げ、D/A変換器36
のアナログ出力を増減する。
ックプロセッサ3による演算結果から、制御指令の上げ
又は下げを行う場合、フォトカプラ21又は22への計
数パルス入力を行う。このパルス入力により可逆カウン
タ回路35の計数値を上げ又は下げ、D/A変換器36
のアナログ出力を増減する。
【0033】この増減量は、フォトカプラ21または2
2へのパルス入力数に対応し、アリスメティックプロセ
ッサ3はD/A変換器35からのアンサー信号と演算結
果の比較により、制御指令が所定の値になるまでフォト
カプラ21又は22へのパルス入力を行う。
2へのパルス入力数に対応し、アリスメティックプロセ
ッサ3はD/A変換器35からのアンサー信号と演算結
果の比較により、制御指令が所定の値になるまでフォト
カプラ21又は22へのパルス入力を行う。
【0034】次に、プロセッサ部1に異常が発生した場
合、アリスメティックプロセッサ3はシステム異常とし
てフォトカプラ23の入力を正常から異常に切換える。
同時に、フォトカプラ21、22への入力を禁止する。
合、アリスメティックプロセッサ3はシステム異常とし
てフォトカプラ23の入力を正常から異常に切換える。
同時に、フォトカプラ21、22への入力を禁止する。
【0035】この異常発生時、可逆カウンタ回路35
は、それまでの制御指令を記憶保持しており、異常発生
によって制御指令が変化することはなく、制御対象シス
テム9にはそれまでの制御指令を与えて現状維持を確保
する。
は、それまでの制御指令を記憶保持しており、異常発生
によって制御指令が変化することはなく、制御対象シス
テム9にはそれまでの制御指令を与えて現状維持を確保
する。
【0036】次に、リレー24の動作により、ダイレク
ト入出力インターフェース15のリレー24が動作し、
そのb接点241、242の復帰によって手動入力回路に
よる制御指令の操作が可能になる。
ト入出力インターフェース15のリレー24が動作し、
そのb接点241、242の復帰によって手動入力回路に
よる制御指令の操作が可能になる。
【0037】この手動操作には、切換スイッチ29、3
0を投入し、手動スイッチ31又は32の操作によって
可逆カウンタ回路35の計数値を増減することにより制
御指令の増減を行うことができる。この増減は手動スイ
ッチ31又は32の操作回数で1ステップづつ変更す
る。
0を投入し、手動スイッチ31又は32の操作によって
可逆カウンタ回路35の計数値を増減することにより制
御指令の増減を行うことができる。この増減は手動スイ
ッチ31又は32の操作回数で1ステップづつ変更す
る。
【0038】以上までの動作は、電源ダウンの発生にも
機能が確保される。例えば、システム電源の異常には外
部電源26による電源確保になる。
機能が確保される。例えば、システム電源の異常には外
部電源26による電源確保になる。
【0039】以上のことから、本実施例では、ダイレク
ト入出力インターフェース15からの直接のシステム制
御による高速制御にしながら、システム異常や電源異常
に対して、制御対象システム9の現状維持と手動による
制御指令値の上げ・下げ指令が可能となり、安全なシス
テム制御を行うことができる。
ト入出力インターフェース15からの直接のシステム制
御による高速制御にしながら、システム異常や電源異常
に対して、制御対象システム9の現状維持と手動による
制御指令値の上げ・下げ指令が可能となり、安全なシス
テム制御を行うことができる。
【0040】図2は、本発明の他の実施例を示す回路図
である。同図が図1と異なる部分は、手動入力回路の手
動スイッチ31、32に低周波のパルス信号源37を接
続したことにある。
である。同図が図1と異なる部分は、手動入力回路の手
動スイッチ31、32に低周波のパルス信号源37を接
続したことにある。
【0041】この構成により、手動操作時には手動スイ
ッチ31又は32の操作時間に比例したパルス数の信号
を可逆カウンタ回路35に与えることができる。
ッチ31又は32の操作時間に比例したパルス数の信号
を可逆カウンタ回路35に与えることができる。
【0042】従って、手動で制御指令を増減するとき
に、前記図1の実施例では増減量に応じた回数だけスイ
ッチ31、32の操作を必要とするのに対し、本実施例
ではスイッチ31又は32の1回の操作で複数回の操作
と同じになり、また操作状態の維持で制御指令を所期の
値まで連続的に増減でき、手動操作を高速かつ容易にす
る効果がある。
に、前記図1の実施例では増減量に応じた回数だけスイ
ッチ31、32の操作を必要とするのに対し、本実施例
ではスイッチ31又は32の1回の操作で複数回の操作
と同じになり、また操作状態の維持で制御指令を所期の
値まで連続的に増減でき、手動操作を高速かつ容易にす
る効果がある。
【0043】なお、実施例では1つの制御指令を記憶及
び手動操作する場合を示すが、これら各部はアリスメテ
ィックプロセッサ3から制御対象システム15へ与える
他の制御信号がある場合には夫々個別の記憶手段と手動
操作手段が設けられる。
び手動操作する場合を示すが、これら各部はアリスメテ
ィックプロセッサ3から制御対象システム15へ与える
他の制御信号がある場合には夫々個別の記憶手段と手動
操作手段が設けられる。
【0044】また、記憶手段は、アリスメティックプロ
セッサ3から制御対象システム1への制御指令に限ら
ず、制御対象システム15からアリスメティックプロセ
ッサ3への制御状態信号入力を記憶するものも含む。
セッサ3から制御対象システム1への制御指令に限ら
ず、制御対象システム15からアリスメティックプロセ
ッサ3への制御状態信号入力を記憶するものも含む。
【0045】また、記憶手段は可逆カウンタとする場合
を示すが、他の記憶手段、例えばRAMとしてデータの
直接の読み書きを行うなど、適宜設計変更できる。
を示すが、他の記憶手段、例えばRAMとしてデータの
直接の読み書きを行うなど、適宜設計変更できる。
【0046】
【発明の効果】以上のとおり、本発明によれば、アリス
メティックプロセッサと制御対象システムとはダイレク
ト入出力インターフェースを介して制御信号を直接に授
受するディジタル制御装置とし、ダイレクト入出力イン
ターフェースはアリスメティックプロセッサとの間の信
号授受に絶縁を得、アリスメティックプロセッサと制御
対象システム間で授受するデータを記憶手段に記憶して
おき、マルチプロセッサ側のシステム異常時に該記憶手
段の記憶内容を手動操作で変更できるようにし、二重化
した電源手段を設けたため、以下の効果がある。
メティックプロセッサと制御対象システムとはダイレク
ト入出力インターフェースを介して制御信号を直接に授
受するディジタル制御装置とし、ダイレクト入出力イン
ターフェースはアリスメティックプロセッサとの間の信
号授受に絶縁を得、アリスメティックプロセッサと制御
対象システム間で授受するデータを記憶手段に記憶して
おき、マルチプロセッサ側のシステム異常時に該記憶手
段の記憶内容を手動操作で変更できるようにし、二重化
した電源手段を設けたため、以下の効果がある。
【0047】(1)ダイレクト入出力インターフェース
による高速制御にできる。
による高速制御にできる。
【0048】(2)アリスメティックプロセッサとダイ
レクト入出力インターフェースとの結合に絶縁を得るこ
とによりシステム異常が制御対象システム側へ波及する
のを防止できる。
レクト入出力インターフェースとの結合に絶縁を得るこ
とによりシステム異常が制御対象システム側へ波及する
のを防止できる。
【0049】(3)システム異常時に制御対象システム
の制御状態を記憶手段で保持しておき、制御対象システ
ムの現状維持を可能にする。
の制御状態を記憶手段で保持しておき、制御対象システ
ムの現状維持を可能にする。
【0050】(4)記憶手段の記憶内容を手動入力手段
で変更可能とすることによりシステム異常時にも制御対
象システムの制御を手動で継続できる。
で変更可能とすることによりシステム異常時にも制御対
象システムの制御を手動で継続できる。
【0051】(5)電源を二重化することによりシステ
ム側電源ダウン等にも上記各機能の維持を可能にする。
ム側電源ダウン等にも上記各機能の維持を可能にする。
【0052】(6)手動入力の操作時間に比例した記憶
内容の変更を可能にすれば手動操作時の操作を高速かつ
容易にする。
内容の変更を可能にすれば手動操作時の操作を高速かつ
容易にする。
【図1】本発明の一実施例を示すダイレクト入出力イン
ターフェースの回路図。
ターフェースの回路図。
【図2】本発明の他の実施例を示す回路図。
【図3】ディジタル制御装置の構成例。
1…プロセッサ部 2…共有メモリ 3…アリスメティックプロセッサ 9…制御対象システム 15…ダイレクト入出力インターフェース 24…リレー 29、30…切換スイッチ 31、32…手動スイッチ 35…可逆カウンタ回路 36…D/A変換器 37…パルス発振器
Claims (2)
- 【請求項1】 アリスメティックプロセッサを含むマル
チプロセッサで制御対象システムをディジタル制御し、
該アリスメティックプロセッサと制御対象システムとは
ダイレクト入出力インターフェースを介して制御信号を
直接に授受するディジタル制御装置において、 前記ダイレクト入出力インターフェースは、前記アリス
メティックプロセッサとの間の信号授受に絶縁を得るフ
ォトカプラを設け、前記アリスメティックプロセッサと
制御対象システム間で授受するデータを記憶しておく記
憶手段を設け、前記マルチプロセッサ側のシステム異常
時に該記憶手段の記憶内容を手動操作で変更する手動入
力手段を設け、前記アリスメティックプロセッサ側から
の電源と外部電源とで二重化した電源手段を設けたこと
を特徴とするディジタル制御装置。 - 【請求項2】 前記手動入力手段は、手動操作スイッチ
の操作時間に比例して前記記憶手段の記憶内容を変更す
る手段を備えたことを特徴とするディジタル制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14316493A JP3175403B2 (ja) | 1993-06-15 | 1993-06-15 | ディジタル制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14316493A JP3175403B2 (ja) | 1993-06-15 | 1993-06-15 | ディジタル制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0712684A true JPH0712684A (ja) | 1995-01-17 |
JP3175403B2 JP3175403B2 (ja) | 2001-06-11 |
Family
ID=15332408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14316493A Expired - Fee Related JP3175403B2 (ja) | 1993-06-15 | 1993-06-15 | ディジタル制御装置 |
Country Status (1)
Country | Link |
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JP (1) | JP3175403B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000035376A (ja) * | 1998-04-21 | 2000-02-02 | Hewlett Packard Co <Hp> | 光学部品テスタ |
-
1993
- 1993-06-15 JP JP14316493A patent/JP3175403B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000035376A (ja) * | 1998-04-21 | 2000-02-02 | Hewlett Packard Co <Hp> | 光学部品テスタ |
Also Published As
Publication number | Publication date |
---|---|
JP3175403B2 (ja) | 2001-06-11 |
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LAPS | Cancellation because of no payment of annual fees |