JPH0712684A - ディジタル制御装置 - Google Patents
ディジタル制御装置Info
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- JPH0712684A JPH0712684A JP5143164A JP14316493A JPH0712684A JP H0712684 A JPH0712684 A JP H0712684A JP 5143164 A JP5143164 A JP 5143164A JP 14316493 A JP14316493 A JP 14316493A JP H0712684 A JPH0712684 A JP H0712684A
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Abstract
(57)【要約】
【目的】 ダイレクト入出力インターフェースにより制
御対象システムに直接に制御指令を与えるシステム構成
にしながら、プロセッサ側の異常にも制御対象システム
の安全性と制御性を確保し、しかもシステムの二重化を
不要にする。 【構成】 アリスメティックプロセッサ３と制御対象シ
ステム９とはダイレクト入出力インターフェース１５を
介して制御信号を直接に授受するディジタル制御装置と
し、インターフェース１５はプロセッサ３との間の信号
授受にフォトカプラ２１、２２で絶縁し、プロセッサ３
とから制御対象システムに与える制御指令を可逆カウン
タ３５の計数値として記憶しておき、プロセッサ側のシ
ステム異常時に該カウンタでシステムの現状を維持し、
またカウンタの内容を手動スイッチ３１、３２で増減し
てシステムの制御を継続できるようにする。電源は二重
化して電源ダウンを無くす。
御対象システムに直接に制御指令を与えるシステム構成
にしながら、プロセッサ側の異常にも制御対象システム
の安全性と制御性を確保し、しかもシステムの二重化を
不要にする。 【構成】 アリスメティックプロセッサ３と制御対象シ
ステム９とはダイレクト入出力インターフェース１５を
介して制御信号を直接に授受するディジタル制御装置と
し、インターフェース１５はプロセッサ３との間の信号
授受にフォトカプラ２１、２２で絶縁し、プロセッサ３
とから制御対象システムに与える制御指令を可逆カウン
タ３５の計数値として記憶しておき、プロセッサ側のシ
ステム異常時に該カウンタでシステムの現状を維持し、
またカウンタの内容を手動スイッチ３１、３２で増減し
てシステムの制御を継続できるようにする。電源は二重
化して電源ダウンを無くす。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル制御装置に
係り、特に数値演算処理プロセッサと制御対象との間で
直接にデータ入出力を行うプロセッサシステム構成にし
たディジタル制御装置に関する。
係り、特に数値演算処理プロセッサと制御対象との間で
直接にデータ入出力を行うプロセッサシステム構成にし
たディジタル制御装置に関する。
【０００２】
【従来の技術】動力計測システムは、例えば、供試自動
車の駆動輪をローラに乗せ、このローラに動力吸収手段
としてのダイナモメータを結合し、ダイナモメータの速
度やトルク制御により供試自動車の模擬走行試験や耐久
性能試験を可能にする。
車の駆動輪をローラに乗せ、このローラに動力吸収手段
としてのダイナモメータを結合し、ダイナモメータの速
度やトルク制御により供試自動車の模擬走行試験や耐久
性能試験を可能にする。
【０００３】このような動力計測システム等の規模の大
きい各種システムやプロセスをディジタル制御するため
のディジタル制御装置は、制御中枢部を複数のマイクロ
プロセッサの組み合わせとしたマルチプロセッサ構成と
され、例えば図３に示す構成にされる。
きい各種システムやプロセスをディジタル制御するため
のディジタル制御装置は、制御中枢部を複数のマイクロ
プロセッサの組み合わせとしたマルチプロセッサ構成と
され、例えば図３に示す構成にされる。
【０００４】プロセッサ部１は、共有メモリ２をアクセ
スできる各機能別のプロセッサ３〜８を設け、各プロセ
ッサ３〜８はシステム構成上で必要なもののみが組み合
わせ構成される。
スできる各機能別のプロセッサ３〜８を設け、各プロセ
ッサ３〜８はシステム構成上で必要なもののみが組み合
わせ構成される。
【０００５】同図では、プロセッサ部１は、数値演算処
理のためのアリスメティックプロセッサ３と、論理処理
のためのロジカルプロセッサ４と、データ変換処理のた
めのデータハンドリングプロセッサ５と、リモート入出
力処理のための入出力プロセッサ６と、データ送受信処
理のためのコミュニケーションプロセッサ７と、周辺機
器との接続インターフェース処理のためのペリフェラル
プロセッサ８で構成される。
理のためのアリスメティックプロセッサ３と、論理処理
のためのロジカルプロセッサ４と、データ変換処理のた
めのデータハンドリングプロセッサ５と、リモート入出
力処理のための入出力プロセッサ６と、データ送受信処
理のためのコミュニケーションプロセッサ７と、周辺機
器との接続インターフェース処理のためのペリフェラル
プロセッサ８で構成される。
【０００６】プロセッサ部１と制御対象システム９との
間の監視制御データの授受は、プロセッサ６とシステム
９に付属の入出力プロセッサ１０との間でなされ、プロ
セッサ１０とシステム９の各部は各入出力インターフェ
ース１１〜１４を介して信号入出力が行われる。
間の監視制御データの授受は、プロセッサ６とシステム
９に付属の入出力プロセッサ１０との間でなされ、プロ
セッサ１０とシステム９の各部は各入出力インターフェ
ース１１〜１４を介して信号入出力が行われる。
【０００７】
【発明が解決しようとする課題】従来のディジタル制御
装置において、アリスメティックプロセッサ３による数
値演算は高速処理機能を持たすことができるが、プロセ
ッサ部１と制御対象システム９との間のデータ送受信処
理の時間遅れが介在し、この処理時間の遅れが要求され
る処理時間に対応できなくなる場合がある。
装置において、アリスメティックプロセッサ３による数
値演算は高速処理機能を持たすことができるが、プロセ
ッサ部１と制御対象システム９との間のデータ送受信処
理の時間遅れが介在し、この処理時間の遅れが要求され
る処理時間に対応できなくなる場合がある。
【０００８】例えば、プロセッサ３による数値演算結果
をシステム９の制御指令とする場合に該制御指令の遅れ
がシステム９の制御の遅れや応答性の低下を招く。
をシステム９の制御指令とする場合に該制御指令の遅れ
がシステム９の制御の遅れや応答性の低下を招く。
【０００９】具体的には、システム９を動力計測システ
ムとする場合、アリスメティックプロセッサ３によりト
ルク制御や速度制御のための演算を行い、この演算結果
でダイナモメータのトルクや速度の制御指令を発生する
が、演算結果を制御対象システム９が受信するまでの遅
れが制御の遅れになり、供試自動車の実走行と同じ試験
状態を得ることができなくなり、試験性能の低下にな
る。
ムとする場合、アリスメティックプロセッサ３によりト
ルク制御や速度制御のための演算を行い、この演算結果
でダイナモメータのトルクや速度の制御指令を発生する
が、演算結果を制御対象システム９が受信するまでの遅
れが制御の遅れになり、供試自動車の実走行と同じ試験
状態を得ることができなくなり、試験性能の低下にな
る。
【００１０】そこで、アリスメティックプロセッサ３と
制御対象システム９間で直接にデータ授受を行うダイレ
クト入出力インターフェース１５を設けることがある。
制御対象システム９間で直接にデータ授受を行うダイレ
クト入出力インターフェース１５を設けることがある。
【００１１】この方法では、アリスメティックプロセッ
サ３は他のプロセッサと無関係にプロセッサ９の制御を
行う可能性があり、プロセッサ部１の他のプロセッサに
異常が発生した場合にシステム９の制御状態の現状維持
ができなくなる事がある。
サ３は他のプロセッサと無関係にプロセッサ９の制御を
行う可能性があり、プロセッサ部１の他のプロセッサに
異常が発生した場合にシステム９の制御状態の現状維持
ができなくなる事がある。
【００１２】また、プロセッサ部１の電源故障等による
システム異常には、システム９の異常制御を行ってしま
う可能性があり、システム９自体の故障や破損を起こす
恐れがある。
システム異常には、システム９の異常制御を行ってしま
う可能性があり、システム９自体の故障や破損を起こす
恐れがある。
【００１３】このような不都合を解消するには、システ
ムを二重化する構成や電源を二重化する構成があるが、
この方法はコスト、設置スペース等に問題がある。
ムを二重化する構成や電源を二重化する構成があるが、
この方法はコスト、設置スペース等に問題がある。
【００１４】本発明の目的は、ダイレクト入出力インタ
ーフェースにより制御対象システムに直接に制御指令を
与えるシステム構成にしながら、プロセッサ側の異常に
も制御対象システムの安全性と制御性を確保し、しかも
システムの二重化を不要にするディジタル制御装置を提
供することにある。
ーフェースにより制御対象システムに直接に制御指令を
与えるシステム構成にしながら、プロセッサ側の異常に
も制御対象システムの安全性と制御性を確保し、しかも
システムの二重化を不要にするディジタル制御装置を提
供することにある。
【００１５】
【課題を解決するための手段】本発明は、前記課題の解
決を図るため、アリスメティックプロセッサを含むマル
チプロセッサで制御対象システムをディジタル制御し、
該アリスメティックプロセッサと制御対象システムとは
ダイレクト入出力インターフェースを介して制御信号を
直接に授受するディジタル制御装置において、前記ダイ
レクト入出力インターフェースは、前記アリスメティッ
クプロセッサとの間の信号授受に絶縁を得るフォトカプ
ラを設け、前記アリスメティックプロセッサと制御対象
システム間で授受するデータを記憶しておく記憶手段を
設け、前記マルチプロセッサ側のシステム異常時に該記
憶手段の記憶内容を手動操作で変更する手動入力手段を
設け、前記アリスメティックプロセッサ側からの電源と
外部電源とで二重化した電源手段を設けたことを特徴と
する。
決を図るため、アリスメティックプロセッサを含むマル
チプロセッサで制御対象システムをディジタル制御し、
該アリスメティックプロセッサと制御対象システムとは
ダイレクト入出力インターフェースを介して制御信号を
直接に授受するディジタル制御装置において、前記ダイ
レクト入出力インターフェースは、前記アリスメティッ
クプロセッサとの間の信号授受に絶縁を得るフォトカプ
ラを設け、前記アリスメティックプロセッサと制御対象
システム間で授受するデータを記憶しておく記憶手段を
設け、前記マルチプロセッサ側のシステム異常時に該記
憶手段の記憶内容を手動操作で変更する手動入力手段を
設け、前記アリスメティックプロセッサ側からの電源と
外部電源とで二重化した電源手段を設けたことを特徴と
する。
【００１６】また、本発明は、前記手動入力手段が手動
操作スイッチの操作時間に比例して前記記憶手段の記憶
内容を変更する手段を備えたことを特徴とする。
操作スイッチの操作時間に比例して前記記憶手段の記憶
内容を変更する手段を備えたことを特徴とする。
【００１７】
【作用】アリスメティックプロセッサとダイレクト入出
力インターフェースとの結合にフォトカプラによる絶縁
を得ることによりシステム異常が制御対象システム側へ
波及するのを防止する。
力インターフェースとの結合にフォトカプラによる絶縁
を得ることによりシステム異常が制御対象システム側へ
波及するのを防止する。
【００１８】記憶手段を設けることによりシステム異常
時に制御対象システムの制御状態を該記憶手段で保持し
ておき、制御対象システムの現状維持を可能にする。
時に制御対象システムの制御状態を該記憶手段で保持し
ておき、制御対象システムの現状維持を可能にする。
【００１９】記憶手段の記憶内容を手動入力手段で変更
可能とすることによりシステム異常時にも制御対象シス
テムの制御を手動でできるようにする。
可能とすることによりシステム異常時にも制御対象シス
テムの制御を手動でできるようにする。
【００２０】電源を二重化することによりシステム側電
源ダウン等にも上記各機能の維持を可能にする。
源ダウン等にも上記各機能の維持を可能にする。
【００２１】手動入力の操作時間に比例した記憶内容の
変更により手動操作時の操作を高速かつ容易にする。
変更により手動操作時の操作を高速かつ容易にする。
【００２２】
【実施例】図１は、本発明の一実施例を示し、ダイレク
ト入出力インターフェース１５の回路図を示す。
ト入出力インターフェース１５の回路図を示す。
【００２３】ダイレクト入出力インターフェース１５
は、アリスメティックプロセッサ３との信号授受に電気
的絶縁を得るフォトカプラ２１、２２、２３を設ける。
は、アリスメティックプロセッサ３との信号授受に電気
的絶縁を得るフォトカプラ２１、２２、２３を設ける。
【００２４】フォトカプラ２１、２２は、アリスメティ
ックプロセッサ３から１つの制御指令（上げ、下げ別の
指令）を取り込む場合を示し、図示省略するが他の信号
を取り込む場合にも同様のフォトカプラが設けられる。
フォトカプラ２３は、プロセッサ部１の正常／異常の信
号を取り込むもので、この入力信号はリレー２４の駆動
信号にされる。
ックプロセッサ３から１つの制御指令（上げ、下げ別の
指令）を取り込む場合を示し、図示省略するが他の信号
を取り込む場合にも同様のフォトカプラが設けられる。
フォトカプラ２３は、プロセッサ部１の正常／異常の信
号を取り込むもので、この入力信号はリレー２４の駆動
信号にされる。
【００２５】ダイレクト入出力インターフェース１５の
電源は、アリスメティックプロセッサ３の電源からダイ
オード２５を介して取り込み、この電源ラインにはバッ
クアップ電源（外部電源）２６からも供給する二重化が
施され、プロセッサ３側のシステム電源のダウン又はバ
ックアップ電源２６のダウンにも他方の電源による電源
確保がなされる。
電源は、アリスメティックプロセッサ３の電源からダイ
オード２５を介して取り込み、この電源ラインにはバッ
クアップ電源（外部電源）２６からも供給する二重化が
施され、プロセッサ３側のシステム電源のダウン又はバ
ックアップ電源２６のダウンにも他方の電源による電源
確保がなされる。
【００２６】フォトカプラ２１、２２を介して取り込ん
だオン・オフ信号は夫々論理和回路２７、２８の一方の
入力にされ、他方の入力には手動入力回路から与えられ
る。
だオン・オフ信号は夫々論理和回路２７、２８の一方の
入力にされ、他方の入力には手動入力回路から与えられ
る。
【００２７】手動入力回路は、手動・自動の切換スイッ
チ２９、３０と、これらに直列接続で外付けにされる手
動スイッチ３１、３２とが設けられる。切換スイッチ２
９、３０は、システムの異常時等に手動で制御対象シス
テム９に制御指令を与えるときに切換えられ、手動スイ
ッチ３１、３２は実際の手動指令を発生する際の押釦ス
イッチにされる。
チ２９、３０と、これらに直列接続で外付けにされる手
動スイッチ３１、３２とが設けられる。切換スイッチ２
９、３０は、システムの異常時等に手動で制御対象シス
テム９に制御指令を与えるときに切換えられ、手動スイ
ッチ３１、３２は実際の手動指令を発生する際の押釦ス
イッチにされる。
【００２８】手動入力回路にはリレー２４のｂ接点２４
1、２４2が介装され、該接点はシステムの正常時には開
放されて手動入力を禁止し、システムの異常時のみ手動
入力を許容する。
1、２４2が介装され、該接点はシステムの正常時には開
放されて手動入力を禁止し、システムの異常時のみ手動
入力を許容する。
【００２９】論理和回路２７、２８のオン・オフ出力信
号は論理インバータ３３、３４を介して可逆カウンタ回
路３５のカウントアップ又はカウントダウンの計数入力
にされる。
号は論理インバータ３３、３４を介して可逆カウンタ回
路３５のカウントアップ又はカウントダウンの計数入力
にされる。
【００３０】可逆カウンタ回路３５は、アップダウンカ
ウンタ３５1、３５2、３５3のカスケード接続構成にさ
れて制御に必要な桁数が確保され、その計数入力による
カウントアップ又はカウントダウンにより制御指令をデ
ィジタル値として記憶する手段にされる。
ウンタ３５1、３５2、３５3のカスケード接続構成にさ
れて制御に必要な桁数が確保され、その計数入力による
カウントアップ又はカウントダウンにより制御指令をデ
ィジタル値として記憶する手段にされる。
【００３１】Ｄ／Ａ変換器３６は、可逆カウンタ回路３
５の計数値を入力し、計数値に対応するアナログ信号を
得、このアナログ信号を制御対象システム９の制御指令
として出力する。また、該制御指令はアリスメティック
プロセッサ３に制御指令アンサーとして入力される。こ
の信号入力はディジタル値とする場合には可逆カウンタ
回路３５の計数値を転送する。
５の計数値を入力し、計数値に対応するアナログ信号を
得、このアナログ信号を制御対象システム９の制御指令
として出力する。また、該制御指令はアリスメティック
プロセッサ３に制御指令アンサーとして入力される。こ
の信号入力はディジタル値とする場合には可逆カウンタ
回路３５の計数値を転送する。
【００３２】本実施例の動作を説明する。アリスメティ
ックプロセッサ３による演算結果から、制御指令の上げ
又は下げを行う場合、フォトカプラ２１又は２２への計
数パルス入力を行う。このパルス入力により可逆カウン
タ回路３５の計数値を上げ又は下げ、Ｄ／Ａ変換器３６
のアナログ出力を増減する。
ックプロセッサ３による演算結果から、制御指令の上げ
又は下げを行う場合、フォトカプラ２１又は２２への計
数パルス入力を行う。このパルス入力により可逆カウン
タ回路３５の計数値を上げ又は下げ、Ｄ／Ａ変換器３６
のアナログ出力を増減する。
【００３３】この増減量は、フォトカプラ２１または２
２へのパルス入力数に対応し、アリスメティックプロセ
ッサ３はＤ／Ａ変換器３５からのアンサー信号と演算結
果の比較により、制御指令が所定の値になるまでフォト
カプラ２１又は２２へのパルス入力を行う。
２へのパルス入力数に対応し、アリスメティックプロセ
ッサ３はＤ／Ａ変換器３５からのアンサー信号と演算結
果の比較により、制御指令が所定の値になるまでフォト
カプラ２１又は２２へのパルス入力を行う。
【００３４】次に、プロセッサ部１に異常が発生した場
合、アリスメティックプロセッサ３はシステム異常とし
てフォトカプラ２３の入力を正常から異常に切換える。
同時に、フォトカプラ２１、２２への入力を禁止する。
合、アリスメティックプロセッサ３はシステム異常とし
てフォトカプラ２３の入力を正常から異常に切換える。
同時に、フォトカプラ２１、２２への入力を禁止する。
【００３５】この異常発生時、可逆カウンタ回路３５
は、それまでの制御指令を記憶保持しており、異常発生
によって制御指令が変化することはなく、制御対象シス
テム９にはそれまでの制御指令を与えて現状維持を確保
する。
は、それまでの制御指令を記憶保持しており、異常発生
によって制御指令が変化することはなく、制御対象シス
テム９にはそれまでの制御指令を与えて現状維持を確保
する。
【００３６】次に、リレー２４の動作により、ダイレク
ト入出力インターフェース１５のリレー２４が動作し、
そのｂ接点２４1、２４2の復帰によって手動入力回路に
よる制御指令の操作が可能になる。
ト入出力インターフェース１５のリレー２４が動作し、
そのｂ接点２４1、２４2の復帰によって手動入力回路に
よる制御指令の操作が可能になる。
【００３７】この手動操作には、切換スイッチ２９、３
０を投入し、手動スイッチ３１又は３２の操作によって
可逆カウンタ回路３５の計数値を増減することにより制
御指令の増減を行うことができる。この増減は手動スイ
ッチ３１又は３２の操作回数で１ステップづつ変更す
る。
０を投入し、手動スイッチ３１又は３２の操作によって
可逆カウンタ回路３５の計数値を増減することにより制
御指令の増減を行うことができる。この増減は手動スイ
ッチ３１又は３２の操作回数で１ステップづつ変更す
る。
【００３８】以上までの動作は、電源ダウンの発生にも
機能が確保される。例えば、システム電源の異常には外
部電源２６による電源確保になる。
機能が確保される。例えば、システム電源の異常には外
部電源２６による電源確保になる。
【００３９】以上のことから、本実施例では、ダイレク
ト入出力インターフェース１５からの直接のシステム制
御による高速制御にしながら、システム異常や電源異常
に対して、制御対象システム９の現状維持と手動による
制御指令値の上げ・下げ指令が可能となり、安全なシス
テム制御を行うことができる。
ト入出力インターフェース１５からの直接のシステム制
御による高速制御にしながら、システム異常や電源異常
に対して、制御対象システム９の現状維持と手動による
制御指令値の上げ・下げ指令が可能となり、安全なシス
テム制御を行うことができる。
【００４０】図２は、本発明の他の実施例を示す回路図
である。同図が図１と異なる部分は、手動入力回路の手
動スイッチ３１、３２に低周波のパルス信号源３７を接
続したことにある。
である。同図が図１と異なる部分は、手動入力回路の手
動スイッチ３１、３２に低周波のパルス信号源３７を接
続したことにある。
【００４１】この構成により、手動操作時には手動スイ
ッチ３１又は３２の操作時間に比例したパルス数の信号
を可逆カウンタ回路３５に与えることができる。
ッチ３１又は３２の操作時間に比例したパルス数の信号
を可逆カウンタ回路３５に与えることができる。
【００４２】従って、手動で制御指令を増減するとき
に、前記図１の実施例では増減量に応じた回数だけスイ
ッチ３１、３２の操作を必要とするのに対し、本実施例
ではスイッチ３１又は３２の１回の操作で複数回の操作
と同じになり、また操作状態の維持で制御指令を所期の
値まで連続的に増減でき、手動操作を高速かつ容易にす
る効果がある。
に、前記図１の実施例では増減量に応じた回数だけスイ
ッチ３１、３２の操作を必要とするのに対し、本実施例
ではスイッチ３１又は３２の１回の操作で複数回の操作
と同じになり、また操作状態の維持で制御指令を所期の
値まで連続的に増減でき、手動操作を高速かつ容易にす
る効果がある。
【００４３】なお、実施例では１つの制御指令を記憶及
び手動操作する場合を示すが、これら各部はアリスメテ
ィックプロセッサ３から制御対象システム１５へ与える
他の制御信号がある場合には夫々個別の記憶手段と手動
操作手段が設けられる。
び手動操作する場合を示すが、これら各部はアリスメテ
ィックプロセッサ３から制御対象システム１５へ与える
他の制御信号がある場合には夫々個別の記憶手段と手動
操作手段が設けられる。
【００４４】また、記憶手段は、アリスメティックプロ
セッサ３から制御対象システム１への制御指令に限ら
ず、制御対象システム１５からアリスメティックプロセ
ッサ３への制御状態信号入力を記憶するものも含む。
セッサ３から制御対象システム１への制御指令に限ら
ず、制御対象システム１５からアリスメティックプロセ
ッサ３への制御状態信号入力を記憶するものも含む。
【００４５】また、記憶手段は可逆カウンタとする場合
を示すが、他の記憶手段、例えばＲＡＭとしてデータの
直接の読み書きを行うなど、適宜設計変更できる。
を示すが、他の記憶手段、例えばＲＡＭとしてデータの
直接の読み書きを行うなど、適宜設計変更できる。
【００４６】
【発明の効果】以上のとおり、本発明によれば、アリス
メティックプロセッサと制御対象システムとはダイレク
ト入出力インターフェースを介して制御信号を直接に授
受するディジタル制御装置とし、ダイレクト入出力イン
ターフェースはアリスメティックプロセッサとの間の信
号授受に絶縁を得、アリスメティックプロセッサと制御
対象システム間で授受するデータを記憶手段に記憶して
おき、マルチプロセッサ側のシステム異常時に該記憶手
段の記憶内容を手動操作で変更できるようにし、二重化
した電源手段を設けたため、以下の効果がある。
メティックプロセッサと制御対象システムとはダイレク
ト入出力インターフェースを介して制御信号を直接に授
受するディジタル制御装置とし、ダイレクト入出力イン
ターフェースはアリスメティックプロセッサとの間の信
号授受に絶縁を得、アリスメティックプロセッサと制御
対象システム間で授受するデータを記憶手段に記憶して
おき、マルチプロセッサ側のシステム異常時に該記憶手
段の記憶内容を手動操作で変更できるようにし、二重化
した電源手段を設けたため、以下の効果がある。
【００４７】（１）ダイレクト入出力インターフェース
による高速制御にできる。
による高速制御にできる。
【００４８】（２）アリスメティックプロセッサとダイ
レクト入出力インターフェースとの結合に絶縁を得るこ
とによりシステム異常が制御対象システム側へ波及する
のを防止できる。
レクト入出力インターフェースとの結合に絶縁を得るこ
とによりシステム異常が制御対象システム側へ波及する
のを防止できる。
【００４９】（３）システム異常時に制御対象システム
の制御状態を記憶手段で保持しておき、制御対象システ
ムの現状維持を可能にする。
の制御状態を記憶手段で保持しておき、制御対象システ
ムの現状維持を可能にする。
【００５０】（４）記憶手段の記憶内容を手動入力手段
で変更可能とすることによりシステム異常時にも制御対
象システムの制御を手動で継続できる。
で変更可能とすることによりシステム異常時にも制御対
象システムの制御を手動で継続できる。
【００５１】（５）電源を二重化することによりシステ
ム側電源ダウン等にも上記各機能の維持を可能にする。
ム側電源ダウン等にも上記各機能の維持を可能にする。
【００５２】（６）手動入力の操作時間に比例した記憶
内容の変更を可能にすれば手動操作時の操作を高速かつ
容易にする。
内容の変更を可能にすれば手動操作時の操作を高速かつ
容易にする。
【図１】本発明の一実施例を示すダイレクト入出力イン
ターフェースの回路図。
ターフェースの回路図。
【図２】本発明の他の実施例を示す回路図。
【図３】ディジタル制御装置の構成例。
１…プロセッサ部 ２…共有メモリ ３…アリスメティックプロセッサ ９…制御対象システム １５…ダイレクト入出力インターフェース ２４…リレー ２９、３０…切換スイッチ ３１、３２…手動スイッチ ３５…可逆カウンタ回路 ３６…Ｄ／Ａ変換器 ３７…パルス発振器
Claims (2)
- 【請求項１】 アリスメティックプロセッサを含むマル
チプロセッサで制御対象システムをディジタル制御し、
該アリスメティックプロセッサと制御対象システムとは
ダイレクト入出力インターフェースを介して制御信号を
直接に授受するディジタル制御装置において、 前記ダイレクト入出力インターフェースは、前記アリス
メティックプロセッサとの間の信号授受に絶縁を得るフ
ォトカプラを設け、前記アリスメティックプロセッサと
制御対象システム間で授受するデータを記憶しておく記
憶手段を設け、前記マルチプロセッサ側のシステム異常
時に該記憶手段の記憶内容を手動操作で変更する手動入
力手段を設け、前記アリスメティックプロセッサ側から
の電源と外部電源とで二重化した電源手段を設けたこと
を特徴とするディジタル制御装置。 - 【請求項２】 前記手動入力手段は、手動操作スイッチ
の操作時間に比例して前記記憶手段の記憶内容を変更す
る手段を備えたことを特徴とするディジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14316493A JP3175403B2 (ja) | 1993-06-15 | 1993-06-15 | ディジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14316493A JP3175403B2 (ja) | 1993-06-15 | 1993-06-15 | ディジタル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0712684A true JPH0712684A (ja) | 1995-01-17 |
| JP3175403B2 JP3175403B2 (ja) | 2001-06-11 |
Family
ID=15332408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14316493A Expired - Fee Related JP3175403B2 (ja) | 1993-06-15 | 1993-06-15 | ディジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175403B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000035376A (ja) * | 1998-04-21 | 2000-02-02 | Hewlett Packard Co <Hp> | 光学部品テスタ |
-
1993
- 1993-06-15 JP JP14316493A patent/JP3175403B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000035376A (ja) * | 1998-04-21 | 2000-02-02 | Hewlett Packard Co <Hp> | 光学部品テスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3175403B2 (ja) | 2001-06-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |