JPH07123309B2 - Digital color-video signal interpolation circuit - Google Patents
Digital color-video signal interpolation circuitInfo
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- JPH07123309B2 JPH07123309B2 JP61193830A JP19383086A JPH07123309B2 JP H07123309 B2 JPH07123309 B2 JP H07123309B2 JP 61193830 A JP61193830 A JP 61193830A JP 19383086 A JP19383086 A JP 19383086A JP H07123309 B2 JPH07123309 B2 JP H07123309B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルコンポジットカラービデオ信号
の伝送システムの受信側又は記録／再生システムの再生
側に設けられる補間回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interpolation circuit provided on the reception side of a digital composite color video signal transmission system or the reproduction side of a recording / reproduction system.
この発明では、サブサンプリング等によりデータが間引
かれた所定の画素を実在するカラービデオデータによっ
て補間するためのディジタルカラービデオ信号の補間回
路において、所定の画素の周囲の画素の実在するカラー
ビデオデータにより所定の画素のカラービデオデータが
補間され、この補間値が歪除去回路に供給され、歪除去
回路では、所定の画素とカラーサブキャリアの位相が同
一の複数の画素のカラービテオデータと補間値とが比較
され、この複数の画素のカラービデオデータの最大値及
び最小値のレベル範囲内に補間値がない時には補間値が
最大値又は最小値に置換され、歪の発生が防止される。According to the present invention, in an interpolation circuit of a digital color video signal for interpolating a predetermined pixel whose data is thinned out by sub-sampling or the like by the existing color video data, real color video data of pixels around the predetermined pixel The color video data of a predetermined pixel is interpolated by this, and this interpolation value is supplied to the distortion removal circuit. In the distortion removal circuit, the color video data and the interpolation value of a plurality of pixels in which the phase of the predetermined pixel and the color subcarrier are the same. Are compared, and when there is no interpolation value within the level range of the maximum value and the minimum value of the color video data of the plurality of pixels, the interpolation value is replaced with the maximum value or the minimum value, and the occurrence of distortion is prevented.
NTSC方式のコンポジットカラービデオ信号を直接符号化
して得られるディジタルカラービデオ信号を伝送する場
合、伝送帯域を狭くするためにサブサンプリングが用い
られる。サブサンプリングが用いられる。サブサンプリ
ングによって例えば1/2の画素のデータが間引かれる。
サブサンプリングを行う場合、折り返し歪の発生を防止
するためにプリフィルタが設けられている。受信側に
は、この間引き画素を補間する補間回路が使用される。When transmitting a digital color video signal obtained by directly encoding an NTSC composite color video signal, subsampling is used to narrow the transmission band. Subsampling is used. By subsampling, for example, the data of 1/2 pixel is thinned out.
When performing sub-sampling, a pre-filter is provided to prevent the occurrence of aliasing distortion. An interpolation circuit that interpolates the thinned pixels is used on the receiving side.
従来の補間回路としては、ディジタルローパスフィルタ
が知られている。しかしながら、輝度信号に搬送色信号
が重畳されたコンポジットカラービデオ信号の場合、搬
送色信号の位相を考慮する必要があるため、従来の補間
フィルタは、適用が困難であった。A digital low-pass filter is known as a conventional interpolation circuit. However, in the case of the composite color video signal in which the carrier color signal is superimposed on the luminance signal, it is necessary to consider the phase of the carrier color signal, and thus it is difficult to apply the conventional interpolation filter.
また、プリフィルタを用いると、カラービデオ信号の高
域成分が失われる問題があった。Further, when the pre-filter is used, there is a problem that the high frequency component of the color video signal is lost.
この発明の目的は、コンポジットカラービデオ信号に適
用することができる時間領域で設計された補間回路を提
供することにある。It is an object of the invention to provide an interpolator designed in the time domain which can be applied to composite color video signals.
この発明の他の目的は、プリフィルタを設けずに、カラ
ービデオ信号の高周波成分を保存できると共に、折り返
し歪の発生を防止することができるディジタルカラービ
デオ信号の補間回路を提供することにある。Another object of the present invention is to provide an interpolating circuit for a digital color video signal which can store high frequency components of the color video signal without providing a pre-filter and can prevent the occurrence of aliasing distortion.
この発明によるディジタルカラービデオ信号の補間回路
では、実在するカラービデオデータと対応する画素の間
の所定の画素のカラービデオデータを実在するカラービ
デオデータによって補間するためのディジタルカラービ
デオ信号の補間回路において、所定の画素の周囲の実在
するカラービデオデータを合成することにより所定の画
素のカラービデオデータを補間する補間回路16と、所定
の画素の周囲に位置し、所定の画素とカラーサブキャリ
アの位相が同一の複数の画素のカラービデオデータと補
間回路16からの所定の画素の補間値とを比較し、補間値
が複数の画素のカラービデオデータの最大値より大きい
時に補間値を最大値に置換し、補間値が複数の画素のカ
ラービデオデータの最小値より小さい時に補間値を最小
値に置換する歪除去回路17とが備えられている。In the interpolation circuit of the digital color video signal according to the present invention, in the interpolation circuit of the digital color video signal for interpolating the color video data of a predetermined pixel between the existing color video data and the corresponding pixel with the existing color video data. , An interpolation circuit 16 for interpolating color video data of a predetermined pixel by synthesizing existing color video data around the predetermined pixel, and a phase of a predetermined pixel and a color subcarrier located around the predetermined pixel Compares the color video data of a plurality of pixels that are the same with the interpolated value of a predetermined pixel from the interpolation circuit 16, and when the interpolated value is greater than the maximum value of the color video data of a plurality of pixels, replaces the interpolated value with the maximum value. Then, when the interpolation value is smaller than the minimum value of the color video data of multiple pixels, the interpolation value is replaced with the minimum value. Circuit 17 is provided.
テレビジョン画像は水平方向（サンプル方向）及び垂直
方向（ライン方向）に相関を有しているので、サブサン
プリングにより間引かれた画素のデータは、補間回路16
において間引き画素の近傍の画素のデータを合成したデ
ータにより補間することができる。この補間回路16は、
従来のディジタルローパスフィルタと異なり、コンポジ
ットカラービデオ信号の補間を行うことができる。Since the television image has a correlation in the horizontal direction (sampling direction) and the vertical direction (line direction), the pixel data thinned out by the subsampling is interpolated by the interpolation circuit 16
In, it is possible to interpolate with the data obtained by combining the data of the pixels in the vicinity of the thinned pixel. This interpolation circuit 16
Unlike conventional digital low pass filters, it is possible to interpolate composite color video signals.
また、サブサンプリングの前にプリフィルタが設けられ
ず、カラービデオ信号の高域成分が保存される。受信側
では、折り返し歪が発生し、その結果、補間値が歪むお
それがあるが、歪除去回路17により視覚上目立つ歪が除
去できる。つまり、歪除去回路17では、カラーサブキャ
リアが同位相の近傍の例えば４画素のデータx1〜x4と補
間値０とが比較され、補間値０が最大の時には、補
間値０がデータx1〜x4の中の最大値と置換され、補間
値０が最小の時には、補間値がデータx1〜x4の中の
最小値と置換される。Further, the pre-filter is not provided before the sub-sampling, and the high frequency component of the color video signal is preserved. On the receiving side, aliasing distortion may occur, and as a result, the interpolation value may be distorted, but the distortion removal circuit 17 can remove visually visible distortion. That is, in the distortion elimination circuit 17, the color subcarrier data x 1 ~x 4 of example 4 pixels near the same phase interpolation value 0 are compared, when the interpolation value 0 is maximum, interpolation value zero data x It is replaced with the maximum value in 1 to x 4 , and when the interpolation value 0 is the minimum, the interpolation value is replaced with the minimum value in the data x 1 to x 4 .
以下、この発明の一実施例について図面を参照して説明
する。この説明は、下記の項目の順序でなされる。An embodiment of the present invention will be described below with reference to the drawings. This description is given in the order of the following items.
a.送信側の構成 b.受信側の構成 c.ブロック化回路 d.ダイナミックレンジ検出回路 e.量子化回路 f.補間回路 g.歪除去回路 h.変形例 a.送信側の構成 第１図は、送信側（記録側）の構成を全体として示すも
のである。１で示す入力端子に例えばNTSC方式のカラー
ビデオ信号が供給される。このカラービデオ信号がA/D
変換器２に供給され、例えば4fsc（fsc:カラーサブキャ
リア周波数）のサンプリング周波数で１サンプルが８ビ
ットに量子化されたディジタルカラービデオ信号がA/D
変換器２から得られる。このディジタルカラービデオ信
号がサブサンプリング回路３に供給され、サブサンプリ
ング回路３の出力信号がブロック化回路４に供給され
る。サブサンプリング回路３の前段には、帯域制限用の
プリフィルタが設けられず、入力カラービデオ信号の高
域成分が失われない。a. Configuration on the transmission side b. Configuration on the reception side c. Blocking circuit d. Dynamic range detection circuit e. Quantization circuit f. Interpolation circuit g. Distortion removal circuit h. Modified example a. Configuration on the transmission side Figure 1 Shows the configuration of the transmitting side (recording side) as a whole. For example, an NTSC color video signal is supplied to the input terminal indicated by 1. This color video signal is A / D
The digital color video signal supplied to the converter 2 and quantized into 8 bits for one sample at a sampling frequency of 4 fsc (fsc: color subcarrier frequency) is A / D
Obtained from the converter 2. This digital color video signal is supplied to the sub-sampling circuit 3, and the output signal of the sub-sampling circuit 3 is supplied to the blocking circuit 4. A pre-filter for band limitation is not provided in the preceding stage of the sub-sampling circuit 3, and the high frequency component of the input color video signal is not lost.
サブサンプリング回路３において、ディジタルカラービ
デオ信号が2fscのサンブリング周波数でサンプリングさ
れる。また、ブロック化回路４により、入力ディジタル
テレビジョン信号が符号化の単位である２次元ブロック
毎に連続する信号に変換される。この実施例では、１フ
ィールドの画面が分割されてなる１ブロックが（４ライ
ン×８画素＝32画素）の大きさとされている。第３図
は、この１ブロックを示すものであり、第３図におい
て、実線は、奇数フィールドのラインを示し、破線は、
偶数フィールドのラインを示す。この例と異なり、例え
ば４フレームの各フレームに属する４個の２次元領域か
ら構成された３次元ブロックに対してもこの発明が適用
できる。In the sub-sampling circuit 3, the digital color video signal is sampled at a sampling frequency of 2fsc. Further, the blocking circuit 4 converts the input digital television signal into a continuous signal for each two-dimensional block which is a unit of coding. In this embodiment, one block obtained by dividing the screen of one field has a size of (4 lines × 8 pixels = 32 pixels). FIG. 3 shows this one block. In FIG. 3, the solid lines indicate the lines of odd fields, and the broken lines indicate
The lines of even fields are shown. Unlike this example, the present invention can be applied to, for example, a three-dimensional block including four two-dimensional regions belonging to each frame of four frames.
ブロック化回路４の前段に設けられたサブサンプリング
回路３によって、ブロック内の画素が第４図に示すよう
に間引かれ、１ブロックの画素数が16画素とされる。第
４図において○がサブサンプリングされた画素を示し、
×が間引かれた画素を示す。Pixels in the block are thinned out by the sub-sampling circuit 3 provided in the preceding stage of the blocking circuit 4 as shown in FIG. 4, and the number of pixels in one block is set to 16 pixels. In FIG. 4, ○ indicates a sub-sampled pixel,
X indicates thinned pixels.
ブロック化回路４の出力信号がダイナミックレジン検出
回路５及び遅延回路６に供給される。ダイナミックレジ
ン検出回路５は、ブロック毎にダイナミックレジンDR及
び最小値MINを検出する。遅延回路６からの画素データP
Dが減算回路７に供給され、減算回路７において、最小
値MINが除去された画素データPDI形成される。The output signal of the blocking circuit 4 is supplied to the dynamic resin detection circuit 5 and the delay circuit 6. The dynamic resin detection circuit 5 detects the dynamic resin DR and the minimum value MIN for each block. Pixel data P from the delay circuit 6
D is supplied to the subtraction circuit 7, and the subtraction circuit 7 forms pixel data PDI from which the minimum value MIN is removed.
量子化回路８には、サブサンプリングされ、減算回路７
を介された最小値除去後の画素データPDI及びダイナミ
ックレンジDRが供給される。量子化回路８では、ダイナ
ミックレンジDRに適応して画素データPDIの量子化が行
われる。量子化回路８からは、１画素データが４ビット
に変換されたコード信号DTが得られる。The quantization circuit 8 subsamples the subtraction circuit 7
The pixel data PDI after removal of the minimum value and the dynamic range DR are supplied. In the quantization circuit 8, the pixel data PDI is quantized in conformity with the dynamic range DR. A code signal DT obtained by converting one pixel data into 4 bits is obtained from the quantization circuit 8.
この量子化回路８からのコード信号DTがフレーム化回路
９に供給される。フレーム化回路９には、ブロック毎の
付加コードとして、ダイナミックレンジDR（８ビット）
及び最小値MIN（８ビット）が供給される。フレーム化
回路９は、コード信号DT及び上述の付加コードに誤り訂
正符号化の処理を施し、また同期信号を付加する。フレ
ーム化回路９の出力端子10に送信データが得られ、この
送信データがディジタル回線等の伝送路に送出される。
ディジタルVTRの場合には、出力信号が記録アンプ，回
転トランス等を介して回転ヘッドに供給される。The code signal DT from the quantizing circuit 8 is supplied to the framing circuit 9. The framing circuit 9 uses a dynamic range DR (8 bits) as an additional code for each block.
And a minimum value MIN (8 bits) is provided. The framing circuit 9 performs error correction coding processing on the code signal DT and the above-mentioned additional code, and adds a synchronization signal. Transmission data is obtained at the output terminal 10 of the framing circuit 9, and this transmission data is sent to a transmission line such as a digital line.
In the case of a digital VTR, the output signal is supplied to the rotary head via a recording amplifier, a rotary transformer and the like.
b.受信側の構成 第２図は、受信（又は再生）側の構成を示す。入力端子
11からの受信データは、フレーム分解回路12に供給され
る。フレーム分解回路12により、コード信号DTと付加コ
ードDR,MINとが分離されると共に、エラー訂正処理がな
される。コード信号DTが復合化回路13に供給され、ダイ
ナミックレンジDRが復合化回路13に供給される。b. Configuration on the receiving side FIG. 2 shows the configuration on the receiving (or reproducing) side. Input terminal
The received data from 11 is supplied to the frame decomposition circuit 12. The frame decomposition circuit 12 separates the code signal DT from the additional codes DR and MIN and performs error correction processing. The code signal DT is supplied to the decoding circuit 13, and the dynamic range DR is supplied to the decoding circuit 13.
復合化回路13は、送信側の量子化回路８の処理と逆の処
理を行う。即ち、８ビットの最小レベル除去後のデータ
が代表レベルに復号され、このデータと８ビットの最小
値MINとが加算回路14により加算され、元の画素データ
が復合される。加算回路14の出力データがブロック分解
回路15に供給される。ブロック分解回路15は、送信側の
ブロック化回路４と逆に、ブロックの順番の復合データ
をテレビジョン信号の走査と同様の順番に変換するため
の回路である。ブロック分解回路15の出力信号が補間回
路16に供給される。補間回路16では、間引かれた画素の
データが近傍の４個のサブサンプルデータにより補間さ
れる。補間回路16からのサンプリング周波数4fscのディ
ジタルカラービデオ信号が歪除去回路17に供給される。
歪除去回路17の出力信号がD/A変換器18に供給される。D
/A変換器18の出力端子19にアナログカラービデオ信号が
得られる。送信側でプリフィルタが設けられていない場
合、折り返し歪が例えば輝度レベルの急峻な変化の点で
発生し、補間値が大きく歪むおそれがある。この歪が歪
除去回路17によって除去される。The decoding circuit 13 performs a process reverse to the process of the quantization circuit 8 on the transmission side. That is, the data after removal of the 8-bit minimum level is decoded into the representative level, this data and the 8-bit minimum value MIN are added by the adder circuit 14, and the original pixel data is restored. The output data of the adder circuit 14 is supplied to the block decomposition circuit 15. The block decomposing circuit 15 is a circuit for converting the combined data in the order of blocks into the same order as the scanning of the television signal, contrary to the blocking circuit 4 on the transmitting side. The output signal of the block decomposition circuit 15 is supplied to the interpolation circuit 16. In the interpolation circuit 16, the data of the thinned pixels is interpolated by the neighboring four sub-sample data. The digital color video signal of sampling frequency 4fsc from the interpolation circuit 16 is supplied to the distortion removal circuit 17.
The output signal of the distortion removal circuit 17 is supplied to the D / A converter 18. D
An analog color video signal is obtained at the output terminal 19 of the / A converter 18. If a pre-filter is not provided on the transmission side, aliasing distortion may occur at a point where the brightness level changes abruptly, and the interpolation value may be significantly distorted. This distortion is removed by the distortion removing circuit 17.
c.ブロック化回路 ブロック化回路４について第５図，第６図及び第７図を
参照して説明する。説明の簡単のため、１フィールドの
画面が第６図示すように、（４ライン×８画素）の構成
と仮定し、この画面が破線で示すように、垂直方向に２
分割され、水平方向に４分割され、（２ライン×２画
素）の８個のブロックが形成される場合について説明す
る。c. Blocking Circuit The blocking circuit 4 will be described with reference to FIGS. 5, 6, and 7. For the sake of simplicity of explanation, it is assumed that the screen of 1 field has a configuration of (4 lines × 8 pixels) as shown in FIG. 6, and this screen has 2 lines in the vertical direction as shown by a broken line.
A case will be described where the image data is divided into four blocks in the horizontal direction to form eight blocks (2 lines × 2 pixels).
第５図において、21で示す入力端子に第７図Ａに示すよ
うに、（Th0〜Th3）の４ラインからなる入力データＡが
供給され、22で示す入力端子に入力データＡと同期して
いるサンプリングクロックＢ（第７図Ｂ）が供給され
る。数字の（１〜８）がラインTh0のサンプルデータを
夫々示し、数字の（11〜18）がラインTh1のサンプルデ
ータを夫々示し、数字の（21〜28）がラインTh2のサン
プルデータを夫々示し、数字の（31〜38）がラインTh3
のサンプルデータを夫々示す。入力データＡがThの遅延
量の遅延回路23及び2Ts（Ts:サンプリング周期）の遅延
量の遅延回路24に供給される。また、サンプリングクロ
ックＢが1/2分周回路27に供給される。In FIG. 5, as shown in FIG. 7A, input data A consisting of 4 lines (Th 0 to Th 3 ) is supplied to the input terminal 21 and synchronized with the input data A to the input terminal 22. The sampling clock B (FIG. 7B) is being supplied. The numbers (1 to 8) indicate the sample data of the line Th 0 , the numbers (11 to 18) indicate the sample data of the line Th 1 , and the numbers (21 to 28) indicate the sample data of the line Th 2 . , And the numbers (31-38) are the line Th 3
The sample data of each is shown. The input data A is supplied to the delay circuit 23 having a delay amount of Th and the delay circuit 24 having a delay amount of 2Ts (Ts: sampling period). Further, the sampling clock B is supplied to the 1/2 frequency dividing circuit 27.
遅延回路24の出力信号Ｃ（第７図Ｃ）がスイッチ回路25
及び26の一方の入力端子に夫々供給され、遅延回路23の
出力信号Ｄ（第７図Ｄ）がスイッチ回路25及び26の他方
の入力端子に夫々供給される。スイッチ回路25は、1/2
分周回路27の出力信号Ｅ（第７図Ｅ）により制御され、
また、スイッチ回路26はパルス信号Ｅがインバータ28に
より反転されたパルス信号により制御される。スイッチ
回路25及び26は、2Ts毎に交互に入力信号（Ｃ又はＤ）
を選択する。スイッチ回路25からの出力信号Ｆが第７図
Ｆに示され、スイッチ回路26からの出力信号Ｇが第７図
Ｇに示される。The output signal C (FIG. 7C) of the delay circuit 24 is the switch circuit 25.
And 26, respectively, and the output signal D (FIG. 7D) of the delay circuit 23 is supplied to the other input terminals of the switch circuits 25 and 26, respectively. Switch circuit 25 is 1/2
It is controlled by the output signal E of the frequency dividing circuit 27 (Fig. 7E),
The switch circuit 26 is controlled by the pulse signal obtained by inverting the pulse signal E by the inverter 28. The switch circuits 25 and 26 alternately input signals (C or D) every 2Ts.
Select. The output signal F from the switch circuit 25 is shown in FIG. 7F, and the output signal G from the switch circuit 26 is shown in FIG. 7G.
スイッチ回路25の出力信号Ｆがスイッチ回路29の第１の
入力端子及び4Tsの遅延量を有する遅延回路30が供給さ
れる。スイッチ回路26の出力信号Ｇが2Tsの遅延量を有
する遅延回路31に供給される。遅延回路30の出力信号Ｈ
（第７図Ｈ）がスイッチ回路29の第３の入力端子に供給
される。遅延回路31の出力信号Ｉ（第７図Ｉ）がスイッ
チ回路29の第２の入力端子及び4Tsの遅延量を有する遅
延回路32に供給される。遅延回路32の出力信号Ｊ（第７
図Ｊ）がスイッチ回路29の第４の入力端子に供給され
る。The output signal F of the switch circuit 25 is supplied to the first input terminal of the switch circuit 29 and the delay circuit 30 having a delay amount of 4Ts. The output signal G of the switch circuit 26 is supplied to the delay circuit 31 having a delay amount of 2Ts. Output signal H of delay circuit 30
(Fig. 7H) is supplied to the third input terminal of the switch circuit 29. The output signal I (FIG. 7I) of the delay circuit 31 is supplied to the second input terminal of the switch circuit 29 and the delay circuit 32 having a delay amount of 4Ts. Output signal J of delay circuit 32 (7th
J) is supplied to the fourth input terminal of the switch circuit 29.
1/2分周回路33には、1/2分周回路27の出力信号が供給さ
れ、出力信号Ｋ（第７図Ｋ）が形成される。この信号に
よってスイッチ回路29が制御され、4Ts毎に第1,第2,第
３及び第４の入力端子が順次選択される。従って、スイ
ッチ回路29から出力端子34に取り出される信号Ｌは、第
７図Ｌに示すものとなる。つまり、データのフィールド
毎の順序がブロック毎の順序（例えば１→２→11→12）
に変換される。勿論、１フィールドの実際の画素数は、
第６図に示される例と異なってはるかに多いが、上述と
同様の走査変換によって、第３図に示すブロック毎の順
序に変換される。The output signal of the 1/2 divider circuit 27 is supplied to the 1/2 divider circuit 33, and the output signal K (K in FIG. 7) is formed. The switch circuit 29 is controlled by this signal, and the first, second, third and fourth input terminals are sequentially selected every 4Ts. Therefore, the signal L output from the switch circuit 29 to the output terminal 34 is as shown in FIG. 7L. In other words, the order of each field of data is the order of each block (for example, 1 → 2 → 11 → 12)
Is converted to. Of course, the actual number of pixels in one field is
Although much different from the example shown in FIG. 6, by the scan conversion similar to that described above, conversion is performed in the order of each block shown in FIG.
d.ダイナミックレンジ検出回路 第８図は、ダイナミックレンジ検出回路３の一例の構成
を示す。41で示される入力端子には、ブロック化回路４
から前述のように、１ブロック毎に符号化が必要な領域
の画像データが順次供給される。この入力端子41からの
画素データは、選択回路42及び選択回路43に供給され
る。一方の選択回路42は、ディジタルカラービデオ信号
の画素データとラッチ44の出力データとの間で、よりレ
ベルの大きい方を選択して出力する。他方の選択回路43
は、入力ディジタルカラービデオ信号の画素データとラ
ッチ45の出力データとの間で、よりレベルの小さい方を
選択して出力する。d. Dynamic Range Detection Circuit FIG. 8 shows an example of the configuration of the dynamic range detection circuit 3. The blocking circuit 4 is connected to the input terminal indicated by 41.
Thus, as described above, the image data of the area that needs to be encoded is sequentially supplied for each block. The pixel data from the input terminal 41 is supplied to the selection circuit 42 and the selection circuit 43. One of the selection circuits 42 selects and outputs the one having a higher level between the pixel data of the digital color video signal and the output data of the latch 44. Other selection circuit 43
Selects the smaller one of the pixel data of the input digital color video signal and the output data of the latch 45 and outputs the selected one.
選択回路42の出力データが減算回路46に供給されると共
に、ラッチ44に取り込まれる。選択回路43の出力データ
が減算回路46及びラッチ48に供給されると共に、ラッチ
45に取り込まれる。ラッチ44及び45には、ラッチパルス
が制御部49から供給される。制御部49には、ディジタル
カラービデオ信号と同期するサンプリングクロック，同
期信号等のタイミング信号が端子50から供給される。制
御部49は、ラッチ44,45及びラッチ47,48にラッチパルス
を所定のタイミングで供給する。The output data of the selection circuit 42 is supplied to the subtraction circuit 46 and is also captured by the latch 44. The output data of the selection circuit 43 is supplied to the subtraction circuit 46 and the latch 48, and at the same time, latched.
Captured by 45. A latch pulse is supplied from the control unit 49 to the latches 44 and 45. Timing signals such as a sampling clock and a synchronizing signal which are synchronized with the digital color video signal are supplied from the terminal 50 to the control unit 49. The control unit 49 supplies a latch pulse to the latches 44 and 45 and the latches 47 and 48 at a predetermined timing.
各ブロックの最初で、ラッチ44及び45の内容が初期設定
される。ラッチ44には、全て、‘0'のデータが初期設定
され、ラッチ45には、全て‘1'のデータが初期設定され
る。順次供給される同一のブロックの画素データの中
で、最大レベルがラッチ44に貯えられる。また、順次供
給される同一のブロックの画素データの中で、最小レベ
ルがラッチ45に貯えられる。At the beginning of each block, the contents of latches 44 and 45 are initialized. All of the data of "0" is initialized to the latch 44, and all of the data of "1" is initialized to the latch 45. The maximum level is stored in the latch 44 among the pixel data of the same block that are sequentially supplied. In addition, the minimum level is stored in the latch 45 among the pixel data of the same block that is sequentially supplied.
最大レベル及び最小レベルの検出が１ブロックに関して
終了すると、選択回路42の出力に当該ブロックの最大レ
ベルが生じる。一方、選択回路43の出力に当該ブロック
の最小レベルが生じる。１ブロックに関しての検出が終
了すると、ラッチ44及び45が再び初期設定される。When the detection of the maximum level and the minimum level is completed for one block, the maximum level of the block occurs at the output of the selection circuit 42. On the other hand, the minimum level of the block occurs at the output of the selection circuit 43. Latches 44 and 45 are reinitialized when the detection for one block is complete.
減算回路46の出力には、選択回路42からの最大レベルMA
X及び選択回路43からの最小レベルMINを減算してなる各
ブロックのダイナミックレンジDRが得られる。これらの
ダイナミックレンジDR及び最小レベルMINが制御ブロッ
ク49からのラッチパルスにより、ラッチ47及び48に夫々
ラッチされる。ラッチ47の出力端子51に各ブロックのダ
イナミックレンジDRが得られ、ラッチ48の出力端子52に
各ブロックの最小値MINが得られる。The output of the subtraction circuit 46 has the maximum level MA from the selection circuit 42.
The dynamic range DR of each block is obtained by subtracting the minimum level MIN from X and the selection circuit 43. These dynamic range DR and minimum level MIN are latched in the latches 47 and 48 by the latch pulse from the control block 49, respectively. The dynamic range DR of each block is obtained at the output terminal 51 of the latch 47, and the minimum value MIN of each block is obtained at the output terminal 52 of the latch 48.
e.量子化回路 量子化回路８は、ダイナミックレンジDRに適応した符号
化を行う。第９図は、量子化回路８の一例を示す。第９
図において、55で示すROMには、最小値除去後の画素デ
ータPDI（８ビット）を圧縮されたビット数例えば４ビ
ットに変換するためのデータ変換テーブルが格納されて
いる。ROM55に対して、入力端子56からのダイナミック
レンジDRと入力端子57からの画素データPDIとがアドレ
ス信号として供給される。ROM55では、ダイナミックレ
ンジDRの大きさによりデータ変換テーブルが選択され、
出力端子58に４ビットのコード信号DTが取り出される。e. Quantization circuit The quantization circuit 8 performs encoding adapted to the dynamic range DR. FIG. 9 shows an example of the quantization circuit 8. 9th
In the figure, a ROM indicated by 55 stores a data conversion table for converting the pixel data PDI (8 bits) after the minimum value removal into a compressed bit number, for example, 4 bits. The dynamic range DR from the input terminal 56 and the pixel data PDI from the input terminal 57 are supplied to the ROM 55 as address signals. In the ROM55, the data conversion table is selected according to the size of the dynamic range DR,
The 4-bit code signal DT is taken out from the output terminal 58.
量子化回路８においては、コード信号DTが２ビット（実
施例では、４ビット）の場合、第10図に示すように、ブ
ロックのダイナミックレンジDRが４個の領域に分割され
る。この４個の領域が（00）（01）（10）（11）の２ビ
ットのコード信号DTにより区別され、中央のレベルL0,L
1,L2,L3が夫々各領域の代表レベルとされる。最小値除
去後のデータPDIが含まれる領域に応じて２ビットのコ
ード信号DTが発生する。ディジタルカラービデオ信号の
レベルは、ディジタル搬送色信号が重畳されていても、
ブロック内で相関を有しており、各ブロックのダイナミ
ックレンジDRは、過渡部でない定常部では、狭い範囲に
集中している。従って、４ビットのように、1/2に圧縮
されたビット数で量子化しても画質の劣化が殆ど生じな
い。また、各画素が他の画素と独立して符号化されるの
で、ディジタルカラービデオ信号の急激なレベル変化を
再現することができ、DPCMと比較して周波数特性を良好
とできる。In the quantizing circuit 8, when the code signal DT has 2 bits (4 bits in the embodiment), the dynamic range DR of the block is divided into four regions as shown in FIG. These four areas are distinguished by the 2-bit code signal DT of (00) (01) (10) (11), and the central level L0, L
1, L2, L3 are respectively set as the representative level of each area. A 2-bit code signal DT is generated according to the area including the data PDI after the minimum value is removed. Even if the digital carrier color signal is superimposed, the level of the digital color video signal is
The blocks have a correlation, and the dynamic range DR of each block is concentrated in a narrow range in the stationary part that is not the transient part. Therefore, even if quantization is performed with the number of bits compressed to 1/2 such as 4 bits, the image quality hardly deteriorates. Further, since each pixel is coded independently of the other pixels, it is possible to reproduce a rapid level change of the digital color video signal, and to improve the frequency characteristic as compared with DPCM.
なお、最小レベルMIN及び最大レベルMAXの夫々のレベル
を有する画素データが１ブロック内に必ず存在してい
る。従って、誤差が０のコード信号を多くするには、第
11図に示すように、ダイナミックレンジDRを（2m−１）
（但し、ｍは、量子化ビット数）に分割し、最小レベル
MINを代表最小レベルL0とし、最大レベルMAXを代表最大
レベルL3としても良い。It should be noted that pixel data having the minimum level MIN and the maximum level MAX always exist in one block. Therefore, in order to increase the code signal with zero error,
As shown in Fig. 11, the dynamic range DR is (2 m -1)
(However, m is the number of quantization bits)
MIN may be the representative minimum level L0 and maximum level MAX may be the representative maximum level L3.
また、量子化回路８は、ROM以外にダイナミックレンジD
Rを分割する割算器及び最小値除去後のデータPDIが属す
るレベル領域を判定するための比較回路からなる構成等
を使用しても良い。In addition, the quantization circuit 8 has a dynamic range D other than ROM.
A configuration including a divider for dividing R and a comparison circuit for determining the level area to which the data PDI after the minimum value removal belongs may be used.
f.補間回路 第12図は、補間回路16の一例を示す。第12図において、
60で示す入力端子には、ブロック分解回路15からのディ
ジタルカラービデオデータ（実在するデータ）が供給さ
れる。周辺画素抽出回路61において、補間に使用される
４個の画素データx10,x20,x30,x40が取り出される。周
辺画素抽出回路61は、２個のライン遅延回路及び複数個
のサンプル遅延回路によって構成されている。f. Interpolation circuit FIG. 12 shows an example of the interpolation circuit 16. In Figure 12,
Digital color video data (existing data) from the block decomposition circuit 15 is supplied to an input terminal indicated by 60. In the peripheral pixel extraction circuit 61, four pieces of pixel data x 10 , x 20 , x 30 , x 40 used for interpolation are extracted. The peripheral pixel extraction circuit 61 is composed of two line delay circuits and a plurality of sample delay circuits.
第13図は、補間しようとする注目画素（データx0）とそ
の周辺の画素の位置関係を示すものである。サンプリン
グ周波数が4fscに選定されているので、カラーサブキャ
リアの位相に関して４個の位相（○△●▲で表される）
が周期的に繰り返される。○及び●のカラーサブキャリ
アの位相並びに△及び▲のカラーサブキャリアの位相が
逆相である。注目画素の上下及び左右に隣接する画素の
データx10,x20,x30,x40が補間に使用される。また、こ
の注目画素の斜め方向に位置し、カラーサブキャリアの
位相が注目画素と同一の位相の４個の画素のデータx1,x
2,x3,x4が後述する歪除去のために使用される。FIG. 13 shows the positional relationship between the pixel of interest (data x 0 ) to be interpolated and the surrounding pixels. Since the sampling frequency is selected to be 4fsc, there are four phases for the color subcarrier phase (represented by ○ △ ● ▲).
Is repeated periodically. The phases of the color subcarriers of ○ and ● and the phases of the color subcarriers of △ and ▲ are opposite phases. Data x 10 pixels adjacent vertically and horizontally of the pixel of interest, x 20, x 30, x 40 are used for interpolation. In addition, the data x 1 , x of four pixels located diagonally to the target pixel and having the same color subcarrier phase as the target pixel
2 , x 3 and x 4 are used for distortion removal described later.
周辺画素抽出回路61からのデータx10及びx20が加算回路
62に供給され、加算回路62の出力信号が加算回路68に供
給される。また、周辺抽出回路61からのデータx30及びx
40がシフトレジスタで構成された1/2倍回路63及び64に
夫々供給される。これらの1/2倍回路63及び64の出力信
号がインバータ65及び66を夫々介して加算回路67に供給
される。加算回路68の出力信号が補間値０として出力
端子69に取り出される。Data x 10 and x 20 from the peripheral pixel extraction circuit 61 are addition circuits
The output signal of the adding circuit 62 is supplied to the adding circuit 62. Also, the data x 30 and x from the peripheral extraction circuit 61
40 is supplied to 1/2 circuits 63 and 64 composed of shift registers, respectively. The output signals of the 1/2 circuits 63 and 64 are supplied to the adder circuit 67 via the inverters 65 and 66, respectively. The output signal of the adder circuit 68 is taken out to the output terminal 69 as the interpolation value 0 .
上述の補間回路16において、補間値０は、次式によっ
て求められる。０ ＝x10＋x20＋1/2（−x30−x40） テレビジョン画像の相関によりデータx10〜x40は、次の
ように表される。In the interpolation circuit 16 described above, the interpolation value 0 is obtained by the following equation. 0 = x 10 + x 20 +1/2 (-x 30 -x 40) the data x 10 ~x 40 by the correlation of the television picture is represented as follows.
x10＝Ｙ＋Ｃ′ x20＝Ｙ−Ｃ′ x30＝Ｙ−Ｃ x40＝Ｙ−Ｃ （Y:輝度信号成分、C,C′：搬送色信号成分） 従って、補間値０は、０ ＝（Ｙ＋Ｃ′）＋（Ｙ−Ｃ′） ＋1/2（−Ｙ＋Ｃ−Ｙ＋Ｃ） ＝2Y＋（−Ｙ＋Ｃ）＝Ｙ＋Ｃ なお、補間に使用する周辺画素は、４個以外の個数を使
用することができる。x 10 = Y + C ′ x 20 = Y−C ′ x 30 = Y−C x 40 = Y−C (Y: luminance signal component, C, C ′: carrier color signal component) Therefore, the interpolation value 0 is 0 = (Y + C ') + (Y-C') + 1/2 (-Y + C-Y + C) = 2Y + (-Y + C) = Y + C The number of peripheral pixels used for interpolation may be other than four.
g.歪除去回路 第14図を参照して歪除去回路17の一例について説明す
る。第14図において、72で示す周辺画素抽出回路に対し
て、入力端子71から実在するカラービデオデータが供給
される。周辺画素抽出回路72は、第13図に示されるよう
に、入力端子70からの補間データ０の斜め方向に位置
し、且つカラーサブキャリアの位相が補間データ０と
同位相の画素のデータx1,x2,x3,x4を抽出する。データx
1及びx2が比較回路73,選択回路74及び選択回路75に夫々
供給され、データx3及びx4が比較回路77,選択回路78及
び選択回路79に夫々供給される。選択回路74の出力信号
及び選択回路78の出力信号が比較回路81及び選択回路82
に夫々供給され、選択回路75の出力信号及び選択回路79
の出力信号が比較回路83及び選択回路84に夫々供給され
る。g. Distortion Removal Circuit An example of the distortion removal circuit 17 will be described with reference to FIG. In FIG. 14, existing color video data is supplied from an input terminal 71 to a peripheral pixel extraction circuit indicated by 72. Peripheral pixel extracting circuit 72, as shown in FIG. 13, input located in a diagonal direction from the interpolation data 0 from the terminal 70, and the color subcarrier of the data x 1 pixel of the phase interpolation data 0 in phase , x 2 , x 3 , x 4 are extracted. Data x
1 and x 2 are supplied to the comparison circuit 73, the selection circuit 74 and the selection circuit 75, respectively, and the data x 3 and x 4 are supplied to the comparison circuit 77, the selection circuit 78 and the selection circuit 79, respectively. The output signal of the selection circuit 74 and the output signal of the selection circuit 78 are the comparison circuit 81 and the selection circuit 82.
To the output signal of the selection circuit 75 and the selection circuit 79.
The output signal of is supplied to the comparison circuit 83 and the selection circuit 84, respectively.
比較回路73,77,81,83は、二つの入力信号のレベルを比
較し、レベルの大小関係に応じて、“0"又は“1"の出力
信号が発生する。この比較回路の出力信号によって、選
択回路74,75,78,79,82,84の状態が制御される。選択回
路74によりデータx1及びx2の中で、よりレベルが大きい
方のデータが選択され、選択回路78によりデータx3及び
x4の中で、よりレベルが大きい方のデータが選択され
る。インバータ76及び80によって反転された比較回路73
及び77の出力信号が選択回路75及び79に夫々供給され
る。選択回路75によりデータx1及び２の中で、よりレベ
ルが小さい方のデータが選択され、選択回路79によりデ
ータx3及びx4の中でよりレベルが小さい方のデータが選
択される。The comparator circuits 73, 77, 81, 83 compare the levels of the two input signals and generate an output signal of "0" or "1" depending on the magnitude relation of the levels. The states of the selection circuits 74, 75, 78, 79, 82, 84 are controlled by the output signal of this comparison circuit. The selection circuit 74 selects the data having the higher level from the data x 1 and x 2 , and the selection circuit 78 selects the data x 3 and
Of x 4 , the data with the higher level is selected. Comparison circuit 73 inverted by inverters 76 and 80
The output signals of 77 and 77 are supplied to selection circuits 75 and 79, respectively. The selection circuit 75 selects the data having the lower level from the data x 1 and 2 , and the selection circuit 79 selects the data having the lower level from the data x 3 and x 4 .
選択回路74及び78の出力信号の中でよりレベルが大きい
方の出力信号が選択回路82により選択される。従って、
選択回路82からは、データx1〜x4の中で最大値を持つデ
ータが出力される。また、比較回路83の出力信号がイン
バータ85を介して選択回路84に供給され、選択回路75及
び79の出力信号の中でレベルが小さい方の出力信号が選
択回路84により選択される。従って、データx1〜x4の中
で最小値を持つデータが選択回路84から出力される。The selection circuit 82 selects the output signal of the higher level among the output signals of the selection circuits 74 and 78. Therefore,
The data having the maximum value among the data x 1 to x 4 is output from the selection circuit 82. Further, the output signal of the comparison circuit 83 is supplied to the selection circuit 84 via the inverter 85, and the output signal of the smaller level among the output signals of the selection circuits 75 and 79 is selected by the selection circuit 84. Therefore, the data having the minimum value among the data x 1 to x 4 is output from the selection circuit 84.
選択回路82から出力される最大値と端子70からの補間値
０とが比較回路86に供給され、選択回路84から出力さ
れる最小値と補間値０とが比較回路87に供給される。
これらの比較回路86及び87の出力信号がデコーダ88に供
給される。デコーダ88は、選択回路89に対する制御信号
を発生する。選択回路89には、補間値０と最大値のデ
ータと最小値のデータとが供給されている。Maximum value output from selection circuit 82 and interpolated value from terminal 70
0 is supplied to the comparison circuit 86, and the minimum value output from the selection circuit 84 and the interpolation value 0 are supplied to the comparison circuit 87.
The output signals of the comparison circuits 86 and 87 are supplied to the decoder 88. The decoder 88 generates a control signal for the selection circuit 89. The interpolation circuit 0 , the maximum value data, and the minimum value data are supplied to the selection circuit 89.
デコーダ88により形成された制御信号により、選択回路
89が制御される。つまり、補間値０がデータx1〜x4の
最小値から最大値迄のレベル範囲内にある時には、この
補間値が選択回路89により選択され、また、補間値０
がデータx1〜x4の最小値より小さい時には、補間値０
が最小値に置換され、更に、補間値０がデータx1〜x4
の最大値より大きい時には、補間値０が最大値に置換
される。この選択回路89の出力信号が歪除去回路17の出
力信号として出力端子90に取り出される。The selection circuit is controlled by the control signal generated by the decoder 88.
89 is controlled. That is, when the interpolation value 0 is within the level range from the minimum value to the maximum value of the data x 1 to x 4 , this interpolation value is selected by the selection circuit 89, and the interpolation value 0
Is less than the minimum value of data x 1 to x 4 , the interpolation value is 0
Is replaced by the minimum value, and the interpolated value 0 is the data x 1 to x 4
When it is larger than the maximum value of, the interpolation value 0 is replaced with the maximum value. The output signal of the selection circuit 89 is taken out to the output terminal 90 as the output signal of the distortion removal circuit 17.
補間回路16は、第12図に示されるような簡単な回路構成
により実現できる。折り返し歪が発生する場合には、受
信側で復号されたデータが歪み、その結果、補間値０
もインパルスノイズ状に歪む。上述の歪除去回路17によ
って、このように歪んた補間値が近傍のデータの最大値
又は最小値に置換されるので、歪を目立たなくすること
ができる。The interpolation circuit 16 can be realized by a simple circuit configuration as shown in FIG. When aliasing distortion occurs, the data decoded on the receiving side is distorted, and as a result, the interpolation value 0
Also distorts like impulse noise. The distortion removal circuit 17 described above replaces the distorted interpolated value with the maximum value or the minimum value of neighboring data, so that the distortion can be made inconspicuous.
h.変形例 この発明は、ダイナミックレンジに適応した符号化方式
として、固定長の符号化方式に限らず、可変長の符号化
方式に対しても適用できる。可変長の符号化方式では、
ブロック毎のダイナミックレンジDRが所定の量子化歪と
対応する量子化ステップでもって分割され、即ち、ダイ
ナミックレンジDRがダイナミックレンジDRに適応した個
数のレベル範囲に分割され、最小値除去後のデータが属
するレベル範囲と対応するコード信号が形成される。h. Modified Example The present invention is applicable not only to a fixed-length coding system but also to a variable-length coding system as a coding system adapted to a dynamic range. With variable length coding,
The dynamic range DR of each block is divided by a quantization step corresponding to a predetermined quantization distortion, that is, the dynamic range DR is divided into a number of level ranges adapted to the dynamic range DR, and the data after the minimum value removal is A code signal corresponding to the belonging level range is formed.
以上の説明では、コード信号DTとダイナミックレンジDR
と最小値MINとを送信している。しかし、付加コードと
してダイナミックレンジDRの代わりに最大値MAX,量子化
ステップ又は最大歪を伝送しても良い。In the above explanation, the code signal DT and the dynamic range DR
And the minimum value MIN are transmitted. However, the maximum value MAX, the quantization step, or the maximum distortion may be transmitted as the additional code instead of the dynamic range DR.
また、入力信号のブロック化の処理を行ってからサブサ
ンプリングを行っても良い。更に、１ブロックのデータ
をフレームメモリ，ライン遅延回路，サンプル遅延回路
を組み合わせた回路により、同時に取り出すようにして
も良い。Further, sub-sampling may be performed after the input signal is divided into blocks. Further, one block of data may be simultaneously taken out by a circuit combining a frame memory, a line delay circuit, and a sample delay circuit.
この発明は、時間領域で設計されているので、サンプリ
ング周波数が異なる場合にも適用することができ、ま
た、従来の補間フィルタでは困難であった輝度信号に搬
送色信号が重畳されたコンポジットカラービデオ信号を
補間することができる利点がある。また、この発明で
は、サブサンプリングの前段にプリフィルタを設けず
に、伝送されるカラービデオ信号の高周波成分を保存す
ることができる。この場合に、折り返し歪が発生する可
能性があるが、受信側に設けられた歪除去回路により、
視覚上、目立つ歪が除去できる。Since the present invention is designed in the time domain, it can be applied even when sampling frequencies are different, and a composite color video in which a carrier color signal is superimposed on a luminance signal, which was difficult with a conventional interpolation filter. There is an advantage that the signal can be interpolated. Further, according to the present invention, the high frequency component of the transmitted color video signal can be preserved without providing a pre-filter before the sub-sampling. In this case, aliasing distortion may occur, but with the distortion removal circuit provided on the receiving side,
Visually noticeable distortion can be removed.
第１図はこの発明を適用できるカラービデオ信号の伝送
システムの送信側のブロック図、第２図は受信側の構成
を示すブロック図、第３図は符号化の処理の単位である
ブロックの説明に用いる略線図、第４図はサブサンプリ
ングの説明に用いる略線図、第５図，第６図及び第７図
はブロック化回路の一例のブロック図、その説明に用い
る略線図及びその動作説明のためのタイミングチャー
ト、第８図はダイナミックレンジ検出回路の一例のブロ
ック図、第９図は量子化回路の一例のブロック図、第10
図及び第11図は量子化の一例及び他の例の説明に用いる
略線図、第12図は補間回路の一例のブロック図、第13図
は周辺画素の説明に用いる略線図、第14図は歪除去回路
の一例のブロック図である。 図面における主要な符号の説明 1:カラービデオ信号の入力端子、4:ブロック化回路、5:
ダイナミックレンジ検出回路、7:減算回路、8:量子化回
路、13:復号化回路、15:ブロック分解回路、16:補間回
路、17:歪除去回路。FIG. 1 is a block diagram of a transmitting side of a color video signal transmission system to which the present invention can be applied, FIG. 2 is a block diagram showing a configuration of a receiving side, and FIG. 3 is an explanation of a block which is a unit of encoding processing. FIG. 4 is a schematic diagram used for explaining subsampling, FIGS. 5, 6, and 7 are block diagrams of an example of a blocking circuit, schematic diagrams used for the explanation, and FIG. 8 is a timing chart for explaining the operation, FIG. 8 is a block diagram of an example of a dynamic range detection circuit, FIG. 9 is a block diagram of an example of a quantization circuit, and FIG.
11 and 12 are schematic diagrams used to explain an example of quantization and other examples, FIG. 12 is a block diagram of an example of an interpolation circuit, FIG. 13 is a schematic diagram used to describe peripheral pixels, and FIG. The figure is a block diagram of an example of the distortion removal circuit. Description of main symbols in the drawing 1: Color video signal input terminal, 4: Blocking circuit, 5:
Dynamic range detection circuit, 7: subtraction circuit, 8: quantization circuit, 13: decoding circuit, 15: block decomposition circuit, 16: interpolation circuit, 17: distortion removal circuit.
Claims (1)
素の間の所定の画素のカラービデオデータを上記実在す
るカラービデオデータによって補間するためのディジタ
ルカラービデオ信号の補間回路において、 上記所定の画素の周囲の上記実在するカラービデオデー
タを合成することにより上記所定の画素のカラービデオ
データを補間する補間手段と、 上記所定の画素の周囲に位置し、上記所定の画素とカラ
ーサブキャリアの位相が同一の複数の画素のカラービデ
オデータと上記補間回路からの上記所定の画素の補間値
とを比較し、上記補間値が上記複数の画素のカラービデ
オデータの最大値より大きい時に上記補間値を上記最大
値に置換し、上記補間値が上記複数の画素のカラービデ
オデータの最小値より小さい時に上記補間値を上記最小
値に置換する歪除去手段と を備えたことを特徴とするディジタルカラービデオ信号
の補間回路。1. An interpolation circuit of a digital color video signal for interpolating color video data of a predetermined pixel between a pixel corresponding to real color video data and the corresponding color video data, in a digital color video signal interpolating circuit. Interpolation means for interpolating the color video data of the predetermined pixel by synthesizing the existing color video data of the surroundings, and an interpolation means located around the predetermined pixel and having the same phase as the predetermined pixel and the color subcarrier. Of the color video data of the plurality of pixels and the interpolation value of the predetermined pixel from the interpolation circuit, and when the interpolation value is larger than the maximum value of the color video data of the plurality of pixels, the interpolation value is set to the maximum value. When the interpolation value is smaller than the minimum value of the color video data of the plurality of pixels, the interpolation value is replaced with the maximum value. Interpolator of digital color video signal, characterized in that a strain relief means for replacing the value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193830A JPH07123309B2 (en) | 1986-08-19 | 1986-08-19 | Digital color-video signal interpolation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61193830A JPH07123309B2 (en) | 1986-08-19 | 1986-08-19 | Digital color-video signal interpolation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350189A JPS6350189A (en) | 1988-03-03 |
| JPH07123309B2 true JPH07123309B2 (en) | 1995-12-25 |
Family
ID=16314450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61193830A Expired - Lifetime JPH07123309B2 (en) | 1986-08-19 | 1986-08-19 | Digital color-video signal interpolation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123309B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138699A (en) * | 1990-02-13 | 1992-08-11 | International Business Machines Corporation | Hardware utilization of color interpolation capability in a color imaging system |
-
1986
- 1986-08-19 JP JP61193830A patent/JPH07123309B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350189A (en) | 1988-03-03 |
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