JPH07122065A - Memory control circuit - Google Patents
Memory control circuitInfo
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- JPH07122065A JPH07122065A JP5284123A JP28412393A JPH07122065A JP H07122065 A JPH07122065 A JP H07122065A JP 5284123 A JP5284123 A JP 5284123A JP 28412393 A JP28412393 A JP 28412393A JP H07122065 A JPH07122065 A JP H07122065A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のバンクから成る
ＤＲＡＭのメモリを制御するメモリ制御回路に係り、特
にＤＲＡＭのリフレッシュタイミングを分散させること
で消費電流を小さくしてノイズの発生を抑えることがで
きるメモリ制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control circuit for controlling a memory of a DRAM composed of a plurality of banks, and in particular, the refresh timing of the DRAM is distributed to reduce current consumption and suppress noise generation. The present invention relates to a memory control circuit.
【０００２】[0002]
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）は、コンデンサに蓄えられた電荷の有無によって情
報を記憶するものである。但し、コンデンサに蓄えられ
た電荷は時間とともに放電してしまうため、本来のメモ
リとしての書き込み／読み出し動作以外の時間を利用し
てメモリ内容の保持の為に定期的にそのデータの内容を
リフレッシュ（再書き込み）する必要がある。2. Description of the Related Art DRAM (Dynamic Random Access Memo)
ry) stores information depending on the presence or absence of electric charges stored in the capacitor. However, since the electric charge stored in the capacitor is discharged with time, the contents of the data are periodically refreshed (in order to retain the memory contents by using the time other than the write / read operation as the original memory). Need to rewrite).
【０００３】従来の複数のバンク（配列されたブロッ
ク）から成るＤＲＡＭのメモリは、図１１に示すような
構成となっており、複数のバンクのＤＲＡＭに対して１
つのリフレッシュ信号で同一タイミングでリフレッシュ
が為されるようになっていた。A conventional DRAM memory composed of a plurality of banks (arranged blocks) has a structure as shown in FIG.
One refresh signal was used to refresh at the same timing.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来の複数のバンクから成るＤＲＡＭのメモリでは、複数
のバンクのＤＲＡＭを同時にリフレッシュするようにな
っていた為に、リフレッシュ時に消費電流が急増して、
電源ラインの電圧が低下することになり、この電源ライ
ンの電圧の低下がノイズを発生させ、場合によっては他
のＩＣを誤動作させるという問題点があった。However, in the conventional DRAM memory having a plurality of banks, the DRAMs in a plurality of banks are refreshed at the same time, so that the current consumption rapidly increases during refreshing.
There is a problem that the voltage of the power supply line is reduced, and the reduction of the voltage of the power supply line causes noise, which may cause other ICs to malfunction.
【０００５】そこで、複数のバンクのＤＲＡＭを異なっ
たタイミングでリフレッシュを行うようにして、ノイズ
を抑えることができるメモリ及びそのリフレッシュ方法
が提案されているが、バンク毎にリフレッシュ信号を供
給するメモリ制御回路の構成は概して複雑となり、メモ
リ制御回路を簡易で安価に製造できないという問題点が
あった。Therefore, a memory capable of suppressing noise by refreshing DRAMs of a plurality of banks at different timings and a refreshing method thereof have been proposed. Memory control for supplying a refresh signal to each bank has been proposed. The circuit configuration is generally complicated, and there is a problem that the memory control circuit cannot be manufactured easily and inexpensively.
【０００６】本発明は上記実情に鑑みて為されたもの
で、消費電流を小さくしてノイズを抑える為に複数のバ
ンク毎にＤＲＡＭを異なったタイミングでリフレッシュ
を行うことができ、更に簡易な回路構成とすることがで
きるメモリ制御回路を提供することを目的とする。The present invention has been made in view of the above situation, and in order to reduce current consumption and suppress noise, DRAMs can be refreshed at different timings for each of a plurality of banks, and a simpler circuit is provided. An object is to provide a memory control circuit which can be configured.
【０００７】[0007]
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、複数のバンクから
成るＤＲＡＭをリフレッシュ信号でリフレッシュするメ
モリ制御回路において、基本のリフレッシュ信号を基に
異なるタイミングのタイミング信号をリフレッシュ制御
信号として出力するカウンタと、前記基本のリフレッシ
ュ信号と前記リフレッシュ制御信号とから前記複数のバ
ンク毎の新たなリフレッシュ信号を出力するバンク制御
回路とを設けたことを特徴としている。According to a first aspect of the present invention for solving the problems of the conventional example, a basic refresh signal is supplied to a memory control circuit for refreshing a DRAM including a plurality of banks with a refresh signal. A counter for outputting timing signals having different timings as refresh control signals, and a bank control circuit for outputting new refresh signals for each of the plurality of banks from the basic refresh signal and the refresh control signal. Is characterized by.
【０００８】上記従来例の問題点を解決するための請求
項２記載の発明は、複数のバンクから成るＤＲＡＭをリ
フレッシュ信号でリフレッシュするメモリ制御回路にお
いて、基本のリフレッシュ信号を基に異なるタイミング
のタイミング信号を出力するカウンタと、前記タイミン
グ信号から前記複数のバンク毎のリフレッシュ制御信号
を出力するバンク分離回路と、前記基本のリフレッシュ
信号と前記リフレッシュ制御信号とから前記複数のバン
ク毎の新たなリフレッシュ信号を出力するバンク制御回
路とを設けたことを特徴としている。According to a second aspect of the present invention for solving the above-mentioned problems of the conventional example, in a memory control circuit for refreshing a DRAM including a plurality of banks with a refresh signal, different timing is provided based on a basic refresh signal. A counter that outputs a signal, a bank separation circuit that outputs a refresh control signal for each of the plurality of banks from the timing signal, and a new refresh signal for each of the plurality of banks based on the basic refresh signal and the refresh control signal And a bank control circuit for outputting
【０００９】上記従来例の問題点を解決するための請求
項３記載の発明は、メモリ制御回路において、請求項２
記載のメモリ制御回路におけるカウンタは基本のリフレ
ッシュ信号の１周期分遅らせたタイミング信号をＤＲＡ
Ｍのバンクの数だけ順次出力する回路であり、バンク分
離回路は前記各バンクに対応したタイミング信号を順次
リフレッシュ制御信号として出力する回路であり、バン
ク制御回路は前記各バンクに対応する前記リフレッシュ
制御信号と前記基本のリフレッシュ信号との論理積を新
たなリフレッシュ信号として出力する回路であることを
特徴としている。According to a third aspect of the present invention for solving the above-mentioned problems of the conventional example, a second aspect of the present invention is a memory control circuit.
The counter in the memory control circuit described is a DRA timing signal delayed by one cycle of the basic refresh signal.
The bank separation circuit is a circuit that sequentially outputs the number of M banks, the bank separation circuit is a circuit that sequentially outputs the timing signal corresponding to each bank as a refresh control signal, and the bank control circuit is the refresh control corresponding to each bank. It is a circuit that outputs a logical product of a signal and the basic refresh signal as a new refresh signal.
【００１０】上記従来例の問題点を解決するための請求
項４記載の発明は、メモリ制御回路において、請求項２
記載のメモリ制御回路におけるカウンタは基本のリフレ
ッシュ信号の１周期分遅らせたタイミング信号をＤＲＡ
Ｍのバンクの数だけ順次出力する回路であり、バンク分
離回路は連続する前記タイミング信号を合成して前記バ
ンク毎に順次リフレッシュ制御信号として出力する回路
であり、バンク制御回路は前記各バンクに対応する前記
リフレッシュ制御信号と前記基本のリフレッシュ信号と
の論理積を新たなリフレッシュ信号として出力する回路
であることを特徴としている。According to a fourth aspect of the present invention for solving the above-mentioned problems of the conventional example, a second aspect of the present invention is a memory control circuit.
The counter in the memory control circuit described is a DRA timing signal delayed by one cycle of the basic refresh signal.
The bank separation circuit is a circuit that sequentially outputs the number of M banks, and the bank separation circuit is a circuit that combines the continuous timing signals and outputs them as a sequential refresh control signal for each bank. The bank control circuit corresponds to each bank. It is a circuit for outputting a logical product of the refresh control signal and the basic refresh signal to be output as a new refresh signal.
【００１１】[0011]
【作用】請求項１記載の発明によれば、カウンタで基本
のリフレッシュ信号を基に異なるタイミングのタイミン
グ信号をリフレッシュ制御信号としてバンク制御回路に
出力し、バンク制御回路で基本のリフレッシュ信号とリ
フレッシュ制御信号とからバンク毎の新たなリフレッシ
ュ信号を出力するメモリ制御回路としているので、複数
のバンクのＤＲＡＭを異なったタイミングでリフレッシ
ュすることができ、消費電流を小さくし、ノイズを抑え
ることができ、更に回路構成を簡易にすることができ
る。According to the first aspect of the present invention, the counter outputs timing signals having different timings as refresh control signals to the bank control circuit based on the basic refresh signal, and the bank control circuit performs the basic refresh signal and the refresh control. Since it is a memory control circuit that outputs a new refresh signal for each bank from a signal, it is possible to refresh DRAMs in a plurality of banks at different timings, reduce current consumption, and suppress noise. The circuit configuration can be simplified.
【００１２】請求項２記載の発明によれば、カウンタで
基本のリフレッシュ信号を基に異なるタイミングのタイ
ミング信号を出力し、バンク分離回路でタイミング信号
から複数のバンク毎のリフレッシュ制御信号を出力し、
バンク制御回路で基本のリフレッシュ信号とリフレッシ
ュ制御信号とからバンク毎の新たなリフレッシュ信号を
出力するメモリ制御回路としているので、複数のバンク
のＤＲＡＭを異なったタイミングでリフレッシュするこ
とができ、消費電流を小さくし、ノイズを抑えることが
でき、更に回路構成を簡易にすることができる。According to the second aspect of the present invention, the counter outputs timing signals at different timings based on the basic refresh signal, and the bank separation circuit outputs refresh control signals for each of a plurality of banks from the timing signal.
Since the bank control circuit is a memory control circuit that outputs a new refresh signal for each bank from the basic refresh signal and the refresh control signal, it is possible to refresh the DRAMs of a plurality of banks at different timings and reduce the current consumption. The size can be reduced, noise can be suppressed, and the circuit configuration can be simplified.
【００１３】請求項３記載の発明によれば、カウンタで
は基本のリフレッシュ信号の１周期分遅らせたタイミン
グ信号をＤＲＡＭのバンクの数だけ順次出力し、バンク
分離回路では各バンクに対応したタイミング信号を順次
リフレッシュ制御信号として出力し、バンク制御回路で
は各バンクに対応するリフレッシュ制御信号と基本のリ
フレッシュ信号との論理積を取って新たなリフレッシュ
信号として出力するメモリ制御回路としているので、複
数のバンクのＤＲＡＭを異なったタイミングでリフレッ
シュすることができ、消費電流を小さくし、ノイズを抑
えることができ、更に回路構成を簡易にすることができ
る。According to the third aspect of the invention, the counter sequentially outputs the timing signal delayed by one cycle of the basic refresh signal by the number of banks of the DRAM, and the bank separation circuit outputs the timing signal corresponding to each bank. Since it is a memory control circuit that sequentially outputs the refresh control signals and the bank control circuit logically ANDs the refresh control signals corresponding to each bank and the basic refresh signal to output as a new refresh signal, The DRAM can be refreshed at different timings, current consumption can be reduced, noise can be suppressed, and the circuit configuration can be simplified.
【００１４】請求項４記載の発明によれば、カウンタで
は基本のリフレッシュ信号の１周期分遅らせたタイミン
グ信号をＤＲＡＭのバンクの数だけ順次出力し、バンク
分離回路では連続するタイミング信号を合成してバンク
毎に順次リフレッシュ制御信号として出力し、バンク制
御回路では各バンクに対応するリフレッシュ制御信号と
基本のリフレッシュ信号との論理積を取って新たなリフ
レッシュ信号として出力するメモリ制御回路としている
ので、複数のバンクのＤＲＡＭを異なったタイミングで
リフレッシュすることができ、消費電流を小さくし、ノ
イズを抑えることができ、更に回路構成を簡易にするこ
とができる。According to the fourth aspect of the present invention, the counter sequentially outputs the timing signal delayed by one cycle of the basic refresh signal by the number of banks of the DRAM, and the bank separation circuit synthesizes the continuous timing signals. The bank control circuit outputs the refresh control signals sequentially for each bank, and in the bank control circuit, the refresh control signal corresponding to each bank and the basic refresh signal are logically ANDed and output as a new refresh signal. The DRAM of the bank can be refreshed at different timings, current consumption can be reduced, noise can be suppressed, and the circuit configuration can be simplified.
【００１５】[0015]
【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係るメモリ制
御回路の構成ブロック図である。本実施例のメモリ制御
回路は、図１に示すように、複数のバンク（ＢＡＮＫ）
１〜ｎのＤＲＡＭ１と、基本のリフレッシュ信号から複
数の異なるタイミング信号を出力するカウンタ２と、予
め設定されたＨｉｇｈ，Ｌｏｗレベルを出力するコント
ロールレジスタ３と、カウンタ２からのタイミング信号
とコントロールレジスタ３からの出力とからＤＲＡＭ１
のバンク毎のリフレッシュ制御信号を出力するバンク分
離回路４と、バンク分離回路４からのリフレッシュ制御
信号と基本のリフレッシュ信号とからＤＲＡＭ１のバン
ク毎の新たなリフレッシュ信号を出力するバンク制御回
路５とから構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a configuration block diagram of a memory control circuit according to an embodiment of the present invention. As shown in FIG. 1, the memory control circuit of this embodiment has a plurality of banks (BANK).
1 to n DRAM 1, a counter 2 that outputs a plurality of different timing signals from a basic refresh signal, a control register 3 that outputs preset High and Low levels, a timing signal from the counter 2 and a control register 3 Output from and DRAM1
A bank separation circuit 4 that outputs a refresh control signal for each bank, and a bank control circuit 5 that outputs a new refresh signal for each bank of the DRAM 1 from the refresh control signal from the bank separation circuit 4 and the basic refresh signal. It is configured.
【００１６】次に、本実施例のメモリ制御回路の各部に
ついて具体的に説明する。ＤＲＡＭ１は、複数（１〜
ｎ）のバンク毎に分割されており、本実施例ではバンク
毎に新たなリフレッシュ信号が供給されてリフレッシュ
が為されるようになっている。Next, each part of the memory control circuit of this embodiment will be described in detail. A plurality of DRAMs 1 (1 to 1
In the present embodiment, a new refresh signal is supplied to each bank for refreshing.
【００１７】カウンタ２は、１つのリフレッシュ信号
（基本のリフレッシュ信号）から複数の異なるタイミン
グ信号を出力するもので、例えば、出力端子が３本であ
るとすると、図２のタイミングチャート図に示すよう
に、基本となるリフレッシュ信号の１周期分をＬｏｗレ
ベルとしたタイミング信号を１周期ずつ遅らせて出力
し、３番目の出力端子からＬｏｗレベルが出力されてい
まうと、再度１番目の出力端子からＬｏｗレベルが出力
され、この動作を繰り返すようになっている。よって、
カウンタ２は、フリップフロップ等で構成され、リフレ
ッシュ信号の立ち上がりを出力端子の数分カウントする
とＬｏｗレベルを出力し、出力端子毎にカウント開始の
タイミングを違えている。尚、リフレッシュ信号は、Ｈ
ｉｇｈ，Ｌｏｗレベルが反転した信号となっており、Ｌ
ｏｗレベルの時にＤＲＡＭ１をリフレッシュするもので
ある。The counter 2 outputs a plurality of different timing signals from one refresh signal (basic refresh signal). For example, assuming that the number of output terminals is three, as shown in the timing chart of FIG. Then, the timing signal in which one cycle of the basic refresh signal is set to the Low level is delayed by one cycle and output, and when the Low level is output from the third output terminal, the Low level is again output from the first output terminal. The level is output and this operation is repeated. Therefore,
The counter 2 is composed of a flip-flop or the like, and outputs a low level when the rising edge of the refresh signal is counted by the number of output terminals, and the timing to start counting is different for each output terminal. The refresh signal is H
It is a signal with the high and low levels inverted,
The DRAM 1 is refreshed when it is at the ow level.
【００１８】コントロールレジスタ３は、電源電圧Ｖcc
が印加され、出力端子から予め設定されたＨｉｇｈ，Ｌ
ｏｗレベルを出力するものである。出力の設定は、機械
的なスイッチ等によって行うことが可能であり、また、
コントロールレジスタ３を管理する別の制御部からの指
示によっても行うことが可能である。The control register 3 has a power supply voltage Vcc.
Is applied, and High, L preset from the output terminal
It outputs the ow level. The output can be set by a mechanical switch, etc.
It can also be performed by an instruction from another control unit that manages the control register 3.
【００１９】バンク分離回路４は、ＡＮＤ回路等の複数
の論理回路の組み合わせによって構成されており、カウ
ンタ２からのタイミング信号とコントロールレジスタ３
からの出力とからＤＲＡＭ１のバンク毎に対するリフレ
ッシュ制御信号を出力する回路である。バンク分離回路
４の具体的構成は図５，７，９を使って後述する。The bank separation circuit 4 is composed of a combination of a plurality of logic circuits such as an AND circuit, the timing signal from the counter 2 and the control register 3.
Is a circuit for outputting a refresh control signal for each bank of the DRAM 1 from the output from. The specific configuration of the bank separation circuit 4 will be described later with reference to FIGS.
【００２０】バンク制御回路５は、複数の反転入力のＮ
ＡＮＤ回路から構成されており、バンク分離回路４から
のリフレッシュ制御信号と基本のリフレッシュ信号から
新たなＤＲＡＭ１のバンク毎のリフレッシュ信号を出力
する回路である。バンク制御回路５の具体的構成は図
５，７，９を使って後述する。The bank control circuit 5 has a plurality of N-input inverting inputs.
The circuit is composed of an AND circuit and outputs a refresh signal for each bank of the new DRAM 1 from the refresh control signal from the bank separation circuit 4 and the basic refresh signal. The specific configuration of the bank control circuit 5 will be described later with reference to FIGS.
【００２１】次に、バンク分離回路４とバンク制御回路
５の具体的構成及び動作を含めた本実施例のメモリ制御
回路の動作について図３〜図１０を使って説明する。
尚、説明を簡単にするために、ＤＲＡＭ１をＢＡＮＫ１
〜３とし、カウンタ２からの出力を(1) 〜(3) とし、コ
ントロールレジスタ３からの出力をＡ，Ｂだけとした場
合について説明する。Next, the operation of the memory control circuit of this embodiment including the specific configurations and operations of the bank separation circuit 4 and the bank control circuit 5 will be described with reference to FIGS.
In order to simplify the explanation, the DRAM 1 is set to BANK1.
.About.3, the output from the counter 2 is (1) to (3), and the output from the control register 3 is only A and B.
【００２２】まず、コントロールレジスタ３からの出力
Ａ，ＢについてＡ＝Ｂ＝０（Ｌｏｗレベル）の場合につ
いて図３，４を使って説明する。図３は、Ａ＝Ｂ＝０の
時のバンク分離回路４、バンク制御回路５及びＤＲＡＭ
１の回路図であり、図４は、Ａ＝Ｂ＝０の時のタイミン
グチャート図である。First, the case where A = B = 0 (Low level) for outputs A and B from the control register 3 will be described with reference to FIGS. FIG. 3 shows a bank separation circuit 4, a bank control circuit 5, and a DRAM when A = B = 0.
1 is a circuit diagram of FIG. 1, and FIG. 4 is a timing chart when A = B = 0.
【００２３】図３におけるバンク制御回路５は、ＤＲＡ
Ｍのバンク毎に反転入力のＮＡＮＤ回路(1) 〜(3) が設
けられ、この反転入力のＮＡＮＤ回路からの出力が各Ｄ
ＲＡＭのバンクのリフレッシュ用の端子に入力され、ま
た、この反転入力のＮＡＮＤ回路の入力端子の一方には
基本のリフレッシュ信号が共通に入力され、入力端子の
他方にはバンク分離回路４からの各バンクに対するリフ
レッシュ制御信号が入力されるようになっている。尚、
反転入力であるので、基本のリフレッシュ信号と各リフ
レッシュ制御信号とがＨｉｇｈ，Ｌｏｗレベル反転して
入力されるものである。The bank control circuit 5 in FIG.
Inverted input NAND circuits (1) to (3) are provided for each M bank, and the output from the inverted input NAND circuit is
A basic refresh signal is commonly input to one of the input terminals of the inverting input NAND circuit, and the other of the input terminals of the bank separation circuit 4 is input to the refresh terminal of the RAM bank. A refresh control signal for the bank is input. still,
Since the input is an inverting input, the basic refresh signal and each refresh control signal are input with their High and Low levels inverted.
【００２４】図３におけるバンク分離回路４は、バンク
制御回路５への出力側にＯＲ回路(1) 〜(3) が設けら
れ、ＯＲ回路への入力は１つの端子を除いてＡ又はＢと
の論理積（ＡＮＤ）の結果が入力されるようになってい
る。The bank separation circuit 4 in FIG. 3 is provided with OR circuits (1) to (3) on the output side to the bank control circuit 5, and the input to the OR circuit is A or B except for one terminal. The result of the logical product (AND) of is input.
【００２５】具体的には、バンク分離回路４のＯＲ回路
(1) に入力される３つの入力端子の内で、カウンタ２の
出力(1) がそのまま入力され、カウンタ２の出力(2) と
コントロールレジスタ３の出力ＡとがＡＮＤ回路(1) で
論理積が取られてＯＲ回路(1) に入力され、カウンタ２
の出力(3) とコントロールレジスタ３の出力ＢとがＡＮ
Ｄ回路(2) で論理積が取られてＯＲ回路(1) に入力され
ている。Specifically, the OR circuit of the bank separation circuit 4
Of the three input terminals that are input to (1), the output (1) of the counter 2 is input as it is, and the output (2) of the counter 2 and the output A of the control register 3 are logically combined by the AND circuit (1). The product is taken and input to the OR circuit (1), and the counter 2
Output (3) and output B of control register 3 are AN
The logical product is taken by the D circuit (2) and input to the OR circuit (1).
【００２６】また、バンク分離回路４のＯＲ回路(2) に
入力される３つの入力端子の内で、カウンタ２の出力
(2) がそのまま入力され、カウンタ２の出力(1) とコン
トロールレジスタ３の出力ＢとがＡＮＤ回路(3) で論理
積が取られてＯＲ回路(2) に入力され、カウンタ２の出
力(3) とコントロールレジスタ３の出力ＡとがＡＮＤ回
路(4) で論理積が取られてＯＲ回路(2) に入力されてい
る。Of the three input terminals input to the OR circuit (2) of the bank separation circuit 4, the output of the counter 2
(2) is input as it is, the output (1) of the counter 2 and the output B of the control register 3 are logically ANDed by the AND circuit (3) and input to the OR circuit (2), and the output of the counter 2 ( 3) and the output A of the control register 3 are ANDed by the AND circuit (4) and input to the OR circuit (2).
【００２７】また、バンク分離回路４のＯＲ回路(3) に
入力される３つの入力端子の内で、カウンタ２の出力
(3) がそのまま入力され、カウンタ２の出力(1) とコン
トロールレジスタ３の出力ＡとがＡＮＤ回路(5) で論理
積が取られてＯＲ回路(3) に入力され、カウンタ２の出
力(2) とコントロールレジスタ３の出力ＢとがＡＮＤ回
路(6) で論理積が取られてＯＲ回路(3) に入力されてい
る。Of the three input terminals input to the OR circuit (3) of the bank separation circuit 4, the output of the counter 2
(3) is input as it is, the output (1) of the counter 2 and the output A of the control register 3 are logically ANDed by the AND circuit (5) and input to the OR circuit (3), and the output of the counter 2 ( 2) and the output B of the control register 3 are ANDed by the AND circuit (6) and input to the OR circuit (3).
【００２８】次に、上記構成における動作を図３，４を
使って説明する。尚、図３中で３桁の２進数で示した数
字は、右端の値が図４における時間Ｔ1 のＨｉｇｈレベ
ル（１）又はＬｏｗレベル（０）を示しており、中央の
値が図４における時間Ｔ2 の１，０を示しており、左端
の値が図４における時間Ｔ3 の１，０を示している。Next, the operation of the above configuration will be described with reference to FIGS. It should be noted that the rightmost value of the three-digit binary number in FIG. 3 indicates the high level (1) or the low level (0) of the time T1 in FIG. 4, and the central value in FIG. The time T2 is 1,0, and the value at the left end is the time T3 1,0 in FIG.
【００２９】具体的に、バンク分離回路４のＡＮＤ回路
(1),(2) とＯＲ回路(1) 、更にバンク制御回路５の反転
入力のＮＡＮＤ回路(1) について説明すると、カウンタ
２の出力(1) の値が「１１０」である時にＡ＝Ｂ＝０で
あるからＡＮＤ回路(1),(2)からの出力は常時「０」で
あり、従ってＯＲ回路(1) からの出力は「１１０」とな
る。つまり、カウンタ２の出力(1) の値がそのままバン
ク制御回路５に出力されたことになる。この出力の反転
信号と基本のリフレッシュ信号の反転信号とがバンク制
御回路５のＮＡＮＤ回路(1) に入力されると出力が「１
１０」になる。Specifically, the AND circuit of the bank separation circuit 4
Explaining (1) and (2), the OR circuit (1), and the NAND circuit (1) of the inverting input of the bank control circuit 5, when the value of the output (1) of the counter 2 is "110", A = Since B = 0, the outputs from the AND circuits (1) and (2) are always "0", and therefore the output from the OR circuit (1) is "110". That is, the value of the output (1) of the counter 2 is directly output to the bank control circuit 5. When the inverted signal of this output and the inverted signal of the basic refresh signal are input to the NAND circuit (1) of the bank control circuit 5, the output becomes "1".
10 ".
【００３０】つまり、ＤＲＡＭのＢＡＮＫ１に対する出
力は、図４のＴ1 〜Ｔ3 においてＲ-1の信号波形の様に
なる。同様に、ＤＲＡＭのＢＡＮＫ２に対する出力は、
Ｒ-2の信号波形の様になり、ＤＲＡＭのＢＡＮＫ３に対
する出力は、Ｒ-3の信号波形の様になる。よって、時間
Ｔ1 でＤＲＡＭのＢＡＮＫ１がリフレッシュされ、時間
Ｔ2 でＤＲＡＭのＢＡＮＫ２がリフレッシュされ、時間
Ｔ3 でＤＲＡＭのＢＡＮＫ３がリフレッシュされるもの
である。That is, the output to the BANK1 of the DRAM becomes like the signal waveform of R-1 at T1 to T3 in FIG. Similarly, the output to DRAM BANK2 is
It becomes like the signal waveform of R-2, and the output to the BANK3 of the DRAM becomes like the signal waveform of R-3. Therefore, the BANK1 of the DRAM is refreshed at the time T1, the BANK2 of the DRAM is refreshed at the time T2, and the BANK3 of the DRAM is refreshed at the time T3.
【００３１】Ａ＝Ｂ＝０の時に、図３の回路構成とする
ことで、基本のリフレッシュ信号を基にカウンタ２で時
間Ｔずつ遅れてＬｏｗになるタイミング信号を出力し、
このタイミング信号とＡ，Ｂの値を組み合わせることで
リフレッシュ制御信号を形成し、基本のリフレッシュ信
号とリフレッシュ制御信号とを組み合わせることでリフ
レッシュのタイミングの異なる新たなリフレッシュ信号
をＤＲＡＭの各ＢＡＮＫに供給できるものである。但
し、図３のメモリ制御回路では、バンク分離回路４がカ
ウンタ２からのタイミング信号をそのままバンク制御回
路５に出力するものであるから、バンク分離回路４とコ
ントロールレジスタ３を不要とし、カウンタ２をバンク
制御回路に直接接続しても構わない。When A = B = 0, by adopting the circuit configuration of FIG. 3, the counter 2 outputs a timing signal which becomes Low with a delay of time T based on the basic refresh signal,
A refresh control signal is formed by combining the timing signal and the values of A and B, and a new refresh signal having a different refresh timing can be supplied to each BANK of the DRAM by combining the basic refresh signal and the refresh control signal. It is a thing. However, in the memory control circuit of FIG. 3, since the bank separation circuit 4 outputs the timing signal from the counter 2 to the bank control circuit 5 as it is, the bank separation circuit 4 and the control register 3 are unnecessary and the counter 2 is It may be directly connected to the bank control circuit.
【００３２】次に、コントロールレジスタ３からの出力
Ａ，ＢについてＡ＝１（Ｈｉｇｈレベル），Ｂ＝０（Ｌ
ｏｗレベル）の場合について図５，６を使って説明す
る。図５は、Ａ＝１，Ｂ＝０の時のバンク分離回路４、
バンク制御回路５及びＤＲＡＭ１の回路図であり、図６
は、Ａ＝１，Ｂ＝０の時のタイミングチャート図であ
る。Next, regarding outputs A and B from the control register 3, A = 1 (High level) and B = 0 (L
The case of ow level) will be described with reference to FIGS. FIG. 5 shows the bank separation circuit 4 when A = 1 and B = 0.
7 is a circuit diagram of the bank control circuit 5 and the DRAM 1, and FIG.
FIG. 6 is a timing chart when A = 1 and B = 0.
【００３３】図５のメモリ制御回路が図３のメモリ制御
回路と異なる部分は、バンク分離回路４における図３の
ＡＮＤ回路(2),(3),(6) が図５ではＮＡＮＤ回路(2'),
(3'),(6')に変更され、図３のＯＲ回路(1),(2),(3) が
図５ではＡＮＤ回路(1"),(2"),(3")に変更されている点
である。この場合、ＡＮＤ回路(1")からの出力は「１０
０」で、ＡＮＤ回路(2")からの出力は「００１」で、Ａ
ＮＤ回路(3")からの出力は「０１０」であって、ＮＡＮ
Ｄ回路(1) からの出力は「１００」で、ＮＡＮＤ回路
(2) からの出力は「００１」で、ＮＡＮＤ回路(3) から
の出力は「０１０」となる。よって、ＤＲＡＭの各ＢＡ
ＮＫに供給されるリフレッシュ信号は、図６のＲ-1，Ｒ
-2，Ｒ-3の様な信号波形となる。The memory control circuit of FIG. 5 differs from the memory control circuit of FIG. 3 in that the AND circuits (2), (3) and (6) of FIG. '),
The OR circuits (1), (2), and (3) of FIG. 3 are changed to (3 ′) and (6 ′), and are changed to AND circuits (1 ″), (2 ″), and (3 ″) of FIG. In this case, the output from the AND circuit (1 ") is" 10.
0 ", the output from the AND circuit (2") is "001", A
The output from the ND circuit (3 ") is" 010 ".
The output from the D circuit (1) is "100" and the NAND circuit
The output from (2) is "001" and the output from the NAND circuit (3) is "010". Therefore, each BA of DRAM
Refresh signals supplied to NK are R-1 and R in FIG.
The signal waveform is -2, R-3.
【００３４】つまり、図６に示すように、時間Ｔ1 でＤ
ＲＡＭのＢＡＮＫ１とＢＡＮＫ３とがリフレッシュさ
れ、時間Ｔ2 でＤＲＡＭのＢＡＮＫ１とＢＡＮＫ２とが
リフレッシュされ、時間Ｔ3 でＤＲＡＭのＢＡＮＫ２と
ＢＡＮＫ３とがリフレッシュされるものである。That is, as shown in FIG. 6, D at time T1
The BANK1 and BANK3 of the RAM are refreshed, the BANK1 and BANK2 of the DRAM are refreshed at time T2, and the BANK2 and BANK3 of the DRAM are refreshed at time T3.
【００３５】次に、コントロールレジスタ３からの出力
Ａ，ＢについてＡ＝０（Ｌｏｗレベル）Ｂ＝１（Ｈｉｇ
ｈレベル）の場合について図７，８を使って説明する。
図７は、Ａ＝０，Ｂ＝１の時のバンク分離回路４、バン
ク制御回路５及びＤＲＡＭ１の回路図であり、図８は、
Ａ＝０，Ｂ＝１の時のタイミングチャート図である。Next, for outputs A and B from the control register 3, A = 0 (Low level) B = 1 (High
The case of (h level) will be described with reference to FIGS.
FIG. 7 is a circuit diagram of the bank separation circuit 4, the bank control circuit 5 and the DRAM 1 when A = 0 and B = 1, and FIG.
It is a timing chart figure at the time of A = 0 and B = 1.
【００３６】図７のメモリ制御回路が図３のメモリ制御
回路と異なる部分は、バンク分離回路４における図３の
ＡＮＤ回路(1),(4),(5) が図７ではＮＡＮＤ回路(1'),
(4'),(5')に変更され、図３のＯＲ回路(1),(2),(3) が
図７ではＡＮＤ回路(1"),(2"),(3")に変更されている点
である。この場合、ＡＮＤ回路(1")からの出力は「０１
０」で、ＡＮＤ回路(2")からの出力は「１００」で、Ａ
ＮＤ回路(3")からの出力は「００１」であって、ＮＡＮ
Ｄ回路(1) からの出力は「０１０」で、ＮＡＮＤ回路
(2) からの出力は「１００」で、ＮＡＮＤ回路(3) から
の出力は「００１」となる。よって、ＤＲＡＭの各ＢＡ
ＮＫに供給されるリフレッシュ信号は、図８のＲ-1，Ｒ
-2，Ｒ-3の様な信号波形となる。The memory control circuit of FIG. 7 differs from the memory control circuit of FIG. 3 in that the AND circuits (1), (4), and (5) of FIG. '),
The OR circuits (1), (2), and (3) in FIG. 3 are changed to (4 ') and (5'), and are changed to AND circuits (1 "), (2"), and (3 ") in FIG. In this case, the output from the AND circuit (1 ") is" 01 ".
0 ", the output from the AND circuit (2") is "100", A
The output from the ND circuit (3 ") is" 001 ".
The output from the D circuit (1) is "010", and the NAND circuit
The output from (2) is "100" and the output from the NAND circuit (3) is "001". Therefore, each BA of DRAM
The refresh signals supplied to NK are R-1 and R in FIG.
The signal waveform is -2, R-3.
【００３７】つまり、図８に示すように、時間Ｔ1 でＤ
ＲＡＭのＢＡＮＫ１とＢＡＮＫ２とがリフレッシュさ
れ、時間Ｔ2 でＤＲＡＭのＢＡＮＫ２とＢＡＮＫ３とが
リフレッシュされ、時間Ｔ3 でＤＲＡＭのＢＡＮＫ１と
ＢＡＮＫ３とがリフレッシュされるものである。That is, as shown in FIG. 8, D at time T1
The BANK1 and BANK2 of the RAM are refreshed, the BANK2 and BANK3 of the DRAM are refreshed at time T2, and the BANK1 and BANK3 of the DRAM are refreshed at time T3.
【００３８】次に、コントロールレジスタ３からの出力
Ａ，ＢについてＡ＝Ｂ＝１（Ｈｉｇｈレベル）の場合に
ついて図９，１０を使って説明する。図９は、Ａ＝Ｂ＝
１の時のバンク分離回路４、バンク制御回路５及びＤＲ
ＡＭ１の回路図であり、図１０は、Ａ＝Ｂ＝１の時のタ
イミングチャート図である。尚、図９，１０の実施例
は、従来例と同様にＤＲＡＭの全てのＢＡＮＫを同時に
リフレッシュする場合の構成と動作である。Next, the case where A = B = 1 (High level) for outputs A and B from the control register 3 will be described with reference to FIGS. In FIG. 9, A = B =
Bank separation circuit 4, bank control circuit 5 and DR when 1
FIG. 10 is a circuit diagram of AM1, and FIG. 10 is a timing chart when A = B = 1. Note that the embodiments of FIGS. 9 and 10 are the configuration and operation in the case of refreshing all the BANKs of the DRAM at the same time as in the conventional example.
【００３９】図９のメモリ制御回路が図３のメモリ制御
回路と異なる部分は、バンク分離回路４における図３の
ＯＲ回路(1),(2),(3) が図９ではＮＯＲ回路(1),(2),
(3) に変更されている点である。この場合、ＮＯＲ回路
(1),(2),(3) からの出力は全て「０００」であって、バ
ンク制御回路５のＮＡＮＤ回路(1),(2),(3) からの出力
は全て「０００」となる。よって、ＤＲＡＭの各ＢＡＮ
Ｋに供給されるリフレッシュ信号は、図１０のＲ-1，Ｒ
-2，Ｒ-3の様な信号波形となる。The memory control circuit of FIG. 9 differs from the memory control circuit of FIG. 3 in that the OR circuits (1), (2) and (3) of FIG. 3 in the bank separation circuit 4 are the NOR circuit (1 ), (2),
It is changed to (3). In this case, the NOR circuit
The outputs from (1), (2) and (3) are all "000", and the outputs from the NAND circuits (1), (2) and (3) of the bank control circuit 5 are all "000". Become. Therefore, each BAN of DRAM
The refresh signals supplied to K are R-1 and R in FIG.
The signal waveform is -2, R-3.
【００４０】つまり、図１０に示すように、時間Ｔ1 で
ＤＲＡＭのＢＡＮＫ１とＢＡＮＫ２とＢＡＮＫ３とがリ
フレッシュされ、時間Ｔ2 でＤＲＡＭのＢＡＮＫ１とＢ
ＡＮＫ２とＢＡＮＫ３とがリフレッシュされ、時間Ｔ3
でＤＲＡＭのＢＡＮＫ１とＢＡＮＫ２とＢＡＮＫ３とが
リフレッシュされるものである。従って、従来例と同様
の動作も行わせることができる。That is, as shown in FIG. 10, the BANK1, BANK2, and BANK3 of the DRAM are refreshed at time T1, and the BANK1 and B of the DRAM are refreshed at time T2.
ANK2 and BANK3 are refreshed at time T3
Then, BANK1, BANK2, and BANK3 of the DRAM are refreshed. Therefore, the same operation as the conventional example can be performed.
【００４１】本実施例のメモリ制御回路によれば、カウ
ンタ２で基本のリフレッシュ信号からタイミングの異な
るタイミング信号を作成し、タイミング信号とコントロ
ールレジスタ３からの出力とをバンク分離回路４で組み
合わせることでＤＲＡＭの各ＢＡＮＫに対するリフレッ
シュ制御信号を作成し、基本のリフレッシュ信号とリフ
レッシュ制御信号とから各ＢＡＮＫに対する新たなリフ
レッシュ信号を作成して、ＤＲＡＭの各ＢＡＮＫに異な
るタイミングでリフレッシュ信号を供給するようにして
いるので、リフレッシュ時の消費電流を小さくしてノイ
ズを抑えることができ、更に他のＩＣを誤動作させず、
ＤＲＡＭのリフレッシュを正常に行うことができる効果
がある。According to the memory control circuit of this embodiment, the counter 2 generates timing signals having different timings from the basic refresh signal, and the bank separator circuit 4 combines the timing signals with the output from the control register 3. A refresh control signal for each BANK of the DRAM is created, a new refresh signal for each BANK is created from the basic refresh signal and the refresh control signal, and the refresh signal is supplied to each BANK of the DRAM at different timings. Therefore, it is possible to reduce the current consumption at the time of refresh to suppress noise, and to prevent other ICs from malfunctioning.
The DRAM can be refreshed normally.
【００４２】また、本実施例のメモリ制御回路によれ
ば、１つの基本のリフレッシュ信号からタイミングの異
なる新たなリフレッシュ信号をカウンタ２、コントロー
ルレジスタ３、バンク分離回路４、バンク制御回路５を
用いて容易に作成できる効果がある。Further, according to the memory control circuit of this embodiment, a new refresh signal having a different timing from one basic refresh signal is used by using the counter 2, the control register 3, the bank separation circuit 4 and the bank control circuit 5. It has an effect that can be easily created.
【００４３】更に、図５，６の実施例及び図７，８の実
施例のメモリ制御回路では、ＤＲＡＭ１の複数のＢＡＮ
Ｋに対してリフレッシュのタイミングをずらしてはいる
ものの、図３，４の実施例のメモリ制御回路に比べてリ
フレッシュを行う周期を早くしているので、メモリ保全
を確実に行うことができる効果がある。Further, in the memory control circuits of the embodiments of FIGS. 5 and 6 and the embodiments of FIGS. 7 and 8, a plurality of BANs of the DRAM 1 are used.
Although the refresh timing is shifted with respect to K, the refresh cycle is faster than that of the memory control circuits of the embodiments of FIGS. is there.
【００４４】[0044]
【発明の効果】請求項１記載の発明によれば、カウンタ
で基本のリフレッシュ信号を基に異なるタイミングのタ
イミング信号をリフレッシュ制御信号としてバンク制御
回路に出力し、バンク制御回路で基本のリフレッシュ信
号とリフレッシュ制御信号とからバンク毎の新たなリフ
レッシュ信号を出力するメモリ制御回路としているの
で、複数のバンクのＤＲＡＭを異なったタイミングでリ
フレッシュすることができ、消費電流を小さくし、ノイ
ズを抑えることができ、更に回路構成を簡易にすること
ができる効果がある。According to the first aspect of the present invention, the counter outputs timing signals of different timings to the bank control circuit as refresh control signals based on the basic refresh signal, and the bank control circuit outputs the basic refresh signal. Since it is a memory control circuit that outputs a new refresh signal for each bank from the refresh control signal, DRAMs in multiple banks can be refreshed at different timings, current consumption can be reduced, and noise can be suppressed. Further, there is an effect that the circuit configuration can be further simplified.
【００４５】請求項２記載の発明によれば、カウンタで
基本のリフレッシュ信号を基に異なるタイミングのタイ
ミング信号を出力し、バンク分離回路でタイミング信号
から複数のバンク毎のリフレッシュ制御信号を出力し、
バンク制御回路で基本のリフレッシュ信号とリフレッシ
ュ制御信号とからバンク毎の新たなリフレッシュ信号を
出力するメモリ制御回路としているので、複数のバンク
のＤＲＡＭを異なったタイミングでリフレッシュするこ
とができ、消費電流を小さくし、ノイズを抑えることが
でき、更に回路構成を簡易にすることができる効果があ
る。According to the second aspect of the present invention, the counter outputs timing signals at different timings based on the basic refresh signal, and the bank separation circuit outputs refresh control signals for each of a plurality of banks from the timing signal.
Since the bank control circuit is a memory control circuit that outputs a new refresh signal for each bank from the basic refresh signal and the refresh control signal, it is possible to refresh the DRAMs of a plurality of banks at different timings and reduce the current consumption. There is an effect that the size can be reduced, noise can be suppressed, and the circuit configuration can be simplified.
【００４６】請求項３記載の発明によれば、カウンタで
は基本のリフレッシュ信号の１周期分遅らせたタイミン
グ信号をＤＲＡＭのバンクの数だけ順次出力し、バンク
分離回路では各バンクに対応したタイミング信号を順次
リフレッシュ制御信号として出力し、バンク制御回路で
は各バンクに対応するリフレッシュ制御信号と基本のリ
フレッシュ信号との論理積を取って新たなリフレッシュ
信号として出力するメモリ制御回路としているので、複
数のバンクのＤＲＡＭを異なったタイミングでリフレッ
シュすることができ、消費電流を小さくし、ノイズを抑
えることができ、更に回路構成を簡易にすることができ
る効果がある。According to the third aspect of the invention, the counter sequentially outputs the timing signal delayed by one cycle of the basic refresh signal by the number of DRAM banks, and the bank separation circuit outputs the timing signal corresponding to each bank. Since it is a memory control circuit that sequentially outputs refresh control signals and the logical AND of the refresh control signal corresponding to each bank and the basic refresh signal is output in the bank control circuit as a new refresh signal, The DRAM can be refreshed at different timings, current consumption can be reduced, noise can be suppressed, and the circuit configuration can be simplified.
【００４７】請求項４記載の発明によれば、カウンタで
は基本のリフレッシュ信号の１周期分遅らせたタイミン
グ信号をＤＲＡＭのバンクの数だけ順次出力し、バンク
分離回路では連続するタイミング信号を合成してバンク
毎に順次リフレッシュ制御信号として出力し、バンク制
御回路では各バンクに対応するリフレッシュ制御信号と
基本のリフレッシュ信号との論理積を取って新たなリフ
レッシュ信号として出力するメモリ制御回路としている
ので、複数のバンクのＤＲＡＭを異なったタイミングで
リフレッシュすることができ、消費電流を小さくし、ノ
イズを抑えることができ、更に回路構成を簡易にするこ
とができる効果がある。According to the fourth aspect of the present invention, the counter sequentially outputs the timing signal delayed by one cycle of the basic refresh signal by the number of banks of the DRAM, and the bank separation circuit synthesizes the continuous timing signals. The bank control circuit outputs the refresh control signals sequentially for each bank, and in the bank control circuit, the refresh control signal corresponding to each bank and the basic refresh signal are logically ANDed and output as a new refresh signal. The DRAM of the bank can be refreshed at different timings, current consumption can be reduced, noise can be suppressed, and the circuit configuration can be simplified.
【図１】本発明の一実施例に係るメモリ制御回路の構成
ブロック図である。FIG. 1 is a configuration block diagram of a memory control circuit according to an embodiment of the present invention.
【図２】本実施例のカウンタ２から出力されるタイミン
グ信号と基本のリフレッシュ信号のタイミングチャート
図である。FIG. 2 is a timing chart of a timing signal output from a counter 2 of the present embodiment and a basic refresh signal.
【図３】本実施例のコントローレレジスタ３の出力Ａ＝
Ｂ＝０の時のバンク分離回路４、バンク制御回路５及び
ＤＲＡＭ１の回路図である。FIG. 3 is an output A = of a control register 3 of this embodiment.
6 is a circuit diagram of the bank separation circuit 4, the bank control circuit 5, and the DRAM 1 when B = 0. FIG.
【図４】本実施例のコントローレレジスタ３の出力Ａ＝
Ｂ＝０の時のタイミングチャート図である。FIG. 4 is an output A = of the control register 3 of this embodiment.
It is a timing chart figure at the time of B = 0.
【図５】本実施例のコントローレレジスタ３の出力Ａ＝
１，Ｂ＝０の時のバンク分離回路４、バンク制御回路５
及びＤＲＡＭ１の回路図である。FIG. 5 is an output A = of the control register 3 of this embodiment.
1 and B = 0, bank separation circuit 4 and bank control circuit 5
3 is a circuit diagram of the DRAM 1. FIG.
【図６】本実施例のコントローレレジスタ３の出力Ａ＝
１，Ｂ＝０の時のタイミングチャート図である。FIG. 6 is an output A = of the control register 3 of the present embodiment.
It is a timing chart figure at the time of 1, B = 0.
【図７】本実施例のコントローレレジスタ３の出力Ａ＝
０，Ｂ＝１の時のバンク分離回路４、バンク制御回路５
及びＤＲＡＭ１の回路図である。FIG. 7 is an output A = of the control register 3 of this embodiment.
Bank separation circuit 4 and bank control circuit 5 when 0 and B = 1
3 is a circuit diagram of the DRAM 1. FIG.
【図８】本実施例のコントローレレジスタ３の出力Ａ＝
０，Ｂ＝１の時のタイミングチャート図である。FIG. 8 is an output A = of the control register 3 of this embodiment.
It is a timing chart figure at the time of 0 and B = 1.
【図９】本実施例のコントローレレジスタ３の出力Ａ＝
Ｂ＝１の時のバンク分離回路４、バンク制御回路５及び
ＤＲＡＭ１の回路図である。FIG. 9 is an output A = of the control register 3 of the present embodiment.
6 is a circuit diagram of the bank separation circuit 4, the bank control circuit 5, and the DRAM 1 when B = 1. FIG.
【図１０】本実施例のコントローレレジスタ３の出力Ａ
＝Ｂ＝１の時のタイミングチャート図である。FIG. 10 is an output A of the control register 3 of this embodiment.
FIG. 9 is a timing chart when = B = 1.
【図１１】従来のメモリの概略構成ブロック図である。FIG. 11 is a schematic block diagram of a conventional memory.
１…ＤＲＡＭ、 ２…カウンタ、 ３…コントロールレ
ジスタ、 ４…バンク分離回路、 ５…バンク制御回路1 ... DRAM, 2 ... Counter, 3 ... Control register, 4 ... Bank separation circuit, 5 ... Bank control circuit
Claims (4)
ッシュ信号でリフレッシュするメモリ制御回路におい
て、基本のリフレッシュ信号を基に異なるタイミングの
タイミング信号をリフレッシュ制御信号として出力する
カウンタと、前記基本のリフレッシュ信号と前記リフレ
ッシュ制御信号とから前記複数のバンク毎の新たなリフ
レッシュ信号を出力するバンク制御回路とを設けたこと
を特徴とするメモリ制御回路。1. A memory control circuit for refreshing a DRAM comprising a plurality of banks with a refresh signal, a counter for outputting timing signals of different timings as a refresh control signal based on the basic refresh signal, and the basic refresh signal. A memory control circuit comprising: a bank control circuit that outputs a new refresh signal for each of the plurality of banks from the refresh control signal.
ッシュ信号でリフレッシュするメモリ制御回路におい
て、基本のリフレッシュ信号を基に異なるタイミングの
タイミング信号を出力するカウンタと、前記タイミング
信号から前記複数のバンク毎のリフレッシュ制御信号を
出力するバンク分離回路と、前記基本のリフレッシュ信
号と前記リフレッシュ制御信号とから前記複数のバンク
毎の新たなリフレッシュ信号を出力するバンク制御回路
とを設けたことを特徴とするメモリ制御回路。2. A memory control circuit for refreshing a DRAM comprising a plurality of banks with a refresh signal, a counter outputting timing signals of different timings based on a basic refresh signal, and a counter for each of the plurality of banks from the timing signal. A memory control comprising a bank separation circuit for outputting a refresh control signal, and a bank control circuit for outputting a new refresh signal for each of the plurality of banks from the basic refresh signal and the refresh control signal. circuit.
カウンタは基本のリフレッシュ信号の１周期分遅らせた
タイミング信号をＤＲＡＭのバンクの数だけ順次出力す
る回路であり、バンク分離回路は前記各バンクに対応し
たタイミング信号を順次リフレッシュ制御信号として出
力する回路であり、バンク制御回路は前記各バンクに対
応する前記リフレッシュ制御信号と前記基本のリフレッ
シュ信号との論理積を新たなリフレッシュ信号として出
力する回路であることを特徴とするメモリ制御回路。3. A counter in the memory control circuit according to claim 2, which is a circuit for sequentially outputting a timing signal delayed by one cycle of a basic refresh signal by the number of banks of the DRAM, and a bank separation circuit for each bank. The bank control circuit is a circuit that sequentially outputs corresponding timing signals as a refresh control signal, and the bank control circuit is a circuit that outputs a logical product of the refresh control signal corresponding to each bank and the basic refresh signal as a new refresh signal. A memory control circuit characterized by being.
カウンタは基本のリフレッシュ信号の１周期分遅らせた
タイミング信号をＤＲＡＭのバンクの数だけ順次出力す
る回路であり、バンク分離回路は連続する前記タイミン
グ信号を合成して前記バンク毎に順次リフレッシュ制御
信号として出力する回路であり、バンク制御回路は前記
各バンクに対応する前記リフレッシュ制御信号と前記基
本のリフレッシュ信号との論理積を新たなリフレッシュ
信号として出力する回路であることを特徴とするメモリ
制御回路。4. A counter in the memory control circuit according to claim 2, wherein the counter is a circuit for sequentially outputting a timing signal delayed by one cycle of a basic refresh signal by the number of banks of the DRAM, and the bank separation circuit is the continuous timing. A circuit for synthesizing signals and sequentially outputting as a refresh control signal for each bank, wherein the bank control circuit uses a logical product of the refresh control signal corresponding to each bank and the basic refresh signal as a new refresh signal. A memory control circuit, which is a circuit for outputting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284123A JPH07122065A (en) | 1993-10-20 | 1993-10-20 | Memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284123A JPH07122065A (en) | 1993-10-20 | 1993-10-20 | Memory control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122065A true JPH07122065A (en) | 1995-05-12 |
Family
ID=17674479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5284123A Pending JPH07122065A (en) | 1993-10-20 | 1993-10-20 | Memory control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122065A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-10-20 JP JP5284123A patent/JPH07122065A/en active Pending
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