JPH07118510B2 - Electrically programmable semiconductor memory cell - Google Patents
Electrically programmable semiconductor memory cellInfo
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- JPH07118510B2 JPH07118510B2 JP19701786A JP19701786A JPH07118510B2 JP H07118510 B2 JPH07118510 B2 JP H07118510B2 JP 19701786 A JP19701786 A JP 19701786A JP 19701786 A JP19701786 A JP 19701786A JP H07118510 B2 JPH07118510 B2 JP H07118510B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置、特に消去不能電気的プロ
グラム可能読出し専用記憶装置（以下：消去不能EPROM
という）に関する。The present invention relates to a semiconductor memory device, and more particularly to a non-erasable electrically programmable read-only memory device (hereinafter referred to as non-erasable EPROM).
Said).
〔従来の技術〕 EPROMは、メモリ装置をプログラムするために電気的に
隔離された浮遊ゲートへの電子のなだれ注入に依存する
メモリ素子を利用するものである。この浮遊ゲートに蓄
積される電荷は紫外線に露出されることによつて除去さ
れる。ある種の応用においては、プログラムされた状態
が紫外線によつて影響されることのない再書込み不能EP
ROMが必要とされる。この種の潜在的用途として、冗長
回路、カスタム再編成、パラメータ格納がある。この種
の装置を提供しようとする提案が、アラン・C.フオルム
スビー（Alan C Formsbee）による「EPROM処理を使つて
製造されるPROMセル」（PROM Cell Made With An EPROM
Process）と題する論文、IEDM（国際電子デバイス会議
報告）1983年版、574頁に記載されている。フオルムス
ビーのメモリ装置は、金属しやへいを採用する二重多結
晶シリコン浮遊ゲートEPROM素子を含む。金属しやへい
は、浮遊ゲートに隣接する基板に接触しかつ浮遊ゲート
を覆つて延び、さらにここから約80マイクロメートルの
距離だけ超えて二酸化シリコンの細長いウエハを覆つて
いる。この金属しやへいの細長い端部に隣接する第二の
金属接点はキヤツプ部分を有しこの部分は前記金属しや
へいの端部に向かつて延び挾いしやへい開口を画定す
る。このしやへい開口を通つて二酸化シリコンのウエハ
に侵入した紫外線は、スネルの法則に従つて屈折をうけ
その結果全紫外線は垂直方向から42゜より小さな角度を
もつて進み、浮遊ゲートに向けて進行する間に多数回の
反射を繰り返す。二酸化シリコン基板からの各反射ごと
に紫外線のかなりの部分がシリコン基板によつて吸収さ
れる結果、紫外線の強さを減衰させる。Prior Art EPROMs utilize memory devices that rely on avalanche injection of electrons into an electrically isolated floating gate to program a memory device. The charges accumulated in the floating gate are removed by being exposed to ultraviolet rays. In some applications, non-rewritable EP whose programmed state is not affected by UV light.
ROM is required. Potential applications of this type include redundant circuits, custom reorganization, and parameter storage. A proposal to provide this type of device is "PROM Cell Made With An EPROM" by Alan C. Formsbee.
Process)), IEDM (International Electronic Device Conference Report) 1983 edition, page 574. The Holmsby memory device includes a dual polycrystalline silicon floating gate EPROM device that employs a metal sheath. A metal foil contacts the substrate adjacent to the floating gate and extends over the floating gate, and over a distance of about 80 micrometers from there over an elongated wafer of silicon dioxide. A second metal contact adjacent the elongate end of the metal foil has a cap portion which extends toward the end of the metal foil and defines a wedge opening. Ultraviolet rays penetrating into the silicon dioxide wafer through this aperture are refracted according to Snell's law, and as a result, all ultraviolet rays travel at an angle of less than 42 ° from the vertical direction toward the floating gate. Repeats many reflections while proceeding. A significant portion of the UV light is absorbed by the silicon substrate with each reflection from the silicon dioxide substrate, resulting in a decrease in the UV intensity.
明らかに、ホルムスビーのメモリ装置は、紫外線の効力
を除去するものではなく、単にその効力を減少させるだ
けであり、その減少の量は金属しやへいの延びている長
さにほぼ比例する。しかしながら、長いしやへいを用い
ることは基板上のEPROMセルの密度を最大にするという
要求と相反する。Obviously, Holmsby's memory device does not eliminate the efficacy of ultraviolet light, but merely reduces its efficacy, the amount of reduction being approximately proportional to the length of extension of the metal mesh. However, the use of long brushes conflicts with the need to maximize the density of EPROM cells on the substrate.
したがつて、本発明の主とする目的は、改善された浮遊
ゲートMOS形EPROMを提供することにある。本発明の他の
目的は、紫外線による消去に対して大きな抵抗性をもつ
た浮遊ゲートEPROMを提供することにある。Therefore, it is a primary object of the present invention to provide an improved floating gate MOS EPROM. Another object of the present invention is to provide a floating gate EPROM having a large resistance to erasing by ultraviolet rays.
本発明によれば、半導体基板の一つの面上に形成された
ソース、ドレーン、浮遊ゲートおよび制御ゲートを有す
る型式のEPROMセルが提供され、この素子において、ド
ープされた材料の環状領域が上記ソース、ドレーン及び
両ゲートを取り囲みかつ環状領域の全長にわたつて基板
の表面まで延びている。紫外線非伝送の導電性しやへい
がセルを覆つて延び基板の表面において該セルを囲む前
記環状領域と接触する。According to the invention there is provided an EPROM cell of the type having a source, a drain, a floating gate and a control gate formed on one side of a semiconductor substrate, in which the annular region of doped material is the source. , Surrounds the drain and both gates and extends to the surface of the substrate over the entire length of the annular region. A non-ultraviolet transmitting conductive sheath extends over the cell and contacts the annular region surrounding the cell at the surface of the substrate.
本発明の特徴は前掲の特許請求の範囲に記載されてい
る。しかしながら、本発明自体並びに本発明の他の特徴
と利点は、付図を参照して行われる次の本発明の実施例
についての詳細な説明を通して、よりよく理解されるで
あろう。The features of the invention are set forth in the appended claims. However, the invention itself as well as other features and advantages of the invention will be better understood through a detailed description of the following embodiments of the invention made with reference to the accompanying drawings.
第１図、第２図及び第３図を参照すると、Ｐ形半導体基
板11の表面上に消去不能EPROMセル10が形成されてい
る。セル10は従来の浮遊ゲートトランジスタを含み、こ
のトランジスタはN++形ソース領域12、N++形ドレーン領
域14、浮遊ゲート16、制御ゲート18、及びゲート16と基
板11との間ならびにこれらのゲート自身の間に形成され
た二酸化シリコン絶縁層を有する。Referring to FIGS. 1, 2 and 3, a non-erasable EPROM cell 10 is formed on the surface of a P-type semiconductor substrate 11. Cell 10 includes a conventional floating gate transistor, which includes an N ++ source region 12, an N ++ drain region 14, a floating gate 16, a control gate 18, and between gate 16 and substrate 11 and these. It has a silicon dioxide insulating layer formed between the gates themselves.
３本のＮ形帯状領域が互に直角をなして形成される。ソ
ース結合領域22はその内側端でソース領域12に接触し、
ドレーン結合領域24はその内側端でドレーン領域14に接
触し、またゲート結合領域44はその内側端で制御ゲート
相互接続部42に接触する。第３図を見るとよく判るよう
に、制御ゲート相互接続部42は制御ゲート18の浮動ゲー
ト16を超えて延びる延長部分に接触する。方形のP++形
環状領域330はゲート16,18およびソース12とドレーン14
を取り囲み、かつソース結合領域22、ドレーン結合領域
24、ゲート結合領域44を横切るように設けられる。ソー
ス結合領域22、ドレーン結合領域24およびゲート結合領
域44のそれぞれ環状領域30の外側に位置する部分に、N
++形ソース接触領域26、N++形ドレーン接触領域28、N++
形ゲート接触領域46が打込みによりそれぞれ形成され
る。接触領域26と28はそれぞれ接触部分34a,36aを有し
これに金属接点34b,36bがそれぞれ結合している。Three N-shaped strip regions are formed at right angles to each other. The source coupling region 22 contacts the source region 12 at its inner end,
Drain coupling region 24 contacts drain region 14 at its inner end and gate coupling region 44 contacts control gate interconnect 42 at its inner end. As best seen in FIG. 3, the control gate interconnect 42 contacts an extension of the control gate 18 that extends beyond the floating gate 16. The rectangular P ++ annular region 330 includes gates 16, 18 and source 12 and drain 14
Surrounding the source coupling area 22 and drain coupling area
24, provided so as to cross the gate coupling region 44. In the portions of the source coupling region 22, the drain coupling region 24, and the gate coupling region 44, which are located outside the annular region 30, respectively, N
++ type source contact area 26, N ++ type drain contact area 28, N ++
Shaped gate contact regions 46 are each formed by implantation. Contact areas 26 and 28 have contact portions 34a and 36a, respectively, to which metal contacts 34b and 36b are respectively coupled.
金属しやへい32は二酸化シリコン絶縁層20を覆つて形成
され、絶縁層20は予めパターン形成されエツチングによ
り環状領域30（第１図参照）が露出されるように残す。
したがつて、金属しやへい32はセル10をその下の基板上
のP++形環状領域表面に対して完全にカプセル封止する
ことによつて紫外線が二酸化シリコン絶縁層20を貫通し
て浮遊ゲート16を消去すなわち放電させるのを防止す
る。P++形環状領域30は、金属しやへい32をソース結合
領域22、ドレーン結合領域24、ゲート結合領域44それぞ
れから電気的に隔離しかつＰ形基板11と接触する。A metal barrier 32 is formed over the silicon dioxide insulating layer 20, which is pre-patterned and left by etching so that the annular region 30 (see FIG. 1) is exposed.
Therefore, the metal sheath 32 completely encapsulates the cell 10 against the surface of the P ++ shaped annular region on the underlying substrate so that ultraviolet light penetrates the silicon dioxide insulating layer 20. It prevents the floating gate 16 from being erased or discharged. The P ++ type annular region 30 electrically isolates the metal barrier 32 from the source coupling region 22, drain coupling region 24, and gate coupling region 44, respectively, and contacts the P type substrate 11.
明らかに、これと異なる幾何学的配置の、たとえばソー
スとドレーンが環状のソース・ドレーン間チヤネルを画
定すると共に環状ゲートと円形しやへいを有する円形セ
ルも使用可能である。そのような幾何学的配置もすべて
本発明と均等であり本発明の範囲に含まれる。Obviously, other geometrical arrangements could be used, such as circular cells where the source and drain define an annular source-drain channel and have an annular gate and circular ridges. All such geometrical arrangements are equivalent to the present invention and are included in the scope of the present invention.
第４図には、本発明によるEPROMが示されておりこのEPR
OMにおいて、浮遊ゲートトランジスタ110はＰ形シリコ
ン基板113上に形成されている。トランジスタ110は、打
込みN+形ソース領域114とN+形ドレーン領域116を有しこ
れらはＰ形ケイ素基板113の通路によつて互に分離され
ている。この通路を覆つて１対の互に分離されている多
結晶シリコン層118と120がそれぞれ浮遊ゲート118と制
御ゲート120を形成し、これらのゲートは二酸化シリコ
ン層148によつて互に隔てられかつまた基板113からも隔
てられている。An EPROM according to the present invention is shown in FIG.
In the OM, the floating gate transistor 110 is formed on the P-type silicon substrate 113. Transistor 110 has an implanted N + type source region 114 and an N + type drain region 116, which are separated from each other by a passage in P-type silicon substrate 113. A pair of isolated polysilicon layers 118 and 120 over the passage form floating gate 118 and control gate 120, respectively, which gates are separated from each other by a silicon dioxide layer 148 and It is also separated from the substrate 113.
NPN分離トランジスタ111がトランジスタ110のソース114
に隣接する側に形成されている。トランジスタ111はイ
オン打込みによるN+形コレクタ136を有し、これはベー
ス領域134を形成するＰ形領域によつて下側が囲まれて
いる。Ｎ形タンク領域132はトランジスタ110のソース領
域114に結合しかつトランジスタ111のベース領域134を
取り囲みエミツタ領域132を形成する。ベース領域134と
エミツタ領域132は共に、接地線138で概略的に示される
ように、接地される。NPN isolation transistor 111 is the source 114 of transistor 110
Is formed on the side adjacent to. Transistor 111 has an ion-implanted N + type collector 136, which is surrounded on the underside by a P-type region forming base region 134. N-type tank region 132 is coupled to source region 114 of transistor 110 and surrounds base region 134 of transistor 111 to form an emitter region 132. Both the base region 134 and the emitter region 132 are grounded, as shown schematically by the ground line 138.
トランジスタ110の制御ゲート120とトランジスタ111の
コレクタ領域136とそれぞれと接触して金属しやへい152
が作られこれは浮遊ゲートトランジスタ110のゲート118
と120、ソース領域114、ドレーン領域116をその下の基
板113表面に対して完全に取り囲む。特に、第４図に示
されたトランジスタの構成配置によつて紫外線伝送二酸
化シリコン層を完全に取り囲む金属接点を兼ねるしやへ
いを使用することが可能となる。したがつて、EPROMセ
ルへの紫外線の伝送を実質的に防止することができ、こ
れを紫外線で消去不能とする。A metal barrier 152 is in contact with the control gate 120 of transistor 110 and the collector region 136 of transistor 111, respectively.
This is the gate 118 of the floating gate transistor 110
And 120, the source region 114 and the drain region 116 are completely surrounded by the surface of the underlying substrate 113. In particular, the transistor arrangement shown in FIG. 4 makes it possible to use a metal foil which also doubles as a metal contact completely surrounding the UV transmitting silicon dioxide layer. Therefore, the transmission of UV light to the EPROM cell can be substantially prevented, making it inerasable by UV light.
第４図のトランジスタ110と111に対する等価回路が第５
図に示されている。第４図の回路の動作は、標準的には
次のようである、すなわち、高レベル電圧（約25V）を
ドレーン領域116に印加すると制御ゲート120によつて電
子が浮遊ゲート118に注入されてこのゲートを負に帯電
させる。浮遊ゲート118が負に帯電されているかどうか
を読み取るには、低レベル電圧（約5V）をドレーン領域
116とゲート120間に印加する。制御ゲート118が負に帯
電しているならば、トランジスタ110は導通しない。一
方、浮遊ゲートが負に帯電していなければ、トランジス
タ110は導通する。トランジスタ111は、そのエミツタと
ベース間電圧が零であるために不導通状態を維持し、し
たがつて第５図の回路の動作には参加しない。しかしな
がら、トランジスタ111は、制御ゲート120とドレーン領
域116を地絡させることなく、金属しやへい152を基板11
3に接触可能とする。トランジスタ111をそのコレクタと
ベース間接合が基板113を金属しやへい152から電気的に
絶縁するように形成することによつて、トランジスタ11
0をその下の基板113に対して完全にカプセル封止可能と
する。The equivalent circuit for the transistors 110 and 111 in FIG.
As shown in the figure. The operation of the circuit of FIG. 4 is typically as follows: when a high level voltage (about 25V) is applied to the drain region 116, electrons are injected into the floating gate 118 by the control gate 120. This gate is negatively charged. To read if the floating gate 118 is negatively charged, apply a low level voltage (approximately 5V) to the drain area.
Applied between 116 and gate 120. If control gate 118 is negatively charged, transistor 110 will not conduct. On the other hand, if the floating gate is not negatively charged, then transistor 110 is conductive. Transistor 111 remains non-conductive because its emitter-base voltage is zero, and therefore does not participate in the operation of the circuit of FIG. However, the transistor 111 does not provide a ground fault between the control gate 120 and the drain region 116, but the metal shield 152 does not have a ground fault.
3 can be contacted. Transistor 111 is formed by forming its junction between its collector and base so as to electrically insulate substrate 113 from metal foil 152.
The 0 can be completely encapsulated with respect to the underlying substrate 113.
明かに、第４図の構成を平面的に見た配置は、第６図及
び第７図にそれぞれ示されるように、円形又は方形の何
れの場合もありうる。あるいはまた、これらを第８図に
示されるような単一帯内に形成することもできる。第４
図、第６図、第７図及び第８図を通して、同様の部分は
同じ参照番号を付されている。Obviously, the planar view of the arrangement of FIG. 4 can be either circular or rectangular, as shown in FIGS. 6 and 7, respectively. Alternatively, they can be formed in a single strip as shown in FIG. Fourth
Like parts are designated by the same reference numerals throughout FIGS. 6, 6, 7 and 8.
本発明は、実施例を参照して説明されたけれども、本発
明は限定的な意味に解釈されることを意図しているので
はない。本発明を参照することによつて、この実施例の
各種の変更はもとより本発明の他の実施例は当業者にと
つて自明であろう。したがつて、前掲の特許請求の範囲
は、本発明の真の精神に基づくこのような変更及び実施
例の全てに適用されるものと理解されるべきである。Although the present invention has been described with reference to the examples, the present invention is not intended to be construed in a limiting sense. Various modifications of this embodiment, as well as other embodiments of this invention, will be apparent to persons skilled in the art upon reference to this invention. Therefore, the following claims should be understood to apply to all such modifications and embodiments that come within the true spirit of the invention.
以上の説明に関連して更に以下の各項を開示する。The following items will be further disclosed in connection with the above description.
（１） 半導体基板面上に形成されたソース、ドレー
ン、浮遊ゲートおよび制御ゲートを有する型式の電気的
にプログラム可能な半導体メモリセルにして、 前記ソース、ドレーン、浮遊ゲートおよび制御ゲートを
取り囲みかつ前記基板の表面に形成されかつ前記基板と
同極性にドープされた材料の環状領域と、 前記環状領域の下側とまわりに延在しかつ前記環状領域
の外側のそれぞれドレーン接触領域、ソース接触領域ま
で延在しかつ各々が前記基板と反対極性にドープされか
つそれぞれドレーン、ソースに接触するドレーン結合領
域とソース結合領域と、 前記制御ゲートを前記環状領域の外側のゲート接触領域
に相互接続するために前記環状領域の下側とまわりに延
在しかつ前記基板と反対極性にドープされたゲート結合
領域と、 前記ゲート結合領域と前記制御ゲートとを接続する相互
接続部と、 前記セル内部への紫外線の伝送に対して前記セルをしや
へいするために前記環状領域内の前記浮遊ゲートと前記
制御ゲート及び前記ソースと前記ドレーンとを覆つて延
在し周縁で以つて前記環状領域に接触する光非伝送性で
導電性のしやへいとを備えた前記プログラム可能な半導
体メモリセル。(1) An electrically programmable semiconductor memory cell of a type having a source, a drain, a floating gate and a control gate formed on a surface of a semiconductor substrate, the source, the drain, the floating gate and the control gate being surrounded and the An annular region of material formed on the surface of the substrate and doped to the same polarity as the substrate, to a drain contact region and a source contact region extending below and around the annular region and outside the annular region, respectively. A drain coupling region and a source coupling region extending and each doped with an opposite polarity to the substrate and contacting a drain and a source, respectively, for interconnecting the control gate to a gate contact region outside the annular region. A gate coupling region extending under and around the annular region and doped with an opposite polarity to the substrate; An interconnect connecting the control gate and the control region, and the floating gate, the control gate, and the control gate in the annular region to shield the cell against transmission of ultraviolet light into the cell. The programmable semiconductor memory cell having a non-transmissive, electrically conductive ridge that extends over the source and the drain and contacts the annular region at the periphery.
（２） 前記しやへいが金属である第１項記載のプログ
ラム可能な半導体メモリセル。(2) The programmable semiconductor memory cell according to item 1, wherein the sheath is a metal.
（３） 前記半導体基板はＰ形半導体、前記ドレーンと
前記ソースと前記ゲート結合領域はＮ形半導体、前記環
状領域はP++形半導体である第１項記載のプログラム可
能な半導体メモリセル。(3) The programmable semiconductor memory cell according to claim 1, wherein the semiconductor substrate is a P-type semiconductor, the drain, the source, and the gate coupling region are N-type semiconductors, and the annular region is a P ++ -type semiconductor.
（４） 前記制御ゲートは該ゲートの延長の一端におい
て前記浮動ゲートを超えて延びていることと及び前記相
互接続部は金属であつて前記制御ゲートに該ゲートの延
長一端において接触しかつ前記基板の表面に沿つて前記
ゲート結合領域の下に拡がつている第１項記載のプログ
ラム可能な半導体メモリセル。(4) The control gate extends beyond the floating gate at one end of the extension of the gate, and the interconnect is metal and contacts the control gate at an extension end of the gate and the substrate. The programmable semiconductor memory cell of claim 1 extending below the gate coupling region along a surface of the programmable semiconductor memory cell.
（５） 前記制御ゲートと前記浮動ゲートとは共に多結
晶シリコンである第４項記載のプログラム可能な半導体
メモリセル。(5) The programmable semiconductor memory cell according to item 4, wherein both the control gate and the floating gate are made of polycrystalline silicon.
（６） 前記環状領域は平面図で方形でありかつ前記制
御ゲートと前記浮遊ゲートとは実質的に真直である第３
項記載のプログラム可能な半導体メモリセル。(6) A third region in which the annular region is rectangular in a plan view and the control gate and the floating gate are substantially straight.
A programmable semiconductor memory cell according to claim 1.
（７） 半導体基板面上に形成されたソース、ドレー
ン、浮遊ゲートおよび制御ゲートを有する型式の電気的
にプログラム可能な半導体メモリセルの製造方法であつ
て、 前記半導体基板内に前記基板と反対極性にドープされた
ソース結合領域とドレーン結合領域を形成すること、 前記ソースと前記ドレーンとの間にソースからドレーン
へのチヤンネルを画定しかつ前記ソース結合領域、前記
ドレーン結合領域にそれぞれ接触するよう、前記半導体
基板と反対極性でドープして前記ソースと前記ドレーン
を形成すること、 前記ソースと前記ドレーンを取り囲みかつ前記ゲート結
合領域の両端の中間上において前記ゲート結合領域と交
さし、前記半導体基板と反対極性にドープされた材料の
環状領域を形成すること、 前記ソースからドレーンへのチヤンネルを覆つて形成さ
れたゲート絶縁層上に浮遊ゲートを形成すること、 前記浮遊ゲートを覆つて形成された中間絶縁層上に制御
ゲートを形成すること、 前記制御ゲートと前記ゲート結合領域との間に相互接続
部を形成すること、 前記セルを覆つてかつ前記環状領域に接触し前記環状領
域のまわりに拡がる光不伝送性導電しやへいを形成する
ことを 含む前記プログラム可能な半導体メモリセルの製造方
法。(7) A method of manufacturing an electrically programmable semiconductor memory cell of a type having a source, a drain, a floating gate and a control gate formed on a surface of a semiconductor substrate, the polarity being opposite to that of the substrate in the semiconductor substrate. Forming a source coupling region and a drain coupling region doped to the source coupling region, defining a source-to-drain channel between the source and the drain and contacting the source coupling region and the drain coupling region, respectively. Forming a source and a drain by doping with a polarity opposite to that of the semiconductor substrate; surrounding the source and the drain and intersecting the gate coupling region on the middle of both ends of the gate coupling region; Forming an annular region of material oppositely doped with said source to drain Forming a floating gate on the gate insulating layer formed to cover the channel; forming a control gate on the intermediate insulating layer formed to cover the floating gate; forming the control gate and the gate coupling region; A programmable semiconductor memory cell comprising: forming an interconnection therebetween; forming an optically non-transmissive conductive mesh covering the cell and contacting the annular region and extending around the annular region. Manufacturing method.
（８） 前記半導体基板はＰ形半導体であり、前記ドレ
ーンと前記ソースと前記ゲート結合領域はＮ形半導体で
あり、前記環状領域はP++形半導体である第７項記載の
プログラム可能な半導体メモリセルの製造方法。(8) The programmable semiconductor according to claim 7, wherein the semiconductor substrate is a P-type semiconductor, the drain, the source, and the gate coupling region are N-type semiconductors, and the annular region is a P ++- type semiconductor. Method of manufacturing memory cell.
（９） 前記しやへいは金属である第７項記載のプログ
ラム可能な半導体メモリセルの製造方法。(9) The method for manufacturing a programmable semiconductor memory cell according to item 7, wherein the metal layer is a metal.
（10） 前記環状領域は平面的に見たとき方形である第
９項記載のプログラム可能な半導体メモリセルの製造方
法。(10) The method for manufacturing a programmable semiconductor memory cell according to the ninth aspect, wherein the annular region is rectangular when seen in a plan view.
（11） ソースとドレーンと浮遊ゲートと制御ゲートを
含む型式の電気的にプログラム可能な半導体メモリセル
にして、半導体基板面上において前記セルを取り囲むコ
レクタを有し前記半導体基板面に沿つて形成された分離
トランジスタと、光非伝送性かつ導電性のしやへいを有
し、該しやへいはその縁部が前記コレクタに接触しかつ
前記コレクタによつて囲われた領域を覆つて延在するよ
う形成された前記プログラム可能な半導体メモリセル。(11) An electrically programmable semiconductor memory cell of a type including a source, a drain, a floating gate and a control gate, which has a collector surrounding the cell on a semiconductor substrate surface and is formed along the semiconductor substrate surface. An isolation transistor and a non-transmissive and electrically conductive ridge, the edge extending over the region where its edge contacts the collector and is surrounded by the collector. The programmable semiconductor memory cell formed as described above.
（12） 前記しやへいは前記ドレーンと前記制御ゲート
に接触している第11項記載のプログラム可能な半導体メ
モリセル。(12) The programmable semiconductor memory cell according to item 11, wherein the sheath is in contact with the drain and the control gate.
（13） 前記分離トランジスタのエミツタは前記ソース
に接触しかつ前記ソースから前記コレクタをまわり前記
半導体基板面まで延在している第12項記載のプログラム
可能な半導体メモリセル。(13) The programmable semiconductor memory cell according to claim 12, wherein the emitter of the isolation transistor is in contact with the source and extends from the source around the collector to the surface of the semiconductor substrate.
（14） 前記ベースは前記ベースと前記コレクタの間に
おいて前記コレクタをまわりかつ前記半導体基板面まで
延在している第13項記載のプログラム可能な半導体メモ
リセル。(14) The programmable semiconductor memory cell according to claim 13, wherein the base extends between the base and the collector around the collector and to the semiconductor substrate surface.
（15） 半導体基板面に沿つて形成されたN+形ドレーン
領域と、 ソースからドレーンへの通路がソース領域と前記ドレー
ン領域との間に画定されるように前記半導体基板面に沿
つて形成された前記ソース領域と、 前記ソースからドレーンへの通路を覆いかつゲート絶縁
層によつて前記通路から隔てられるよう前記半導体基板
面上に形成された浮遊ゲートと、 前記浮遊ゲートを覆いかつ中間絶縁層によつて前記浮遊
ゲートから隔てられるよう前記半導体基板面上に形成さ
れた制御ゲートと、 前記ソース領域に沿つて形成されかつ前記半導体基板面
において前記ソース領域から隔てられかつ前記コレクタ
領域の下のまわり前記コレクタ領域の前記ソース領域と
反対側において前記半導体基板面まで拡がるＮ形エミツ
タ領域と、 前記コレクタ領域と前記Ｎ形エミツタ領域との間のＰ形
ベース領域と、 前記浮遊ゲートと前記絶縁層の下にある半導体基板面に
対して前記ゲートと前記絶縁層をカプセル封止しかつ前
記ドレーン領域と前記制御ゲート領域と前記コレクタ領
域に接触する光非伝送性で導電性のしやへいと、 前記半導体基板面に沿つて形成されかつ前記ベース領域
と前記エミツタ領域と前記半導体基板とに接触する接地
導体とを包含し、 前記コレクタ、前記ベース、前記エミツタはNPNトラン
ジスタのコレクタ、ベース、エミツタをそれぞれ形成す
るようになつたプログラム可能な半導体メモリセル。(15) An N + -type drain region is formed along the surface of the semiconductor substrate, and a source-to-drain path is formed along the surface of the semiconductor substrate so as to be defined between the source region and the drain region. A source region, a floating gate formed on the surface of the semiconductor substrate so as to cover the passage from the source to the drain and be separated from the passage by a gate insulating layer, and an intermediate insulating layer covering the floating gate. A control gate formed on the semiconductor substrate surface so as to be separated from the floating gate by, and formed along the source region and separated from the source region on the semiconductor substrate surface and below the collector region. An N-type emitter region that extends to the semiconductor substrate surface on the side opposite to the source region of the collector region, and the collector region A P-type base region between the N-type emitter region and the gate and the insulating layer with respect to the semiconductor substrate surface underlying the floating gate and the insulating layer, and the drain region and the control. A non-light-transmitting and conductive conductor that contacts the gate region and the collector region, and a ground conductor that is formed along the surface of the semiconductor substrate and that contacts the base region, the emitter region, and the semiconductor substrate. A programmable semiconductor memory cell, wherein the collector, the base and the emitter respectively form the collector, base and emitter of an NPN transistor.
（16） 前記浮遊ゲートと前記制御ゲートとは多結晶シ
リコンである第15項記載のプログラム可能な半導体メモ
リセル。(16) The programmable semiconductor memory cell according to item 15, wherein the floating gate and the control gate are polycrystalline silicon.
（17） 前記絶縁層は二酸化シリコンである第16項記載
のプログラム可能な半導体メモリセル。(17) The programmable semiconductor memory cell according to item 16, wherein the insulating layer is silicon dioxide.
（18） 前記浮動ゲートと前記制御ゲートとは各々多結
晶シリコンの単一帯である第17項記載のプログラム可能
な半導体メモリセル。(18) The programmable semiconductor memory cell according to item 17, wherein each of the floating gate and the control gate is a single band of polycrystalline silicon.
（19） 前記ドレーンと前記コレクタとは互に接合され
かつ前記半導体基板内に形成されたＮ形帯によつて前記
ソースの両端から隔てられている第18項記載のプログラ
ム可能な半導体メモリセル。19. A programmable semiconductor memory cell according to claim 18, wherein the drain and the collector are joined to each other and are separated from both ends of the source by an N-shaped band formed in the semiconductor substrate.
（20） 前記金属しやへいは前記半導体基板面において
前記コレクタと前記帯と前記ドレーンとに接触している
第19項記載のプログラム可能な半導体メモリセル。(20) The programmable semiconductor memory cell according to item 19, wherein the metal layer or the metal layer is in contact with the collector, the band, and the drain on the surface of the semiconductor substrate.
（21）（ａ） 半導体基板面に沿つて形成されたN+形ド
レーン領域と、 （ｂ） 前記ドレーン領域の少くとも両側において延び
るソースからドレーンへの通路を形成するように中央の
前記ドレーン領域から間隔をとつて前記半導体基板面に
沿つて形成されたN+形ソース領域と、 （ｃ） 前記ドレーン領域と前記ソース領域を円形に取
り囲んで前記半導体基板面に沿つて形成されたN+形コレ
クタ領域と、 （ｄ） 前記N+形ソース領域に結合されかつ前記コレク
タ領域をまわつて前記コレクタ領域の反対側の前記半導
体基板面にまで拡がりかつ前記コレクタ領域からＰ形ベ
ース領域から隔てられるように前記半導体基板面に沿つ
て形成されたＮ形エミツタ領域と、 （ｅ） 前記ソースからドレーンへの通路を覆いかつ該
通路から薄いゲート絶縁層によつて隔てられるように前
記半導体基板面上に形成された浮遊ゲートと、 （ｆ） 前記浮遊ゲートを覆いかつ中間絶縁層によつて
前記浮遊ゲートから隔てられるように前記半導体基板面
上に形成された制御ゲートと、 （ｇ） 前記制御ゲートと前記ドレーン領域と前記コレ
クタ領域とを相互接続しかつ前記浮遊ゲートと制御ゲー
トと前記ソース領域とを下側の半導体基板面に対して完
全に取り囲むと共に前記コレクタ領域に上から接触する
導電部材と、 （ｈ） 前記ベース領域と前記エミツタ領域とを前記半
導体基板に接続するように前記半導体基板面上に形成さ
れた接地用導電接点と、 を備えたプログラム可能な半導体メモリセル。(21) (a) an N + -type drain region formed along the surface of the semiconductor substrate, and (b) the drain region in the center so as to form a source-to-drain path extending at least on both sides of the drain region. and the N + -type source region which is along connexion formed as a gap in connexion the semiconductor substrate surface from, (c) along connexion formed N + forms the drain region and the source region in the semiconductor substrate surface surrounding a circular A collector region, (d) being coupled to the N + -type source region and extending around the collector region to the semiconductor substrate surface opposite the collector region and separated from the P-type base region from the collector region. An N-type emitter region formed along the surface of the semiconductor substrate, and (e) a thin gate insulating layer covering the passage from the source to the drain and extending from the passage. A floating gate formed on the surface of the semiconductor substrate so as to be separated from each other; and (f) formed on the surface of the semiconductor substrate so as to cover the floating gate and be separated from the floating gate by an intermediate insulating layer. A control gate, (g) interconnecting the control gate, the drain region, and the collector region, and completely surrounding the floating gate, the control gate, and the source region with respect to a lower semiconductor substrate surface, and A program comprising: a conductive member that comes into contact with the collector region from above; and (h) a grounding conductive contact formed on the semiconductor substrate surface so as to connect the base region and the emitter region to the semiconductor substrate. Possible semiconductor memory cells.
（22） 前記浮遊ゲートと前記制御ゲートは多結晶シリ
コン層である第21項記載のプログラム可能な半導体メモ
リセル。(22) The programmable semiconductor memory cell according to item 21, wherein the floating gate and the control gate are polycrystalline silicon layers.
（23） 前記絶縁層は二酸化シリコンである第22項記載
のプログラム可能な半導体メモリセル。(23) The programmable semiconductor memory cell according to item 22, wherein the insulating layer is silicon dioxide.
（24） 前記ドレーン領域は円形でありかつ前記ソース
領域と前記コレクタ領域と前記ベース領域と前記Ｎ形エ
ミツタ領域と前記浮遊ゲートと前記制御ゲートは各々前
記ドレーン領域を取り囲む円環である第21項記載のプロ
グラム可能な半導体メモリセル。(24) The drain region is circular, and the source region, the collector region, the base region, the N-type emitter region, the floating gate, and the control gate are each a ring surrounding the drain region. A programmable semiconductor memory cell as described.
（25） 前記ドレーン領域は細長い帯でありかつ前記ソ
ース領域と前記コレクタ領域と前記ベース領域と前記Ｎ
形エミツタ領域と前記浮遊ゲートと前記制御ゲートは各
々前記ドレーン領域を取り囲む方形環である第21項記載
のプログラム可能な半導体メモリセル。(25) The drain region is an elongated strip, and the source region, the collector region, the base region, and the N region.
22. The programmable semiconductor memory cell according to claim 21, wherein each of the emitter region, the floating gate and the control gate is a rectangular ring surrounding the drain region.
（26） ソース領域とドレーン領域と浮遊ゲートと制御
ゲートを有する型式の電気的にプログラム可能な半導体
メモリセルの製造方法であつて、 半導体基板面上に沿つて前記セルを円環状に取り囲むコ
レクタ領域を持つ分離トランジスタを前記半導体基板面
上に形成すること、 前記コレクタ領域と前記ドレーン領域と前記制御ゲート
に接触するように前記コレクタ領域の内側面積を覆いか
つ前記コレクタ領域の周縁に沿つて光非伝送性で導電性
の層を形成すること、 を含むプログラム可能な半導体メモリセルの製造方法。(26) A method of manufacturing an electrically programmable semiconductor memory cell of a type having a source region, a drain region, a floating gate and a control gate, the collector region surrounding the cell in an annular shape along a semiconductor substrate surface. Forming an isolation transistor on the surface of the semiconductor substrate, covering the inner area of the collector region so as to contact the collector region, the drain region, and the control gate, and exposing the collector region, the drain region, and the control gate. Forming a transmissive and electrically conductive layer, the method comprising: forming a programmable semiconductor memory cell;
（27） 前記ソース領域と接触しかつ前記コレクタ領域
をまわり前記コレクタ領域の外側において前記半導体基
板面まで拡がる前記分離トランジスタのエミツタ領域を
形成することを含む第26項記載のプログラム可能な半導
体メモリセルの製造方法。(27) A programmable semiconductor memory cell according to claim 26, comprising forming an emitter region of the isolation transistor which is in contact with the source region and extends around the collector region and outside the collector region to the semiconductor substrate surface. Manufacturing method.
（28） 前記コレクタ領域をまわり前記コレクタ領域の
外側において前記半導体基板面まで拡がるベース領域を
形成することを含む第26項記載のプログラム可能な半導
体メモリセルの製造方法。(28) A method of manufacturing a programmable semiconductor memory cell according to the item 26, comprising forming a base region around the collector region and extending outside the collector region to the surface of the semiconductor substrate.
（29） 半導体基板面に沿つてN+ドレーン領域を形成す
ること、 ソース領域と前記ドレーン領域との間にソースからドレ
ーンへの通路を画定するように前記半導体基板面に沿つ
てN+形の前記ソース領域を形成すること、 一端で前記ソース領域に結合しかつ前記半導体基板内に
Ｐ形ベース材料のトラフを画定するように前記基板内を
横切つて前記基板面にまで拡がるN+形エミツタ領域を前
記半導体基板内に形成すること、 前記ベース材料のトラフ内にN+形コレクタ領域を形成す
ること、 前記ソースからドレーンへの通路を覆う薄いゲート絶縁
層を形成すること、 前記ゲート絶縁層で以つて前記ソースからドレーンへの
通路から絶縁されることによつて前記通路を覆う浮遊ゲ
ートを設けるために前記半導体基板面上に第一導電層を
形成すること、 前記第一導電層を覆う中間絶縁層を形成することと、 制御ゲートを設けるために前記第一導電層を覆うしかし
前記中間絶縁層によつて前記第一導電層から絶縁される
第二導電層を前記半導体表面上に形成すること、 前記浮遊ゲートと前記制御ゲートと前記ソース領域を覆
いかつ前記コレクタ領域と前記制御ゲートと前記ドレー
ン領域とに接触する第三導電層を前記半導体面上に形成
すること、 前記P+形ベース領域と前記Ｎ形エミツタ領域と前記Ｐ形
半導体基板との間に電気接点を形成すること を含む電気的にプログラム可能な浮遊ゲート電界効果ト
ランジスタメモリセルの製造方法。(29) forming a along connexion N + drain region in the semiconductor substrate surface, Yan connexion N + form to the said semiconductor substrate surface so as to define a passage to drain from the source between the source region and the drain region Forming the source region, an N + type emitter extending across the substrate to the substrate surface so as to couple to the source region at one end and define a trough of P type base material in the semiconductor substrate. Forming a region in the semiconductor substrate, forming an N + type collector region in the trough of the base material, forming a thin gate insulating layer covering the source to drain path, the gate insulating layer Forming a first conductive layer on the surface of the semiconductor substrate to provide a floating gate over the passage by being insulated from the passage from the source to the drain. Forming an intermediate insulating layer overlying the first conductive layer, and covering the first conductive layer to provide a control gate, but insulated from the first conductive layer by the intermediate insulating layer Forming a third conductive layer on the semiconductor surface, the third conductive layer covering the floating gate, the control gate, and the source region and contacting the collector region, the control gate, and the drain region. Forming an electrical contact between the P + -type base region, the N-type emitter region and the P-type semiconductor substrate. A method of manufacturing an electrically programmable floating gate field effect transistor memory cell.
（30） 前記浮遊ゲートと前記制御ゲートとは多結晶シ
リコンである第29項記載のプログラム可能な浮遊ゲート
電界効果トランジスタメモリセルの製造方法。(30) The method for manufacturing a programmable floating gate field effect transistor memory cell according to item 29, wherein the floating gate and the control gate are polycrystalline silicon.
（31） 前記ゲートと前記中間絶縁層は二酸化シリコン
である第30項記載のプログラム可能な浮遊ゲート電界効
果トランジスタメモリセルの製造方法。(31) The method for manufacturing a programmable floating gate field effect transistor memory cell according to item 30, wherein the gate and the intermediate insulating layer are silicon dioxide.
（32） 前記ドレーン領域を円形に形成しかつ前記浮遊
ゲートと前記制御ゲートと前記ソース領域と前記エミツ
タ領域と前記ベース領域と前記コレクタ領域を前記ドレ
ーン領域を取り囲む円環に形成した第30項記載のプログ
ラム可能な浮遊ゲート電界効果トランジスタメモリセル
の製造方法。(32) The thirty-third aspect wherein the drain region is formed in a circular shape, and the floating gate, the control gate, the source region, the emitter region, the base region, and the collector region are formed in an annular ring surrounding the drain region. Of a programmable floating gate field effect transistor memory cell.
第１図は、本発明による実施例の消去不能EPROMセルの
構成配置を示す半導体チツプの小部分の拡大平面図 第２図は、第１図の線２−２に沿う断面図、 第３図は、第１図の線３−３に沿う断面図、 第４図は、本発明による他の実施例の消去不能EPROMセ
ルによる他の実施例の消去不能EPROMセルの構成配置を
示す半導体チツプの小部分の拡大断面図、 第５図は、第１図の消去不能EPROMセルの等価回路の概
略図、 第６図は、本発明によるさらに他の実施例の円形配置の
消去不能EPROMセルの拡大平面図、 第７図は、本発明によるさらに他の実施例の方形配置の
消去不能EPROMセルの拡大平面図、 第８図は、本発明によるさらに他の実施例の単一帯ゲー
トを持つた消去不能EPROMセルの拡大断面図、である。 〔記号の説明〕 10:消去不能EPROMセル 11:半導体基板 12:ソース領域 14:ドレーン領域 16:浮遊ゲート 18:制御ゲート 20:二酸化シリコン絶縁層 22:ソース結合領域 24:ドレーン結合領域 26:ソース接触領域 28:ドレーン接触領域 30:環状領域 32:金属しやへい 42:制御ゲート相互接続部 44:ゲート結合領域 46:ゲート接触領域 110:浮遊ゲートトランジスタ 111:分離トランジスタ 113:P形ケイ素基板 114:ソース領域 116:ドレーン領域 118:浮遊ゲート 120:制御ゲート 132:エミツタ領域 134:ベース領域 136:コレクタ領域 138:接地線 148:二酸化シリコン層 152:金属しやへいFIG. 1 is an enlarged plan view of a small portion of a semiconductor chip showing the arrangement of non-erasable EPROM cells according to an embodiment of the present invention. FIG. 2 is a sectional view taken along line 2-2 of FIG. FIG. 4 is a cross-sectional view taken along line 3-3 of FIG. 1, and FIG. 4 is a semiconductor chip showing the arrangement of non-erasable EPROM cells of another embodiment according to the non-erasable EPROM cell of another embodiment of the present invention. FIG. 5 is an enlarged cross-sectional view of a small part, FIG. 5 is a schematic diagram of an equivalent circuit of the non-erasable EPROM cell of FIG. 1, and FIG. 6 is a magnified view of a circular arrangement of non-erasable EPROM cell of still another embodiment according to the present invention. FIG. 7 is a plan view showing an enlarged non-erasable EPROM cell having a rectangular arrangement according to still another embodiment of the present invention. FIG. 8 is an erase operation having a single band gate according to still another embodiment of the present invention. It is an expanded sectional view of an impossible EPROM cell. [Explanation of symbols] 10: Non-erasable EPROM cell 11: Semiconductor substrate 12: Source region 14: Drain region 16: Floating gate 18: Control gate 20: Silicon dioxide insulating layer 22: Source coupling region 24: Drain coupling region 26: Source Contact Area 28: Drain Contact Area 30: Annular Area 32: Metallic Sheath 42: Control Gate Interconnect 44: Gate Coupling Area 46: Gate Contact Area 110: Floating Gate Transistor 111: Isolation Transistor 113: P-type Silicon Substrate 114 : Source area 116: Drain area 118: Floating gate 120: Control gate 132: Emitter area 134: Base area 136: Collector area 138: Ground line 148: Silicon dioxide layer 152: Metallic layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バスター アツシユモアー アメリカ合衆国テキサス州ヒユーストン, ドーンリツジ 7922 (56)参考文献 特開 昭57−157563（ＪＰ，Ａ) 特開 昭59−6581（ＪＰ，Ａ) 特開 昭61−6868（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Buster Atsushi Humor 7922 (56) References JP-A-57-157563 (JP, A) JP-A-59-6581 (JP, A) JP 61-6868 (JP, A)
Claims (1)
ーン，浮遊ゲートおよび制御ゲートを有する型式の電気
的にプログラム可能な半導体メモリセルにして， 前記ソース，ドレーン，浮遊ゲートおよび制御ゲートを
取り囲みかつ前記基板の表面に形成されかつ前記基板と
同極性にドープされた材料の環状領域と， 前記環状領域の下側とまわりに延在しかつ前記環状領域
の外側のそれぞれドレーン接触領域，ソース接触領域ま
で延在しかつ各々が前記基板と反対極性にドープされか
つそれぞれドレーン，ソースに接触するドレーン結合領
域とソース結合領域と 前記制御ゲートを前記環状領域の外側のゲート接触領域
に相互接続するために前記環状領域の下側とまわりに延
在しかつ前記基板と反対極性にドープされたゲート結合
領域と， 前記ゲート結合領域と前記制御ゲートとを接続する相互
接続部と， 前記セル内部への紫外線の伝送に対して前記セルをしゃ
へいするために前記環状領域内の前記浮遊ゲートと前記
制御ゲート及び前記ソースと前記ドレーンとを覆って延
在し周縁で以って前記環状領域に接触する光非伝送性で
導電性のしゃへいとを備えた前記電気的にプログラム可
能な半導体メモリセル。1. An electrically programmable semiconductor memory cell of the type having a source, drain, floating gate and control gate formed on a surface of a semiconductor substrate, the source, drain, floating gate and control gate being surrounded. And an annular region of a material formed on the surface of the substrate and doped to the same polarity as the substrate, a drain contact region and a source contact extending below and around the annular region and outside the annular region, respectively. For interconnecting the drain coupling region and the source coupling region extending to the region and each of the opposite polarity to the substrate and contacting the drain and source, respectively, and the control gate to a gate contact region outside the annular region. A gate coupling region extending under and around the annular region and doped with an opposite polarity to the substrate; An interconnect connecting the gate coupling region and the control gate; the floating gate, the control gate and the source in the annular region to shield the cell from transmission of ultraviolet light into the cell. An electrically programmable semiconductor memory cell comprising a light non-transmissive, electrically conductive shield extending over the drain and contacting the annular region at a peripheral edge.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76866985A | 1985-08-23 | 1985-08-23 | |
| US768669 | 1985-08-23 | ||
| US768787 | 1985-08-23 | ||
| US06/768,787 US4805138A (en) | 1985-08-23 | 1985-08-23 | An unerasable eprom cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292376A JPS6292376A (en) | 1987-04-27 |
| JPH07118510B2 true JPH07118510B2 (en) | 1995-12-18 |
Family
ID=27118079
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
| Country | Link |
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| JP (1) | JPH07118510B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0357333B1 (en) * | 1988-09-01 | 1994-12-28 | Atmel Corporation | Sealed charge storage structure |
| JP5291972B2 (en) * | 2008-04-09 | 2013-09-18 | シャープ株式会社 | Semiconductor memory device, display device and equipment |
-
1986
- 1986-08-22 JP JP19701786A patent/JPH07118510B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6292376A (en) | 1987-04-27 |
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