JPH07114362A

JPH07114362A - Method for driving liquid crystal display device

Info

Publication number: JPH07114362A
Application number: JP5258787A
Authority: JP
Inventors: Hiromasa Sugano; 裕雅菅野; Hiroshi Hamano; 広濱野; Hiroshi Toyama; 広遠山; Hiroshi Furuya; 博司古谷
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-10-18
Filing date: 1993-10-18
Publication date: 1995-05-02

Abstract

PURPOSE:To reduce the current consumption of an output buffer within an analog output driver. CONSTITUTION:The period of time for keeping an output control signal OE used to activate a pluraliy of output buffers within a driver output circuit 35 in the on-state is modulated timewise in accordance with the driving capabilities of the output currents (derivery and suction currents) of the output buffers, the period of time for keeping the output control signal OE in the on-state is modulated synchronizing with the AC driving timing of a liquid crystal cell and the liquid crystal cell is driven. Thus, the current consumption by the output buffer within the driver output circuit 25 is reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、例えば、薄膜トランジ
スタ（Thin Film Transistor、以下ＴＦＴという）及び
液晶表示素子（以下、ＬＣＤという）を組み合わせて構
成したＴＦＴ−ＬＣＤのようなアクティブマトリクス型
液晶パネル等を、アナログ出力ドライバを用いて電圧変
調駆動することにより、低電力駆動が可能な液晶表示装
置の駆動方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal panel such as a TFT-LCD formed by combining a thin film transistor (hereinafter referred to as TFT) and a liquid crystal display element (hereinafter referred to as LCD). The present invention relates to a driving method of a liquid crystal display device capable of low power driving by performing voltage modulation driving using an analog output driver.

【０００２】[0002]

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。文献１；テレビジョン学会誌、４２［１］（１９８８）
Ｐ．１０−２８文献２；特開昭６３−２７１２９８号公報従来、前記文献１に記載されているように、例えばアク
ティブマトリクス型液晶パネルとして知られるＴＦＴ−
ＬＣＤは、製造工程が複雑であるが、フルカラー画像表
示能力が優れているため、注目されている。また、前記
文献２には、この種のＴＦＴ−ＬＣＤ等を駆動するアナ
ログ出力ドライバの技術が記載されている。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, some documents were described in the following documents. Reference 1; Journal of Television Society, 42 [1] (1988).
P. 10-28 Document 2; Japanese Patent Laid-Open No. 63-271298 As described in the above-mentioned Document 1, for example, a TFT-known as an active matrix type liquid crystal panel.
Although the manufacturing process of the LCD is complicated, the LCD has been attracting attention because of its excellent full-color image display capability. Further, the above-mentioned Document 2 describes a technique of an analog output driver for driving this kind of TFT-LCD or the like.

【０００３】図２は、前記文献２に記載された従来のア
ナログ出力ドライバの一構成例を示すブロック図であ
る。このアナログ出力ドライバは、例えばＴＦＴ−ＬＣ
ＤのデータバスラインＤＬ１，ＤＬ２，…，ＤＬｍをア
ナログ駆動する回路であり、クロックパルスφを制御す
るクロック制御回路１を有し、その出力側にｍビットの
シフトレジスタ２が接続されている。クロック制御回路
１は、クロックパルスφでセットされてクロック制御信
号Ｓ１ａを出力し、かつ終了信号Ｓ３ａでリセットされ
るリセット−セット型フリップフロップ（以下、ＲＳ−
ＦＦという）１ａと、該クロック制御信号Ｓ１ａとクロ
ックパルスφの論理積を求めてクロックパルスφａを出
力する２入力ＡＮＤゲート１ｂとで、構成されている。
ｍビットのシフトレジスタ２は、クロックパルスφａに
基づきシリアルデータＤ_inを順次取り込み、ｍ個のビッ
ト出力端子Ｑ₁，Ｑ₂，…，Ｑ_m からパラレルデータを出
力する回路であり、その最終段のビット出力端子Ｑ_m が
終了信号発生回路３に接続されると共に、そのビット出
力端子Ｑ₁〜Ｑ_mがｍ個のサンプルホールド回路４の各制
御入力端子に接続されている。終了信号発生回路３は、
遅延型フリップフロップ（以下、Ｄ−ＦＦという）３ａ
を有している。Ｄ−ＦＦ３ａは、クロックパルスφに基
づき、シフトレジスタ２の最終段ビット出力端子Ｑ_m か
ら出力される出力データＤ_outを取り込み、所定のタイ
ミングで終了信号Ｓ３ａを出力してＲＳ−ＦＦ１ａへ供
給する回路である。FIG. 2 is a block diagram showing an example of the configuration of a conventional analog output driver described in Document 2. This analog output driver is, for example, a TFT-LC.
, DLm for analog driving of the D data bus lines DL1, DL2, ..., DLm, and has a clock control circuit 1 for controlling the clock pulse φ, and an m-bit shift register 2 is connected to the output side thereof. The clock control circuit 1 is set by a clock pulse φ, outputs a clock control signal S1a, and is reset by an end signal S3a.
FF) 1a, and a 2-input AND gate 1b for obtaining a logical product of the clock control signal S1a and the clock pulse φ and outputting the clock pulse φa.
The m-bit shift register 2 is a circuit that sequentially takes _{in the} serial data D _in based on the clock pulse φa and outputs parallel data from the _m bit output terminals Q ₁ , Q ₂ , ..., Q _m , and the final stage thereof. together with the bit output terminal Q _m are connected to the end signal generating circuit 3, the bit output terminal Q ₁ to Q _m are connected to the respective control input terminals of the m sample and hold circuit 4. The end signal generation circuit 3 is
Delay type flip-flop (hereinafter referred to as D-FF) 3a
have. The D-FF 3a takes in the output data D _out output from the final stage bit output terminal Q _{m of the} shift register 2 based on the clock pulse φ, outputs the end signal S3a at a predetermined timing and supplies it to the RS-FF 1a. Circuit.

【０００４】ｍ個のサンプルホールド回路４は、シフト
レジスタ２のビット出力端子Ｑ₁ 〜Ｑ_mの出力信号で制
御され、赤（Ｒ）、緑（Ｇ）、青（Ｂ)等のカラー信号
に対するアナログ電圧ＶＲ，ＶＧ，ＶＢをサンプリング
してそれをホールドする回路であり、その出力端子、Ｒ
₁，Ｒ₂，…，Ｒ_m にドライバ出力回路５が接続されてい
る。ドライバ出力回路５は、複数の出力バッファで構成
され、出力制御信号ＯＥに基づき活性化されてサンプル
ホールド回路４の出力信号を、例えばＴＦＴ−ＬＣＤの
データバスラインＤＬ１，ＤＬ２，…，ＤＬｍへ出力す
る回路である。このアナログ出力ドライバでは、終了信
号発生回路３から出力される終了信号Ｓ３ａが“Ｌ”レ
ベルのとき、クロックパルスφの入力によってＲＳ−Ｆ
Ｆ１ａの出力クロック制御信号Ｓ１ａが“Ｈ”レベルと
なり、該クロックパルスφがＡＮＤゲート１ｂを通して
クロックパルスφａの形でシフトレジスタ２へ供給され
る。シフトレジスタ２では、クロックパルスφａに基づ
き、シリアルデータＤ_inを順次取り込み、その取り込ん
だデータをビット出力端子Ｑ₁〜Ｑ_mからサンプルホール
ド回路４へ出力する。サンプルホールド回路４は、シフ
トレジスタ２の出力信号によって制御され、アナログ電
圧ＶＲ，ＶＧ，ＶＢをサンプリングしてそれをホールド
し、出力端子Ｒ₁〜Ｒ_nからドライバ出力回路５へ出力す
る。ドライバ出力回路５では、出力制御信号ＯＥが
“Ｈ”レベルのときに限ってサンプルホールド回路４の
出力信号をデータバスラインＤＬ１〜ＤＬｍへ出力し、
該出力制御信号ＯＥが“Ｌ”レベルのときにオフ状態と
なる。The m sample and hold circuits 4 are controlled by the output signals of the bit output terminals Q _{1 to} Q _m of the shift register 2 and respond to color signals such as red (R), green (G) and blue (B). A circuit for sampling the analog voltages VR, VG, VB and holding them, and its output terminal, R
_The driver output circuit 5 is connected to ₁ , R ₂ , ..., R _m . The driver output circuit 5 is composed of a plurality of output buffers and is activated based on the output control signal OE to output the output signal of the sample hold circuit 4 to, for example, the data bus lines DL1, DL2, ..., DLm of the TFT-LCD. It is a circuit to do. In this analog output driver, when the end signal S3a output from the end signal generating circuit 3 is at "L" level, RS-F is input by inputting the clock pulse φ.
The output clock control signal S1a of F1a becomes "H" level, and the clock pulse φ is supplied to the shift register 2 in the form of the clock pulse φa through the AND gate 1b. The shift register 2 sequentially captures the serial data D _in based on the clock pulse φa and outputs the captured data from the bit output terminals Q _{1 to} Q _m to the sample hold circuit 4. The sample hold circuit 4 is controlled by the output signal of the shift register 2, samples the analog voltages VR, VG, VB, holds them, and outputs them from the output terminals R _{1 to} R _n to the driver output circuit 5. The driver output circuit 5 outputs the output signal of the sample hold circuit 4 to the data bus lines DL1 to DLm only when the output control signal OE is at “H” level,
When the output control signal OE is at "L" level, it is turned off.

【０００５】以上のようなアナログ出力ドライバをＬブ
ロックだけカスケード（縦続）接続した場合、第１ブロ
ック目のｍ画素アナログ出力ドライバの出力データＤ
_outが“Ｈ”レベルになると、シフト動作が２ブロック
目のｍ画素アナログ出力ドライバに引き継がれる。その
ため、１段目のｍ画素アナログ出力ドライバは、出力デ
ータ_outが“Ｌ”レベルになると共に、シフト動作を停
止する。以下同様にして、（Ｌ−１）ブロック目のｍ画
素アナログ出力ドライバがシフト動作を停止するとき、
Ｌブロック目のｍ画素アナログ出力ドライバがシフト動
作を引き継いでいる。そのため、合計ｎビットのダイナ
ミックシフトレジスタのうち、クロックパルスφａが供
給され、シフト動作を行っているのが常にｍビット分で
ある。このように、ｎビットのダイナミックシフトレジ
スタのうちのシフト動作が終了したシフトレジスタ２へ
のクロックパルスφａの供給が、終了信号発生回路３及
びクロック制御回路１によって停止されるので、該シフ
トレジスタ２のシフト動作が停止する。従って、シフト
動作に要する消費電流を１／Ｌに低減することができ
る。When the above analog output drivers are cascade-connected for L blocks, the output data D of the m-pixel analog output driver of the first block is connected.
_{When out} goes to "H" level, the shift operation is taken over by the m-pixel analog output driver in the second block. Therefore, the m-pixel analog output driver in the first stage stops the shift operation when the output data _out becomes “L” level. Similarly, when the m-pixel analog output driver of the (L-1) th block stops the shift operation,
The m-pixel analog output driver in the L-th block takes over the shift operation. Therefore, of the total n-bit dynamic shift register, the clock pulse φa is supplied and the shift operation is always performed for m bits. As described above, the supply of the clock pulse φa to the shift register 2 of the n-bit dynamic shift register, which has completed the shift operation, is stopped by the end signal generation circuit 3 and the clock control circuit 1. Shift operation stops. Therefore, the current consumption required for the shift operation can be reduced to 1 / L.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、従来の
アナログ出力ドライバの駆動方法では、次のような問題
があり、それを解決することが困難であった。従来の駆
動方法では、各アナログ出力ドライバにクロック制御回
路１及び終了信号発生回路３を設け、シフト動作が終了
したシフトレジスタ２へのクロックパルスφａの供給を
止めてシフト動作を停止させるようにしているので、該
アナログ出力ドライバのディジタル部であるシフトレジ
スタ２部分の消費電流を低減できる。しかし、アナログ
出力段のドライバ出力回路５については消費電流の点で
何等改善されていない。このアナログ出力段のドライバ
出力回路５は、その回路構成上、定電流源が必要にな
り、消費電流が大きいにも関わらず、その消費電流を十
分低減することができないという問題があった。本発明
は、前記従来技術が持っていた課題として、アナログ出
力ドライバにおける出力バッファの消費電流が大きいと
いう点について解決し、該出力バッファの消費電力を低
減できる液晶表示装置の駆動方法を提供することを目的
とする。However, the conventional method for driving an analog output driver has the following problems, and it is difficult to solve them. In the conventional driving method, each analog output driver is provided with the clock control circuit 1 and the end signal generation circuit 3, and the supply of the clock pulse φa to the shift register 2 which has completed the shift operation is stopped to stop the shift operation. Therefore, the current consumption of the shift register 2 portion, which is the digital portion of the analog output driver, can be reduced. However, the driver output circuit 5 of the analog output stage has not been improved in terms of current consumption. The driver output circuit 5 of the analog output stage requires a constant current source because of its circuit configuration, and there is a problem that the consumed current cannot be sufficiently reduced although the consumed current is large. The present invention solves the problem that the current consumption of the output buffer in the analog output driver is large, as a problem that the above-mentioned prior art has, and provides a driving method of a liquid crystal display device capable of reducing the power consumption of the output buffer. With the goal.

【０００７】[0007]

【課題を解決するための手段】本発明は、前記課題を解
決するために、交差配置された複数の走査バスライン及
びデータバスラインの各交差箇所に液晶セルがそれぞれ
接続されたＴＦＴ−ＬＣＤ等の液晶パネルと、各々の出
力側が前記各データバスラインにそれぞれ接続され出力
制御信号によって活性化される複数の出力バッファを有
し、該出力バッファの出力信号によって前記液晶セルを
電圧変調駆動するアナログ出力ドライバとを、備えたア
クティブマトリクス型液晶表示装置等の液晶表示装置の
駆動方法において、次のような手段を講じている。即
ち、前記出力バッファの負荷容量に対する定電流充電駆
動時とスイッチング放電駆動時における前記出力制御信
号のオン時間幅を、該負荷容量の充放電電圧が最大設定
電圧に到達するまでの時間とし、かつ該スイッチング放
電駆動時の該オン時間幅を、該定電流充電駆動時の該オ
ン時間幅より短く設定した変調駆動条件の下で、前記出
力制御信号のオン時間幅を、前記液晶セルの交流駆動タ
イミングに同期させて該液晶セルを変調駆動するように
している。In order to solve the above-mentioned problems, the present invention provides a TFT-LCD or the like in which liquid crystal cells are respectively connected to intersections of a plurality of scanning bus lines and data bus lines which are arranged in an intersecting manner. And a plurality of output buffers, each output side of which is connected to each of the data bus lines and activated by an output control signal, and an analog circuit for voltage-modulating and driving the liquid crystal cell by the output signal of the output buffer. In a method of driving a liquid crystal display device such as an active matrix liquid crystal display device provided with an output driver, the following means are taken. That is, the ON time width of the output control signal during constant current charge driving and switching discharge driving for the load capacity of the output buffer is the time until the charge / discharge voltage of the load capacity reaches the maximum set voltage, and The ON time width of the output control signal is set to the AC drive of the liquid crystal cell under a modulation driving condition in which the ON time width during the switching discharge driving is set shorter than the ON time width during the constant current charging driving. The liquid crystal cell is modulated and driven in synchronization with the timing.

【０００８】[0008]

【作用】本発明によれば、以上のように液晶表示装置の
駆動方法を構成したので、出力バッファを活性化する出
力制御信号のオン時間幅が、該出力ドライバの出力電流
（例えば、吐出し電流及び吸込み電流）の駆動能力に応
じて時間変調され、該出力制御信号が液晶セルの交流駆
動タイミングに同期してそのオン時間幅が変調される。
これにより、出力バッファの消費電流の低減化が図れ
る。従って、前記課題を解決できるのである。According to the present invention, since the driving method of the liquid crystal display device is configured as described above, the on-time width of the output control signal for activating the output buffer is determined by the output current of the output driver (for example, the discharge current). The output control signal is time-modulated according to the driving capability of the current and the suction current), and the ON time width of the output control signal is modulated in synchronization with the AC driving timing of the liquid crystal cell.
As a result, the current consumption of the output buffer can be reduced. Therefore, the above problem can be solved.

【０００９】[0009]

【実施例】図３は、本発明の実施例を示すアクティブマ
トリクス型液晶表示装置の概略の構成図である。この液
晶表示装置は、アクティブマトリクス型液晶パネルであ
るＴＦＴ−ＬＣＤを備えている。ＴＦＴ−ＬＣＤは、交
差配置された複数の走査バスラインＳＬ１，ＳＬ２，
…，ＳＬｎ及び複数のデータバスラインＤＬ１，ＤＬ
２，…，ＤＬｎを有し、それらの各交差箇所には例えば
アモルファスシリコンで形成されたＴＦＴ１０のゲート
及びドレインがそれぞれ接続されている。各ＴＦＴ１０
のソースには、例えば、０．１PF程度のコンデンサを形
成する液晶セル１１と、０．５PFの蓄積容量１２とが、
それぞれ並列に接続されている。さらに、各液晶セル１
１及び蓄積容量１２には、共通電圧Ｖ_COMが印加される
対向電極１３がそれぞれ接続されている。データバスラ
インＤＬ１〜ＤＬｎは、液晶セル１１を介して対向電極
１３と対向配置し、寄生容量（Ｃ_L)１４を形成してい
る。ＴＦＴ１０のスイッチング手段として、走査バスラ
インＳＬ１〜ＳＬｎには走査信号回路２０が、データバ
スラインＤＬ１〜ＤＬｎにはデータ信号回路３０がそれ
ぞれ接続されている。走査信号回路２０は、時間順次に
オン電圧とオフ電圧を走査バスラインＳＬ１〜ＳＬｎに
供給し、それに接続されたＴＦＴ１０を順次オン，オフ
制御する回路である。データ信号回路３０は、アナログ
出力ドライバで構成され、正極性の書込み電圧と負極性
の書込み電圧からなる交流電圧をデータバスラインＤＬ
１〜ＤＬｎに供給し、オン状態のＴＦＴ１０を介して液
晶セル１１を駆動する回路である。EXAMPLE FIG. 3 is a schematic structural diagram of an active matrix type liquid crystal display device showing an example of the present invention. This liquid crystal display device includes a TFT-LCD which is an active matrix type liquid crystal panel. The TFT-LCD has a plurality of scanning bus lines SL1, SL2, which are arranged in a cross manner.
, SLn and a plurality of data bus lines DL1, DL
, ..., DLn, and the respective gates and drains of the TFT 10 formed of, for example, amorphous silicon are connected to the respective intersections. Each TFT10
The source of, for example, a liquid crystal cell 11 forming a capacitor of about 0.1PF, and a storage capacitance 12 of 0.5PF,
Each is connected in parallel. Furthermore, each liquid crystal cell 1
A counter electrode 13 to which a common voltage V _COM is applied is connected to 1 and the storage capacitor 12, respectively. Data bus lines DL1~DLn is the counter electrode 13 and to face each other via the liquid crystal cell 11, and forms a parasitic capacitance (C _L) 14. As switching means of the TFT 10, the scanning signal circuit 20 is connected to the scanning bus lines SL1 to SLn, and the data signal circuit 30 is connected to the data bus lines DL1 to DLn. The scanning signal circuit 20 is a circuit that sequentially supplies an ON voltage and an OFF voltage to the scan bus lines SL1 to SLn and sequentially controls ON / OFF of the TFTs 10 connected thereto. The data signal circuit 30 is composed of an analog output driver and outputs an AC voltage composed of a positive write voltage and a negative write voltage to the data bus line DL.
1 to DLn and drives the liquid crystal cell 11 via the TFT 10 in the ON state.

【００１０】図１は、本発明の実施例を示す図３のデー
タ信号回路３０を構成するアナログ出力ドライバの構成
ブロック図である。このアナログ出力ドライバは、転送
クロックＣＬＫのタイミングで８ビット構成のディジタ
ル入力である表示データＤＡＴＡを取り込む８ビット×
ｎ回路からなるデータラッチ回路３１を有し、その出力
側にラインメモリ回路３２が接続されている。ラインメ
モリ回路３２は、水平周期毎に発生するロード信号ＬＯ
ＡＤに基づき、データラッチ回路３１の出力信号を格納
する回路であり、その出力側に、パルス幅制御回路３３
を介してディジタル／アナログ変換回路（以下、Ｄ／Ａ
変換回路という）３４が接続されている。パルス幅制御
回路３３は、ラインメモリ回路３２から出力される表示
データを、階調制御クロックＣＰＧに対応した時間幅の
パルスに変換し、ｎ個の出力信号ＰＷＭ₁ 〜ＰＷＭ_n を
Ｄ／Ａ変換回路３４へ出力する回路である。Ｄ／Ａ変換
回路３４は、階段状の駆動電圧ＶＬＣＤをパルス幅制御
回路３３の出力信号ＰＷＭ₁ 〜ＰＷＭ_n に対応した階調
電圧レベルに変換し、それをドライバ出力回路３５へ出
力する回路である。ドライバ出力回路３５は、定電流源
の出力電流を制御するバイアス電圧Ｖｂ及び出力制御信
号ＯＥが印加される複数の出力バッファで構成され、該
出力制御信号ＯＥにより活性化されてＤ／Ａ変換回路３
４の出力信号を駆動して書込み電圧をデータバスライン
ＤＬ１〜ＤＬｎへ出力する回路である。FIG. 1 is a block diagram showing the configuration of an analog output driver which constitutes the data signal circuit 30 of FIG. 3 showing an embodiment of the present invention. This analog output driver captures display data DATA which is a digital input of 8 bits at the timing of the transfer clock CLK.
It has a data latch circuit 31 consisting of n circuits, and a line memory circuit 32 is connected to the output side thereof. The line memory circuit 32 uses a load signal LO generated every horizontal period.
It is a circuit for storing the output signal of the data latch circuit 31 based on AD, and the pulse width control circuit 33 is provided on the output side thereof.
Via a digital / analog conversion circuit (hereinafter D / A
A conversion circuit) 34 is connected. The pulse width control circuit 33 converts the display data output from the line memory circuit 32 into a pulse having a time width corresponding to the gradation control clock CPG, and D / A converts the _n output signals PWM _{1 to} PWM _n. This is a circuit for outputting to the circuit 34. The D / A conversion circuit 34 is a circuit that converts the stepwise drive voltage VLCD into a gradation voltage level corresponding to the output signals PWM _{1 to} PWM _n of the pulse width control circuit 33 and outputs it to the driver output circuit 35. is there. The driver output circuit 35 includes a plurality of output buffers to which the bias voltage Vb for controlling the output current of the constant current source and the output control signal OE are applied. The driver output circuit 35 is activated by the output control signal OE to be a D / A conversion circuit. Three
4 is a circuit for driving the output signal of No. 4 and outputting the write voltage to the data bus lines DL1 to DLn.

【００１１】図４は、図１中のＤ／Ａ変換回路３４及び
ドライバ出力回路３５の概略の回路図である。Ｄ／Ａ変
換回路３４は、複数のアナログスイッチ３４ａ及び保持
コンデンサ３４ｂからなるサンプルホールド回路で構成
されている。各アナログスイッチ３４ａの入力端子に
は、階段状の駆動電圧ＶＬＣＤが入力され、その出力端
子がドライバ出力回路３５の入力側にそれぞれ接続さ
れ、パルス幅制御回路３３から出力される出力信号ＰＷ
Ｍ₁〜ＰＷＭ_nによってそれぞれ開閉制御されるようにな
っている。各アナログスイッチ３４ａの出力端子には保
持コンデンサ３４ｂがそれぞれ接続され、それらの保持
コンデンサ３４ｂの共通ライン端子Ｖｃには、電源電圧
ＶＤか、あるいはＶＢＢのいずれか一方が接続されてい
る。ドライバ出力回路３５は、出力制御信号ＯＥ及びバ
イアス電圧Ｖｂが供給される複数の出力バッファ３５ａ
で構成され、それらの各出力バッファ３５ａの入力端子
が各アナログスイッチ３４ａの出力端子にそれぞれ接続
されている。各出力バッファ３５ａの出力端子は、デー
タバスラインＤＬ１〜ＤＬｎにそれぞれ接続されてい
る。各出力バッファ３５ａは、出力制御信号ＯＥがオン
状態（“Ｈ”レベル）のときに入力信号を駆動して出力
し、該出力制御信号ＯＥがオフ状態（“Ｌ”レベル）の
ときに出力側がハイインピーダンス状態になる回路であ
る。以上のように構成される液晶表示装置の駆動方法を
説明する。図３の液晶表示装置では、ＴＦＴ１０のゲー
ト選択信号として、走査信号回路２０から時間順次にオ
ン電圧とオフ電圧が供給される。さらに、ＴＦＴ１０の
ドレイン選択及び輝度データ信号として、データ信号回
路３０から正極性の書込み電圧と負極性の書込み電圧が
供給される。すると、この書込み電圧がオン状態のＴＦ
Ｔ１０を介して液晶セル１１に供給され、該液晶セル１
１によって画像表示等が行われる。FIG. 4 is a schematic circuit diagram of the D / A conversion circuit 34 and the driver output circuit 35 shown in FIG. The D / A conversion circuit 34 is composed of a sample hold circuit including a plurality of analog switches 34a and holding capacitors 34b. The stepwise drive voltage VLCD is input to the input terminal of each analog switch 34 a, the output terminals of which are connected to the input side of the driver output circuit 35, and the output signal PW output from the pulse width control circuit 33.
Opening / closing control is performed by M _{1 to} PWM _n . A holding capacitor 34b is connected to the output terminal of each analog switch 34a, and either the power supply voltage VD or VBB is connected to the common line terminal Vc of these holding capacitors 34b. The driver output circuit 35 includes a plurality of output buffers 35a to which the output control signal OE and the bias voltage Vb are supplied.
The input terminals of the respective output buffers 35a are connected to the output terminals of the respective analog switches 34a. The output terminal of each output buffer 35a is connected to each of the data bus lines DL1 to DLn. Each output buffer 35a drives and outputs an input signal when the output control signal OE is in the on state (“H” level), and the output side is output when the output control signal OE is in the off state (“L” level). It is a circuit that goes into a high impedance state. A driving method of the liquid crystal display device configured as above will be described. In the liquid crystal display device of FIG. 3, an ON voltage and an OFF voltage are sequentially supplied from the scanning signal circuit 20 as a gate selection signal of the TFT 10. Further, as the drain selection and brightness data signal of the TFT 10, a positive write voltage and a negative write voltage are supplied from the data signal circuit 30. Then, this write voltage is in the on-state TF.
The liquid crystal cell 11 is supplied to the liquid crystal cell 11 via T10.
1, the image display and the like are performed.

【００１２】次に、データ信号回路３０を構成する図１
及び図４のアナログ出力ドライバの駆動方法を、図５を
参照しつつ説明する。図５は、図１に示すアナログ出力
ドライバのタイミング波形図である。なお、図５中のＨ
_nは水平周期、Ｖ１，Ｖ２，Ｖ３は階調電圧、Ｉ_OHは出
力バッファ３５ａの吐出し電流、及びＩ_OLは該出力バッ
ファ３５ａの吸込み電流である。図１において、８ビッ
ト構成のディジタル信号である表示データＤＡＴＡがデ
ータラッチ回路３１へ供給されると、該データラッチ回
路３１では転送クロックＣＬＫのタイミングで該表示デ
ータＤＡＴＡを取り込む。データラッチ回路３１に取り
込まれた表示データＤＡＴＡは、水平周期Ｈ_n毎に供給
されるロード信号ＬＯＡＤにより、ラインメモリ回路３
２に格納される。１水平周期Ｈ_n内に階調数（例えば、
２５６階調）と同等の階調クロック数の階調制御クロッ
クＣＰＧがパルス幅制御回路３３に入力されると、該パ
ルス幅制御回路３３は、水平周期Ｈ_n毎に発生するロー
ド信号ＬＯＡＤでセットされ、ラインメモリ回路３２か
ら出力される表示データと該階調制御クロックＣＰＧ数
の一致によりリセットされる出力信号ＰＷＭ₁〜ＰＷＭ_n
をＤ／Ａ変換回路３４へ出力する。この出力信号ＰＷＭ
₁〜ＰＷＭ_nは、例えば、水平周期Ｈ_nにおいてはライン
メモリ回路３２から出力される表示データが“ＦＦ”の
場合、階調数が２５６となって階調制御クロックＣＰＧ
が２５６クロック目でリセットされる。Next, FIG. 1 which constitutes the data signal circuit 30.
A method of driving the analog output driver of FIG. 4 will be described with reference to FIG. FIG. 5 is a timing waveform diagram of the analog output driver shown in FIG. In addition, H in FIG.
_n is the horizontal period, V1, V2 and V3 are gradation voltages, I _OH is the discharge current of the output buffer 35a, and I _OL is the sink current of the output buffer 35a. In FIG. 1, when the display data DATA, which is a digital signal having an 8-bit structure, is supplied to the data latch circuit 31, the data latch circuit 31 takes in the display data DATA at the timing of the transfer clock CLK. The display data DATA fetched by the data latch circuit 31 is supplied to the line memory circuit 3 by the load signal LOAD supplied at every horizontal period H _n.
Stored in 2. The number of gradations (for example, within one horizontal period H _n
When a grayscale control clock CPG having the same number of grayscale clocks as 256 grayscales) is input to the pulse width control circuit 33, the pulse width control circuit 33 sets the load signal LOAD generated every horizontal period H _n. Output signals PWM _{1 to} PWM _n reset by the coincidence of the display data output from the line memory circuit 32 and the grayscale control clock CPG number.
To the D / A conversion circuit 34. This output signal PWM
_{1 to} PWM _n , for example, when the display data output from the line memory circuit 32 is “FF” in the horizontal cycle H _n , the number of gradations is 256 and the gradation control clock CPG
Is reset at the 256th clock.

【００１３】Ｄ／Ａ変換回路３４では、図４に示すよう
に、出力信号ＰＷＭ₁〜ＰＷＭ_nによってアナログスイッ
チ３４ａが開閉制御される。アナログスイッチ３４ａの
入力端は、液晶セル１１を交流駆動するために対向電極
１３の共通電圧Ｖ_COMに対して正負の階段状の駆動電圧
ＶＬＣＤが入力される。階調電圧Ｖ１，Ｖ２，Ｖ３は、
出力信号ＰＷＭ₁〜ＰＷＭ_nにより、アナログスイッチ３
４ａを閉状態にして階段状の駆動電圧ＶＬＣＤと共通ラ
インの端子電圧Ｖｃ間の電位差に比例した電荷量を保持
コンデンサ３４ｂに充電し（この期間を階調電圧のサン
プリング期間という）、出力信号ＰＷＭ₁〜ＰＷＭ_nの開
状態時の直前の電圧を階調電圧として保持コンデンサ３
４ｂ（この期間を階調電圧のホールド期間という）に保
持される。ドライバ出力回路３５内の出力バッファ３５
ａを活性化する出力制御信号ＯＥがオン状態（“Ｈ”レ
ベル）のときに、保持コンデンサ３４ｂに保持された階
調電圧Ｖ１，Ｖ２，Ｖ３が該出力バッファ３５ａからデ
ータバスラインＤＬ１〜ＤＬｎへ出力される。出力制御
信号ＯＥがオフ状態（“Ｌ”レベル）のときは、出力バ
ッファ３５ａがハイインピーダンス状態となってデータ
バスラインＤＬ１〜ＤＬｎから切り離される。[0013] In the D / A conversion circuit 34, as shown in FIG. 4, the analog switch 34a is opened and closed controlled by the output signal PWM ₁ ~PWM _n. The input voltage of the analog switch 34a is input with a positive and negative stepwise drive voltage VLCD with respect to the common voltage V _COM of the counter electrode 13 for AC driving the liquid crystal cell 11. The gradation voltages V1, V2 and V3 are
Analog switch 3 according to the output signals PWM _{1 to} PWM _n
4a is closed and the holding capacitor 34b is charged with a charge amount proportional to the potential difference between the stepwise drive voltage VLCD and the common line terminal voltage Vc (this period is referred to as the grayscale voltage sampling period), and the output signal PWM Hold capacitor 3 with the voltage immediately before the open state of _{1 to} PWM _n as the gradation voltage
4b (this period is referred to as a grayscale voltage hold period). Output buffer 35 in driver output circuit 35
When the output control signal OE for activating a is in the on state (“H” level), the grayscale voltages V1, V2 and V3 held in the holding capacitor 34b are transferred from the output buffer 35a to the data bus lines DL1 to DLn. Is output. When the output control signal OE is in the off state (“L” level), the output buffer 35a enters the high impedance state and is disconnected from the data bus lines DL1 to DLn.

【００１４】図６は、図４中の出力バッファ３５ａの動
作説明図、図７は図６の出力バッファ３５ａにおける駆
動電流波形図、及び図８は図６の出力バッファ３５ａに
おける定電流時の駆動能力を示す図である。なお、図６
中のＣＬは出力バッファ３５ａの負荷であり、これはデ
ータバスラインＤＬ１〜ＤＬｎの寄生容量１４に相当す
る。ＶＤは正の電源電圧、ＶＢＢは負の電源電圧、Ｉ_BB
は出力バッファ３５ａから負の電源電圧ＶＢＢに流れる
電流、Ｖ_CLは負荷ＣＬの充放電電圧、及びＩ_CLは負荷Ｃ
Ｌの駆動電流である。図７中のＴＷ_OHは負荷ＣＬの充電
時間、ＴＷ_OLは負荷ＣＬの放電時間、Ｉ_IDは出力バッフ
ァ３５ａ内の電源間を流れる貫通電流（アイドル電
流）、Ｖ_MAX1は充放電電圧Ｖ_CLの最大充電電圧、及びＶ
_MAX2は充放電電圧Ｖ_CLの最大放電電圧である。また、図
８は横軸にバイアス電圧Ｖｂ、縦軸に出力バッファ３５
ａの出力電流である吐出し電流Ｉ_OHがとられている。図
６及び図７に示すように、正の電源電圧ＶＤと負の電源
電圧ＶＢＢを出力バッファ３５ａに印加すると、該出力
バッファ３５ａの駆動電流Ｉ_CLによって負荷ＣＬが充放
電される。この駆動電流Ｉ_CLの波形より、出力バッファ
３５ａから吐出し電流Ｉ_OHが吐出されるときには、該出
力バッファ３５ａが定電流駆動し、負荷ＣＬの充放電電
圧Ｖ_CLが時間と共に比例して増加する。これに対し、出
力バッファ３５ａが負荷ＣＬから吸込み電流Ｉ_OLを吸込
むときには、該出力バッファ３５ａがスイッチング駆動
し、該負荷ＣＬの電荷を速く放電させる。FIG. 6 is a diagram for explaining the operation of the output buffer 35a in FIG. 4, FIG. 7 is a drive current waveform diagram in the output buffer 35a in FIG. 6, and FIG. 8 is a drive at a constant current in the output buffer 35a in FIG. It is a figure showing ability. Note that FIG.
CL in the figure is a load of the output buffer 35a, which corresponds to the parasitic capacitance 14 of the data bus lines DL1 to DLn. VD is a positive power supply voltage, VBB is a negative power supply voltage, I _BB
Is a current flowing from the output buffer 35a to the negative power supply voltage VBB, V _CL is a charge / discharge voltage of the load CL, and I _CL is a load C.
This is the drive current of L. In FIG. 7, TW _OH is the charging time of the load CL, TW _OL is the discharging time of the load CL, I _ID is the through current (idle current) flowing between the power supplies in the output buffer 35a, and V _MAX1 is the charging / discharging voltage V _CL . Maximum charging voltage and V
_MAX2 is the maximum discharge voltage of the charge / discharge voltage V _CL . In FIG. 8, the horizontal axis represents the bias voltage Vb, and the vertical axis represents the output buffer 35.
The discharge current I _OH, which is the output current of a, is taken. As shown in FIGS. 6 and 7, when the positive power supply voltage VD and the negative power supply voltage VBB are applied to the output buffer 35a, the load CL is charged and discharged by the drive current I _CL of the output buffer 35a. From the waveform of the drive current I _CL , when the discharge current I _OH is discharged from the output buffer 35a, the output buffer 35a is driven by a constant current, and the charge / discharge voltage V _CL of the load CL increases proportionally with time. . On the other hand, when the output buffer 35a draws the sink current I _OL from the load CL, the output buffer 35a is switching-driven to quickly discharge the electric charge of the load CL.

【００１５】図８に示すように、出力バッファ３５ａの
定電流時の駆動能力は、バイアス電圧Ｖｂを約４Ｖ（カ
ットオフ電圧）を境に低下させると、該出力バッファ３
５ａから出力される吐出し電流Ｉ_OHの出力電流値が減少
する。一方、出力バッファ３５ａのスイッチング駆動時
には、定電流駆動と比較して約１０倍程度の駆動能力が
ある。この出力バッファ３５ａの駆動能力の差が、充電
時間ＴＷ_OHと放電時間ＴＷ_OLの差となる。出力バッファ
３５ａの定電流駆動時の充電時間ＴＷ_OHは、バイアス電
圧Ｖｂと負荷ＣＬの容量値で決まるが、該バイアス電圧
Ｖｂによって定電流の駆動能力を上げると、アイドル電
流Ｉ_IDも増加する。バイアス電圧Ｖｂを一定にして出力
バッファ３５ａを駆動する場合は、出力制御信号ＯＥの
オン時間幅を出力段の駆動能力によって変調させ、充電
時と放電時でＴＷ_OH＞ＴＷ_OLの条件で駆動する。出力制
御信号ＯＥのオン時間幅内に発生する電源電圧のアイド
ル電流Ｉ_IDは、出力バッファ３５ａの周波数特性に関与
するため許容し、負荷ＣＬの充放電期間以外でのアイド
ル電流Ｉ_IDを出力制御信号ＯＥの時間幅によって抑制す
る。さらに、充電時間ＴＷ_OH及び放電時間ＴＷ_OLにおけ
る充放電時の最大オン時間幅は、負荷ＣＬの充放電電圧
Ｖ_CLが最大充電電圧Ｖ_MAX1、及び最大放電電圧Ｖ_MAX2に
到達するまでの時間とする。As shown in FIG. 8, the drive capability of the output buffer 35a at the constant current is reduced when the bias voltage Vb is lowered below about 4 V (cutoff voltage).
The output current value of the discharge current I _OH output from 5a decreases. On the other hand, the switching drive of the output buffer 35a has about 10 times the drive capability as compared with the constant current drive. The difference in drive capability of the output buffer 35a is the difference between the charging time TW _OH and the discharging time TW _OL . The charging time TW _OH during constant current driving of the output buffer 35a is determined by the bias voltage Vb and the capacitance value of the load CL. If the constant current driving capability is increased by the bias voltage Vb, the idle current I _ID also increases. When the output buffer 35a is driven with the bias voltage Vb kept constant, the on-time width of the output control signal OE is modulated by the driving capability of the output stage, and driving is performed under the condition of TW _OH > TW _OL during charging and discharging. . The idle current I _ID of the power supply voltage generated within the on-time width of the output control signal OE is allowed because it participates in the frequency characteristic of the output buffer 35a, and the idle current I _ID is controlled during the charging / discharging period of the load CL. This is suppressed by the time width of the signal OE. Further, the maximum on-time width during charging and discharging in the charging time TW _OH and discharging time TW _OL has time to charge and discharge voltage V _CL of the load CL reaches the maximum charge voltage V _MAX1, and the maximum discharge voltage V _MAX2 To do.

【００１６】以上のように、本実施例では、次のような
利点がある。出力バッファ３５ａの出力電流の駆動能力
に応じた駆動方法として、該出力バッファ３５ａの出力
制御信号ＯＥのオン時間幅を、定電流充電駆動時とスイ
ッチング放電駆動時とで最適化し、負荷ＣＬの充放電に
寄与しないアイドル電流Ｉ_IDを抑制している。そのた
め、出力バッファ３５ａの消費電力を低減でき、アナロ
グ出力ドライバの低電力駆動が可能となる。なお、本発
明は上記実施例に限定されず、例えば、アナログ出力ド
ライバを図１以外の回路構成にしたり、さらにその図１
のアナログ出力ドライバを図５以外のタイミング波形で
駆動するようにしてもよい。また、本発明は図３のＴＦ
Ｔ−ＬＣＤ以外の液晶パネルを用いた液晶表示装置にも
適用可能である。As described above, this embodiment has the following advantages. As a drive method according to the drive capability of the output current of the output buffer 35a, the on-time width of the output control signal OE of the output buffer 35a is optimized during constant current charging drive and switching discharge drive, and the load CL is charged. The idle current I _ID that does not contribute to discharge is suppressed. Therefore, the power consumption of the output buffer 35a can be reduced, and the analog output driver can be driven at low power. The present invention is not limited to the above-described embodiment, and for example, the analog output driver may have a circuit configuration other than that shown in FIG.
The analog output driver may be driven with a timing waveform other than that shown in FIG. Further, the present invention is based on the TF of FIG.
It is also applicable to a liquid crystal display device using a liquid crystal panel other than the T-LCD.

【００１７】[0017]

【発明の効果】以上詳細に説明したように、本発明によ
れば、出力バッファの出力電流の駆動能力の応じた駆動
方法として、該出力バッファを活性化する出力制御信号
のオン時間幅を、所定の変調駆動条件下で、定電流充電
駆動時とスイッチング放電駆動時とで最適化し、容量負
荷の充放電に寄与しないアイドル電流を抑制するように
している。そのため、出力バッファの消費電力を低減で
き、アナログ出力ドライバの低電力駆動が期待できる。As described above in detail, according to the present invention, the on-time width of the output control signal for activating the output buffer is set as a driving method according to the drivability of the output current of the output buffer. Under a predetermined modulation drive condition, it is optimized for constant current charge drive and switching discharge drive to suppress an idle current that does not contribute to charge / discharge of the capacitive load. Therefore, the power consumption of the output buffer can be reduced, and low power driving of the analog output driver can be expected.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例を示すアナログ出力ドライバの
構成ブロック図である。FIG. 1 is a configuration block diagram of an analog output driver showing an embodiment of the present invention.

【図２】従来のアナログ出力ドライバの構成ブロック図
である。FIG. 2 is a configuration block diagram of a conventional analog output driver.

【図３】本発明の実施例を示す液晶表示装置の概略の構
成図である。FIG. 3 is a schematic configuration diagram of a liquid crystal display device showing an embodiment of the present invention.

【図４】図１中のＤ／Ａ変換回路及びドライバ出力回路
の概略の回路図である。FIG. 4 is a schematic circuit diagram of a D / A conversion circuit and a driver output circuit in FIG.

【図５】図１のタイミング波形図である。5 is a timing waveform chart of FIG. 1. FIG.

【図６】図４中の出力バッファの動作説明図である。FIG. 6 is a diagram illustrating the operation of the output buffer in FIG.

【図７】図６の出力バッファの駆動電流波形図である。FIG. 7 is a drive current waveform diagram of the output buffer of FIG.

【図８】図６の出力バッファの定電流時における駆動能
力を示す図である。FIG. 8 is a diagram showing a driving capability of the output buffer of FIG. 6 at a constant current.

【符号の説明】[Explanation of symbols]

１０ＴＦＴ１１液晶セル１２蓄積容量１３対向電極２０走査信号回路３０データ信号回路３１データラッチ回路３２ラインメモリ回路３３パルス幅制御回路３４Ｄ／Ａ変換回路３４ａアナログスイッチ３４ｂ保持コンデンサ３５ドライバ出力回路３５ａ出力バッファＤＬ１〜ＤＬｎデータバスラインＯＥ出力制御信号ＳＬ１〜ＳＬｎ走査バスライン 10 TFT 11 Liquid Crystal Cell 12 Storage Capacitance 13 Counter Electrode 20 Scanning Signal Circuit 30 Data Signal Circuit 31 Data Latch Circuit 32 Line Memory Circuit 33 Pulse Width Control Circuit 34 D / A Conversion Circuit 34a Analog Switch 34b Holding Capacitor 35 Driver Output Circuit 35a Output Buffers DL1 to DLn Data bus lines OE output control signals SL1 to SLn Scan bus lines

フロントページの続き (72)発明者古谷博司東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内Front page continued (72) Inventor Hiroshi Furuya 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd.

Claims

【特許請求の範囲】[Claims]

【請求項１】交差配置された複数の走査バスライン及
びデータバスラインの各交差箇所に液晶セルがそれぞれ
接続された液晶パネルと、各々の出力側が前記各データバスラインにそれぞれ接続
され出力制御信号によって活性化される複数の出力バッ
ファを有し、該出力バッファの出力信号によって前記液
晶セルを電圧変調駆動するアナログ出力ドライバとを、備えた液晶表示装置の駆動方法において、前記出力バッファの負荷容量に対する定電流充電駆動時
とスイッチング放電駆動時における前記出力制御信号の
オン時間幅を、該負荷容量の充放電電圧が最大設定電圧
に到達するまでの時間とし、かつ該スイッチング放電駆
動時の該オン時間幅を、該定電流充電駆動時の該オン時
間幅より短く設定した変調駆動条件の下で、前記出力制御信号のオン時間幅を、前記液晶セルの交流
駆動タイミングに同期させて該液晶セルを変調駆動する
ことを特徴とする液晶表示装置の駆動方法。1. A liquid crystal panel in which a liquid crystal cell is connected to each intersection of a plurality of scanning bus lines and data bus lines arranged in an intersecting manner, and an output control signal for each output side thereof is connected to each of the data bus lines. And a plurality of output buffers activated by the output buffer, and an analog output driver for voltage-modulating and driving the liquid crystal cell according to an output signal of the output buffer, wherein a load capacitance of the output buffer is provided. The ON time width of the output control signal during constant current charge driving and switching discharge driving is set to the time until the charging / discharging voltage of the load capacitance reaches the maximum set voltage, and the ON time during the switching discharge driving The output control is performed under a modulation drive condition in which a time width is set shorter than the ON time width during the constant current charging drive. The driving method of a liquid crystal display device the issue of the on-time width, in synchronism with the AC drive timing of the liquid crystal cell, characterized in that modulates and drives the liquid crystal cell.