JPH07111253A - Silicide forming method and manufacture of semiconductor device - Google Patents

Silicide forming method and manufacture of semiconductor device

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JPH07111253A
JPH07111253A JP6039457A JP3945794A JPH07111253A JP H07111253 A JPH07111253 A JP H07111253A JP 6039457 A JP6039457 A JP 6039457A JP 3945794 A JP3945794 A JP 3945794A JP H07111253 A JPH07111253 A JP H07111253A
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forming
silicide
reaction chamber
semiconductor device
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Takeshi Suwa
剛 諏訪
Osamu Kasahara
修 笠原
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Hitachi Ltd
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Abstract

PURPOSE:To form a tungsten silicide film having a uniform composition on a polycrystalline silicon film by a method wherein initial nuclei are formed while the pressure in a reaction chamber is set to a relatively high value and the surface of a formed film is kept clean and a film is formed while the pressure in the reaction chamber is set to a relatively low value. CONSTITUTION:After the heating of a wafer 12 is finished, the pressure in a reaction chamber 11 is set to 950mTorr and a required quantity of SiH2Cl2 gas which is one of reactive gases is supplied into the reaction chamber 11 and then a required quantity of WF6 gas which is the other reactive gas is supplied to form initial nuclei. After that, a very thin film 6 is formed. Then the supply of the gases is stopped and the reaction chamber 11 is evacuated and the surface of the very thin film 6 is cleaned. Then a pressure in the reaction chamber 11 is reset to a normal value of 150mTorr and the SiH2Cl2 gas which is one of the reactive gases is supplied into the reaction chamber 11 and, after an elapse of time for stabilizing conditions in the reaction chamber 11, the WF6 gas which is another reactive gas is supplied. As a result, a WSi2 film 3 having a uniform composition can be formed on a polycrystalline silicon film 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は化学気相成長（ＣＶＤ）
法によってシリサイド膜を形成するシリサイド形成方法
及びその形成方法を用いた半導体装置の製造方法に関
し、特にポリシリコン膜上にタングステンシリサイド膜
を形成するのに適用して有効な技術に関する。FIELD OF THE INVENTION The present invention relates to chemical vapor deposition (CVD).
The present invention relates to a silicide forming method for forming a silicide film by a method and a semiconductor device manufacturing method using the forming method, and more particularly to a technique effectively applied to form a tungsten silicide film on a polysilicon film.

【０００２】[0002]

【従来の技術】ＩＣ（集積回路装置），ＬＳＩ（大規模
集積回路装置）等半導体装置は、高機能・高速化に伴っ
て配線はより微細化するとともに低抵抗化が図られてい
る。たとえば、株式会社プレスジャーナル発行「月刊セ
ミコンダクター ワールド（Semiconductor World ）」
1985年９月号、同年８月15日発行、Ｐ83〜Ｐ87には、Ｃ
ＶＤ法について記載されている。2. Description of the Related Art In semiconductor devices such as ICs (integrated circuit devices) and LSIs (large-scale integrated circuit devices), wiring has become finer and its resistance has been reduced due to higher performance and higher speed. For example, "Monthly Semiconductor World" published by Press Journal, Inc.
September 1985 issue, issued August 15, the same year, P83 to P87, C
The VD method is described.

【０００３】工業調査会発行「電子材料」1989年３月
号、同年３月１日発行、Ｐ53〜Ｐ56には「枚葉式メタル
ＣＶＤ装置」について記載されている。この文献には、
ジクロルシラン（ＳｉＨ2Ｃｌ2）と六フッ化タングステ
ン（ＷＦ6）を用いてＷＳｉ（タングステンシリサイ
ド）を形成するプロセスが開示されている。また、この
文献には、「タングステンシリサイドプロセスでは，５
００℃まで温度とともに成長速度は急速に増加し，この
温度を越えるとわずかしか増加しない。したがって高ス
ループット，良好な均一性，良好な再現性のためには，
５００℃以上で成膜することが望ましい。５００℃以下
では表面反応が成長速度をコントロールするが，５００
℃以上では拡散反応が成長速度をコントロールする。拡
散反応状態では，成長速度は全圧と無関係であり，全ガ
ス流量の平方根に比例し，ＷＦ6のモル比に比例する。
膜中のＳｉ／Ｗ組成比は温度，圧力，ＳｉＨ2Ｃｌ2：Ｗ
Ｆ6の比の増加によって増えるが，全ガス流量を増加さ
せると逆に減る。Ｓｉ：Ｗ組成比は比抵抗と測定したシ
ート抵抗とに相関がある。」旨記載されている。また、
この文献によるＣＶＤ装置は、自然酸化膜への対策処理
（α−Ｓｉ）としての第１ステップ、ニュークリエーシ
ョン（ＷＳｉx ）としての第２ステップ、デポジション
（ＷＳｉx ）としての第３ステップによってＷＳｉx を
形成すること、デポジション条件としては、成膜温度は
４５０〜６５０℃、圧力は１５０ｍTorr以下、ＳｉＨ2
Ｃｌ2／ＷＦ6の比は３２であることが記載されている。"Electronic Materials" issued by the Industrial Research Society, March 1989 issue, issued March 1, 1989, P53 to P56 describe "single-wafer metal CVD apparatus". In this document,
A process for forming WSi (tungsten silicide) using dichlorosilane (SiH 2 Cl 2 ) and tungsten hexafluoride (WF 6 ) is disclosed. In addition, in this document, "Tungsten silicide process
The growth rate increases rapidly with temperature up to 00 ° C, and only slightly increases above this temperature. Therefore, for high throughput, good uniformity, and good reproducibility,
It is desirable to form a film at 500 ° C. or higher. The surface reaction controls the growth rate below 500 ° C.
Above ℃, the diffusion reaction controls the growth rate. In the diffusion reaction state, the growth rate is independent of the total pressure, proportional to the square root of the total gas flow rate, and proportional to the molar ratio of WF 6 .
The Si / W composition ratio in the film depends on the temperature, pressure, SiH 2 Cl 2 : W
It increases with an increase in the ratio of F 6 , but decreases with an increase in the total gas flow rate. The Si: W composition ratio has a correlation between the specific resistance and the measured sheet resistance. Is stated. " Also,
CVD apparatus according to this document, WSi by the third step as the first step as a countermeasure processing to natural oxide film (α-Si), a second step of a nucleation (WSi x), deposition (WSi x) The formation of x and the deposition conditions are as follows: film formation temperature is 450 to 650 ° C., pressure is 150 mTorr or less, SiH 2
The Cl 2 / WF 6 ratio is stated to be 32.

【０００４】一方、半導体装置として、揮発型の半導体
記憶装置であるＤＲＡＭ（DynamicRandom Access Memor
y）が知られている。ＤＲＡＭの記憶素子であるメモリ
セルはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量
素子との直列回路で構成されている。ＤＲＡＭの技術分
野においては高集積化が推し進められており、メモリセ
ルは年々縮小されてきている。高集積化されたメモリセ
ルにおいては、微小平面にメモリセル選択用ＭＩＳＦＥ
Ｔと情報蓄積用容量素子とを形成しなければならない
が、その場合にも動作速度が低下することを防止すめる
ために、各素子を接続する内部配線を低抵抗化する必要
がある。On the other hand, as a semiconductor device, a DRAM (Dynamic Random Access Memory) which is a volatile semiconductor memory device is used.
y) is known. A memory cell, which is a storage element of a DRAM, is composed of a series circuit of a memory cell selection MISFET and an information storage capacitive element. In the technical field of DRAM, high integration is being promoted, and memory cells are being reduced year by year. In a highly integrated memory cell, a MISFE for selecting a memory cell is formed on a minute plane.
T and the information storage capacitive element must be formed, but in that case as well, in order to prevent the operating speed from decreasing, it is necessary to reduce the resistance of the internal wiring connecting each element.

【０００５】また、半導体装置として、超高速パイポー
ラＬＳＩが知られている。超高速パイポーラＬＳＩにつ
いては、工業調査会発行「電子材料」1985年１月号、同
年１月１日発行Ｐ49〜Ｐ55に記載されている。この文献
には、ＳＳＴ（Super Self-align Process Technology)
によるｎｐｎトランジスタおよび製造工程が図解されて
いる。ｎｐｎトランジスタの製造においては、同文献を
引用すると、「１回のホトエッチング工程のみでトラン
ジスタの最も重要な部分であるベース，エミッタ両領域
とベースｐ＋ポリシリコン電極部，エミッタコンタクト
部をすべて形成することができる。このため、従来のプ
レーナ構造におけるホトマスク相互（４枚）の位置合せ
誤差を設計上組みこむ必要がなく，微細なトランジスタ
を容易に制御性良く作ることができる。したがって、コ
レクタ・ベース接合容量，ベース抵抗などのトランジス
タの高速動作を妨害する寄生容量，寄生抵抗が小さくな
り，トランジスタは高速となる。また，エミッタおよび
ベース電極はポリシリコンで形成されており，しかもこ
れを不純物源としてエミッタ領域，ベース補償領域を形
成しているため，信頼性の高い浅い接合を形成すること
ができ，遮断周波数ｆT を高くすることができる。試作
ｎｐｎトランジスタの断面のＳＥＭによる観察結果を写
真１に示す。エミッタ幅０．３５μｍ，ベースコンタク
ト幅０．３５μｍ，エミッタとベースコンタクトとの距
離０．３μｍとquarter micron に近い寸法を通常の光
露光技術を用いて，容易に制御性良く実現している。ベ
ース領域の幅はダブルベースで約１．７〜１．８μｍで
あり，従来のプレーナ構造のエミッタ幅程度と極めて小
さい。」旨記載されている。As a semiconductor device, an ultra high speed bipolar LSI is known. The ultra-high-speed bipolar LSI is described in "Electronic Materials", January 1985 issue, published by the Industrial Research Group, and P49-P55, January 1, 1985. This document describes SST (Super Self-align Process Technology).
Illustrates an npn transistor and manufacturing process. In manufacturing the npn transistor, the same reference is cited as follows: "The most important parts of the transistor, both the base and emitter regions, the base p + polysilicon electrode part, and the emitter contact part are all formed in one photoetching step. Therefore, it is not necessary to incorporate the alignment error between the photomasks (4 sheets) in the conventional planar structure in design, and a fine transistor can be easily manufactured with good controllability. The parasitic capacitance and parasitic resistance that hinder the high-speed operation of the transistor such as junction capacitance and base resistance are reduced, and the transistor becomes faster, and the emitter and base electrodes are made of polysilicon, and this is used as an impurity source. Reliable because the emitter and base compensation regions are formed It is possible to form a high shallow junction, it is possible to increase the cut-off frequency f T. Shows the observation results of SEM of the cross section of the prototype npn transistor photograph 1. Emitter width 0.35 .mu.m, base contact width 0.35 .mu.m, The distance between the emitter and the base contact is 0.3 μm, and the dimension close to the quarter micron is easily realized with good controllability by using the ordinary light exposure technique.The width of the base region is about 1.7 to 1 for the double base. .8 μm, which is extremely small compared to the emitter width of the conventional planar structure. ”

【０００６】[0006]

【発明が解決しようとする課題】より微細化，複雑化し
た半導体装置（半導体デバイス）を製造するためには、
微細化された配線の抵抗値を低減させることが重要な課
題となっている。このため、ゲート電極の配線材料とし
て、前記文献にも記載されているように、不純物含有ポ
リシリコン膜上にシリサイド膜を形成した２層膜構造
（ポリサイド構造）を用いることが一般的になってお
り、これによって配線抵抗値は大幅に低くなっている。
タングステンシリサイド（ＷＳｉ2）を形成する方法と
しては、前記文献にも記載されているように、ＣＶＤ法
が採用されている。従来のＷＳｉ2の形成においては、
一定圧力（１５０ｍTorr以下）下で形成されている。In order to manufacture a more miniaturized and complicated semiconductor device (semiconductor device),
Reducing the resistance value of miniaturized wiring has become an important issue. Therefore, as described in the above-mentioned document, it has become common to use a two-layer film structure (polycide structure) in which a silicide film is formed on an impurity-containing polysilicon film, as the wiring material of the gate electrode. As a result, the wiring resistance value is significantly reduced.
As a method of forming tungsten silicide (WSi 2 ), the CVD method is adopted as described in the above-mentioned document. In conventional WSi 2 formation,
It is formed under a constant pressure (150 mTorr or less).

【０００７】ところで、本出願人においては、ＤＲＡＭ
のゲート電極及び配線として不純物を含有するポリシリ
コン膜上にタングステンシリサイド（ＷＳｉ2）を形成
して低抵抗の配線（電極）を形成しているが、本発明者
は従来のＣＶＤ法によって、ポリシリコン膜上に一定圧
力下（１５０ｍTorr）でＷＳｉ2を形成した場合、ＷＳ
ｉ2の組成がポリシリコン膜の界面近傍に均一となって
いないことを見い出した。すなわち、ポリシリコン膜と
の界面近傍にて、ＷＳｉ2のシリコンの成分比が低下し
て均一な組成となっていない。このような組成の不均一
は、後の工程でエッチングを行なう際にエッチングの進
行速度の不均一の原因となり、これによってエッチング
残りが生じる等のエッチング特性が低下し素子製造上好
ましくない。By the way, in the present applicant, DRAM
As a gate electrode and a wiring, a tungsten silicide (WSi 2 ) is formed on a polysilicon film containing impurities to form a low resistance wiring (electrode). If WSi 2 is formed on the silicon film under constant pressure (150 mTorr), WS
It was found that the composition of i 2 was not uniform near the interface of the polysilicon film. That is, in the vicinity of the interface with the polysilicon film, the composition ratio of silicon in WSi 2 is lowered and the composition is not uniform. Such non-uniformity of composition causes non-uniformity of the progress rate of etching when etching is performed in a later step, which deteriorates etching characteristics such as etching residue, which is not preferable in manufacturing an element.

【０００８】また、本出願人においては、ｐ＋不純物を
含有するポリシリコン膜（ｐ＋ポリシリコン膜）上にも
同等の膜形成を行なう必要性が生じた。そこで、本発明
者は従来のＣＶＤ法によって、ｐ＋ポリシリコン膜上に
一定圧力下（１５０ｍTorr）でＷＳｉ2を形成した。し
かし、ｐ＋ポリシリコン膜にＷＳｉ2を形成した場合、
ＷＳｉ2の表面に凹凸が発生することが判明した。すな
わち、図７に示すように、ｎ＋ポリシリコン膜１および
ｐ＋ポリシリコン膜２上にＷＳｉ2膜３を形成した場
合、ｎ＋ポリシリコン膜１上のＷＳｉ2膜３の表面は平
滑になるが、ｐ＋ポリシリコン膜２上のＷＳｉ2膜３表
面は粒径化した凹凸面４となってしまう。この凹凸面化
は、たとえばＷＳｉ2膜３のパターニングの際の微細エ
ッチングが良好に行えなくなる原因となる等素子製造上
好ましくない。In addition, the applicant of the present invention needs to form an equivalent film on the polysilicon film containing the p + impurity (p + polysilicon film). Therefore, the inventor formed WSi 2 on the p + polysilicon film under a constant pressure (150 mTorr) by the conventional CVD method. However, when WSi 2 is formed on the p + polysilicon film,
It was found that unevenness occurs on the surface of WSi 2 . That is, as shown in FIG. 7, when the WSi 2 film 3 is formed on the n + polysilicon film 1 and the p + polysilicon film 2, the surface of the WSi 2 film 3 on the n + polysilicon film 1 becomes smooth, The surface of the WSi 2 film 3 on the p + polysilicon film 2 becomes an uneven surface 4 with grain size. This uneven surface is not preferable from the viewpoint of device production, for example, it may prevent fine etching when patterning the WSi 2 film 3 from being favorably performed.

【０００９】本発明の目的は、ポリシリコン膜上に組成
が均一なタングステンシリサイド膜を形成できる技術を
提供することにある。An object of the present invention is to provide a technique capable of forming a tungsten silicide film having a uniform composition on a polysilicon film.

【００１０】本発明の他の目的は、ｐ＋ポリシリコン膜
上にも表面が平滑となるタングステンシリサイド膜を形
成できる技術を提供することにある。本発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面からあきらかになるであろう。Another object of the present invention is to provide a technique capable of forming a tungsten silicide film having a smooth surface on a p + polysilicon film. The above and other objects and novel features of the present invention will be apparent from the description of the present specification and the accompanying drawings.

【００１１】[0011]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明においては、半導
体装置製造におけるポリシリコン膜上にタングステンシ
リサイド膜を形成する方法において、タングステンシリ
サイド膜形成開始時にＣＶＤ装置の反応室内を比較的高
い圧力（９５０ｍTorr程度）に設定した状態で反応ガス
としてのＳｉＨ2Ｃｌ2とＷＦ6をＷＦ6を少なくした状態
で流してポリシリコン膜上に初期核を形成させる工程
（第１ステップ）と、前記反応室内を高真空状態（数ｍ
Torr程度）にするとともに反応ガスを排気して形成膜
（極薄膜）の表面を清浄に保つ工程と、前記反応室内を
比較的低い圧力（１５０ｍTorr程度）に設定した状態で
反応ガスを流して膜形成を行なう工程（第２ステップ）
と、によって、ポリシリコン膜上にタングステンシリサ
イド膜を形成する。The outline of the representative ones of the inventions disclosed in the present application will be briefly described as follows. That is, according to the present invention, in the method of forming the tungsten silicide film on the polysilicon film in the semiconductor device manufacturing, the reaction chamber of the CVD device is set to a relatively high pressure (about 950 mTorr) at the start of the tungsten silicide film formation. A step (first step) in which SiH 2 Cl 2 and WF 6 as reaction gases are caused to flow in a state in which WF 6 is reduced to form initial nuclei on the polysilicon film, and the reaction chamber is in a high vacuum state (several meters).
(Around Torr) and exhausting the reaction gas to keep the surface of the formed film (ultra-thin film) clean, and flowing the reaction gas with the reaction chamber set to a relatively low pressure (about 150 mTorr). Forming process (second step)
A tungsten silicide film is formed on the polysilicon film by.

【００１２】[0012]

【作用】上記した手段によれば、本発明のタングステン
シリサイドの形成方法においては、膜形成開始時に反応
室内の真空度を９５０ｍTorr程度と高い圧力に設定した
状態でポリシリコン膜上にＷＳｉ2を形成するが、圧力
を高くすることから、反応によって生じたＷＳｉ2分子
はウエハの表面の上方で形成され、降下してウエハの表
面に降り積もり、初期核による極薄膜が形成されるた
め、下地物質（ポリシリコン膜）の影響を受けずに、組
成が均一で表面が平坦となる均一の厚さの極薄膜が形成
されることになる。また、極薄膜が形成された後は，略
通常のＷＳｉ2の形成条件に切り換えてＷＳｉ2を形成す
るため、極薄膜上には表面が平坦な所望のＷＳｉ2膜が
形成されることになる。また、本発明においては、第１
ステップでＳｉＨ2Ｃｌ2に対するＷＦ6の量を少なくし
ていることから、第２ステップで形成するＷＳｉ2膜の
膜質と同質の膜を形成できるようになる。また、本発明
においては、第１ステップと第２ステップとの間に、反
応ガスの供給を停止してキャリヤガスのみを流すことに
よって形成膜の表面を清浄にする工程を設けていること
から、第２ステップで良質の膜形成が可能となる。According to the above-mentioned means, in the method for forming tungsten silicide of the present invention, WSi 2 is formed on the polysilicon film with the vacuum degree in the reaction chamber set to a high pressure of about 950 mTorr at the start of film formation. However, since the pressure is increased, the WSi 2 molecules generated by the reaction are formed above the surface of the wafer and descend and accumulate on the surface of the wafer to form an extremely thin film by the initial nuclei. An ultrathin film having a uniform composition and a uniform thickness is formed without being affected by the polysilicon film). Further, after being very thin film formation, for forming a WSi 2 is switched to forming conditions substantially normal WSi 2, the surface will be flat desired WSi 2 film is formed on the electrode film . In the present invention, the first
Since the amount of WF 6 with respect to SiH 2 Cl 2 is reduced in the step, it becomes possible to form a film having the same quality as that of the WSi 2 film formed in the second step. Further, in the present invention, between the first step and the second step, since the step of cleaning the surface of the formed film by stopping the supply of the reaction gas and flowing only the carrier gas is provided, A good quality film can be formed in the second step.

【００１３】[0013]

【実施例】【Example】

（実施例１）以下図面を参照して本発明の一実施例につ
いて説明する。本実施例は本発明をＤＲＡＭの各素子を
接続する配線とＭＩＳＦＥＴのゲート電極とに適用した
ものである。図８にＤＲＡＭのメモリセルの要部断面図
を示す。(Embodiment 1) An embodiment of the present invention will be described below with reference to the drawings. In this embodiment, the present invention is applied to a wiring connecting each element of DRAM and a gate electrode of MISFET. FIG. 8 shows a cross-sectional view of a main part of a DRAM memory cell.

【００１４】図８に示すように、本発明のＤＲＡＭは単
結晶珪素からなるｐ型半導体基体４０の表面に形成され
る。ｐ型半導体基体４０は、ＬＯＣＯＳ（Local Oxidat
ionof Silicon）法による選択酸化によるフィールド酸
化膜６１によって各素子形成領域を分離する。メモリセ
ルはｐ型半導体基体４０の表面に形成されたメモリセル
選択用ＭＩＳＦＥＴと情報蓄積用容量素子との直列回路
で構成される。As shown in FIG. 8, the DRAM of the present invention is formed on the surface of a p-type semiconductor substrate 40 made of single crystal silicon. The p-type semiconductor substrate 40 is a LOCOS (Local Oxidat).
Each element formation region is separated by the field oxide film 61 by selective oxidation by the ion of silicon method. The memory cell is composed of a series circuit of a memory cell selecting MISFET formed on the surface of the p-type semiconductor substrate 40 and an information storage capacitive element.

【００１５】メモリセル選択用ＭＩＳＦＥＴは、ゲート
絶縁膜３５上にワード線３６と一体に構成されたゲート
電極３６と、ゲート電極３６に対して自己整合で形成さ
れたｎ型半導体領域６２とを有する。このｎ型半導体領
域６２はメモリセル選択用ＭＩＳＦＥＴのソース領域、
ドレイン領域のいずれかの機能を有する。The memory cell selecting MISFET has a gate electrode 36 formed integrally with the word line 36 on the gate insulating film 35, and an n-type semiconductor region 62 formed in self alignment with the gate electrode 36. . The n-type semiconductor region 62 is a source region of a memory cell selecting MISFET,
It has one of the functions of the drain region.

【００１６】情報蓄積用容量素子は、メモリセル選択用
ＭＩＳＦＥＴの上層にＢＰＳＧ膜６３Ａ，６３Ｂからな
る層間絶縁膜６３を介して形成されたプレート電極６
４、ノード電極６５及び誘電体膜６６を有する。ノード
電極６５はメモリセル選択用ＭＩＳＦＥＴのｎ型半導体
領域６２即ちソース領域、ドレイン領域のいずれか一方
とポリシリコン層からなる第１の接続用電極６７を介し
て接続される。メモリセル選択用ＭＩＳＦＥＴのソース
領域、ドレイン領域の他方は、ポリシリコン層からなる
第２の接続用電極８１を介してビット線６８と接続され
る。The information storage capacitive element is a plate electrode 6 formed on the upper layer of the memory cell selection MISFET via an interlayer insulating film 63 composed of BPSG films 63A and 63B.
4, a node electrode 65 and a dielectric film 66. The node electrode 65 is connected to the n-type semiconductor region 62 of the memory cell selecting MISFET, that is, one of the source region and the drain region, via the first connecting electrode 67 made of a polysilicon layer. The other of the source region and the drain region of the memory cell selection MISFET is connected to the bit line 68 via the second connection electrode 81 made of a polysilicon layer.

【００１７】このような、本実施例のメモリセルゲート
電極３６の製造方法を、図９によって以下説明する。A method of manufacturing the memory cell gate electrode 36 of this embodiment will be described below with reference to FIG.

【００１８】ｐ型半導体基体４０は、（１００）結晶面
を素子形成面として使用し、各素子形成領域を分離する
ためにＬＯＣＯＳ（Local Oxidation of Silicon）法に
よる選択酸化を行なう。先ずｐ型半導体基体４０の全面
に成長させた薄い熱酸化膜の上に、アンモニア（Ｎ
Ｈ3）とモノシラン（ＳｉＨ4）の熱分解反応によって窒
化膜を成長させ、素子形成領域上にレジストパターンを
作り、このレジストパターンをマスクとして前記窒化膜
のエッチングを行ない素子分離領域の前記熱酸化膜及び
窒化膜を除去する。前記レジストパターンをマスクとし
てチャネルストッパとなるｐ＋型不純物をイオン打込み
し、前記レジスト除去後に前記素子形成領域の窒化膜を
マスクとする選択酸化によって素子分離領域に厚いフィ
ールド酸化膜６１を形成し、本実施例では約１μｍの素
子形成領域を分離する。The p-type semiconductor substrate 40 uses the (100) crystal plane as an element formation surface, and selectively oxidizes by the LOCOS (Local Oxidation of Silicon) method to separate each element formation region. First, on the thin thermal oxide film grown on the entire surface of the p-type semiconductor substrate 40, ammonia (N
H 3 ) and monosilane (SiH 4 ) are thermally decomposed to grow a nitride film to form a resist pattern on the element formation region, and the nitride film is etched using this resist pattern as a mask to perform the thermal oxidation of the element isolation region. The film and the nitride film are removed. A p + type impurity serving as a channel stopper is ion-implanted using the resist pattern as a mask, and after the resist is removed, a thick field oxide film 61 is formed in the element isolation region by selective oxidation using the nitride film in the element formation region as a mask. In the embodiment, the element forming region of about 1 μm is separated.

【００１９】素子形成領域の前記熱酸化膜及び窒化膜を
除去した後に、図９の（ａ）に示すようにゲート絶縁膜
３５を形成する。前記メモリセル選択用ｎチャネルＭＩ
ＳＦＥＴのゲート絶縁膜３５は、ロードロック室を設け
た縦型拡散装置にて熱酸化法でｐ型半導体領域４０の主
面を酸化した酸化珪素膜で形成される。本実施例では８
５０℃にて酸素を７ｌ／ｍ，水素を３．５ｌ／ｍ加えて
９ｎｍの厚さに形成する。After removing the thermal oxide film and the nitride film in the element formation region, a gate insulating film 35 is formed as shown in FIG. 9A. N channel MI for selecting the memory cell
The gate insulating film 35 of the SFET is formed of a silicon oxide film obtained by oxidizing the main surface of the p-type semiconductor region 40 by a thermal oxidation method using a vertical diffusion device provided with a load lock chamber. 8 in this embodiment
Oxygen (7 l / m) and hydrogen (3.5 l / m) are added at 50 ° C. to form a film having a thickness of 9 nm.

【００２０】前記ゲート電極３６は、メモリセル選択用
ｎチャネルＭＩＳＦＥＴの動作速度を速くする目的で、
ポリシリコン膜上に高融点金属珪化膜を積層した積層膜
で形成してある。本実施例では不純物含有ポリシリコン
膜１上にタングステンシリサイド膜３を形成したポリサ
イド膜をパターニングしてメモリセル選択用ＭＩＳＦＥ
Ｔのゲート電極３６としている。The gate electrode 36 is provided for the purpose of increasing the operating speed of the memory cell selecting n-channel MISFET.
It is formed of a laminated film in which a refractory metal silicide film is laminated on a polysilicon film. In this embodiment, the polycide film having the tungsten silicide film 3 formed on the impurity-containing polysilicon film 1 is patterned to form a memory cell selection MISFE.
The gate electrode 36 of T is used.

【００２１】前記不純物含有ポリシリコン膜１は、ロー
ドロック室を設けた縦型化学気相成長装置によってバッ
チ処理される。図１０に示すのは前記ロードロック室を
設けた化学気相成長装置の構成を示す図である。図中、
（ａ）は従来の装置を示し、（ｂ）は本実施例で使用し
た装置を示す。The impurity-containing polysilicon film 1 is batch-processed by a vertical chemical vapor deposition apparatus provided with a load lock chamber. FIG. 10 is a diagram showing a configuration of a chemical vapor deposition apparatus provided with the load lock chamber. In the figure,
(A) shows the conventional apparatus, (b) shows the apparatus used by the present Example.

【００２２】ウエハ１２は、カセット６９に収容されて
搬入され移載機７０によって反応室７１に収容される。
７２は加熱用のヒータである。The wafer 12 is accommodated in the cassette 69, carried in, and accommodated in the reaction chamber 71 by the transfer machine 70.
72 is a heater for heating.

【００２３】反応室７１にて、本実施例では５４０℃，
３７５ｍtorrにてモノシラン（ＳｉＨ4）を５００scc
m，ホスフィン（ＰＨ3）を１２sccm加えて、ポリシリコ
ン膜１を１００ｎｍの厚さに形成する。この状態を図９
の（ｂ）に示す。In the reaction chamber 71, at 540 ° C. in this embodiment,
500 scc of monosilane (SiH 4 ) at 375 mtorr
12 sccm of m, phosphine (PH 3 ) is added to form a polysilicon film 1 with a thickness of 100 nm. This state is shown in Figure 9.
(B) of.

【００２４】前記ポリシリコン膜１が形成されたウェハ
１２はカセット６９に収容されてタングステンシリサイ
ド膜形成工程に送られる。The wafer 12 having the polysilicon film 1 formed thereon is housed in the cassette 69 and sent to the tungsten silicide film forming step.

【００２５】（ａ）に示す従来の装置では反応室７１の
外ではウエハ１２が大気に晒されているために、ポリシ
リコン膜１の表面が酸化する或いは表面に不純物が付着
することがある。（ｂ）に示す本実施例の装置では、カ
セット室７３及びロードロック室７４が窒素雰囲気とな
っているために前記の酸化或いは不純物の付着が減少す
る。このため、従来の装置を用いた製造方法において
は、前記ポリシリコン膜１形成後、洗浄工程を行なって
いたが、本実施例では洗浄工程を経ずに前記シリサイド
膜形成工程に送ることが可能である。In the conventional apparatus shown in (a), since the wafer 12 is exposed to the atmosphere outside the reaction chamber 71, the surface of the polysilicon film 1 may be oxidized or impurities may be attached to the surface. In the apparatus of this embodiment shown in (b), since the cassette chamber 73 and the load lock chamber 74 are in a nitrogen atmosphere, the above-mentioned oxidation or adhesion of impurities is reduced. Therefore, in the manufacturing method using the conventional apparatus, the cleaning step is performed after the polysilicon film 1 is formed, but in the present embodiment, the cleaning step can be performed without the cleaning step. Is.

【００２６】次に、シリサイド形成の工程について説明
する。図１は本実施例によるタングステンシリサイド膜
形成方法を示すタイミングチャート、図２は本発明のタ
ングステンシリサイド形成方法を実施する化学気相成長
装置の要部を示す模式図、図３は同装置における半導体
ウエハの支持機構の要部を示す正面図、図４は同じく半
導体ウエハの支持機構の要部を示す平面図、図１１は装
置の全体構成を示す平面図である。Next, the step of forming a silicide will be described. FIG. 1 is a timing chart showing the method of forming a tungsten silicide film according to the present embodiment, FIG. 2 is a schematic view showing the main part of a chemical vapor deposition apparatus for carrying out the method of forming a tungsten silicide of the present invention, and FIG. 3 is a semiconductor in the apparatus. FIG. 4 is a front view showing an essential part of a wafer supporting mechanism, FIG. 4 is a plan view showing an essential part of a semiconductor wafer supporting mechanism, and FIG. 11 is a plan view showing an overall structure of the apparatus.

【００２７】本発明のシリサイド形成方法の説明の前
に、本発明を実施するための化学気相成長装置の概要に
ついて、図２〜図４，図１１を参照しながら説明する。
本実施例の化学気相成長装置では、図１１に示すように
カセット６９に収容されたウエハ１２は、カセット室７
５にて、支持機構１５によってカセット６９から１枚ず
つ抜き出され、搬送チャンバ７６を経て反応室１１に運
ばれる、所謂枚葉式の処理が行なわれる。なお７７はア
ニールを行なうアニールチャンバである。Before explaining the silicide forming method of the present invention, an outline of a chemical vapor deposition apparatus for carrying out the present invention will be described with reference to FIGS.
In the chemical vapor deposition apparatus of the present embodiment, the wafer 12 accommodated in the cassette 69 is stored in the cassette chamber 7 as shown in FIG.
At 5, the so-called single-wafer processing is performed in which the supporting mechanism 15 pulls the sheets one by one from the cassette 69 and transfers them to the reaction chamber 11 via the transfer chamber 76. Reference numeral 77 is an annealing chamber for performing annealing.

【００２８】図２に示すように、ＣＶＤ装置の反応室
（チャンバ）１１内には、ウエハ（半導体ウエハ）１２
等の試料を支持するための加熱サセプタ１３が配設され
ている。また、前記加熱サセプタ１３の上方には、加熱
サセプタ１３を加熱するためのランプからなる加熱体１
４が設けられている。前記加熱サセプタ１３はグラファ
イト板からなり、前記加熱体１４によって加熱され、所
望の温度に制御される。この加熱サセプタ１３の下面に
は支持機構１５によってウエハ１２が張り付けられる。
支持機構１５は、図３および図４にも示されるように、
前記ウエハ１２よりも直径が大きいリング体１６と、こ
のリング体１６から水平方向に延在するアーム１７と、
このアーム１７に上端が固定された昇降軸１９と、この
昇降軸１９を上下動させる図示しない昇降機構とからな
っている。また、前記リング体１６には１２０°間隔に
支持ピン２０が取り付けられている。これら支持ピン２
０は、リング体１６の中心上方向に傾斜して配設されて
いる。ウエハ１２は、前記３本の支持ピン２０の先端上
に載置され、あるいは３本の支持ピン２０上から取り外
される。ウエハ１２が前記３本の支持ピン２０上に搬入
された後は、前記支持機構１５が動作してリング体１６
は上昇し、支持ピン２０によって支持されているウエハ
１２を前記加熱サセプタ１３の下面に密着させる。そし
て、この状態でＷＳｉ2 膜の形成がなされる。また、膜
形成後は、前記支持機構１５が再び動作し、リング体１
６は所定高さまで降下し、ウエハ１２の反応室１１外へ
の搬出が行なわれるようになっている。As shown in FIG. 2, a wafer (semiconductor wafer) 12 is provided in a reaction chamber 11 of the CVD apparatus.
A heating susceptor 13 for supporting a sample such as the above is provided. Further, above the heating susceptor 13, a heating body 1 including a lamp for heating the heating susceptor 13 is provided.
4 are provided. The heating susceptor 13 is made of a graphite plate, is heated by the heating body 14, and is controlled to a desired temperature. The wafer 12 is attached to the lower surface of the heating susceptor 13 by the support mechanism 15.
The support mechanism 15, as shown in FIGS. 3 and 4,
A ring body 16 having a diameter larger than that of the wafer 12, and an arm 17 extending in the horizontal direction from the ring body 16;
The arm 17 includes an elevating shaft 19 whose upper end is fixed, and an elevating mechanism (not shown) that moves the elevating shaft 19 up and down. Support pins 20 are attached to the ring body 16 at 120 ° intervals. These support pins 2
0 is arranged so as to be inclined toward the upper center of the ring body 16. The wafer 12 is placed on the tips of the three support pins 20 or is removed from the three support pins 20. After the wafer 12 is loaded onto the three support pins 20, the support mechanism 15 operates and the ring body 16 moves.
Moves up to bring the wafer 12 supported by the support pins 20 into close contact with the lower surface of the heating susceptor 13. Then, in this state, the WSi 2 film is formed. After the film is formed, the support mechanism 15 operates again, and the ring body 1
6 is lowered to a predetermined height so that the wafer 12 can be carried out of the reaction chamber 11.

【００２９】一方、前記加熱サセプタ１３の下方の反応
室１１内にはガス噴射管２５が設けられている。このガ
ス噴射管２５はリング状管体からなり、上面側に多数の
図示しない噴射口を有し、この噴射口から加熱サセプタ
１３に向けてガス２６を噴射する。また、前記ガス噴射
管２５には３本のガス供給管２７が接続され、各ガス供
給管２７はボンベ２９に接続されている。３本のボンベ
２９は、反応ガスであるジクロルシラン（ＳｉＨ2 Ｃｌ
2 ），六フッ化タングステン（ＷＦ6 ），キャリヤガス
であるアルゴン（Ａｒ）が充満され、バルブ３０の開閉
により、供給，停止が行なわれる。実際には、開閉弁，
流量制御弁等が組み込まれ、より高精度な制御がなされ
ている。また、前記反応室１１には排気管３１が取り付
けられている。この排気管３１は図示しない真空ポンプ
に接続され、反応室１１内を所望の真空度に制御できる
ようになっている。On the other hand, a gas injection pipe 25 is provided in the reaction chamber 11 below the heating susceptor 13. The gas injection pipe 25 is composed of a ring-shaped pipe body and has a large number of injection ports (not shown) on the upper surface side, and the gas 26 is injected from the injection port toward the heating susceptor 13. Further, three gas supply pipes 27 are connected to the gas injection pipe 25, and each gas supply pipe 27 is connected to a cylinder 29. The three cylinders 29 are dichlorosilane (SiH 2 Cl) which is a reaction gas.
2 ), tungsten hexafluoride (WF 6 ), and argon (Ar) that is a carrier gas are filled, and the valve 30 is opened and closed to supply and stop. In fact, the on-off valve,
The flow rate control valve etc. are built in and the control with higher accuracy is performed. An exhaust pipe 31 is attached to the reaction chamber 11. The exhaust pipe 31 is connected to a vacuum pump (not shown) so that the inside of the reaction chamber 11 can be controlled to a desired degree of vacuum.

【００３０】このような化学気相成長装置では、反応室
１１内の真空度、加熱サセプタ１３に張り付けられた試
料の温度、各種ガスの供給量が自由に制御できる。In such a chemical vapor deposition apparatus, the degree of vacuum in the reaction chamber 11, the temperature of the sample attached to the heating susceptor 13, and the supply amounts of various gases can be freely controlled.

【００３１】本発明のタングステンシリサイド膜の形成
方法においては、前記化学気相成長装置を使用し、ＷＦ
6 ＋ＳｉＨ2 Ｃｌ2 系反応ガスによってウエハ１２のポ
リシリコン膜１上にタングステンシリサイド（ＷＳ
ｉ2 ）を形成する。膜形成のタイミングチャートは図１
のようになっている。処理温度およびキャリヤガス（Ａ
ｒ）の供給量は膜形成の最初から終了に至る間一定とな
っている。処理温度は、たとえば６８０℃となり、キャ
リヤガスは１００sccmとなる。また、膜形成は、初期核
を形成する時間Ｂ〜Ｃに至る第１ステップと、初期核形
成によって形成された形成膜（極薄膜）６上にシリサイ
ド膜８を形成させる時間Ｅ〜Ｆに至る第２ステップとに
よって形成される。また、前記第１ステップと第２ステ
ップとの間には反応ガスの供給を停止し、圧力を数ｍTo
rrとする清浄化ステップが設けられている。In the method for forming a tungsten silicide film according to the present invention, the chemical vapor deposition apparatus is used and WF is used.
6 + SiH 2 Cl 2 -based reaction gas is used to deposit tungsten silicide (WS) on the polysilicon film 1 of the wafer 12.
i 2 ) is formed. The timing chart for film formation is shown in Figure 1.
It looks like. Processing temperature and carrier gas (A
The supply amount of r) is constant from the beginning to the end of film formation. The processing temperature is, for example, 680 ° C., and the carrier gas is 100 sccm. Further, the film formation reaches the first step which reaches times B to C for forming the initial nuclei and the times E to F for forming the silicide film 8 on the forming film (ultra-thin film) 6 formed by the initial nucleation. And the second step. Further, the supply of the reaction gas is stopped between the first step and the second step, and the pressure is set to several mTo.
A cleaning step of rr is provided.

【００３２】つぎに、前記タイミングチャートを参照し
ながらＷＳｉ2 膜３の形成について説明する。最初に、
半導体ウエハ１２を反応室１１内に搬入した後、ウエハ
１２を支持機構１５によって加熱サセプタ１３下面に張
り付ける。また、反応室１１内に、キャリヤガスとして
のＡｒガスを一定量、たとえば１００sccm供給するとと
もに、反応室１１内の圧力を１５０ｍTorrに設定し、か
つ所定の温度、たとえば６８０℃に加熱する。キャリヤ
ガスの供給量および加熱温度は膜形成終了まで一定に維
持される。Next, formation of the WSi 2 film 3 will be described with reference to the timing chart. At first,
After the semiconductor wafer 12 is loaded into the reaction chamber 11, the wafer 12 is attached to the lower surface of the heating susceptor 13 by the support mechanism 15. Further, a certain amount of Ar gas as a carrier gas, for example, 100 sccm is supplied into the reaction chamber 11, the pressure in the reaction chamber 11 is set to 150 mTorr, and the reaction chamber 11 is heated to a predetermined temperature, for example, 680 ° C. The supply amount of carrier gas and the heating temperature are kept constant until the film formation is completed.

【００３３】つぎに、ウエハ１２の加熱終了後、反応室
１１内の圧力を９５０ｍTorrに設定するとともに、反応
ガスであるＳｉＨ2 Ｃｌ2 ガスを所定量、たとえば２０
０sccm供給する。このＳｉＨ2 Ｃｌ2 ガスの供給は、第
１ステップおよび第２ステップでも同量供給される。そ
の後、反応ガスの他の一つであるＷＦ6 ガスを所定量、
たとえば第１ステップでは１．２sccm供給し、所望時
間、たとえば約１０秒間で初期核形成を行なって形成膜
（極薄膜）６を形成する。前記タイミングチャートにお
ける時間ＡからＢに至る間が反応室１１やウエハ１２の
処理条件が設定完了する時間である。そして、時間Ｂか
ら時間Ｃに至る間が初期核形成に当てられる時間であ
る。第１ステップは、狭くは時間Ｂから時間Ｃに至る間
である。第１ステップでは、反応室１１内の圧力が高い
ことから、ＷＳｉ2 はウエハ１２の表面から離れた位置
で形成されてウエハ１２の表面に降り積もるため、初期
核形成による極薄膜６は下地の物質の影響を受けない。
なお、反応ガスであるＷＦ6 を少なめに流すことは、第
２ステップで形成するＷＳｉ2 膜８と同質のものを形成
するためである。圧力を高くすると反応が早くなり、極
薄膜６を形成するＷＳｉ2 膜の膜質が第２ステップの膜
質と異なるため、膜質を一致させるために第１ステップ
ではＷＦ6 の供給量を少なめにする。After the heating of the wafer 12, the pressure inside the reaction chamber 11 is set to 950 mTorr and the reaction gas, SiH 2 Cl 2 gas, is set to a predetermined amount, for example, 20.
Supply 0 sccm. The SiH 2 Cl 2 gas is supplied in the same amount in the first step and the second step. After that, a predetermined amount of WF 6 gas, which is another reaction gas,
For example, in the first step, 1.2 sccm is supplied, and initial nucleation is performed for a desired time, for example, about 10 seconds to form a forming film (ultra-thin film) 6. The period from time A to time B in the timing chart is the time when the processing conditions for the reaction chamber 11 and the wafer 12 are set. The period from time B to time C is the time devoted to initial nucleation. The first step is narrowly from time B to time C. In the first step, since the pressure in the reaction chamber 11 is high, WSi 2 is formed at a position apart from the surface of the wafer 12 and accumulates on the surface of the wafer 12, so that the ultrathin film 6 formed by the initial nucleation forms the base material. Not affected by.
The flow of a small amount of WF 6 , which is the reaction gas, is to form the same quality as the WSi 2 film 8 formed in the second step. When the pressure is increased, the reaction is accelerated, and the film quality of the WSi 2 film forming the ultrathin film 6 is different from that of the second step. Therefore, in order to make the film quality consistent, the supply amount of WF 6 is made small in the first step.

【００３４】つぎに、時間Ｃから時間Ｄに至る清浄化ス
テップが設けられている。この清浄化ステップは、たと
えば３０秒程度の時間行われ、反応ガスの供給を止め、
反応室１１内を真空に引き、極薄膜６の表面を清浄にす
る。これは、反応室１１内を清浄化することによって、
次の第２ステップでの膜形成を良好に行うものである。Next, a cleaning step from time C to time D is provided. This cleaning step is performed for about 30 seconds, for example, to stop the supply of the reaction gas,
The inside of the reaction chamber 11 is evacuated to clean the surface of the ultrathin film 6. By cleaning the inside of the reaction chamber 11,
The film is well formed in the next second step.

【００３５】つぎに、反応室１１内の圧力を常用の１５
０ｍTorrに再設定し、反応ガスの一つであるＳｉＨ2 Ｃ
ｌ2 を流す（供給量は２００sccm）。また、反応室１１
内の条件が安定した時間Ｅに至った時点で、他の反応ガ
スとしてのＷＦ6 が２．０（第一ステップは１．２scc
m）sccm程度供給される。また、第２ステップは、たと
えば、９０秒程度の時間行われる。この結果、前記ポリ
シリコン膜１上に、厚さ１５０ｎｍ程度のＷＳｉ2 膜３
が形成されることになる。この状態を図９の（ｃ）に示
す。第２ステップでは、平坦な極薄膜６，７上に引き続
きＷＳｉ2 膜が形成されるため、ＷＳｉ2 膜３の表面は
平坦となる。なお、図中に（ｃ´）で示すのは従来の製
造方法におけるＷＳｉ2 膜３形成後の状態である。Next, the pressure in the reaction chamber 11 is set to 15
Reset to 0 mTorr, SiH 2 C which is one of the reaction gas
Flow 12 (supplied amount is 200 sccm). Also, the reaction chamber 11
When the conditions inside reached a stable time E, WF 6 as another reaction gas was 2.0 (the first step was 1.2 sc
m) About sccm is supplied. The second step is performed for a time of about 90 seconds, for example. As a result, the WSi 2 film 3 having a thickness of about 150 nm is formed on the polysilicon film 1.
Will be formed. This state is shown in FIG. 9 (c). In the second step, since the WSi 2 film is continuously formed on the flat ultrathin films 6 and 7, the surface of the WSi 2 film 3 becomes flat. In addition, what is shown by (c ') in the figure is a state after the WSi 2 film 3 is formed by the conventional manufacturing method.

【００３６】図１２に示すのは、このようにして形成し
たポリサイド膜の深さ方向組成を、従来の形成方法によ
るもの（ａ）と本実施例のもの（ｂ）とで比較した結果
を示す図である。従来方法のものでは図中矢印で示すよ
うにポリシリコン膜１とシリサイド膜３との界面付近で
シリサイドの組成が変化しシリコンの比率が低下してい
る。これに対して本実施例のものにはそのような変化が
表れずに均一な組成を保っている。これは前述のように
下地の物質の影響を受けずにシリサイドの形成が行なわ
れるためと考えられる。FIG. 12 shows the results of comparing the composition in the depth direction of the polycide film thus formed between the conventional composition method (a) and the composition of this embodiment (b). It is a figure. In the conventional method, the composition of the silicide is changed near the interface between the polysilicon film 1 and the silicide film 3 and the ratio of silicon is reduced as shown by the arrow in the figure. On the other hand, the composition of this example does not show such a change and maintains a uniform composition. It is considered that this is because the silicide is formed without being affected by the underlying material as described above.

【００３７】ゲート電極３６は、そのゲート幅方向にお
いてワード線（ＷＬ）３６に一体に構成され電気的に接
続される（つまり、同一導電層で形成される）。The gate electrode 36 is integrally formed and electrically connected to the word line (WL) 36 in the gate width direction (that is, formed of the same conductive layer).

【００３８】前記ゲート電極３６の上面上には絶縁膜７
８が構成され、同様に、ワード線３６の上面上には絶縁
膜７８が構成される。この絶縁膜７８はゲート電極３６
の一部分若しくはワード線３６の一部分の表面を被覆す
る構成となっている。An insulating film 7 is formed on the upper surface of the gate electrode 36.
8 is formed, and similarly, an insulating film 78 is formed on the upper surface of the word line 36. This insulating film 78 serves as the gate electrode 36.
Or a part of the word line 36 is covered.

【００３９】前記絶縁膜７８は、緻密でかつ良質な膜質
を有し、絶縁耐圧を高めることを主目的として、ロード
ロック室を設けた化学気相成長装置で堆積させた酸化珪
素膜で形成される。この酸化珪素膜は、ソースガスの主
体として無機シラン（モノシラン：ＳｉＨ4）１０乃至
２０sccm，酸化窒素（Ｎ2Ｏ）７００sccmを使用し、８
００℃程度の高温度、４５０ｍtorr程度の圧力に設定さ
れる減圧ＣＶＤ法で堆積される。絶縁膜７８は２００ｎ
ｍ程度の膜厚で形成される。この状態を図９の（ｄ）に
示す。The insulating film 78 has a dense and high-quality film quality, and is formed of a silicon oxide film deposited by a chemical vapor deposition apparatus provided with a load lock chamber mainly for the purpose of increasing the withstand voltage. It This silicon oxide film uses inorganic silane (monosilane: SiH 4 ) 10 to 20 sccm and nitric oxide (N 2 O) 700 sccm as the main source gas.
It is deposited by a low pressure CVD method in which a high temperature of about 00 ° C. and a pressure of about 450 mtorr are set. Insulating film 78 is 200n
It is formed with a film thickness of about m. This state is shown in FIG.

【００４０】絶縁膜７８の堆積後に化学増幅型のレジス
トゲートを電極のパターンに形成し、このレジスト７９
をマスクとしてマイクロ波プラズマエッチング装置によ
ってドライエッチングを行ない絶縁膜７８をパターニン
グする。本実施例では−１０℃の温度，６．５ｍtorrの
圧力にてハロゲン化合物（ＣＨＦ3 ，ＣＨ2Ｆ2）雰囲気
にてＲＦ出力１５０ｗ，３００ｍＡのマイクロ波を用い
て、絶縁膜７８をプラズマエッチングする。この状態を
図９の（ｅ）に示す。絶縁膜７８のパターニングが完了
すると、前記レジスト７９を除去し、パターニングした
絶縁膜７８をマスクとしてシリサイド膜３及びポリシリ
コン膜１をエッチングする。本実施例では０℃の温度，
５ｍtorrの圧力にて塩素（Ｃｌ2）及び酸素（Ｏ2）雰囲
気にてＲＦ出力３５／１６ｗ，２５０ｍＡのマイクロ波
を用いてプラズマエッチングし、ポリサイド構造のゲー
ト電極３６が形成される。なおゲート長は０．３μｍに
なっている。After depositing the insulating film 78, a chemically amplified resist gate is formed in the pattern of the electrode, and this resist 79 is formed.
Using as a mask, dry etching is performed by a microwave plasma etching apparatus to pattern the insulating film 78. In this embodiment, the insulating film 78 is plasma-etched in a halogen compound (CHF 3 , CH 2 F 2 ) atmosphere at a temperature of −10 ° C. and a pressure of 6.5 mtorr using an RF output of 150 w and a microwave of 300 mA. . This state is shown in FIG. When the patterning of the insulating film 78 is completed, the resist 79 is removed, and the silicide film 3 and the polysilicon film 1 are etched using the patterned insulating film 78 as a mask. In this example, a temperature of 0 ° C.,
A gate electrode 36 having a polycide structure is formed by plasma etching using a microwave having an RF output of 35 / 16w and 250 mA in a chlorine (Cl 2 ) and oxygen (O 2 ) atmosphere at a pressure of 5 mtorr. The gate length is 0.3 μm.

【００４１】本実施例では前述の如く組成の均一なシリ
サイド膜３が得られるので、エッチング特性が良好であ
る。In this embodiment, since the silicide film 3 having a uniform composition is obtained as described above, the etching characteristics are good.

【００４２】ゲート電極３６のパターニング後に、前記
ソース領域、ドレイン領域のいずれかとして使用される
ｎ型半導体領域６２が、ｐ型半導体基体４０の主面部に
おいて、このゲート電極３６に対して自己整合で形成さ
れる。After patterning the gate electrode 36, the n-type semiconductor region 62 used as either the source region or the drain region is self-aligned with the gate electrode 36 in the main surface portion of the p-type semiconductor substrate 40. It is formed.

【００４３】前記ｎ型半導体領域６２は、例えば、イオ
ン打込み法を使用し、不純物としてリン（Ｐ）を導入す
ることにより形成される。このｎ型半導体領域６２を形
成するＰの導入に際してはゲート電極３６及びその上面
に積層された絶縁膜７８、フィールド酸化膜６１の夫々
が不純物導入マスクとして使用される。The n-type semiconductor region 62 is formed, for example, by using an ion implantation method and introducing phosphorus (P) as an impurity. When introducing P to form the n-type semiconductor region 62, each of the gate electrode 36, the insulating film 78 laminated on the upper surface thereof, and the field oxide film 61 is used as an impurity introduction mask.

【００４４】次に、ゲート電極３６の側面を覆うサイド
ウォールスペーサ８０が形成される。サイドウォールス
ペーサ８０は、緻密でかつ良質な膜質を有し、絶縁耐圧
を高めることを主目的として、ＣＶＤ法で堆積した酸化
珪素膜で形成される。この酸化珪素膜は、減圧ＣＶＤ法
で堆積される。Next, sidewall spacers 80 that cover the side surfaces of the gate electrode 36 are formed. The sidewall spacer 80 has a dense and high-quality film quality, and is formed of a silicon oxide film deposited by the CVD method mainly for the purpose of increasing the withstand voltage. This silicon oxide film is deposited by the low pressure CVD method.

【００４５】前記情報蓄積用容量素子は、図８に示すよ
うに、メモリセル選択用ｎチャネルＭＩＳＦＥＴの上部
において、ノード電極６５、誘電体膜６６、プレート電
極６４の夫々を順次積層した所謂スタックド構造で構成
される。As shown in FIG. 8, the information storage capacitive element has a so-called stacked structure in which a node electrode 65, a dielectric film 66, and a plate electrode 64 are sequentially laminated on an upper portion of a memory cell selection n-channel MISFET. Composed of.

【００４６】前記ノード電極６５は、メモリセル選択用
ｎチャネルＭＩＳＦＥＴの一方のｎ型半導体領域６２に
電気的に接続され、周辺部分がメモリセル選択用ｎチャ
ネルＭＩＳＦＥＴのゲート電極３６上及びこのゲート電
極３６に接続されるワード線３６に隣接し延在する他の
ワード線３６上に引き伸ばされる。ノード電極６５は、
層間絶縁膜６３に形成された接続孔を通して、一方のｎ
型半導体領域６２に接続される。The node electrode 65 is electrically connected to one of the n-type semiconductor regions 62 of the memory cell selecting n-channel MISFET, and the peripheral portion thereof is on and above the gate electrode 36 of the memory cell selecting n-channel MISFET. It is stretched on another word line 36 adjacent to and extending to the word line 36 connected to 36. The node electrode 65 is
One of the n holes is formed through the connection hole formed in the interlayer insulating film 63.
It is connected to the type semiconductor region 62.

【００４７】前記ノード電極６５は、例えばポリシリコ
ン膜で形成される。このポリシリコン膜は、ＣＶＤ法で
堆積され、その堆積中若しくはその堆積後に抵抗値を低
減する不純物例えばｎ型不純物が導入される。ノード電
極６５は、メモリセルに記憶される情報を蓄積する蓄積
ノード領域に相当し、メモリセル毎に配置され、隣接す
る他のメモリセルに対して独立に形成される。The node electrode 65 is formed of, for example, a polysilicon film. This polysilicon film is deposited by the CVD method, and an impurity such as an n-type impurity that reduces the resistance value is introduced during or after the deposition. The node electrode 65 corresponds to a storage node region that stores information stored in a memory cell, is arranged for each memory cell, and is formed independently of other adjacent memory cells.

【００４８】前記誘電体膜６６は、ノード電極６５の上
面及び側面に沿って形成される。誘電体膜６６はＴａ2
Ｏ5で構成され、例えばＣＶＤ法又はスパッタ法で堆積
される。The dielectric film 66 is formed along the top and side surfaces of the node electrode 65. The dielectric film 66 is Ta 2
It is composed of O 5 , and is deposited by, for example, the CVD method or the sputtering method.

【００４９】前記プレート電極６４は、誘電体膜６６の
上に形成され、ノード電極６５とキャパシタを構成す
る。このプレート電極６４は、このメモリセルの情報蓄
積用容量素子及びその周囲に隣接して配置される他のメ
モリセルの情報蓄積用容量素子のプレート電極と一体に
構成されかつ電気的に接続され、メモリセルアレイに配
置される複数個のメモリセルに共通のプレート電極６４
として構成される。The plate electrode 64 is formed on the dielectric film 66 and constitutes a node electrode 65 and a capacitor. The plate electrode 64 is integrally formed with and electrically connected to the plate electrode of the information storage capacitive element of this memory cell and the information storage capacitive element of another memory cell arranged adjacent to the periphery thereof. A plate electrode 64 common to a plurality of memory cells arranged in the memory cell array
Configured as.

【００５０】プレート電極６４は、例えばポリシリコン
膜で形成される。このポリシリコン膜は、ＣＶＤ法で堆
積され、その堆積中若しくはその堆積後に抵抗値を低減
する不純物例えばｎ型不純物が導入される。The plate electrode 64 is formed of, for example, a polysilicon film. This polysilicon film is deposited by the CVD method, and an impurity such as an n-type impurity that reduces the resistance value is introduced during or after the deposition.

【００５１】メモリセル選択用ｎチャネルＭＩＳＦＥＴ
の他方のｎ型半導体領域６２に相補性ビット線（ＢＬ）
６８が電気的に接続される。この相補性ビット線６８
は、層間絶縁膜６３の下層を構成するＢＰＳＧ膜６３Ａ
の表面上に延在し、このＢＰＳＧ膜１６Ａに形成された
接続孔（ビット線コンタクトホール）に埋め込んだ第２
の接続用電極８１によって、他方のｎ型半導体領域６２
に接続される。N-channel MISFET for memory cell selection
To the other n-type semiconductor region 62 of the complementary bit line (BL)
68 is electrically connected. This complementary bit line 68
Is a BPSG film 63A forming a lower layer of the interlayer insulating film 63.
The second contact hole (bit line contact hole) formed on the BPSG film 16A and extending over the surface of the
The connection electrode 81 of the other n-type semiconductor region 62
Connected to.

【００５２】この相補型ビット線６８も前記ゲート電極
３６と同様な構成のポリサイド膜で形成する。The complementary bit line 68 is also formed of a polycide film having the same structure as the gate electrode 36.

【００５３】前記ＢＰＳＧ膜６３Ａ及びその上部に積層
されたＢＰＳＧ膜６３Ｂは、その表面を平担化し、相補
性ビット線６８のステップカバレッジの向上を目的とし
て形成される。また、上層のＢＰＳＧ膜６３Ｂは、相補
性ビット線６８若しくはその上層の配線のパターンニン
グの際に発生する隣接相補性ビット線６８間若しくはそ
の上層の隣接配線間の短絡（エッチングマスクの残りに
基づく配線間の短絡）の防止を目的として形成される。
ＢＰＳＧ膜６３Ａ，６３Ｂは、例えば、ソースガスの主
体としてＳｉＨ4 を使用し、添加剤としてＰＨ3 及びＢ
2Ｈ6を使用し、常圧ＣＶＤ法で堆積され、その表面の平
担化を目的として、リフローが施される。The BPSG film 63A and the BPSG film 63B laminated on the BPSG film 63A are formed for the purpose of flattening the surface and improving the step coverage of the complementary bit line 68. The upper BPSG film 63B is short-circuited between the complementary bit lines 68 or adjacent complementary bit lines 68 generated during patterning of the complementary bit lines 68 or the upper wiring thereof (based on the remaining etching mask). It is formed for the purpose of preventing a short circuit between wirings.
For the BPSG films 63A and 63B, for example, SiH 4 is used as a main source gas, and PH 3 and B are used as additives.
It is deposited by atmospheric pressure CVD using 2 H 6, and is subjected to reflow for the purpose of flattening its surface.

【００５４】（実施例２）図５は本発明のタングステン
シリサイドの形成方法によって形成されたｎ＋ポリシリ
コン膜およびｐ＋ポリシリコン膜上のＷＳｉ2 膜を示す
模式図、図６は本発明の他の実施例であるタングステン
シリサイド形成方法を用いて製造された半導体装置の断
面図である。(Embodiment 2) FIG. 5 is a schematic view showing a WSi 2 film on an n + polysilicon film and a p + polysilicon film formed by the method for forming tungsten silicide of the present invention, and FIG. 6 is another embodiment of the present invention. FIG. 3 is a cross-sectional view of a semiconductor device manufactured by using the tungsten silicide forming method according to the embodiment.

【００５５】本実施例の化学気相成長装置の概要につい
て、前述した実施例１のものと同様であり、図２に示す
ように、化学気相成長装置の反応室（チャンバ）１１内
には、ウエハ（半導体ウエハ）１２等の試料を支持する
ための加熱サセプタ１３が配設されている。また、前記
加熱サセプタ１３の上方には、加熱サセプタ１３を加熱
するためのランプからなる加熱体１４が設けられてい
る。前記加熱サセプタ１３はグラファイト板からなり、
前記加熱体１４によって加熱され、所望の温度に制御さ
れる。この加熱サセプタ１３の下面には支持機構によっ
てウエハ１２が張り付けられる。支持機構１５は、図３
および図４にも示されるように、前記ウエハ１２よりも
直径が大きいリング体１６と、このリング体１６から水
平方向に延在するアーム１７と、このアーム１７に上端
が固定された昇降軸１９と、この昇降軸１９を上下動さ
せる図示しない昇降機構とからなっている。また、前記
リング体１６には１２０°間隔に支持ピン２０が取り付
けられている。これら支持ピン２０は、リング体１６の
中心上方向に傾斜して配設されている。ウエハ１２は、
図示しないロボットハンドなどによって、前記３本の支
持ピン２０の先端上に載置され、あるいは３本の支持ピ
ン２０上から取り外される。ウエハ１２が前記３本の支
持ピン２０上に搬入された後は、前記支持機構１５が動
作してリング体１６は上昇し、支持ピン２０によって支
持されているウエハ１２を前記加熱サセプタ１３の下面
に密着させる。そして、この状態でＷＳｉ2 膜の形成が
なされる。また、膜形成後は、前記支持機構１５が再び
動作し、リング体１６は所定高さまで降下し、ウエハ１
２の反応室１１外への搬出が行なわれるようになってい
る。The outline of the chemical vapor deposition apparatus of this embodiment is the same as that of the above-described first embodiment, and as shown in FIG. 2, a reaction chamber (chamber) 11 of the chemical vapor deposition apparatus is provided. A heating susceptor 13 for supporting a sample such as a wafer (semiconductor wafer) 12 is provided. Further, above the heating susceptor 13, a heating body 14 including a lamp for heating the heating susceptor 13 is provided. The heating susceptor 13 is made of a graphite plate,
It is heated by the heating body 14 and controlled to a desired temperature. The wafer 12 is attached to the lower surface of the heating susceptor 13 by a support mechanism. The support mechanism 15 is shown in FIG.
As also shown in FIG. 4, a ring body 16 having a diameter larger than that of the wafer 12, an arm 17 extending in the horizontal direction from the ring body 16, and an elevating shaft 19 having an upper end fixed to the arm 17. And an elevating mechanism (not shown) for moving the elevating shaft 19 up and down. Support pins 20 are attached to the ring body 16 at 120 ° intervals. These support pins 20 are arranged so as to be inclined upward in the center of the ring body 16. The wafer 12 is
It is placed on the tips of the three support pins 20 or removed from the three support pins 20 by a robot hand (not shown) or the like. After the wafer 12 is loaded onto the three support pins 20, the support mechanism 15 operates and the ring body 16 moves up, so that the wafer 12 supported by the support pins 20 is placed on the lower surface of the heating susceptor 13. In close contact with. Then, in this state, the WSi 2 film is formed. Further, after the film formation, the support mechanism 15 operates again, the ring body 16 descends to a predetermined height, and the wafer 1
2 is carried out to the outside of the reaction chamber 11.

【００５６】一方、前記加熱サセプタ１３の下方の反応
室１１内にはガス噴射管２５が設けられている。このガ
ス噴射管２５はリング状管体からなり、上面側に多数の
図示しない噴射口を有し、この噴射口から加熱サセプタ
１３に向けてガス２６を噴射する。また、前記ガス噴射
管２５には３本のガス供給管２７が接続され、各ガス供
給管２７はボンベ２９に接続されている。３本のボンベ
２９は、反応ガスであるジクロルシラン（ＳｉＨ2 Ｃｌ
2 ），六フッ化タングステン（ＷＦ6 ），キャリヤガス
であるアルゴン（Ａｒ）が充満され、バルブ３０の開閉
により、供給，停止が行なわれる。実際には、開閉弁，
流量制御弁等が組み込まれ、より高精度な制御がなされ
ている。また、前記反応室１１には排気管３１が取り付
けられている。この排気管３１は図示しない真空ポンプ
に接続され、反応室１１内を所望の真空度に制御できる
ようになっている。On the other hand, a gas injection pipe 25 is provided in the reaction chamber 11 below the heating susceptor 13. The gas injection pipe 25 is composed of a ring-shaped pipe body and has a large number of injection ports (not shown) on the upper surface side, and the gas 26 is injected from the injection port toward the heating susceptor 13. Further, three gas supply pipes 27 are connected to the gas injection pipe 25, and each gas supply pipe 27 is connected to a cylinder 29. The three cylinders 29 are dichlorosilane (SiH 2 Cl) which is a reaction gas.
2 ), tungsten hexafluoride (WF 6 ), and argon (Ar) that is a carrier gas are filled, and the valve 30 is opened and closed to supply and stop. In fact, the on-off valve,
The flow rate control valve etc. are built in and the control with higher accuracy is performed. An exhaust pipe 31 is attached to the reaction chamber 11. The exhaust pipe 31 is connected to a vacuum pump (not shown) so that the inside of the reaction chamber 11 can be controlled to a desired degree of vacuum.

【００５７】このような化学気相成長装置では、反応室
１１内の真空度、加熱サセプタ１３に張り付けられた試
料の温度、各種ガスの供給量が自由に制御できる。In such a chemical vapor deposition apparatus, the degree of vacuum in the reaction chamber 11, the temperature of the sample attached to the heating susceptor 13, and the supply amounts of various gases can be freely controlled.

【００５８】本発明のタングステンシリサイド膜の形成
方法においては、前記化学気相成長装置を使用し、ＷＦ
6 ＋ＳｉＨ2 Ｃｌ2 系反応ガスによってウエハ１２のポ
リシリコン膜上にタングステンシリサイド（ＷＳｉ2 ）
を形成する。膜形成のタイミングチャートは図１のよう
になっている。処理温度およびキャリヤガス（Ａｒ）の
供給量は膜形成の最初から終了に至る間一定となってい
る。処理温度は、たとえば６８０℃となり、キャリヤガ
スは１００ｓｃｃｍとなる。また、膜形成は、初期核を
形成する時間Ｂ〜Ｃに至る第１ステップと、初期核形成
によって形成された形成膜（極薄膜）上に膜を形成させ
る時間Ｅ〜Ｆに至る第２ステップとによって形成され
る。また、前記第１ステップと第２ステップとの間には
反応ガスの供給を停止し、圧力を数ｍTorrとする清浄化
ステップが設けられている。In the method for forming a tungsten silicide film of the present invention, the chemical vapor deposition apparatus is used and WF is used.
Tungsten silicide (WSi 2 ) is formed on the polysilicon film of the wafer 12 by the reaction gas of 6 + SiH 2 Cl 2 system.
To form. The timing chart of film formation is as shown in FIG. The processing temperature and the supply amount of the carrier gas (Ar) are constant from the beginning to the end of film formation. The processing temperature is, for example, 680 ° C., and the carrier gas is 100 sccm. Further, the film formation is the first step up to the time B to C for forming the initial nuclei and the second step up to the time E to F for forming the film on the formed film (ultra-thin film) formed by the initial nucleation. Formed by and. Further, between the first step and the second step, there is provided a cleaning step in which the supply of the reaction gas is stopped and the pressure is set to several mTorr.

【００５９】つぎに、前記タイミングチャートを参照し
ながらＷＳｉ2 膜の形成について説明する。最初に、ｎ
＋ポリシリコン膜およびｐ＋ポリシリコン膜混在の半導
体ウエハ１２を反応室１１内に搬入した後、ウエハ１２
を支持機構１５によって加熱サセプタ１３下面に張り付
ける。また、反応室１１内に、キャリヤガスとしてのＡ
ｒガスを一定量、たとえば１００sccm供給するととも
に、反応室１１内の圧力を１５０ｍTorrに設定し、かつ
所定の温度、たとえば６８０℃に加熱する。キャリヤガ
スの供給量および加熱温度は膜形成終了まで一定に維持
される。Next, formation of the WSi 2 film will be described with reference to the timing chart. First, n
After the semiconductor wafer 12 in which the + + polysilicon film and the p + polysilicon film are mixed is carried into the reaction chamber 11, the wafer 12
Is attached to the lower surface of the heating susceptor 13 by the support mechanism 15. Further, in the reaction chamber 11, A as a carrier gas
A constant amount of r gas, for example, 100 sccm is supplied, the pressure in the reaction chamber 11 is set to 150 mTorr, and the gas is heated to a predetermined temperature, for example, 680 ° C. The supply amount of carrier gas and the heating temperature are kept constant until the film formation is completed.

【００６０】つぎに、ウエハ１２の加熱終了後、反応室
１１内の圧力を９５０ｍTorrに設定するとともに、反応
ガスであるＳｉＨ2 Ｃｌ2 ガスを所定量、たとえば２０
０sccm供給する。このＳｉＨ2 Ｃｌ2 ガスの供給は、第
１ステップおよび第２ステップでも同量供給される。そ
の後、反応ガスの他の一つであるＷＦ6 ガスを所定量、
たとえば１．２sccm供給し、所望時間、たとえば約１０
秒間で初期核形成を行なって形成膜（極薄膜）６，７を
形成する。前記タイミングチャートにおける時間Ａから
Ｂに至る間が反応室１１やウエハ１２の処理条件が設定
完了する時間である。そして、時間Ｂから時間Ｃに至る
間が初期核形成に当てられる時間である。第１ステップ
は、狭くは時間Ｂから時間Ｃに至る間である。第１ステ
ップでは、反応室１１内の圧力が高いことから、ＷＳｉ
2 はウエハ１２の表面から離れた位置で形成されてウエ
ハ１２の表面に降り積もるため、初期核形成による極薄
膜は下地の物質の影響を受けない。このため、ｎ＋ポリ
シリコン膜１上の極薄膜（ＷＳｉ2 膜）６もｐ＋ポリシ
リコン膜２上の極薄膜（ＷＳｉ2 膜）７も表面が平坦で
かつ同質のものが形成される。After the wafer 12 is heated, the pressure inside the reaction chamber 11 is set to 950 mTorr and the reaction gas, SiH 2 Cl 2 gas, is set to a predetermined amount, eg, 20.
Supply 0 sccm. The SiH 2 Cl 2 gas is supplied in the same amount in the first step and the second step. After that, a predetermined amount of WF 6 gas, which is another reaction gas,
For example, supply 1.2sccm, desired time, for example about 10
Initial nucleation is performed for a second to form formed films (ultra-thin films) 6 and 7. The period from time A to time B in the timing chart is the time when the processing conditions for the reaction chamber 11 and the wafer 12 are set. The period from time B to time C is the time devoted to initial nucleation. The first step is narrowly from time B to time C. In the first step, since the pressure in the reaction chamber 11 is high, WSi
Since 2 is formed at a position distant from the surface of the wafer 12 and accumulates on the surface of the wafer 12, the ultra-thin film formed by the initial nucleation is not affected by the underlying material. Therefore, both the ultrathin film (WSi 2 film) 6 on the n + polysilicon film 1 and the ultrathin film (WSi 2 film) 7 on the p + polysilicon film 2 are formed to have flat surfaces and the same quality.

【００６１】図５は本発明によってｎ＋ポリシリコン膜
１およびｐ＋ポリシリコン膜２上にＷＳｉ2 膜２，４を
形成した状態の模式図である。前記第１ステップによっ
て形成される形成膜（極薄膜）６，７は、ｐ＋ポリシリ
コン膜２上のものも、ｎ＋ポリシリコン膜１上のものも
表面が平坦となっている。同図で前記極薄膜６，７の表
面は二点鎖線で示されている。なお、反応ガスであるＷ
Ｆ6 を少なめに流すことは、第２ステップで形成するＷ
Ｓｉ2 膜と同質のものを形成するためである。圧力を高
くすると反応が早くなり、極薄膜６，７を形成するＷＳ
ｉ2 膜の膜質が第２ステップの膜質と異なるため、膜質
を一致させるために第１ステップではＷＦ6 の供給量を
少なめにする。FIG. 5 is a schematic view showing a state in which the WSi 2 films 2 and 4 are formed on the n + polysilicon film 1 and the p + polysilicon film 2 according to the present invention. The formation films (ultra-thin films) 6 and 7 formed in the first step have flat surfaces both on the p + polysilicon film 2 and on the n + polysilicon film 1. In the same figure, the surfaces of the ultrathin films 6 and 7 are indicated by a chain double-dashed line. In addition, the reaction gas W
To flow a small amount of F 6 is to form W in the second step.
This is to form the same quality as the Si 2 film. When the pressure is increased, the reaction becomes faster and WS that forms ultra-thin films 6 and 7
Since the film quality of the i 2 film is different from that of the second step, the supply amount of WF 6 is made small in the first step in order to match the film quality.

【００６２】つぎに、時間Ｃから時間Ｄに至る清浄化ス
テップが設けられている。この清浄化ステップは、たと
えば３０秒程度の時間行われ、反応ガスの供給を止め、
反応室１１内を真空に引き、極薄膜６，７の表面を清浄
にする。これは、反応室１１内を清浄化することによっ
て、次の第２ステップでの膜形成を良好に行うものであ
る。Next, a cleaning step from time C to time D is provided. This cleaning step is performed for about 30 seconds, for example, to stop the supply of the reaction gas,
The inside of the reaction chamber 11 is evacuated to clean the surfaces of the ultrathin films 6 and 7. This is to clean the inside of the reaction chamber 11 so that the film formation in the next second step is favorably performed.

【００６３】つぎに、反応室１１内の圧力を常用の１５
０ｍTorrに再設定し、反応ガスの一つであるＳｉＨ2 Ｃ
ｌ2 を流す（供給量は２００sccm）。また、反応室１１
内の条件が安定した時間Ｅに至った時点で、他の反応ガ
スとしてのＷＦ6 が２．０（第一ステップは１．２scc
m）sccm程度供給される。また、第２ステップは、たと
えば、９０秒程度の時間行われる。この結果、前記ｎ＋
ポリシリコン膜１やｐ＋ポリシリコン膜２上に、厚さ１
５００Å程度のＷＳｉ2 膜３が形成されることになる。
第２ステップでは、平坦な極薄膜６，７上に引き続きＷ
Ｓｉ2 膜が形成されるため、ＷＳｉ2 膜３の表面は平坦
となる。Next, the pressure in the reaction chamber 11 is set to 15
Reset to 0 mTorr, SiH 2 C which is one of the reaction gas
Flow 12 (supplied amount is 200 sccm). Also, the reaction chamber 11
When the conditions inside reached a stable time E, WF 6 as another reaction gas was 2.0 (the first step was 1.2 sc
m) About sccm is supplied. The second step is performed for a time of about 90 seconds, for example. As a result, the n +
A thickness of 1 on the polysilicon film 1 or p + polysilicon film 2
The WSi 2 film 3 of about 500 Å will be formed.
In the second step, W
Since the Si 2 film is formed, the surface of the WSi 2 film 3 becomes flat.

【００６４】ｐ＋ポリシリコン膜を有する半導体装置と
して、ＳＳＴが知られている。そこで、ＳＳＴのｐ＋ポ
リシリコン膜の抵抗値低減の目的で、本発明のタングス
テンシリサイド形成方法を適用して半導体装置を製造し
た。図６はＳＳＴの断面図である。ｐ＋シリコンからな
る半導体基体４０の主面には、アイソレーション用絶縁
膜（ＳｉＯ2 膜）４１によって、ｎ＋アイランド４２が
設けられている。また、絶縁膜アイソレーション用絶縁
膜４１の形成時に同時に形成されるＳｉＯ2 膜４３によ
って、前記ｎ＋アイランド４２においてコレクタコンタ
クト部４４と、エミッタ・ベース形成領域４５が形成さ
れている。前記エミッタ・ベース形成領域４５の表層部
にはｎ型領域４６が形成されている。このｎ型領域４６
の表層部分にはｐ型領域４７が設けられるとともに、ｐ
型領域４７の中央表層部分には、ｎ＋ポリシリコン膜１
からの不純物の拡散によるｎ＋領域（エミッタ領域）４
９が設けられている。前記ｎ＋ポリシリコン膜１は、エ
ミッタ電極となり、前記アイソレーション用絶縁膜４１
の主面に一部が載る絶縁膜（ＳｉＯ2 膜）５０上に載っ
ている。そして、前記絶縁膜５０の外側から下面に亘っ
てｐ＋ポリシリコン膜２が設けられている。このｐ＋ポ
リシリコン膜２は、一部は半導体基体４０の主面に接触
し、一部は絶縁膜５１上に載る。そして、ｐ＋ポリシリ
コン膜２が接触した半導体基体４０の表層部分には、ｐ
＋ポリシリコン膜２から不純物が拡散されて形成された
ｐ＋型層５２が形成されている。このｐ＋型層５２はベ
ースのコンタクト領域となる。また、前記ｐ＋ポリシリ
コン膜２はベース電極となる。また、前記コレクタコン
タクト部４４上には、ｎ＋ポリシリコン膜１が形成され
ている。このｎ＋ポリシリコン膜１はコレクタ電極とな
る。SST is known as a semiconductor device having a p + polysilicon film. Then, for the purpose of reducing the resistance value of the p + polysilicon film of SST, a semiconductor device was manufactured by applying the tungsten silicide forming method of the present invention. FIG. 6 is a sectional view of the SST. On the main surface of the semiconductor substrate 40 made of p + silicon, an n + island 42 is provided by an isolation insulating film (SiO 2 film) 41. Further, the collector contact portion 44 and the emitter / base forming region 45 are formed in the n + island 42 by the SiO 2 film 43 formed at the same time when the insulating film isolation insulating film 41 is formed. An n-type region 46 is formed on the surface layer of the emitter / base formation region 45. This n-type region 46
P-type region 47 is provided in the surface layer part of
The n + polysilicon film 1 is formed on the central surface layer of the mold region 47.
N + region (emitter region) due to diffusion of impurities from 4
9 is provided. The n + polysilicon film 1 serves as an emitter electrode, and serves as the isolation insulating film 41.
On the insulating film (SiO 2 film) 50, a part of which is placed on the main surface. Then, the p + polysilicon film 2 is provided from the outside of the insulating film 50 to the lower surface. Part of this p + polysilicon film 2 is in contact with the main surface of the semiconductor substrate 40, and part is placed on the insulating film 51. Then, in the surface layer portion of the semiconductor substrate 40 in contact with the p + polysilicon film 2, p
A p + type layer 52 formed by diffusing impurities from the + polysilicon film 2 is formed. This p + type layer 52 becomes a contact region of the base. Further, the p + polysilicon film 2 serves as a base electrode. An n + polysilicon film 1 is formed on the collector contact portion 44. This n + polysilicon film 1 becomes a collector electrode.

【００６５】前記エミッタ・ベース・コレクタ電極とな
るｎ＋ポリシリコン膜１およびｐ＋ポリシリコン膜２上
には、抵抗低減の目的でＷＳｉ2 膜３が形成される。そ
こで、ＷＳｉ2 膜３の形成時、前記半導体基体４０を化
学気相成長装置の反応室１１内に入れ、前述のような第
１ステップ，清浄化ステップ，第２ステップからなる本
発明のシリサイド形成方法によってＷＳｉ2 膜３を形成
する。この結果、前記ｎ＋ポリシリコン膜１およびｐ＋
ポリシリコン膜２には、表面に凹凸が発生しない平坦面
を有するＷＳｉ2 膜３が形成できることになる。したが
って、ＷＳｉ2膜３の微細加工も可能となるとともに、
電極の抵抗値の低減も図れることになる。A WSi 2 film 3 is formed on the n + polysilicon film 1 and the p + polysilicon film 2 which will be the emitter / base / collector electrodes for the purpose of reducing the resistance. Therefore, when the WSi 2 film 3 is formed, the semiconductor substrate 40 is placed in the reaction chamber 11 of the chemical vapor deposition apparatus, and the silicide formation of the present invention including the above-mentioned first step, cleaning step, and second step. The WSi 2 film 3 is formed by the method. As a result, the n + polysilicon film 1 and the p +
The WSi 2 film 3 having a flat surface on the surface of which the surface of the polysilicon film 2 is not uneven can be formed. Therefore, fine processing of the WSi 2 film 3 becomes possible, and
The resistance value of the electrode can also be reduced.

【００６６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.

【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるタング
ステンシリサイドの製造技術に適用した場合について説
明したが、それに限定されるものではない。本発明はチ
タンシリサイド等の他のシリサイド膜の製造技術に適用
できる。また、下地がポリシリコン以外のもの、例えば
単結晶シリコン基板上或いは他の導体，半導体上にシリ
サイドを形成する場合にも適用が可能である。更に本発
明は、前述したＤＲＡＭのメモリセル、ＳＳＴの他に論
理回路、ＤＲＡＭの周辺回路等他の回路構成の半導体装
置にも適用が可能であり、バイポーラ，ＣＭＯＳ，Ｂｉ
ＣＭＯＳ等の素子構造に関わらず適用が可能である。In the above description, the case where the invention made by the present inventor is mainly applied to the manufacturing technology of tungsten silicide which is the field of application which is the background has been described, but the invention is not limited thereto. The present invention can be applied to manufacturing techniques of other silicide films such as titanium silicide. Further, the present invention can be applied to the case where the underlying layer is other than polysilicon, for example, a silicide is formed on a single crystal silicon substrate or another conductor or semiconductor. Further, the present invention can be applied to a semiconductor device having other circuit configurations such as a logic circuit and a peripheral circuit of DRAM in addition to the above-mentioned DRAM memory cell and SST, and bipolar, CMOS, Bi.
It can be applied regardless of the element structure such as CMOS.

【００６８】[0068]

【発明の効果】【The invention's effect】

（１）本発明のタングステンシリサイド形成方法によれ
ば、第１ステップの高圧でタングステンシリサイドを形
成することから、下地に影響を受けないで表面が平坦で
かつ均質なＷＳｉ2 膜（極薄膜）を形成できるという効
果が得られる。(1) According to the tungsten silicide forming method of the present invention, since the tungsten silicide is formed under the high pressure of the first step, a WSi 2 film (ultra-thin film) having a flat surface and a uniform surface without being affected by the base is formed. The effect that it can be formed is obtained.

【００６９】（２）上記（１）により、本発明のタング
ステンシリサイド形成方法によれば、ポリシリコンとの
界面近傍でシリサイドの組成が均一になるという効果が
得られる。(2) According to the above (1), the tungsten silicide forming method of the present invention has an effect that the composition of the silicide becomes uniform in the vicinity of the interface with the polysilicon.

【００７０】（３）上記（２）により、本発明のタング
ステンシリサイド形成方法によれば、ポリサイドのエッ
チング特性が向上するという効果が得られる。(3) According to the above (2), the tungsten silicide forming method of the present invention has the effect of improving the polycide etching characteristics.

【００７１】（４）上記（１）により、本発明のタング
ステンシリサイド形成方法によれば、第１ステップで表
面が平坦でかつ均質な極薄膜を形成できることから、第
２ステップでさらにＷＳｉ2 膜を積み重ねた場合、表面
が平坦で均質なＷＳｉ2 膜を形成できるという効果が得
られる。(4) According to the method (1) above, according to the method for forming a tungsten silicide of the present invention, an extremely thin film having a flat surface and a uniform surface can be formed in the first step. Therefore, a WSi 2 film is further formed in the second step. When stacked, the effect is obtained that a uniform WSi 2 film having a flat surface can be formed.

【００７２】（５）上記（１）により、本発明のタング
ステンシリサイド形成方法によれば、第１ステップで表
面が平坦でかつ均質な極薄膜を形成できることから、第
２ステップでさらにＷＳｉ2 膜を積み重ねた場合でも表
面が平坦で均質なＷＳｉ2 膜を形成できることから、薄
いＷＳｉ2 膜の形成も可能となるという効果が得られ
る。(5) According to the method (1) above, according to the method for forming a tungsten silicide of the present invention, an extremely thin film having a flat surface and a uniform surface can be formed in the first step. Therefore, a WSi 2 film is further formed in the second step. Even when stacked, a WSi 2 film having a flat surface and a uniform surface can be formed, so that it is possible to form a thin WSi 2 film.

【００７３】（６）上記（３）により、本発明のタング
ステンシリサイド形成方法によれば、第１ステップおよ
び第２ステップによって、表面が平坦で均質なＷＳｉ2
膜を形成できることから、ＷＳｉ2 膜を選択的にエッチ
ングしてパターニングする際、微細加工が可能となると
いう効果が得られる。(6) According to the method of forming a tungsten silicide of the present invention according to the above (3), WSi 2 having a flat surface and a uniform surface is formed by the first step and the second step.
Since the film can be formed, there is an effect that fine processing can be performed when the WSi 2 film is selectively etched and patterned.

【００７４】（８）上記（５）および（６）により、本
発明によれば、薄いＷＳｉ2 膜の形成およびＷＳｉ2 膜
の微細加工化によって、素子パターンをさらに微細化で
きるためＩＣの高密度化が達成できるという効果が得ら
れる。(8) Due to the above (5) and (6), according to the present invention, the device pattern can be further miniaturized by forming a thin WSi 2 film and microfabrication of the WSi 2 film. The effect that can be achieved is obtained.

【００７５】（９）上記（１）により、本発明によれ
ば、ｐ＋ポリシリコン膜上にもｎ＋ポリシリコン膜上と
同様に表面の平坦なＷＳｉ2 膜を形成できることから、
配線（電極）抵抗値の低い微細パターンの半導体装置の
製造が達成できるという効果が得られる。(9) According to the present invention, according to the above (1), a WSi 2 film having a flat surface can be formed on the p + polysilicon film as well as on the n + polysilicon film.
It is possible to obtain the effect that a semiconductor device having a fine pattern with a low wiring (electrode) resistance value can be manufactured.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例によるタングステンシリサイ
ド形成方法を示すタイミングチャートである。FIG. 1 is a timing chart showing a method of forming a tungsten silicide according to an embodiment of the present invention.

【図２】本発明のタングステンシリサイド形成方法を実
施する化学気相成長装置の要部を示す模式図である。FIG. 2 is a schematic view showing a main part of a chemical vapor deposition apparatus for carrying out the tungsten silicide forming method of the present invention.

【図３】本発明のタングステンシリサイド形成方法を実
施する化学気相成長装置における半導体ウエハの支持機
構の要部を示す正面図である。FIG. 3 is a front view showing a main part of a semiconductor wafer support mechanism in a chemical vapor deposition apparatus for carrying out the method for forming tungsten silicide of the present invention.

【図４】本発明のタングステンシリサイド形成方法を実
施する化学気相成長装置における半導体ウエハの支持機
構の要部を示す平面図である。FIG. 4 is a plan view showing an essential part of a semiconductor wafer supporting mechanism in a chemical vapor deposition apparatus for carrying out the method for forming tungsten silicide of the present invention.

【図５】本発明のタングステンシリサイドの形成方法に
よって形成されたｎ＋ポリシリコン膜およびｐ＋ポリシ
リコン膜上のＷＳｉ2 膜を示す模式図である。FIG. 5 is a schematic view showing a WSi 2 film on an n + polysilicon film and a p + polysilicon film formed by the method for forming tungsten silicide of the present invention.

【図６】本発明のタングステンシリサイド形成方法を用
いて製造されたたの実施例である半導体装置の断面図で
ある。FIG. 6 is a cross-sectional view of a semiconductor device which is an embodiment manufactured by using the method for forming tungsten silicide of the present invention.

【図７】従来のタングステンシリサイドの形成方法によ
って形成されたｎ＋ポリシリコン膜およびｐ＋ポリシリ
コン膜上のＷＳｉ2 膜を示す模式図である。FIG. 7 is a schematic view showing a WSi 2 film on an n + polysilicon film and a p + polysilicon film formed by a conventional tungsten silicide forming method.

【図８】本発明の一実施例であるＤＲＡＭの要部断面図
である。FIG. 8 is a cross-sectional view of essential parts of a DRAM which is an embodiment of the present invention.

【図９】本発明の一実施例であるＤＲＡＭのゲート形成
プロセスを説明する図である。FIG. 9 is a diagram illustrating a gate forming process of a DRAM which is an embodiment of the present invention.

【図１０】本発明のポリシリコン膜形成方法を実施する
化学気相成長装置の構成を示す図である。FIG. 10 is a diagram showing a configuration of a chemical vapor deposition apparatus for carrying out the polysilicon film forming method of the present invention.

【図１１】本発明のタングステンシリサイド形成方法を
実施する化学気相成長装置の全体全体構成を示す平面図
である。FIG. 11 is a plan view showing the overall configuration of a chemical vapor deposition apparatus for carrying out the tungsten silicide forming method of the present invention.

【図１２】本発明のポリサイド膜の深さ方向組成を示す
図である。FIG. 12 is a diagram showing the composition in the depth direction of the polycide film of the present invention.

【符号の説明】[Explanation of symbols]

１…ｎ＋ポリシリコン膜、２…ｐ＋ポリシリコン膜、３
…ＷＳｉ2 膜、４…凹凸面、６，７…形成膜（極薄
膜）、１１…反応室（チャンバ）、１２…ウエハ（半導
体ウエハ）、１３…加熱サセプタ、１４…加熱体、１５
…支持機構、１６…リング体、１７…アーム、１９…昇
降軸、２０…支持ピン、２５…ガス噴射管、２６…ガ
ス、２７…ガス供給管、２９…ボンベ、３０…バルブ、
３１…排気管、３５…ゲート絶縁膜、３６…ゲート電
極、４０…半導体基体、４１…アイソレーション用絶縁
膜、４２…ｎ＋アイランド、４３…ＳｉＯ2 膜、４４…
コレクタコンタクト部、４５…エミッタ・ベース形成領
域、４６…ｎ型領域、４７…ｐ型領域、４９…エミッタ
領域（ｎ＋領域）、５０…絶縁膜、５１…絶縁膜、５２
…ｐ＋型層、６１…フィールド酸化膜、６２…ｎ型半導
体領域、６３…層間絶縁膜、６３Ａ…ＢＰＳＧ膜、６３
Ｂ…ＢＰＳＧ膜、６４…プレート電極、６５…ノード電
極、６６…誘電体膜、６７…第１の接続用電極、６８…
ビット線、６９…カセット、７０…移載機、７１…反応
室、７２…ヒータ、７３…カセット室、７４…ロードロ
ック室、７５…カセット室、７６…搬送チャンバ、７７
…アニールチャンバ、７８…絶縁膜、７９…レジスト、
８０…スペーサ、８１…第２の接続用電極。1 ... n + polysilicon film, 2 ... p + polysilicon film, 3
... WSi 2 film, 4 ... Uneven surface, 6, 7 ... Formed film (ultra-thin film), 11 ... Reaction chamber (chamber), 12 ... Wafer (semiconductor wafer), 13 ... Heating susceptor, 14 ... Heating body, 15
... Support mechanism, 16 ... Ring body, 17 ... Arm, 19 ... Lifting shaft, 20 ... Support pin, 25 ... Gas injection pipe, 26 ... Gas, 27 ... Gas supply pipe, 29 ... Cylinder, 30 ... Valve,
31 ... Exhaust pipe, 35 ... Gate insulating film, 36 ... Gate electrode, 40 ... Semiconductor substrate, 41 ... Isolation insulating film, 42 ... N + island, 43 ... SiO 2 film, 44 ...
Collector contact part, 45 ... Emitter / base formation region, 46 ... N type region, 47 ... P type region, 49 ... Emitter region (n + region), 50 ... Insulating film, 51 ... Insulating film, 52
... p + type layer, 61 ... field oxide film, 62 ... n type semiconductor region, 63 ... interlayer insulating film, 63A ... BPSG film, 63
B ... BPSG film, 64 ... Plate electrode, 65 ... Node electrode, 66 ... Dielectric film, 67 ... First connection electrode, 68 ...
Bit line, 69 ... Cassette, 70 ... Transfer machine, 71 ... Reaction chamber, 72 ... Heater, 73 ... Cassette chamber, 74 ... Load lock chamber, 75 ... Cassette chamber, 76 ... Transfer chamber, 77
... annealing chamber, 78 ... insulating film, 79 ... resist,
80 ... Spacer, 81 ... Second connection electrode.

Claims (19)

【特許請求の範囲】[Claims] 【請求項１】 不純物含有ポリシリコン膜上に化学気相
成長法によってシリサイド膜を形成する方法であって、
膜形成開始時に反応室内を比較的高い圧力に設定した状
態で初期核を形成させる工程と、前記反応室内を高真空
状態にするとともに反応ガスを排気して形成膜表面を清
浄に保つ工程と、前記反応室内を比較的低い圧力に設定
した状態で膜形成を行なう工程とを有することを特徴と
するシリサイド形成方法。1. A method of forming a silicide film on an impurity-containing polysilicon film by chemical vapor deposition, comprising:
A step of forming initial nuclei in a state where the reaction chamber is set to a relatively high pressure at the start of film formation, and a step of keeping the reaction chamber in a high vacuum state and exhausting a reaction gas to keep the formed film surface clean, And a step of forming a film with the reaction chamber being set to a relatively low pressure. 【請求項２】 請求項１記載のシリサイド形成方法にお
いて、反応ガスとしてＷＦ6＋ＳｉＨ2Ｃｌ2系反応ガス
を用いてポリシリコン膜上にタングステンシリサイドを
形成することを特徴とするシリサイド形成方法。2. The silicide forming method according to claim 1, wherein the tungsten silicide is formed on the polysilicon film by using a WF 6 + SiH 2 Cl 2 based reaction gas as a reaction gas. 【請求項３】 ｐ＋ポリシリコン膜上にシリサイド膜を
形成することを特徴とする半導体装置の製造方法であっ
て、前記シリサイド膜は化学気相成長法によって形成さ
れるタングステンシリサイドからなり、前記タングステ
ンシリサイドは、膜形成開始時に反応室内を比較的高い
圧力に設定した状態で初期核を形成させる工程と、前記
反応室内を高真空状態にするとともに反応ガスを排気し
て形成膜表面を清浄に保つ工程と、前記反応室内を比較
的低い圧力に設定した状態で膜形成を行なう工程とによ
って形成されることを特徴とする半導体装置の製造方
法。3. A method of manufacturing a semiconductor device, comprising forming a silicide film on a p + polysilicon film, wherein the silicide film is made of tungsten silicide formed by chemical vapor deposition. Silicide has a step of forming initial nuclei in a state where the reaction chamber is set to a relatively high pressure at the start of film formation, and a high vacuum state in the reaction chamber and exhausting reaction gas to keep the surface of the formed film clean. A method of manufacturing a semiconductor device, comprising: forming a film while forming a film in the reaction chamber with a relatively low pressure. 【請求項４】 ポリシリコン膜上にシリサイド膜を形成
したポリサイド膜を用いた半導体装置の製造方法であっ
て、前記ポリサイド膜が次の工程によって形成されるこ
とを特徴とする半導体装置の製造方法。 （ａ）前記ポリシリコン膜を形成させる工程。 （ｂ）前記シリサイド膜形成開始時に反応室内を比較的
高い圧力に設定した状態で前記シリサイドの初期核とな
る薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記反応室内を比較的低い圧力に設定した状態で
前記シリサイドの膜形成を行なう工程。4. A method of manufacturing a semiconductor device using a polycide film in which a silicide film is formed on a polysilicon film, wherein the polycide film is formed by the following steps. . (A) A step of forming the polysilicon film. (B) A step of forming a thin film which becomes an initial nucleus of the silicide while the reaction chamber is set to a relatively high pressure at the start of forming the silicide film. (C) A step of bringing the reaction chamber into a high vacuum state by exhausting the reaction gas to keep the surface of the formed film clean. (D) A step of forming a film of the silicide while the pressure inside the reaction chamber is set to a relatively low pressure. 【請求項５】 前記請求項４に記載の半導体装置の製造
方法において、前記シリサイドがタングステンシリサイ
ドであることを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the silicide is tungsten silicide. 【請求項６】 不純物含有ポリシリコン膜上にタングス
テンシリサイド膜を形成したポリサイド膜を用いた半導
体装置の製造方法であって、前記ポリサイド膜が次の工
程によって形成されることを特徴とする半導体装置の製
造方法。 （ａ）前記不純物含有ポリシリコン膜を形成させる工
程。 （ｂ）前記タングステンシリサイド膜形成開始時に反応
室内を比較的高い圧力に設定した状態で前記タングステ
ンシリサイドの初期核となる薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記反応室内を比較的低い圧力に設定した状態で
前記タングステンシリサイドの膜形成を行なう工程。6. A method of manufacturing a semiconductor device using a polycide film in which a tungsten silicide film is formed on an impurity-containing polysilicon film, wherein the polycide film is formed by the following steps. Manufacturing method. (A) A step of forming the impurity-containing polysilicon film. (B) A step of forming a thin film serving as an initial nucleus of the tungsten silicide while the reaction chamber is set to a relatively high pressure at the start of forming the tungsten silicide film. (C) A step of bringing the reaction chamber into a high vacuum state by exhausting the reaction gas to keep the surface of the formed film clean. (D) A step of forming a film of the tungsten silicide while the pressure inside the reaction chamber is set to a relatively low pressure. 【請求項７】 不純物含有ポリシリコン膜上にタングス
テンシリサイド膜を形成したポリサイド膜を用いた半導
体装置の製造方法であって、前記ポリサイド膜が次の工
程によって形成されることを特徴とする半導体装置の製
造方法。 （ａ）ロードロック室を設けた化学気相成長装置によっ
て前記不純物含有ポリシリコン膜を形成させる工程。 （ｂ）前記シリサイド膜形成開始時に反応室内を比較的
高い圧力に設定した状態で前記シリサイドの初期核とな
る薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記反応室内を比較的低い圧力に設定した状態で
前記シリサイドの膜形成を行なう工程。7. A method of manufacturing a semiconductor device using a polycide film in which a tungsten silicide film is formed on an impurity-containing polysilicon film, wherein the polycide film is formed by the following steps. Manufacturing method. (A) A step of forming the impurity-containing polysilicon film by a chemical vapor deposition apparatus provided with a load lock chamber. (B) A step of forming a thin film which becomes an initial nucleus of the silicide while the reaction chamber is set to a relatively high pressure at the start of forming the silicide film. (C) A step of bringing the reaction chamber into a high vacuum state by exhausting the reaction gas to keep the surface of the formed film clean. (D) A step of forming a film of the silicide while the pressure inside the reaction chamber is set to a relatively low pressure. 【請求項８】 前記請求項７に記載の半導体装置の製造
方法において、前記ポリシリコン膜形成後、洗浄工程を
経ずに前記シリサイド膜が形成されることを特徴とする
半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein the silicide film is formed without a cleaning step after the polysilicon film is formed. 【請求項９】 メモリセル選択用ＭＩＳＦＥＴと情報蓄
積用容量素子との直列回路を有する半導体装置の製造方
法であって、ＭＩＳＦＥＴのゲート電極及び半導体装置
の内部配線に、不純物含有ポリシリコン膜上にシリサイ
ド膜を形成したポリサイド膜を用い、そのポリサイド膜
が次の工程によって形成されることを特徴とする半導体
装置の製造方法。 （ａ）前記ポリシリコン膜を形成させる工程。 （ｂ）前記シリサイド膜形成開始時に反応室内を比較的
高い圧力に設定した状態で前記シリサイドの初期核とな
る薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記反応室内を比較的低い圧力に設定した状態で
前記シリサイドの膜形成を行なう工程。9. A method of manufacturing a semiconductor device having a series circuit of a memory cell selection MISFET and an information storage capacitive element, wherein the gate electrode of the MISFET and the internal wiring of the semiconductor device are provided on an impurity-containing polysilicon film. A method of manufacturing a semiconductor device, comprising using a polycide film having a silicide film formed thereon, the polycide film being formed in the next step. (A) A step of forming the polysilicon film. (B) A step of forming a thin film which becomes an initial nucleus of the silicide while the reaction chamber is set to a relatively high pressure at the start of forming the silicide film. (C) A step of bringing the reaction chamber into a high vacuum state by exhausting the reaction gas to keep the surface of the formed film clean. (D) A step of forming a film of the silicide while the pressure inside the reaction chamber is set to a relatively low pressure. 【請求項１０】 前記請求項７又は請求項９の何れかに
記載の半導体装置の製造方法において、前記シリサイド
がタングステンシリサイドであることを特徴とする半導
体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 7, wherein the silicide is tungsten silicide. 【請求項１１】 メモリセル選択用ＭＩＳＦＥＴと情報
蓄積用容量素子との直列回路を有する半導体装置の製造
方法であって、ＭＩＳＦＥＴのゲート電極及び半導体装
置の内部配線に、不純物含有ポリシリコン膜上にシリサ
イド膜を形成したポリサイド膜を用い、そのポリサイド
膜が次の工程によって形成されることを特徴とする半導
体装置の製造方法。 （ａ）第１の化学気相成長装置によって前記不純物含有
ポリシリコン膜を形成させる工程。 （ｂ）第２の化学気相成長装置によって前記タングステ
ンシリサイドを形成し、膜形成開始時に前記装置の反応
室内を比較的高い圧力に設定した状態で前記タングステ
ンシリサイドの初期核となる薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記第２の化学気相成長装置によって前記タング
ステンシリサイドを形成し、前記反応室内を比較的低い
圧力に設定した状態で前記タングステンシリサイドの膜
形成を行なう工程。11. A method of manufacturing a semiconductor device having a series circuit of a memory cell selection MISFET and an information storage capacitive element, comprising: a gate electrode of the MISFET and an internal wiring of the semiconductor device; A method for manufacturing a semiconductor device, comprising using a polycide film having a silicide film formed thereon, the polycide film being formed in the next step. (A) A step of forming the impurity-containing polysilicon film by the first chemical vapor deposition apparatus. (B) The tungsten silicide is formed by a second chemical vapor deposition apparatus, and a thin film that becomes an initial nucleus of the tungsten silicide is formed with the reaction chamber of the apparatus set to a relatively high pressure at the start of film formation. Process. (C) A step of bringing the reaction chamber into a high vacuum state by exhausting the reaction gas to keep the surface of the formed film clean. (D) A step of forming the tungsten silicide by the second chemical vapor deposition apparatus and forming a film of the tungsten silicide in a state where the reaction chamber is set to a relatively low pressure. 【請求項１２】 メモリセル選択用ＭＩＳＦＥＴと情報
蓄積用容量素子との直列回路を有する半導体装置の製造
方法であって、ＭＩＳＦＥＴのゲート電極及び半導体装
置の内部配線に、不純物含有ポリシリコン膜上にシリサ
イド膜を形成したポリサイド膜を用い、そのポリサイド
膜が次の工程によって形成されることを特徴とする半導
体装置の製造方法。 （ａ）ロードロック装置を設けた第１の化学気相成長装
置によって前記不純物含有ポリシリコン膜を形成させる
工程。 （ｂ）第２の化学気相成長装置によって前記タングステ
ンシリサイドを形成し、膜形成開始時に前記装置の反応
室内を比較的高い圧力に設定した状態で前記タングステ
ンシリサイドの初期核となる薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記第２の化学気相成長装置によって前記タング
ステンシリサイドを形成し、前記反応室内を比較的低い
圧力に設定した状態で前記タングステンシリサイドの膜
形成を行なう工程。12. A method of manufacturing a semiconductor device having a series circuit of a MISFET for selecting a memory cell and a capacitance element for storing information, comprising: a gate electrode of the MISFET and an internal wiring of the semiconductor device; A method of manufacturing a semiconductor device, comprising using a polycide film having a silicide film formed thereon, the polycide film being formed in the next step. (A) A step of forming the impurity-containing polysilicon film by a first chemical vapor deposition apparatus provided with a load lock device. (B) Tungsten silicide is formed by a second chemical vapor deposition apparatus, and a thin film serving as an initial nucleus of the tungsten silicide is formed with the reaction chamber of the apparatus set to a relatively high pressure at the start of film formation. Process. (C) A step of bringing the reaction chamber into a high vacuum state by exhausting the reaction gas to keep the surface of the formed film clean. (D) A step of forming the tungsten silicide by the second chemical vapor deposition apparatus and forming a film of the tungsten silicide in a state where the reaction chamber is set to a relatively low pressure. 【請求項１３】 前記請求項１２に記載の半導体装置の
製造方法において、前記ポリシリコン膜形成後、洗浄工
程を経ずに前記シリサイド膜が形成されることを特徴と
する半導体装置の製造方法。13. The method of manufacturing a semiconductor device according to claim 12, wherein after the polysilicon film is formed, the silicide film is formed without a cleaning step. 【請求項１４】 前記請求項１２に記載の半導体装置の
製造方法において、前記第１の化学気相成長装置がバッ
チ処理を行なう装置であり、前記第２の化学気相成長装
置が枚葉処理を行なう装置であることを特徴とする半導
体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 12, wherein the first chemical vapor deposition apparatus is an apparatus that performs batch processing, and the second chemical vapor deposition apparatus is single-wafer processing. A method for manufacturing a semiconductor device, which is a device for performing the above. 【請求項１５】 前記請求項１２に記載の半導体装置の
製造方法において、前記工程（ｂ）の比較的高い圧力が
略９５０ｍTorrであり、前記工程（ｃ）の高真空状態が
数ｍTorrであり、前記工程（ｄ）の比較的低い圧力が略
１５０ｍTorrであることを特徴とする半導体装置の製造
方法。15. The method of manufacturing a semiconductor device according to claim 12, wherein the relatively high pressure in the step (b) is about 950 mTorr, and the high vacuum state in the step (c) is several mTorr. The method for manufacturing a semiconductor device, wherein the relatively low pressure in the step (d) is about 150 mTorr. 【請求項１６】 前記請求項１２に記載の半導体装置の
製造方法において、半導体装置がＣＭＯＳ回路を搭載
し、前記ポリシリコンがｎ＋ポリシリコン及びｐ＋ポリ
シリコンであることを特徴とする半導体装置の製造方
法。16. The method of manufacturing a semiconductor device according to claim 12, wherein the semiconductor device mounts a CMOS circuit, and the polysilicon is n + polysilicon and p + polysilicon. Method. 【請求項１７】 前記請求項１２に記載の半導体装置の
製造方法において、前記シリサイド形成の反応ガスの一
つが六フッ化タングステンであり、その流量が前記工程
（ｂ）では前記工程（ｄ）よりも少なく設定されること
を特徴とする半導体装置の製造方法。17. The method of manufacturing a semiconductor device according to claim 12, wherein one of the reaction gases for forming the silicide is tungsten hexafluoride, and the flow rate thereof in the step (b) is higher than that in the step (d). A method for manufacturing a semiconductor device, characterized in that the number is set to be small. 【請求項１８】 駆動用ＭＩＳＦＥＴを備えた論理回路
を有する半導体装置の製造方法であって、ＭＩＳＦＥＴ
のゲート電極及び半導体装置の内部配線に、不純物含有
ポリシリコン膜上にシリサイド膜を形成したポリサイド
膜を用い、そのポリサイド膜が次の工程によって形成さ
れることを特徴とする半導体装置の製造方法。 （ａ）化学気相成長装置によって前記不純物含有ポリシ
リコン膜を形成させる工程。 （ｂ）化学気相成長装置によって前記シリサイドを形成
し、膜形成開始時に前記装置の反応室内を比較的高い圧
力に設定した状態で前記タングステンシリサイドの初期
核となる薄膜を形成させる工程。 （ｃ）前記反応ガスを排気することにより前記反応室内
を高真空状態にして前記形成膜表面を清浄に保つ工程。 （ｄ）前記化学気相成長装置によって前記シリサイドを
形成し、前記反応室内を比較的低い圧力に設定した状態
で前記シリサイドの膜形成を行なう工程。18. A method of manufacturing a semiconductor device having a logic circuit including a driving MISFET, comprising:
A method of manufacturing a semiconductor device, wherein a polycide film having a silicide film formed on an impurity-containing polysilicon film is used for the gate electrode and the internal wiring of the semiconductor device, and the polycide film is formed by the following step. (A) A step of forming the impurity-containing polysilicon film by a chemical vapor deposition apparatus. (B) A step of forming the silicide by a chemical vapor deposition apparatus and forming a thin film which becomes an initial nucleus of the tungsten silicide in a state where the reaction chamber of the apparatus is set to a relatively high pressure at the start of film formation. (C) A step of bringing the reaction chamber into a high vacuum state by exhausting the reaction gas to keep the surface of the formed film clean. (D) A step of forming the silicide by the chemical vapor deposition apparatus and forming a film of the silicide while the reaction chamber is set to a relatively low pressure. 【請求項１９】 前記請求項１８に記載の半導体装置の
製造方法において、半導体装置がＣＭＯＳ回路を搭載
し、前記ポリシリコンがｎ＋ポリシリコン及びｐ＋ポリ
シリコンであることを特徴とする半導体装置の製造方
法。19. The method of manufacturing a semiconductor device according to claim 18, wherein the semiconductor device mounts a CMOS circuit, and the polysilicon is n + polysilicon and p + polysilicon. Method.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11200050A (en) * 1998-01-14 1999-07-27 Mitsubishi Electric Corp Formation of tungsten silicide film, production of semiconductor device and semiconductor wafer treating device
US6498095B2 (en) 1998-03-16 2002-12-24 Nec Corporation Cvd method for producing an interconnection film by depositing a lower layer to fill a recess performing a cleaning step to remove dissociated reactant gas, and consequently depositing an upper layer that has a smaller impurity concentration than the lower layer
KR100659918B1 (en) * 1998-12-14 2006-12-21 프리스케일 세미컨덕터, 인크. Method of forming a semiconductor device having a layer deposited by varying flow of reactants
US7189659B2 (en) 2002-11-15 2007-03-13 Fujitsu Limited Method for fabricating a semiconductor device
JP2008187190A (en) * 2008-02-21 2008-08-14 Renesas Technology Corp Method of forming tungsten silicide film, and method of manufacturing semiconductor device

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