JPH07109719B2

JPH07109719B2 - Semiconductor memory device

Info

Publication number: JPH07109719B2
Application number: JP15653988A
Authority: JP
Inventors: 弘人中井; 弘岩橋; 一久金澤; 茂熊谷; 勲佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-24
Filing date: 1988-06-24
Publication date: 1995-11-22
Anticipated expiration: 2010-11-22
Also published as: JPH027294A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は不揮発性トランジスタをメモリセルとして備
えた半導体記憶装置に係り、特にメモリセルの負荷回路
を改良して耐ノズル性及び高速性の向上を図るようにし
た半導体記憶装置に関する。The present invention relates to a semiconductor memory device having a non-volatile transistor as a memory cell, and in particular, a load circuit of the memory cell is improved to improve nozzle resistance. Also, the present invention relates to a semiconductor memory device designed to improve high speed.

（従来の技術）従来、不揮発性トランジスタをメモリセルとして使用し
た半導体記憶装置として、データの消去は紫外線により
行なわれ再書込みは電気的に行なわれるいわゆるEPROM
や、製造段階でデータがプログラムされるマスクROM等
が知られている。これらの不揮発性半導体記憶装置は、
アドレス信号に応じて選択されたメモリセルに所定の電
流が流れるか否かを判定してデータを読み出す。そし
て、この不揮発性半導体記憶装置では、複数のメモリセ
ルがマトリクス状に配置され、各メモリセルのドレイン
は列線に、ゲートは行線にそれぞれ接続され、ソースは
基準電圧、例えばアース電圧に接続される。(Prior Art) Conventionally, as a semiconductor memory device using a non-volatile transistor as a memory cell, so-called EPROM in which data is erased by ultraviolet rays and rewriting is electrically performed
A mask ROM or the like in which data is programmed at the manufacturing stage is known. These nonvolatile semiconductor memory devices are
Data is read by determining whether or not a predetermined current flows through the memory cell selected according to the address signal. In this nonvolatile semiconductor memory device, a plurality of memory cells are arranged in a matrix, the drain of each memory cell is connected to a column line, the gate is connected to a row line, and the source is connected to a reference voltage, for example, a ground voltage. To be done.

第６図は従来の不揮発性半導体記憶装置の構成を示す回
路図である。なお、この不揮発性半導体記憶装置は、メ
モリセルとして浮遊ゲートと制御ゲートの２層ゲート構
造を有するMOSトランジスタを使用したEPROMの場合を示
している。FIG. 6 is a circuit diagram showing a configuration of a conventional nonvolatile semiconductor memory device. The nonvolatile semiconductor memory device is an EPROM using a MOS transistor having a two-layer gate structure of a floating gate and a control gate as a memory cell.

図において、11はメモリセル、12は列選択用のトランジ
スタである。上記メモリセル11のソースはアース電圧
に、ドレインは列線13にそれぞれ接続され、制御ゲート
は行線14に接続されている。上記列線13には列選択線15
の信号で導通制御される列選択用のトランジスタ12のソ
ースが接続されており、このトランジスタ12のドレイン
は第１のバイアス電位設定回路20に接続されている。In the figure, 11 is a memory cell, and 12 is a column selecting transistor. The source of the memory cell 11 is connected to the ground voltage, the drain is connected to the column line 13, and the control gate is connected to the row line 14. Column selection line 15 is the above column line 13.
The source of a column selection transistor 12 whose conduction is controlled by the signal is connected, and the drain of the transistor 12 is connected to a first bias potential setting circuit 20.

この第１のバイアス電位設定回路20は、ＮチャネルのMO
Sトランジスタ21〜26により構成されており、上記列選
択用のトランジスタ12のドレインとデータ検出用のノー
ドＡとの間にソース・ドレイン間が接続されたMOSトラ
ンジスタ21のゲートには、２個のMOSトランジスタ22,23
によって形成され、電源電圧V_CCよりも低く設定された
第１の直流バイアス電圧V1が供給される。また、上記列
線選択用のトランジスタ12のドレインと電源電圧V_CCと
の間にソース・ドレイン間が接続されたMOSトランジス
タ24のゲートには、２個のMOSトランジスタ25,26によっ
て形成され、上記第１の直流バイアス電圧V1よりも低い
第２の直流バイアス電圧V2が供給される。この第２の直
流バイアス電圧V2の値は、上記メモリセル11に所定電流
が流れたときの列線電位に、基板バイアス効果を考慮し
たＮチャネルMOSトランジスタの閾値電圧を加えた値に
設定される。すなわち、第１のバイアス電位設定回路20
に設けられているMOSトランジスタ24は、列線13が初期
状態の0Vから充電されるときに、列線を速く充電させる
ために設けられた初期充電用トランジスタであり、この
トランジスタ24は列線電位がメモリセル11に所定電流が
流れるときの列線電位以上になると非導通状態にされ
る。The first bias potential setting circuit 20 is an N-channel MO
The MOS transistor 21, which is composed of S-transistors 21 to 26, has a source and a drain connected between the drain of the column selecting transistor 12 and the data detecting node A. MOS transistor 22,23
And a first DC bias voltage V1 which is set to be lower than the power supply voltage V _CC . In addition, the gate of the MOS transistor 24, whose source and drain are connected between the drain of the column line selecting transistor 12 and the power supply voltage V _CC , is formed by two MOS transistors 25 and 26. A second DC bias voltage V2 lower than the first DC bias voltage V1 is supplied. The value of the second DC bias voltage V2 is set to a value obtained by adding the threshold voltage of the N-channel MOS transistor in consideration of the substrate bias effect to the column line potential when a predetermined current flows in the memory cell 11. . That is, the first bias potential setting circuit 20
The MOS transistor 24 provided in is a transistor for initial charging provided for quickly charging the column line 13 when the column line 13 is charged from 0 V in the initial state. When the voltage exceeds the column line potential when a predetermined current flows through the memory cell 11, it is brought into a non-conducting state.

上記第１のバイアス電位設定回路20には第１の負荷回路
30が接続されている。この第１の負荷回路30は、ソース
が電源電圧V_CCに接続され、ドレイン及びゲートが上記
ノードＡに接続されたＰチャネルMOSトランジスタ31で
構成されている。The first bias potential setting circuit 20 includes a first load circuit.
30 is connected. The first load circuit 30 is composed of a P-channel MOS transistor 31 whose source is connected to the power supply voltage V _CC and whose drain and gate are connected to the node A.

また、41は上記メモリセル11と等価なトランジスタで構
成されたダミーセル、42は上記列選択用のトランジスタ
12と等価なトランジスタ、43はダミー列線、50はＮチャ
ネルMOSトランジスタ51〜56からなり、上記第１のバイ
アス電位設定回路20と等価な構成で基準電位用のノード
Ｂに接続された第２のバイアス電位設定回路、60はＰチ
ャネルのMOSトランジスタ61からなる第２の負荷回路で
あり、70はＰチャネルMOSトランジスタ71,72及びＮチャ
ネルMOSトランジスタ73〜77からなり、上記両ノードA,B
の電位を比較してデータを出力するカレトミラー型のセ
ンスアンプ回路である。Further, 41 is a dummy cell composed of a transistor equivalent to the memory cell 11, and 42 is a column selecting transistor.
A transistor equivalent to 12, a dummy column line 43, and 50 N-channel MOS transistors 51 to 56, which are connected to the reference potential node B in a configuration equivalent to that of the first bias potential setting circuit 20. Bias potential setting circuit, 60 is a second load circuit composed of P-channel MOS transistors 61, 70 is composed of P-channel MOS transistors 71 and 72 and N-channel MOS transistors 73 to 77, and both nodes A and B
This is a kareto-mirror type sense amplifier circuit that compares the potentials of and outputs data.

なお、第２の負荷回路60内のＰチャネルMOSトランジス
タ61の導通抵抗は、ノードＢの電位が、閾値電圧が高い
メモリセルが選択されたときのノードＡの電位と、閾値
電圧が低いメモリセルが選択されたときのノードＡの電
位の中間電位となるように設定されている。Note that the conduction resistance of the P-channel MOS transistor 61 in the second load circuit 60 is such that the potential of the node B is the potential of the node A when the memory cell with a high threshold voltage is selected and the memory cell with a low threshold voltage. Is set to an intermediate potential of the potential of the node A when is selected.

このような構成の記憶装置において、行線及び列線が切
替わり、閾値電圧が高いメモリセルが選択された場合、
選択された列線13は第１のバイアス電位設定回路20内の
ＮチャネルMOSトランジスタ24及び第１の負荷回路30内
のＰチャネルMOSトランジスタ31を介して流れる電流に
より充電される。ここで、トランジスタ24の導通抵抗は
負荷回路30内のトランジスタ31よりも小さく設定されて
おり、列線13はトランジスタ24により急速に充電され
る。そして、列線13の電位がメモリセル11に所定電流が
流れたときの列線電位と等しくなるとトランジスタ24は
非導通状態になるが、列線13はトランジスタ31を介して
充電され続ける。そして、列線電位が上昇し、トランジ
スタ21のゲートに供給されている直流バイアス電圧V1よ
りもＮチャネルMOSトランジスタの基板バイアス効果を
考慮した閾値電圧だけ低い電位となると、このトランジ
スタ21が非導通状態になる。この結果、ノードＡの電位
は、電源電圧V_CCよりもＰチャネルMOSトランジスタの閾
値電圧分だけ低い“1"レベルまで上昇する。In the memory device having such a configuration, when the row line and the column line are switched and a memory cell having a high threshold voltage is selected,
The selected column line 13 is charged by the current flowing through the N-channel MOS transistor 24 in the first bias potential setting circuit 20 and the P-channel MOS transistor 31 in the first load circuit 30. Here, the conduction resistance of the transistor 24 is set smaller than that of the transistor 31 in the load circuit 30, and the column line 13 is rapidly charged by the transistor 24. Then, when the potential of the column line 13 becomes equal to the column line potential when a predetermined current flows through the memory cell 11, the transistor 24 becomes non-conductive, but the column line 13 continues to be charged via the transistor 31. Then, when the column line potential rises and becomes a potential lower than the DC bias voltage V1 supplied to the gate of the transistor 21 by a threshold voltage considering the substrate bias effect of the N-channel MOS transistor, the transistor 21 becomes non-conductive. become. As a result, the potential of the node A rises to "1" level, which is lower than the power supply voltage V _CC by the threshold voltage of the P-channel MOS transistor.

逆に、閾値電圧が低いメモリセルが選択されて、メモリ
セルに所定の電流が流れるとき、ノードＡの電位はトラ
ンジスタ31の導通抵抗によって設定される“0"レベルと
なる。On the contrary, when a memory cell having a low threshold voltage is selected and a predetermined current flows through the memory cell, the potential of the node A becomes “0” level set by the conduction resistance of the transistor 31.

他方、ノードＢの電位は上記ノードＡの電位振幅の中間
に設定されているので、閾値電圧の低いメモリセルが選
択された場合にはノードＡの電位がノードＢの電位より
も低くなり、センスアンプ回路70の出力は“1"レベルに
なり、閾値電圧の高いメモリセルが選択された場合に
は、ノードＡの電位がノードＢの電位よりも高くなり、
センスアンプ回路70の出力は“0"レベルになる。そし
て、このセンスアンプ回路70の出力は一般に出力バッフ
ァ合回路を介して記憶装置の外部に出力される。On the other hand, since the potential of the node B is set to the middle of the amplitude of the potential of the node A, the potential of the node A becomes lower than the potential of the node B when a memory cell having a low threshold voltage is selected. The output of the amplifier circuit 70 becomes "1" level, and when a memory cell having a high threshold voltage is selected, the potential of the node A becomes higher than the potential of the node B,
The output of the sense amplifier circuit 70 becomes "0" level. The output of the sense amplifier circuit 70 is generally output to the outside of the storage device via the output buffer combination circuit.

第７図は上記従来の記憶装置における第１の負荷回路30
の電圧−電流特性図である。図において、横軸はノード
Ａの電位VAを、縦軸はこの負荷回路に流れる負荷電流Ｉ
をそれぞれ示しており、閾値電圧が低いメモリセル（以
下、このようなセルを“1"レベルデータの記憶セルとす
る）が選択され、メモリセル電流I cellが流れたときの
ノードＡの電位がVA1、閾値電圧が高いメモリセル（以
下、このようなセルを“1"レベルデータの記憶セルとす
る）が選択されたときのノードＡの電位がVA0、ノード
Ｂの電位がVBであるとする。FIG. 7 shows the first load circuit 30 in the conventional memory device.
3 is a voltage-current characteristic diagram of FIG. In the figure, the horizontal axis represents the potential VA of the node A, and the vertical axis represents the load current I flowing in this load circuit.
And a memory cell having a low threshold voltage (hereinafter, such a cell is referred to as a “1” level data storage cell) is selected and the potential of the node A when the memory cell current I cell flows is shown. Assume that the potential of the node A is VA0 and the potential of the node B is VB when a memory cell having a high threshold voltage of VA1 (hereinafter, such a cell is referred to as a storage cell of "1" level data) is selected. .

ところで、不揮発性半導体記憶装置のデータ読み出し速
度の中で、行線や列線の電位の立ち上がりに要する時間
が大きな割合いを占めていることが知られている。行線
における信号遅延時間は行線を構成する配線材料の抵抗
値に大きく依存するため、近年では従来の多結晶シリコ
ン材料に代わって、より抵抗値が小さなタングステン・
シリサイド等が使用されるようになってきた。この結
果、データの読み出し速度は列線の充、放電速度に大き
く依存するようになってきている。特に、列線が切替わ
り、非導通状態のメモリセルが選択される“0"読みの場
合には、新たに選択された列線が0Vから充電されるた
め、この場合に読み出し速度が最も遅くなる。従って、
高速動作を実現するためにはこの“0"読みのときの動作
を速くする必要がある。そこで、従来では、ノードＡの
電位がVA1以下のときは初期充電用のトランジスタ24を
介して列線を高速に充電するようにしている。しかし、
列線の電位がVA1以上になるとトランジスタ24は非導通
状態となり、列線を充電するトランジスタは質荷回路30
内のトランジスタ31のみとなる。このトランジスタ31の
ゲートはドレインに接続されているので、ノードＡの電
位が上昇すると、このトランジスタ31の導通抵抗は急激
に高くなり、充電電流も急激に減少する。このため、ノ
ードＡの電位がVA1からVA0にまで上昇するには多くの時
間を必要とする。そこで、トランジスタ31のチャネル長
の寸法を大きくして導通抵抗を小さくすれば、電位VA1
から電位VA0への上昇時間を短縮することができる。し
かし、トランジスタ31の導通抵抗を小さく設定すると、
電源ノイズに体するマージンが低下するという新たな問
題が発生する。第７図中の破線で示されている特性は実
線のものに比べてトランジスタ31の導通抵抗を1/2に設
定した場合のものである。破線で示す特性の場合には、
“1"レベルデータの記憶セルが選択されたときのノード
Ａの電位はVA1よりも上昇したVA1′になる。このため、
ノードＢの電位VBとの差は小さくなる。通常、ノードＢ
の電位VBは、“1"レベルデータの記憶セルが選択された
ときのノードＡの電位VA1と、“0"レベルデータの記憶
セルが選択されたときのノードＡの電位VA0とのちょう
ど中間電位となるように設定される。従って、この場合
にノードＢの電位は（VA0−VA1′）/2であるVB′となる
ように第２の負荷回路60内のＰチャネルMOSトランジス
タ61の導通抵抗が設定される。この結果、“1"及び“0"
レベルデータの記憶セルが選択されても、ノードＢの電
位VB′の電位VA1′もしくはVA0との差は（VA1−VA1′）
/2だけ小さくなる。一般に出力バッファ回路からデータ
が出力されるときは電源電圧が大きく変動するため、ノ
ードＡとＢの電位もそれぞれ変動する。そして、第１、
第２の負荷回路30,60では導通抵抗の値に差があるた
め、ノードA,Bの電位変化の程度が異なり、両者の電位
差が小さくなると、電源電圧が変動したときにセンスア
ンプ回路70がメモリセルの記憶データとは逆のデータを
読み出す恐れがある。By the way, it is known that the time required for the rise of the potentials of the row lines and the column lines occupies a large proportion in the data read speed of the nonvolatile semiconductor memory device. Since the signal delay time in the row line largely depends on the resistance value of the wiring material forming the row line, in recent years, the conventional polycrystalline silicon material has been replaced with tungsten having a smaller resistance value.
Silicide and the like have come to be used. As a result, the data read speed has come to largely depend on the charging and discharging speeds of the column lines. In particular, in the case of "0" reading in which the column line is switched and the non-conductive memory cell is selected, the newly selected column line is charged from 0 V, so the read speed is the slowest in this case. Become. Therefore,
In order to realize high-speed operation, it is necessary to speed up the operation when reading "0". Therefore, conventionally, when the potential of the node A is VA1 or less, the column line is charged at high speed through the transistor 24 for initial charging. But,
When the potential of the column line becomes VA1 or more, the transistor 24 becomes non-conductive, and the transistor that charges the column line is the mass circuit 30.
Only the transistor 31 inside becomes. Since the gate of the transistor 31 is connected to the drain, when the potential of the node A rises, the conduction resistance of the transistor 31 rapidly increases and the charging current also sharply decreases. Therefore, it takes a lot of time for the potential of the node A to rise from VA1 to VA0. Therefore, if the channel length of the transistor 31 is increased to reduce the conduction resistance, the potential VA1
It is possible to shorten the rising time from the voltage to the potential VA0. However, if the conduction resistance of the transistor 31 is set small,
A new problem arises that the margin for power supply noise is reduced. The characteristic shown by the broken line in FIG. 7 is obtained when the conduction resistance of the transistor 31 is set to 1/2 of that of the solid line. In the case of the characteristic shown by the broken line,
When the storage cell of "1" level data is selected, the potential of the node A becomes VA1 'which is higher than VA1. For this reason,
The difference from the potential VB of the node B becomes small. Usually node B
Potential VB is just an intermediate potential between the potential VA1 of node A when the memory cell of "1" level data is selected and the potential VA0 of node A when the memory cell of "0" level data is selected. Is set. Therefore, in this case, the conduction resistance of the P-channel MOS transistor 61 in the second load circuit 60 is set so that the potential of the node B becomes VVA 'which is (VA0-VA1') / 2. As a result, "1" and "0"
Even if the level data storage cell is selected, the difference between the potential VB 'of the node B and the potential VA1' or VA0 is (VA1-VA1 ').
It becomes smaller by / 2. Generally, when data is output from the output buffer circuit, the power supply voltage fluctuates greatly, so that the potentials of the nodes A and B also fluctuate. And the first,
Since the second load circuits 30 and 60 have different conduction resistance values, the potential change levels of the nodes A and B are different, and if the potential difference between the two is small, the sense amplifier circuit 70 changes when the power supply voltage changes. There is a possibility that the data opposite to the data stored in the memory cell may be read out.

（発明が解決しようとする課題）このように、従来では負荷回路の導通抵抗の値を小さく
設定して読み出し速度の高速化を図ろうとすると、電源
ノイズにより誤動作し易くなるという問題がある。(Problem to be Solved by the Invention) As described above, conventionally, when the value of the conduction resistance of the load circuit is set to a small value in order to increase the reading speed, there is a problem that the power supply noise easily causes a malfunction.

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ノイズによる電源電圧の変動に対し
て高い動作マージンを有し、動作速度の高速化を容易に
図ることができる半導体記憶装置を提供することにあ
る。The present invention has been made in consideration of the above circumstances, and an object thereof is to have a high operation margin with respect to fluctuations in power supply voltage due to noise and to easily increase the operation speed. It is to provide a semiconductor memory device.

［発明の構成］（課題を解決するための手段）この発明の半導体記憶装置は、選択時に記憶データに応
じて導通状態またな非導通状態となり、電流通路の一端
が第１の電源に接続されたメモリセルと、電流通路の一
端が上記メモリセルの電流通路の他端に、電流通路の他
端がデータ検出ノードにそれぞれ結合され、ゲートに所
定のバイアス電圧が供給される第１のMOSトランジスタ
と、上記データ検出ノードに接続され、上記メモリセル
の記憶データを読み出すセンス回路と、上記データ検出
ノードと第２の電源との間に挿入され、上記メモリセル
の選択時にこのメモリセルが非導通状態の時に上記デー
タ検出ノードを所定の高い第１電位まで充電し、上記メ
モリセルの選択時でこのメモリセルが導通状態の時は上
記データ検出ノードの低い第２電位を決定する負荷回路
とを具備し、上記負荷回路は、上記データ検出ノードの
充電時に上記第１電位として上記第２の電源の電圧より
も低く設定する第２のMOSトランジスタと、上記第２のM
OSトランジスタと直列に接続された第３のMOSトランジ
スタとから構成され、上記第３のMOSトランジスタは上
記メモリセルが導通状態の時にメモリセルの導通抵抗と
この第３のMOSトランジスタの導通抵抗とに応じて上記
データ検出ノードを上記第２電位に設定し、かつ上記第
３のMOSトランジスタの導通抵抗が上記第２のMOSトラン
ジスタの導通抵抗よりも大きく設定されていることを特
徴とする。[Configuration of the Invention] (Means for Solving the Problem) In the semiconductor memory device of the present invention, when selected, the semiconductor memory device is turned on or off depending on the stored data, and one end of the current path is connected to the first power supply. And a first MOS transistor having one end of the current path coupled to the other end of the current path of the memory cell, the other end of the current path coupled to a data detection node, and a predetermined bias voltage supplied to the gate. And a sense circuit that is connected to the data detection node and reads the stored data of the memory cell, and is inserted between the data detection node and the second power supply, and the memory cell is turned off when the memory cell is selected. In the state, the data detection node is charged to a predetermined high first potential, and when the memory cell is conductive when the memory cell is selected, the data detection node is low. A load circuit that determines two potentials, the load circuit including a second MOS transistor that sets the first potential to be lower than the voltage of the second power supply when the data detection node is charged; 2 M
It is composed of an OS transistor and a third MOS transistor connected in series, and the third MOS transistor serves as a conduction resistance of the memory cell and a conduction resistance of the third MOS transistor when the memory cell is in a conduction state. Accordingly, the data detection node is set to the second potential, and the conduction resistance of the third MOS transistor is set to be larger than the conduction resistance of the second MOS transistor.

（作用）メモリセルが導通して所定の電流が流れるときには負荷
回路内の第３のMOSトランジスタが定電流動作する。こ
のとき、負荷回路における導通抵抗の値はこの第３のMS
トランジスタにおける導通抵抗によって決定される。(Operation) When the memory cell becomes conductive and a predetermined current flows, the third MOS transistor in the load circuit operates at a constant current. At this time, the value of the conduction resistance in the load circuit is the third MS.
It is determined by the conduction resistance in the transistor.

そして、データ検出ノードの電位は、導通状態のメモリ
セルの導通抵抗と第３のMOSトランジスタの導通抵抗と
の比に応じて設定される。Then, the potential of the data detection node is set according to the ratio of the conduction resistance of the conductive memory cell to the conduction resistance of the third MOS transistor.

他方、メモリセルが非導通状態のときにデータ検出ノー
ドの電位が上昇し、その値が所定値に到達したときは負
荷回路内の第２のMOSトランジスタが非導通となり、デ
ータ検出ノードの電位は電源電圧よりも所定値だけ低い
値に設定される。On the other hand, the potential of the data detection node rises when the memory cell is in the non-conducting state, and when the value reaches a predetermined value, the second MOS transistor in the load circuit becomes non-conducting, and the potential of the data detection node becomes It is set to a value lower than the power supply voltage by a predetermined value.

（実施例）以下、図面を参照してこの発明を実施例により説明す
る。(Examples) Hereinafter, the present invention will be described by examples with reference to the drawings.

第１図はこの発明を、メモリセルとして浮遊ゲートと制
御ゲートの２層ゲート構造を有するMOSトランジスタを
使用したEPROMに実施した場合の構成を示す回路図であ
る。なお、前記第６図に示す従来回路と対応する箇所に
は同じ符号を付し、その説明は省略する。この実施例回
路が第６図の従来回路と異なっている点は、第１の負荷
回路30が電源電圧V_CCとノードＡとの間に直列接続され
た２個のＰチャネルMOSトランジスタ31と32とから構成
され、同様に第２の負荷回路60が電源電圧V_CCとノード
Ｂとの間に直列接続された２個のＰチャネルMOSトラン
ジスタ61と62とから構成されていることである。そし
て、上記両負荷回路30,60内のMOSトランジスタ31,61の
ゲートはノードＡもしくはノードＢに接続され、MOSト
ランジスタ32,62のゲートは接地されている。FIG. 1 is a circuit diagram showing a configuration when the present invention is applied to an EPROM using a MOS transistor having a two-layer gate structure of a floating gate and a control gate as a memory cell. The parts corresponding to those of the conventional circuit shown in FIG. 6 are designated by the same reference numerals, and the description thereof will be omitted. This embodiment circuit differs from the conventional circuit shown in FIG. 6 in that the first load circuit 30 has two P-channel MOS transistors 31 and 32 connected in series between the power supply voltage V _CC and the node A. Similarly, the second load circuit 60 is composed of two P-channel MOS transistors 61 and 62 connected in series between the power supply voltage V _CC and the node B. The gates of the MOS transistors 31 and 61 in the load circuits 30 and 60 are connected to the node A or the node B, and the gates of the MOS transistors 32 and 62 are grounded.

上記両負荷回路30,60において、MOSトランジスタ31と61
の寸法は同じにされ、かつMOSトランジスタ31と61それ
ぞれの寸法はMOSトランジスタ32,62それぞれの寸法より
も充分大きくなるように設定されている。さらに、第１
の負荷回路30内のMOSトランジスタ32の寸法は、メモリ
セルに所定の電流が流れたときに、メモリセル11の導通
抵抗とこのMOSトランジスタ32の導通抵抗との比に応じ
て、ノードＡの電位が所定の“0"レベルの電位、例えば
1V程度となるように設定されている。しかも、第２の負
荷回路60内のMOSトランジスタ62の寸法は、ノードＢの
電位が、メモリセルに所定の電流が流れたときにノード
Ａに得られる“0"レベルの電位と、メモリセルに電流が
流れないときにノードＡに得られる“1"レベルの電位と
のちょうど中間電位となるように設定される。なお、こ
こでいうMOSトランジスタの寸法の大小とは、各MOSトラ
ンジスタのチャネル長Ｌが全て等しく設計されるなら
ば、そのチャネル幅Ｗの大小に対応する。In both load circuits 30 and 60, MOS transistors 31 and 61
Are made the same, and the dimensions of the MOS transistors 31 and 61 are set to be sufficiently larger than the dimensions of the MOS transistors 32 and 62, respectively. Furthermore, the first
The size of the MOS transistor 32 in the load circuit 30 depends on the potential of the node A depending on the ratio between the conduction resistance of the memory cell 11 and the conduction resistance of the MOS transistor 32 when a predetermined current flows in the memory cell. Is a predetermined “0” level potential, for example
It is set to be about 1V. Moreover, the size of the MOS transistor 62 in the second load circuit 60 is such that the potential of the node B is "0" level potential obtained at the node A when a predetermined current flows in the memory cell and the potential of the memory cell. The potential is set to an intermediate potential between the potential of "1" level obtained at the node A when no current flows. It should be noted that the size of the MOS transistor referred to here corresponds to the size of the channel width W thereof if the channel lengths L of all the MOS transistors are designed to be equal.

このような構成において、閾値電圧が低いメモリセルが
選択され、このメモリセルが導通して所定の電流が流れ
るとき、負荷回路30ではMOSトランジスタ32の寸法がMOS
トランジスタ31よりも小さく設定されているため、負荷
回路30の導通抵抗はMOSトランジスタ32により支配的に
決定される。In such a configuration, when a memory cell having a low threshold voltage is selected and the memory cell is turned on and a predetermined current flows, the size of the MOS transistor 32 in the load circuit 30 is equal to that of the MOS transistor 32.
Since it is set smaller than the transistor 31, the conduction resistance of the load circuit 30 is predominantly determined by the MOS transistor 32.

閾値電圧が低いメモリセルの次に閾値電圧が高いメモリ
セルが選択されると、このメモリセルは非導通状態にな
るため、ノードＡの電位は“0"レベルから上昇を開始す
る。そして、ノードＡの電位が“1"レベルに近付くと負
荷回路30内のMOSトランジスタ31の導通抵抗が非常に大
きくなる。When the memory cell with the next highest threshold voltage is selected after the memory cell with the lowest threshold voltage, this memory cell becomes non-conductive, and the potential of the node A starts to rise from the "0" level. Then, when the potential of the node A approaches the "1" level, the conduction resistance of the MOS transistor 31 in the load circuit 30 becomes very large.

このように、この実施例では、ノードＡの電位が低いと
きは負荷回路30における導通抵抗の値はMOSトランジス
タ32により支配的に決定され、ノードＡの電位が上昇す
ると、負荷回路30内における導通抵抗の値のうちMOSト
ランジスタ31が占める割合いが大きくなる。Thus, in this embodiment, when the potential of the node A is low, the value of the conduction resistance in the load circuit 30 is predominantly determined by the MOS transistor 32, and when the potential of the node A rises, the conduction in the load circuit 30 is increased. The proportion of the resistance value occupied by the MOS transistor 31 increases.

第２図は上記実施例回路における負荷回路30の電圧−電
流特性図である。図において、横軸はノードＡの電位VA
を、縦軸は負荷電流Ｉをそれぞれ示しており、“1"レベ
ルデータの記憶セルが選択され、メモリセルにセル電流
I cellが流れたときのノードＡの電位がVA1、“0"レベ
ルデータの記憶セルが選択されたときのノードＡの電位
がVA0、ノードＢの電位がVBである。なお、図中の実線
がこの発明のものであり、破線が従来回路のものであ
る。図示のように、“1"レベルデータの記憶セルが選択
され、所定のメモリセル電流I cellが流れたときのノー
ドＡの電位VA1は、従来回路におけるノードＡの電位と
一致する。しかし、ノードＡの電位が上昇すると、負荷
回路30は従来回路の場合よりも多くの負荷電流が流れる
特性を示す。このため、列線13が充電され、ノードＡの
電位がVA1から上昇するときは従来よりも速く上昇す
る。そして、ノードＡの電位がノードＢの電位VB以上に
なると、従来回路の場合とほぼ同様に負荷回路30におけ
るMOSトランジスタ31の導通抵抗が急激に増加し、負荷
電流は急激に減少する。このため、閾値電圧が低いメモ
リセルが選択され、列線13が放電されるときは従来と同
様に、ノードＡの電位が急速に低下し、“1"データを高
速に読み出すことができる。FIG. 2 is a voltage-current characteristic diagram of the load circuit 30 in the above embodiment circuit. In the figure, the horizontal axis is the potential VA of the node A
, And the vertical axis represents the load current I. A memory cell of "1" level data is selected and the cell current is stored in the memory cell.
The potential of the node A when the I cell flows is VA1, the potential of the node A is VA0 and the potential of the node B is VB when the memory cell of "0" level data is selected. The solid line in the figure is for the present invention, and the broken line is for the conventional circuit. As shown in the figure, the potential VA1 of the node A when a memory cell of "1" level data is selected and a predetermined memory cell current I cell flows matches the potential of the node A in the conventional circuit. However, when the potential of the node A rises, the load circuit 30 exhibits a characteristic that a larger load current flows than in the conventional circuit. Therefore, when the column line 13 is charged and the potential of the node A rises from VA1, it rises faster than before. When the potential of the node A becomes equal to or higher than the potential VB of the node B, the conduction resistance of the MOS transistor 31 in the load circuit 30 sharply increases and the load current sharply decreases, as in the conventional circuit. Therefore, when a memory cell having a low threshold voltage is selected and the column line 13 is discharged, the potential of the node A is rapidly lowered, and "1" data can be read at high speed, as in the conventional case.

第３図は上記実施例回路において、列線を切替えて、閾
値電圧の低いメモリセルの次に閾値電圧の高いメモリセ
ルを選択した場合のノードＡの電位変化を示す特性図で
ある。なお、従来のものと比較するため、従来回路にお
ける特性を破線で示してある。まず、時刻t0で入力アド
レスが切替わり、その後、時刻t1で列線が切替わる。こ
の時刻t1までは、閾値電圧が低いメモリセルが選択され
ているため、ノードＡの電位はVA1になっている。そし
て時刻t1で、閾値電圧が高いメモリセルが接続された列
線に切替わると、列線はバイアス電位設定回路20内のMO
Sトランジスタ24を介して急速に充電される。次に時刻t
2を経過し、時刻t3でノードＡの電位がノードＢの電位V
B以上になると、センスアンプ回路70の出力が反転し、
読み出しデータが出力される。従来回路の場合には、時
刻t3よりも遅れた時刻t4でノードＡの電位がノードＢの
電位VB以上になり、この時点でセスアンプ回路70の出力
が反転する。FIG. 3 is a characteristic diagram showing the potential change of the node A when the column line is switched and the memory cell having the next highest threshold voltage is selected by switching the column line in the circuit of the above embodiment. The characteristic of the conventional circuit is shown by a broken line for comparison with the conventional one. First, the input address is switched at time t0, and then the column line is switched at time t1. Until this time t1, since the memory cell having the low threshold voltage is selected, the potential of the node A is VA1. Then, at time t1, when switching to the column line to which the memory cell having a high threshold voltage is connected, the column line moves to the MO in the bias potential setting circuit 20.
It is rapidly charged through the S-transistor 24. Then time t
2 has passed, and at time t3, the potential of the node A changes to the potential V of the node B.
When it becomes B or more, the output of the sense amplifier circuit 70 is inverted,
Read data is output. In the case of the conventional circuit, the potential of the node A becomes equal to or higher than the potential VB of the node B at time t4 which is later than time t3, and the output of the process amplifier circuit 70 is inverted at this time.

このように上記実施例回路では、導通状態のメモリセル
が選択されたときのノードＡの電位とノードＢの電位と
の差を小さくすることなしに、従来の場合よりも（t4−
t3）の時間だけデータの読み出し動作を高速化すること
ができる。As described above, in the circuit of the above embodiment, the difference between the potential of the node A and the potential of the node B when the memory cell in the conductive state is selected is made smaller than that in the conventional case (t4−
The data read operation can be speeded up only for the time of t3).

さらに、この実施例回路によれば、“0"データ出力時に
電源電圧が変動しても誤動作の発生を防止することがで
き、電源ノイズマージンを広げることができるという効
果も有する。すなわち、一般に電源電圧の変動は出力バ
ッファ回路の出力が切替わるときに最も発生し易い。デ
ータ読み出し速度が早い記憶装置では、センスアンプ回
路の出力が切替わった後から出力バッファ回路の出力が
切替わるまでの時間が短いため、ノードＡとノードＢの
電位差が小さくなっているときに電源電圧が変動するこ
とになる。第３図に示すように、ノードＡの電位がノー
ドＢの電位VBと等しくなってからΔＴの時間の後に出力
バッファ回路の出力が切替わるとすれば、ΔＴ時間後の
ノードＡの電位は従来回路の場合よりもΔＶだけ高いも
のとなる。このため、時刻t3からΔＴ時間後に出力バッ
ファ回路の出力が切替わっても、このときにはノードＡ
の電位が充分に高くなっているため、出力バッファ回路
の出力切替わりにより電源電圧が変動しても“0"データ
出力時の誤動作の発生を防止することができる。これに
より、電源ノイズマージンを広げることができる。Further, according to the circuit of this embodiment, it is possible to prevent malfunction even if the power supply voltage fluctuates at the time of outputting "0" data, and it is possible to widen the power supply noise margin. That is, generally, the fluctuation of the power supply voltage is most likely to occur when the output of the output buffer circuit is switched. In a storage device with a high data read speed, the time from the switching of the output of the sense amplifier circuit to the switching of the output of the output buffer circuit is short, so that when the potential difference between the node A and the node B is small, the power supply is reduced. The voltage will fluctuate. As shown in FIG. 3, assuming that the output of the output buffer circuit is switched after a time ΔT after the potential of the node A becomes equal to the potential VB of the node B, the potential of the node A after the time ΔT is the conventional value. It is higher than the case of the circuit by ΔV. Therefore, even if the output of the output buffer circuit is switched after ΔT time from the time t3, the node A
Since the potential of is sufficiently high, it is possible to prevent the occurrence of malfunction at the time of outputting "0" data even if the power supply voltage changes due to the output switching of the output buffer circuit. As a result, the power supply noise margin can be widened.

すなわち、上記実施例によれば、高速にデータを読み出
すことができ、高い電源ノイズマージンを持つ半導体記
憶装置を実現することができる。That is, according to the above embodiment, it is possible to read data at high speed and to realize a semiconductor memory device having a high power supply noise margin.

第４図はこの発明の他の実施例による構成を示す回路図
であり、上記第１図の実施例のものと同様にメモリセル
として浮遊ゲートと制御ゲートの２層ゲート構造を有す
るMOSトランジスタを使用したEPROMにこの発明を実施し
たものである。なお、第１図の実施例回路と対応する箇
所には同じ符号を付し、その説明は省略する。FIG. 4 is a circuit diagram showing a structure according to another embodiment of the present invention. As in the embodiment of FIG. 1, a MOS transistor having a two-layer gate structure of a floating gate and a control gate is used as a memory cell. The present invention is applied to the EPROM used. The parts corresponding to those of the embodiment circuit of FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted.

この実施例回路では、第１、第２の負荷回路30,60内のM
OSトランジスタ32,62のゲートを接地をする代りに、両
ゲートに制御信号▲▼を供給するようにしたもの
である。この制御信号▲▼は外部制御信号▲
▼に基づいて制御される信号であり、この信号▲
▼はこの実施例の半導体記憶装置がアクティブ状態のと
きにはアース電圧にされ、待機状態すなわちスタンドバ
イ状態のときには電源電圧V_CCとなるように制御され
る。In this embodiment circuit, the M in the first and second load circuits 30 and 60 is
Instead of grounding the gates of the OS transistors 32 and 62, a control signal ▲ ▼ is supplied to both gates. This control signal ▲ ▼ is an external control signal ▲
This signal is controlled based on ▼, and this signal ▲
▼ is controlled to the ground voltage when the semiconductor memory device of this embodiment is in the active state, and to be the power supply voltage V _CC in the standby state, that is, the standby state.

この実施例の半導体記憶装置がアクティブ状態のときに
は、制御信号▲▼がアース電圧に設定され、この
ときは第１図の実施例回路のときと同じようにデータ読
み出し動作が行われる。他方、スタンドバイ状態のとき
には制御信号▲▼が電源電圧V_CCに設定され、MOS
トランジスタ32,62はそれぞれ非導通状態にされる。こ
のため、スタンドバイ状態のときには電源電圧V_CCから
の電流流出がなくなり、消費電力の削減が図られる。When the semiconductor memory device of this embodiment is in the active state, the control signal {circle over ()} is set to the ground voltage, and at this time, the data read operation is performed as in the case of the embodiment circuit of FIG. On the other hand, in the standby state, the control signal ▲ ▼ is set to the power supply voltage V _CC and the MOS
The transistors 32 and 62 are made non-conductive. Therefore, in the standby state, current does not flow out from the power supply voltage V _CC , and power consumption can be reduced.

第５図（ａ），（ｂ），（ｃ）はそれぞれこの発明のさ
らに他の実施例回路で使用される第１の負荷回路30の構
成を示す回路図である。5 (a), (b), and (c) are circuit diagrams showing the configuration of the first load circuit 30 used in the circuit of still another embodiment of the present invention.

第５図（ａ）の負荷回路は、第１図の実施例回路におけ
るＰチャネルMOSトランジスタ32の代りに、閾値電圧が
負の値を持つデプレッション型のＮチャネルMOSトラン
ジスタ33を用いるようにしたものである。そして、この
MOSトランジスタ33のゲートはそのソースに接続されて
いる。このトランジスタ33は、ゲートがソースに接続さ
れているために前記ＰチャネルMOSトランジスタ32と同
じ定電流負荷特性を示す。なお、このMOSトランジスタ3
3の導通抵抗は、前記メモリセルに所定の電流が流れた
ときにノードＡの電位が所定の値、例えば1V程度になる
ように設定される。The load circuit of FIG. 5 (a) uses a depletion type N-channel MOS transistor 33 having a negative threshold voltage in place of the P-channel MOS transistor 32 in the embodiment circuit of FIG. Is. And this
The gate of the MOS transistor 33 is connected to its source. The transistor 33 exhibits the same constant current load characteristic as the P-channel MOS transistor 32 because the gate is connected to the source. This MOS transistor 3
The conduction resistance of 3 is set so that the potential of the node A becomes a predetermined value, for example, about 1 V when a predetermined current flows through the memory cell.

第５図（ｂ）の負荷回路は、第１図の実施例回路におけ
るＰチャネルMOSトランジスタ31の代りにゲートが電源
電圧V_CCに接続されたＮチャネルMOSトランジスタ34を、
第１図の実施例回路におけるＰチャネルMOSトランジス
タ32の代りに閾値電圧が負の値を持つデプレッション型
のＮチャネルMOSトランジスタ35をそれぞれ用いるよう
にしたものである。そして、このMOSトランジスタ35の
導通抵抗の値は、前記メモリセルに所定の電流が流れた
ときにノードＡが所定の電位になるように設定されてい
る。The load circuit of FIG. 5 (b) includes an N-channel MOS transistor 34 whose gate is connected to the power supply voltage V _CC , instead of the P-channel MOS transistor 31 of the embodiment circuit of FIG.
Instead of the P-channel MOS transistor 32 in the embodiment circuit shown in FIG. 1, depletion type N-channel MOS transistors 35 each having a negative threshold voltage are used. The value of the conduction resistance of the MOS transistor 35 is set so that the node A has a predetermined potential when a predetermined current flows through the memory cell.

このような負荷回路を使用することにより、閾値電圧が
高いメモリセルが選択されたときのノードＡの電位は、
電源電圧V_CCよりＮチャネルMOSトランジスタの閾値電圧
だけ低い値に設定される。なお、このような負荷回路を
使用することによって全てのMOSトランジスタをＮチャ
ネルのものにすることができ、この発明の記憶装置をＮ
チャネルMOS型集積回路で実現することができるように
なる。By using such a load circuit, the potential of the node A when a memory cell with a high threshold voltage is selected is
It is set to a value lower than the power supply voltage V _CC by the threshold voltage of the N-channel MOS transistor. By using such a load circuit, all the MOS transistors can be made N-channel, and the memory device of the present invention can be N-channel.
It can be realized by a channel MOS type integrated circuit.

第５図（ｃ）の負荷回路は、第１図の実施例回路におけ
るＰチャネルMOSトランジスタ31と32との間にＰチャネ
ルMOSトランジスタ36を接続するようにしたものであ
る。そして、上記MOSトランジスタ36のゲートはそのド
レインに接続されている。このトランジスタ36を新たに
挿入することにより、閾値電圧が高いメモリセルが選択
されたときのノードＡの電位は、電源電圧V_CCよりＰチ
ャネルMOSトランジスタ２個分の閾値電圧だけ低くなる
ように制御される。この負荷回路を使用することによ
り、回路閾値電圧が低いセンスアンプ回路を用いた場合
でも高速動作が実現できる。The load circuit of FIG. 5 (c) is such that the P-channel MOS transistor 36 is connected between the P-channel MOS transistors 31 and 32 in the embodiment circuit of FIG. The gate of the MOS transistor 36 is connected to its drain. By newly inserting the transistor 36, the potential of the node A when a memory cell having a high threshold voltage is selected is controlled to be lower than the power supply voltage V _CC by the threshold voltage of two P-channel MOS transistors. To be done. By using this load circuit, high speed operation can be realized even when a sense amplifier circuit having a low circuit threshold voltage is used.

なお、上記第５図（ａ），（ｂ），（ｃ）のような構成
の第１の負荷回路30を使用する場合には、第２の負荷回
路60もこれと同様の構成のものを使用することが可能で
ある。また、そのときも定電流負荷用のトランジスタの
寸法を、前記のような条件すなわちノードＢの電位VB
が、メモリセルに所定の電流が流れたときにノードＡに
得られる“0"レベルの電位と、メモリセルに電流が流れ
ないときにノードＡに得られる“1"レベルの電位とのち
ょうど中間電位となるような関係を満たすように設定す
る必要がある。When the first load circuit 30 having the structure shown in FIGS. 5 (a), (b) and (c) is used, the second load circuit 60 also has the same structure as this. It is possible to use. Also at that time, the size of the transistor for the constant current load is set to the above condition, that is, the potential VB of the node B.
Is just between the "0" level potential obtained at node A when a predetermined current flows in the memory cell and the "1" level potential obtained at node A when no current flows in the memory cell. It is necessary to set it so as to satisfy the relationship such that it becomes a potential.

なお、この発明は上記実施例に限定されるものではな
く、種々の変形が可能であることはいうまでもない。例
えば、上記各実施例ではセンシアンプ回路としてカレン
トミラー型センスアンプ回路を用いる場合について説明
したが、これは例えばインバータ型センスアンプ回路等
を使用しても、前記のように高速で電源ノイズに対して
強い半導体記憶装置を実現することができる。また、上
記実施例では、メモリセルに所定の電流が流れたときに
ノードＡの電位を所定値に設定しているＰチャネルMOS
トランジスタ、例えば第１図のMOSトランジスタ31等の
導通抵抗はチャネル幅Ｗであるそのトランジスタの寸法
を調整することによって設定する場合について説明した
が、これはゲートに所定バイアス電圧を供給することに
よって導通抵抗の値を設定するようにしてもよい。It is needless to say that the present invention is not limited to the above embodiment and various modifications can be made. For example, in each of the above-described embodiments, the case where the current mirror type sense amplifier circuit is used as the sense amplifier circuit has been described. And a strong semiconductor memory device can be realized. Further, in the above embodiment, the P-channel MOS which sets the potential of the node A to a predetermined value when a predetermined current flows through the memory cell.
The case where the conduction resistance of a transistor, for example, the MOS transistor 31 in FIG. 1 is set by adjusting the dimension of the transistor having the channel width W has been described. This is conducted by supplying a predetermined bias voltage to the gate. You may make it set the value of resistance.

また、上記各実施例ではメモリセルとして２層ゲート構
造を有する不揮発性トランジスタを使用した不揮発性半
導体記憶装置にこの発明を実施した場合について説明し
たが、これは、一層のゲート構造のMOSトランジスタを
メモリセルとして使用し、製造工程の途中でチャネル領
域に選択的にイオン注入を行なうことによって閾値電圧
の高いものと低いものとを形成するようなマスクROMに
もこの発明を実施することができる。Further, in each of the above-described embodiments, the case where the present invention is applied to the nonvolatile semiconductor memory device using the nonvolatile transistor having the double-layer gate structure as the memory cell has been described. The present invention can also be implemented in a mask ROM which is used as a memory cell and in which a high threshold voltage and a low threshold voltage are formed by selectively implanting ions in the channel region during the manufacturing process.

［発明の効果］以上説明したようにこの発明によれば、負荷回路を、メ
モリセルが導通して所定の電流が流れるときには定電流
動作する第１の負荷手段と、メモリセルが非導通状態の
きにはデータ検出ノードの電位を電源電圧よりも所定値
だけ低い値に設定する第２の負荷手段とで構成するよう
にしたので、ノイズによる電源電圧の変動に対して高い
動作マージンを有し、動作速度の高速化を容易に図るこ
とができる半導体記憶装置を提供することができる。[Effects of the Invention] As described above, according to the present invention, the load circuit is configured such that the memory cell is in a non-conducting state with the first load means that operates in a constant current when the memory cell is conducting and a predetermined current flows. In this case, since it is configured with the second load means for setting the potential of the data detection node to a value lower than the power supply voltage by a predetermined value, it has a high operation margin against fluctuations in the power supply voltage due to noise. Therefore, it is possible to provide a semiconductor memory device that can easily increase the operating speed.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例による構成を示す回路図、
第２図は上記実施例装置における負荷回路の電圧−電流
特性図、第３図は上記実施例回路の一つのノードの電位
変化を示す特性図、第４図はこの発明の他の実施例によ
る構成を示す回路図、第５図はこの発明のさらに他の実
施例回路で使用される種々の負荷回路の構成を示す回路
図、第６図は従来の構成を示す回路図、第７図は上記従
来装置の負荷回路の電圧−電流特性図である。 11……メモリセル、13……列線、14……行線、20……第
１のバイアス電位設定回路、30……第１の負荷回路、41
……ダミーセル、43……ダミー列線、50……第２のバイ
アス電位設定回路、60……第２の負荷回路、70……セン
スアンプ回路、31,32,36,61,62……ＰチャネルMOSトラ
ンジスタ、33,35……デプレッション型のＮチャネルMOS
トランジスタ。FIG. 1 is a circuit diagram showing a configuration according to an embodiment of the present invention,
FIG. 2 is a voltage-current characteristic diagram of the load circuit in the device of the above embodiment, FIG. 3 is a characteristic diagram showing a potential change of one node of the circuit of the above embodiment, and FIG. 4 is a diagram of another embodiment of the present invention. FIG. 5 is a circuit diagram showing the configuration, FIG. 5 is a circuit diagram showing the configuration of various load circuits used in a circuit of another embodiment of the present invention, FIG. 6 is a circuit diagram showing the conventional configuration, and FIG. FIG. 7 is a voltage-current characteristic diagram of a load circuit of the conventional device. 11 ... Memory cell, 13 ... Column line, 14 ... Row line, 20 ... First bias potential setting circuit, 30 ... First load circuit, 41
...... Dummy cell, 43 …… Dummy column line, 50 …… Second bias potential setting circuit, 60 …… Second load circuit, 70 …… Sense amplifier circuit, 31,32,36,61,62 …… P Channel MOS transistor, 33,35 ... Depletion type N-channel MOS
Transistor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者金澤一久神奈川県川崎市幸区小向東芝町１番地株式会社東芝多摩川工場内 (72)発明者熊谷茂神奈川県川崎市川崎区駅前本町25番地１東芝マイコンエンジニアリング株式会社内 (72)発明者佐藤勲神奈川県川崎市川崎区駅前本町25番地１東芝マイコンエンジニアリング株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuhisa Kanazawa 1 Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Inside the Tamagawa Factory, Toshiba Corporation (72) Inventor Shigeru Kumagai 25, Maemachi, Kawasaki-ku, Kawasaki-ku, Kanagawa 1 In Toshiba Microcomputer Engineering Co., Ltd. (72) Inventor Isao Sato 25, Ekimaehonmachi, Kawasaki-ku, Kawasaki-shi, Kanagawa 1 Toshiba Microcomputer Engineering Co., Ltd.

Claims

【特許請求の範囲】[Claims]

【請求項１】選択時に記憶データに応じて導通状態また
は非導通状態となり、電流通路の一端が第１の電源に接
続されたメモリセルと、電流通路の一端が上記メモリセルの電流通路の他端に、
電流通路の他端がデータ検出ノードにそれぞれ結合さ
れ、ゲートに所定のバイアス電圧が供給される第１のMO
Sトランジスタと、上記データ検出ノードに接続され、上記メモリセルの記
憶データを読み出すセンス回路と、上記データ検出ノードと第２の電源との間に挿入され、
上記メモリセルの選択時にこのメモリセルが非導通状態
の時に上記データ検出ノードを所定の高い第１電位まで
充電し、上記メモリセルの選択時でこのメモリセルが導
通状態の時は上記データ検出ノードの低い第２電位を決
定する負荷回路とを具備し、上記負荷回路は、上記データ検出ノードの充電時に上記第１電位として上
記第２の電源の電圧よりも低く設定する第２のMOSトラ
ンジスタと、上記第２のMOSトランジスタと直列に接続された第３のM
OSトランジスタとから構成され、上記第３のMOSトランジスタは上記メモリセルが導通状
態の時にメモリセルの導通抵抗とこの第３のMOSトラン
ジスタの導通抵抗とに応じて上記データ検出ノードを上
記第２電位に設定し、かつ上記第２、第３のMOSトラン
ジスタの寸法比を異ならせることによって上記第３のMO
Sトランジスタの導通抵抗を上記第２のMOSトラジスタの
導通抵抗よりも大きく設定したことを特徴とする半導体
記憶装置。1. A memory cell having a conducting state or a non-conducting state according to stored data when selected and having one end of a current path connected to a first power supply, and one end of the current path other than the current path of the memory cell. On the edge
The other ends of the current paths are respectively coupled to the data detection nodes, and the first MO having the gate supplied with a predetermined bias voltage.
An S-transistor, a sense circuit connected to the data detection node for reading stored data in the memory cell, and inserted between the data detection node and a second power supply,
The data detection node is charged to a predetermined high first potential when the memory cell is in the non-conducting state when the memory cell is selected, and the data detection node is charged when the memory cell is in the conducting state when the memory cell is selected. A load circuit that determines a low second potential of the second MOS transistor, the load circuit including a second MOS transistor that is set to be lower than the voltage of the second power supply as the first potential when the data detection node is charged. , A third M connected in series with the second MOS transistor
The third MOS transistor comprises an OS transistor, and the third MOS transistor sets the data detection node to the second potential in accordance with the conduction resistance of the memory cell and the conduction resistance of the third MOS transistor when the memory cell is in a conductive state. And the dimensional ratios of the second and third MOS transistors are made different,
A semiconductor memory device characterized in that a conduction resistance of an S transistor is set to be larger than a conduction resistance of the second MOS transistor.

【請求項２】前記第３のMOSトランジスタは、ゲートが
前記第２の電源の電圧よりも低い一定電圧でバイアスさ
れたＰチャネル型MOSトランジスタであることを特徴と
する請求項１に記載の半導体記憶装置。2. The semiconductor according to claim 1, wherein the third MOS transistor is a P-channel type MOS transistor whose gate is biased with a constant voltage lower than the voltage of the second power supply. Storage device.

【請求項３】前記第３のMOSトランジスタは、ゲートが
そのソースに接続され、閾値電圧が負の値を有するＮチ
ャネル型MOSトランジスタであることを特徴とする請求
項１に記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the third MOS transistor is an N-channel MOS transistor whose gate is connected to its source and whose threshold voltage has a negative value. .

【請求項４】前記第２のMOSトランジスタは、ゲートが
前記デート検出ノードに接続されたＰチャネル型MOSト
ランジスタであることを特徴とする請求項１に記載の半
導体記憶装置。4. The semiconductor memory device according to claim 1, wherein the second MOS transistor is a P-channel type MOS transistor whose gate is connected to the date detection node.

【請求項５】前記第２のMOSトランジスタは、ゲートが
前記第２の電源の電圧でバイアスされ、閾値電圧が正の
値を有するＮチャネル型MOSトランジスタであることを
特徴とする請求項１に記載の半導体記憶装置。5. The second MOS transistor is an N-channel MOS transistor whose gate is biased by the voltage of the second power supply and whose threshold voltage has a positive value. The semiconductor memory device described.

【請求項６】前記第３のMOSトランジスタは、外部信号
に応答してアクティブ状態のときには前記第１の電源の
電圧となり、スタンドバイ状態のときには前記第２の電
源の電圧となる内部制御信号がゲートに供給されるＰチ
ャネル型MOSトランジスタであることを特徴とする請求
項１に記載の半導体記憶装置。6. An internal control signal, which becomes a voltage of the first power supply when the third MOS transistor is in an active state in response to an external signal and becomes a voltage of the second power supply when in a standby state. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a P-channel type MOS transistor supplied to the gate.

【請求項７】前記第２のMOSトランジスタは、外部信号
に応答してアクティブ状態のときには前記第２の電源の
電圧となり、スタンドバイ状態のときには前記第１の電
源の電圧となる内部制御信号がゲートに供給されるＮチ
ャネル型MOSトランジスタであることを特徴とする請求
項１に記載の半導体記憶装置。7. The internal control signal, which is the voltage of the second power supply when the second MOS transistor is in the active state in response to an external signal, and the voltage of the first power supply when in the standby state. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is an N-channel MOS transistor supplied to a gate.