JPH07109704B2 - Semiconductor memory - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は大容量で高速の半導体メモリに関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention (Field of Industrial Application) The present invention relates to a large-capacity and high-speed semiconductor memory.

（従来の技術） ダイナミックメモリは記憶セルが転送FETと記憶キャパ
シタの２素子により構成される点で単位面積あたりのビ
ット記憶密度が高い。例えば記憶セルが６素子で構成さ
れるスタティックメモリに比べ約３倍のビット密度を達
成することができる。この点で大容量の半導体メモリと
してはダイナミックメモリが主に用いられている。これ
に対しスタティックメモリは高速化、低消費電力化に適
するので小容量の高速メモリの分野で低電力メモリの分
野に用いられている。(Prior Art) A dynamic memory has a high bit storage density per unit area in that a storage cell is composed of two elements, a transfer FET and a storage capacitor. For example, it is possible to achieve a bit density which is about three times as high as that of a static memory in which memory cells are composed of 6 elements. In this respect, a dynamic memory is mainly used as a large capacity semiconductor memory. On the other hand, the static memory is suitable for high speed and low power consumption, and is used in the field of low power memory in the field of small capacity high speed memory.

従来の大容量のダイナックメモリの具体例として特開昭
57−186289号公報に記載されている回路を第１図に示
す。ビット線B,には、それぞれ転送用PMOS FET Q_M
と記憶キャパシタC_Sよりなるダイナックメモリセルが接
続されている。それぞれの転送用PMOS FET Q_Mのゲー
トにはワード線W_N,W_N+1が接続され、このワード線W_N,W
_N+1は行デコーダRDに接続される。ワード線W_N,W_N+1は行
デコーダRDにより駆動される。ビット線B,には、寄生
静電容量C_Bが付随している。As a concrete example of a conventional large-capacity dynam memory,
The circuit described in Japanese Patent Publication No. 57-186289 is shown in FIG. Transfer PMOS FET Q _M to bit line B, respectively
And a dynam memory cell consisting of a storage capacitor C _S. The word lines W _N and W _{N + 1} are connected to the gates of the transfer PMOS FET Q _M , and these word lines W _N and W _{N
N + 1} is connected to the row decoder RD. The word lines W _N and W _{N + 1} are driven by the row decoder RD. A parasitic capacitance C _B is attached to the bit line B.

ビット線B,にはさらにプリチャージ回路とセンスアン
プ回路とが接続されている。プリチャージ回路は、NMOS
FET NP1,NP2,NP3からなる。センスアンプ回路は、交
差結合されたNMOS FET対N1,N2とラッチ用NMOS FET N
3と、交差結合されたPMOS FET対P1,P2と、ラッチ用PMO
S FET P3との６つのFETにより構成されている。ビッ
ト線B,のそれぞれは、列選択信号Y_mにより選択的に転
送ゲート用NMOS FET対T_m1,T_m2を介して行方向に配線さ
れたデータ線対I/O,▲▼にそれぞれ接続される。
データ線対I/O,▲▼は、入力バッファB1を介して
データ入力端子D_INに、出力バッファB0を介してデータ
出力端子D_outに接続される。外部より与えられたアドレ
ス信号A_RCはアドレスバッファADSにより行アドレスロー
ブ信号φ_ARに同期して行アドレスA_Rがストローブされ、
行デコーダRDへ送られ、列アドレスストローブ信号φ_AC
に同期して列アドレスA_Cがストローブされ列デコーダCD
へ送られる。A precharge circuit and a sense amplifier circuit are further connected to the bit line B. The precharge circuit is NMOS
It consists of FETs NP1, NP2, and NP3. The sense amplifier circuit consists of a cross-coupled NMOS FET pair N1, N2 and a latching NMOS FET N.
3, a cross-coupled PMOS FET pair P1, P2, and a latch PMO
It consists of 6 FETs, S FET P3. Each of the bit lines B, is selectively connected to a data line pair I / O, ▲ ▼ wired in the row direction through the transfer gate NMOS FET pair T _m1 , T _m2 by the column selection signal Y _m. It
The data line pair I / O, ▲ ▼ is connected to the data input terminal D _IN via the input buffer B1 and to the data output terminal D _out via the output buffer B0. The address signal A _RC provided from the outside is strobed by the address buffer ADS in synchronization with the row address lobe signal φ _AR , and the row address A _R is strobed.
Transmitted to row decoder RD, column address strobe signal φ _AC
The column address A _C is strobed in synchronization with the column decoder CD
Sent to.

次のこのダイナミックメモリの動作を説明する。行アド
レスストローブ信号φ_ARが入力される以前にφ_P0が入力
されており、プリチャージ回路が動作してビット線B,
は中間電位V_Dまでプリチャージされている。行アドレス
ストローブ信号φ_ARがアクアイブにされると、プリチャ
ージが終了し、行アドレスが同期してストローブされ、
行デコーダRDにより選択された番地の行W_NがＨレベルか
らＬレベルになり、行W_Nに接続されている転送用FET Q
_Mが導通し、選択されたメモリセルの記憶キャパシタC_S
の情報がビット線Ｂ上にあらわれる。すなわち、記憶キ
ャパシタC_Sの情報が「１」のときは、ビット線Ｂの電位
はV_DからV_D＋ΔＶと変化し、記憶キャパシタC_Sの情報が
「０」のときは、ビット線Ｂの電位はV_DからV_D−ΔＶと
変化する。ここでΔＶ＝C_SV_M/2（C_B＋C_S）である。その
後センスアンプのラッチ用FET N3,P3のゲートにラッチ
用信号φ_N,φ_Ｐが入力して、ラッチ用FET N3,P3は導通
状態になる。これにより微小信号ΔＶが増幅され、記憶
キャパシタC_Sの情報が「１」ならばビット線Ｂは電位V
_CCとなり、ビット線は電位０となる。記憶キャパシタ
C_Sの情報が「０」ならば逆にビット線Ｂは電位０とな
り、ビット線は電位V_CCとなる。行アドレスストロー
ブ信号φ_ARがアクティブにされた後、列アドレスストロ
ーブ信号φ_ACがアクティブにされ、列アドレスが列デコ
ーダCDに入力される。選択された列アドレスに従って選
択列のY_mが選ばれ、選択列の転送ゲート用NMOS FET対T
_m1,T_m2を導通させ、データ線対I/O,▲▼とビット
線対B,が接続される。リード制御信号φ_Ｒ、ライト制
御信号φ_Ｗに従って、それぞれ出力バッファB0、入力バ
ッファB1が活性化され、リード動作またはライト動作が
実現される。行アドレスストローブ信号φ_ARがアクティ
ブの状態で列アドレスストローブ信号φ_ACを連続して変
化させ、列アドレスを次々に変えて、同一行内でリード
動作またはライト動作を連続的におこなう。このような
リード／ライト動作をページモード動作というが、この
ページモードの最大サイクル数は、一定間隔でリフレッ
シュ動作を行う必要があるため制限されていた。例えば
256Kビットメモリではリフレッシュサイクルは256サイ
クル/4msであり、約16μｓ毎に１回の割合でリフレッシ
ュが必要であるが、ペードモードサイクルが160nsで約1
00サイクル毎にリフレッシュが必要なため、ページモー
ド数の最大値は100以下に制限されてしまう。The operation of this dynamic memory will be described below. Φ _P0 is input before the row address strobe signal φ _AR is input, the precharge circuit operates and bit line B,
Is precharged to the intermediate potential V _D. When the row address strobe signal φ _AR is made active, precharging ends, and the row address is strobed synchronously.
The row W _N at the address selected by the row decoder RD changes from H level to L level, and the transfer FET Q connected to the row W _N
M conducts and the storage capacitor C _{S of the} selected memory cell
Information appears on the bit line B. That is, when information of the storage capacitor C _S is "1", the potential of the bit line B is changed V _D + [Delta] V from V _D, information of the storage capacitor C _S is when the "0", the bit line B The potential changes from V _D to V _D −ΔV. Here, ΔV = C _S V _M / 2 (C _B + C _S ). After that, the latching signals φ _N and φ _P are input to the gates of the latching FETs N3 and P3 of the sense amplifier, and the latching FETs N3 and P3 are rendered conductive. As a result, the minute signal ΔV is amplified, and if the information of the storage capacitor C _S is “1”, the bit line B has the potential V
_It becomes _CC and the potential of the bit line becomes 0. Storage capacitor
If the information of C _S is “0”, the potential of the bit line B becomes 0 and the potential of the bit line becomes V _CC . After the row address strobe signal φ _AR is activated, the column address strobe signal φ _AC is activated and the column address is input to the column decoder CD. Y _m of the selected column is selected according to the selected column address, and the transfer gate NMOS FET pair T of the selected column is selected.
_{The m1} and T _m2 are made conductive, and the data line pair I / O, ▲ ▼ and the bit line pair B are connected. In accordance with the read control signal φ _R and the write control signal φ _W , the output buffer B0 and the input buffer B1 are activated, respectively, and the read operation or the write operation is realized. While the row address strobe signal φ _AR is active, the column address strobe signal φ _AC is continuously changed to change the column address one after another to continuously perform the read operation or the write operation in the same row. Such a read / write operation is called a page mode operation, but the maximum number of cycles in this page mode is limited because it is necessary to perform refresh operations at regular intervals. For example
With a 256K-bit memory, the refresh cycle is 256 cycles / 4ms, and it is necessary to refresh at a rate of once every 16μs, but when the pad mode cycle is 160ns, it takes about 1 cycle.
Since the refresh is required every 00 cycles, the maximum number of page modes is limited to 100 or less.

また、例えば山田他「Auto/Self Refresh機能内蔵64Kbi
t MOSダイナックRAM」（電子通信学会論文誌、Vol J−6
6−Ｃ（No.1）、p62、1983年１月）には、タイマとリフ
レッシュカウンタを内蔵し、タイヤでカウントマップさ
れるリフレッシュカウンタ情報によりセルフリフレッシ
ュを行うものが記載されている。しかしこの半導体メモ
リではセルフリフレッシュ時にセンスアンプがリフレッ
シュ動作に利用されるため、セルフリフレッシュ期間内
は外部から行方向のみならず列方向にもアドレスを指定
してリード／ライト動作をすることができなかった。For example, Yamada et al. “64Kbi with Auto / Self Refresh function
t MOS Dynac RAM ”(Journal of the Institute of Electronics and Communication Engineers, Vol J-6
6-C (No. 1), p62, January 1983) describes that a timer and a refresh counter are built in and self-refresh is performed by refresh counter information count-mapped by tires. However, in this semiconductor memory, since the sense amplifier is used for the refresh operation during the self-refresh, the read / write operation cannot be performed by externally specifying the address not only in the row direction but also in the column direction during the self-refresh period. It was

このような従来の半導体メモリには次のような問題点が
ある。ビット線とデータ線の寄生容量は大きいため、
リード／ライト動作のアクセス時間やサイクル時間や、
ページモードのサイクル時間が長く必要であり、低速で
ある。行アドレスを固定しての列アドレス変化に対す
るページモードのリフレッシュサイクル数に最大値があ
る。セルフリフレッシュ中はメモリに対するリード／
ライト動作のアクセスができない。同一行をアクセス
しているにもかかわらずページモードサイクルのある繰
り返し毎に行選択動作を繰り返す必要があるため消費電
力が大きい。Such a conventional semiconductor memory has the following problems. Since the parasitic capacitance of the bit line and the data line is large,
Access time and cycle time of read / write operation,
Page mode requires a long cycle time and is slow. There is a maximum value in the number of page mode refresh cycles with respect to a change in column address with a fixed row address. Read / write to memory during self-refresh
The write operation cannot be accessed. Even though the same row is accessed, the row selection operation needs to be repeated each time the page mode cycle is repeated, resulting in high power consumption.

このような問題を解決するため、ダイナミックメモリの
高ビット密度とスタティックメモリの高速性とを組合わ
せた半導体メモリが同一発明者により提案されている
（特願昭58−113924号）。In order to solve such a problem, a semiconductor memory combining a high bit density of a dynamic memory and a high speed of a static memory has been proposed by the same inventor (Japanese Patent Application No. 58-113924).

このメモリではダイナミックメモリの１行分のデータを
スタティックメモリ行に転送し、スタティックメモリの
高速性を利用して読出しを行い、全体としてのアクセス
速度を向上させようとするものである。In this memory, one row of data in the dynamic memory is transferred to a static memory row, and reading is performed by utilizing the high speed of the static memory to improve the access speed as a whole.

（発明が解決しようとする課題） しかしながら、ダイナミックメモリの１行分のセルのデ
ータを対応するスタティックメモリセルに転送する際に
は両者がビット線により直接接続されることになるた
め、両者のデータが衝突することになる。例えば、読出
し時においてダイナミックメモリが“1"を記憶してお
り、スタティックメモリが“0"状態となっている場合、
データが衝突し、通常の倍以上の大電流（貫通電流）が
流れる。このようなデータの衝突が起こった場合には、
一般的に電流供給能力がある側のデータが取り出される
ことになる。この結果、ダイナミックメモリのデータが
取出されたときには問題がないが、スタティックメモリ
の情報が取出されたときには、誤読出しが発生すること
になる。(Problems to be Solved by the Invention) However, when data of cells for one row of the dynamic memory are transferred to the corresponding static memory cells, both of them are directly connected by a bit line. Will collide. For example, if the dynamic memory stores “1” and the static memory is in the “0” state when reading,
Data collides, and a large current (through current) more than twice the normal current flows. When such a data collision occurs,
In general, the data on the side having the current supply capability is taken out. As a result, there is no problem when the data in the dynamic memory is taken out, but erroneous reading occurs when the information in the static memory is taken out.

したがって、本発明はこのようなデータの衝突が発生を
防止することができ、誤読出しを防止した半導体メモリ
を提供することを目的とする。Therefore, an object of the present invention is to provide a semiconductor memory capable of preventing such data collision and preventing erroneous reading.

〔発明の構成〕[Structure of Invention]

（課題を解決するための手段） 本発明によれば、情報を記憶するダイナミックメモリセ
ルを行方向と列方向にマトリクス配列したダイナミック
メモリセルアレイと、前記ダイナミックメモリセルアレ
イ中のダイナミックメモリセルを行方向に共通接続した
ワード線と、前記ダイナミックメモリセルアレイ中のダ
イナミックメモリセルを列方向に共通接続したビット線
と、前記ビット線を対にして、この対にしたビット線間
の電位差をセンス増幅する複数のセンスアンプ回路から
なるセンスアンプ回路行とを備えた半導体メモリにおい
て、前記ダイナミックメモリセルアレイ中の行方向のダ
イナミックメモリセルに対応したスタティックメモリセ
ルからなるスタティックメモリセル行と、このスタティ
ックメモリセル行中のスタティックメモリセルとその対
応する前記ビット線との間で情報を伝達する転送ゲート
手段と、前記センスアンプ回路への電源供給を制御する
第１の電源供給制御手段と、所望の行アドレスのダイナ
ミックメモリセルからなるダイナミックメモリセル行の
ワード線を選択する行選択手段と、前記スタティックメ
モリセル行中の所望の列アドレスのスタティックメモリ
セルを選択して前記スタティックメモリセルとデータ線
の間で情報を伝達する列選択手段と、前記スタティック
メモリセルへの電源供給を制御する第２の電源供給制御
手段とを備え、前記行選択手段により選択されたワード
線に共通接続された前記ダイナミックメモリセル行に前
記転送ゲート手段により前記スタティックメモリセル行
の情報を転送する際に、前記第１の電源供給手段により
前記センスアンプ回路への電源供給を停止させた状態か
ら電源が供給された状態へ遷移させ、前記行選択手段に
より選択されたワード線に共通接続された前記ダイナミ
ックメモリセル行の情報を前記転送ゲート手段により前
記スタティックメモリセル行に転送する際に、前記第２
の電源供給手段により前記スタティックメモリへの電源
供給を停止させた状態から電源が供給された状態への遷
移を行わせ、前記列選択手段で選択されたデータ線を介
して所望の列アドレスのスタティックメモリセルの情報
のリード動作をするようにしたことを特徴としている。(Means for Solving the Problem) According to the present invention, a dynamic memory cell array in which dynamic memory cells for storing information are arranged in a matrix in a row direction and a column direction, and the dynamic memory cells in the dynamic memory cell array are arranged in a row direction. A plurality of word lines that are commonly connected, a bit line that is commonly connected to the dynamic memory cells in the dynamic memory cell array in the column direction, and the bit lines are paired to sense and amplify the potential difference between the paired bit lines. In a semiconductor memory including a sense amplifier circuit row including a sense amplifier circuit, a static memory cell row including a static memory cell corresponding to a dynamic memory cell in the row direction in the dynamic memory cell array, and a static memory cell row in the static memory cell row. Static memory Transfer gate means for transmitting information between a cell and its corresponding bit line, first power supply control means for controlling power supply to the sense amplifier circuit, and dynamic memory cell of a desired row address Row selecting means for selecting a word line of a dynamic memory cell row, and a column for selecting a static memory cell at a desired column address in the static memory cell row and transmitting information between the static memory cell and the data line. The transfer gate is provided to the dynamic memory cell row that is commonly connected to the word line selected by the row selection means, and includes a selection means and a second power supply control means that controls power supply to the static memory cell. Means for transferring information of the static memory cell row by the first power supply means. The transfer gate means transfers the information of the dynamic memory cell row commonly connected to the word line selected by the row selection means from the state in which the power supply to the sense amplifier circuit is stopped to the state in which power is supplied. When transferring to the static memory cell row, the second
The power supply means for making a transition from the state in which the power supply to the static memory is stopped to the state in which power is supplied is performed, and the static of the desired column address is set via the data line selected by the column selection means. It is characterized in that the memory cell information read operation is performed.

また、本発明にかかる半導体メモリによれば、情報を記
憶するダイナミックメモリセルを行方向と列方向にマト
リクス配列したダイナミックメモリセルアレイと、前記
ダイナミックメモリセルアレイ中のダイナミックメモリ
セルを行方向に共通接続したワード線と、前記ダイナミ
ックメモリセルアレイ中のダイナミックメモリセルを列
方向に共通接続したビット線と、前記ビット線を対にし
て、この対にしたビット線間の電位差をセンス増幅する
複数のセンスアンプ回路からなるセンスアンプ回路行と
を備えた半導体メモリにおいて、前記ダイナミックメモ
リセルアレイ中の行方向のダイナミックメモリセルに対
応したスタティックメモリセルからなるスタティックメ
モリセル行と、このスタティックメモリセル行中のスタ
ティックメモリセルとその対応する前記ビット線との間
で情報を伝達する転送ゲート手段と、所望の行アドレス
のダイナミックメモリセルからなるダイナミックメモリ
セル行のワード線を選択する行選択手段と、前記ダイナ
ミックメモリセル行中の所望の列アドレスのダイナミッ
クメモリセルを選択して前記スタティックメモリセルと
データ線の間で情報を伝達する列選択手段と前記スタテ
ィックメモリセルへの電源供給を制御する電源供給制御
手段とを備え、前記電源供給制御手段により前記スタテ
ィックメモリへの電源供給を停止させておき、前記行選
択手段により選択されたワード線に共通接続された前記
ダイナミックメモリセル行の情報を、前記転送ゲート手
段により前記スタティックメモリセル行に転送する際に
前記電源供給制御手段により前記スタティックメモリへ
電源供給を行い、前記列選択手段で選択されたデータ線
を介して、所望の列アドレスのスタティックメモリセル
の情報のリードおよび／又はライト動作をし、このリー
ドおよび／又はライト動作した後の前記スタティックメ
モリセル行の情報を、前記転送ゲート手段により、前記
行選択手段により選択されたワード線に共通接続された
前記ダイナミックメモリセル行に転送して再書込みする
ようにしたことを特徴としている。Further, according to the semiconductor memory of the present invention, the dynamic memory cell array in which the dynamic memory cells for storing information are arranged in a matrix in the row direction and the column direction, and the dynamic memory cells in the dynamic memory cell array are commonly connected in the row direction. A plurality of sense amplifier circuits that pair a word line, a bit line in which dynamic memory cells in the dynamic memory cell array are commonly connected in the column direction, and the bit line, and sense and amplify a potential difference between the paired bit lines. And a static memory cell row in the static memory cell row, the static memory cell row including the static memory cell row corresponding to the dynamic memory cell in the row direction in the dynamic memory cell array, and the static memory cell row in the static memory cell row. Transfer gate means for transmitting information between the memory cell and the corresponding bit line, row selecting means for selecting a word line of a dynamic memory cell row composed of dynamic memory cells of a desired row address, and the dynamic memory cell row A column selection means for selecting a dynamic memory cell of a desired column address in the column and transmitting information between the static memory cell and a data line; and a power supply control means for controlling power supply to the static memory cell. Power supply to the static memory is stopped by the power supply control means, and information on the dynamic memory cell row commonly connected to the word line selected by the row selection means is transferred to the transfer gate means by the transfer gate means. When transferring to a static memory cell row, the power supply control means is used to Power is supplied to the tick memory, information is read from and / or written to the static memory cell at a desired column address through the data line selected by the column selection means, and this read and / or write operation is performed. Information of the subsequent static memory cell row is transferred to the dynamic memory cell row commonly connected to the word line selected by the row selection means by the transfer gate means and rewritten. I am trying.

（作 用） 本発明にかかる半導体メモリでは、ダイナミックメモリ
セルのデータをスタティックメモリセルに転送前に、ス
タティックメモリセルへの電源供給を停止するようにし
ている。このため、データの転送の際に、スタティック
メモリセルの状態は白紙状態となり、ダイナミックメモ
リのデータの状態にスタティックメモリが影響を及ぼす
ことはない。このため、スタティックメモリの駆動能力
を落とさずに、データの衝突を避けることができる。(Operation) In the semiconductor memory according to the present invention, the power supply to the static memory cell is stopped before the data of the dynamic memory cell is transferred to the static memory cell. Therefore, when data is transferred, the state of the static memory cell becomes blank and the state of the data in the dynamic memory is not affected by the static memory. Therefore, it is possible to avoid data collision without deteriorating the driving capability of the static memory.

〔発明の実施例〕Example of Invention

本発明の一実施例による半導体メモリを第２図から第４
図に示す。第２図は本実施例による半導体メモリのチッ
プ上のレイアウトを示したものである。この半導体メモ
リは1M語×１ビット構成であり、10本のアドレス信号端
子A₀〜A₉を有する。このアドレス信号端子A₁〜A₉には行
アドレスと列アドレスをマルチプレックスしたアドレス
信号を入力する。この他にこの半導体メモリは、チップ
イネーブル信号端子CE、入力データ信号端子D_IN、出力
データ信号端子D_out、リード／ライト信号端子Ｗ、行ア
ドレスストローブ信号端子RAS、リフレッシュイネーブ
ルおよびレディ信号端子RRDYを有する。また電源端子V
_DD、接地端子V_SSも有している。2 to 4 show a semiconductor memory according to an embodiment of the present invention.
Shown in the figure. FIG. 2 shows the layout on the chip of the semiconductor memory according to this embodiment. This semiconductor memory has a 1M word × 1 bit configuration and has ten address signal terminals A _{0 to} A ₉ . An address signal obtained by multiplexing a row address and a column address is input to the address signal terminals A _{1 to} A ₉ . In addition to this, this semiconductor memory has a chip enable signal terminal CE, an input data signal terminal D _IN , an output data signal terminal D _out , a read / write signal terminal W, a row address strobe signal terminal RAS, a refresh enable and ready signal terminal RRDY. Have. In addition, the power supply terminal V
_It also has _DD and ground terminal V _SS .

本実施例は、2n₁行のスペア行、n₂列のスペア列を含む
冗長構成をとっており、（512×n₁）行（1024＋n₂）列
のダイナミックメモリセル400よりなるダイナミックメ
モリセルアレイ40を２個左右に配置している。ダイナミ
ックメモリセルアレイ40のビット線B,にはそれぞれ
（1024＋n₂）個のセンスアンプよりなるセンスアンプ回
路20が設けられている。さらに本実施例では、（1024＋
n₂）個のスタティックメモリ600よりなるスタティック
メモリセル行60が、それぞれ左右のダイナミックメモリ
セルアレイ40と転送ゲート手段50を介して設けられてい
る。スタティックメモリセル行60は中央に位置して列選
択手段である列デコーダ90をはさんで、左右に配置され
たデータ線対151,152に隣接して配置される。列デコー
ダ90により選択した選択列のスタティックメモリセル60
0がデータ線対151,152と接続される。ダイナミックメモ
リセルアレイ40の行線を構成するワード線11iは、行選
択手段である行選択回路110により選択的に駆動され
る。またワード線11iのそれぞれには浮遊電位状態とな
るのを防止する目的でノイズキラー100が設けられてい
る。行選択回路110や列デコーダ90に外部のアドレス信
号を供給するためにアドレスバッファ回路120が設けら
れている。また、行選択回路110にオートリフレッシュ
またはセルフリフレッシュ用の内部アドレス信号を供給
するためのリフレッシュカウンタ170と、リフレッシュ
カウンタ170へカウント入力を入力するタイマ回路160と
が設けられている。データ線対151,152にはデータ入力
回路141とデータ出力回路142よりなるデータ回路140が
設けられている。The present embodiment has a redundant configuration including 2n ₁ spare rows and n ₂ spare columns, and includes a dynamic memory cell array 40 composed of (512 × n ₁ ) rows (1024 + n ₂ ) columns of dynamic memory cells 400. Two are arranged on the left and right. Each of the bit lines B of the dynamic memory cell array 40 is provided with a sense amplifier circuit 20 composed of (1024 + n ₂ ) sense amplifiers. Further, in this embodiment, (1024+
A static memory cell row 60 composed of n ₂ ) static memories 600 is provided via the left and right dynamic memory cell arrays 40 and transfer gate means 50, respectively. The static memory cell row 60 is located in the center and sandwiches a column decoder 90 which is a column selecting means, and is arranged adjacent to the data line pairs 151 and 152 arranged on the left and right. Static memory cell 60 of the selected column selected by the column decoder 90
0 is connected to the data line pair 151,152. The word lines 11i forming the row lines of the dynamic memory cell array 40 are selectively driven by the row selection circuit 110 which is the row selection means. Further, each of the word lines 11i is provided with a noise killer 100 for the purpose of preventing a floating potential state. An address buffer circuit 120 is provided to supply an external address signal to the row selection circuit 110 and the column decoder 90. Further, a refresh counter 170 for supplying an internal address signal for auto-refresh or self-refresh to the row selection circuit 110, and a timer circuit 160 for inputting a count input to the refresh counter 170 are provided. A data circuit 140 including a data input circuit 141 and a data output circuit 142 is provided on the data line pair 151, 152.

さらに本実施例による半導体メモリにはこれらの回路全
体を同期してコントロールするコントロール回路130を
有する。コントロール回路130はクロックジェネレータ
を有し、リード、ライト、リフレッシュ等の各種動作の
制御をおこなう。本実施例では、左右のダイナミックメ
モリセルアレイ40を同時に活性化し動作させるが、リフ
レッシュサイクルは左右のダイナミックメモリアレイ40
の各１行ずつを同期させてリフレッシュし、各メモリセ
ルを4ms毎にリフレッシュするので、半導体メモリ全体
としては512リフレッシュサイクル/4msのリフレッシュ
サイクル数となる。Further, the semiconductor memory according to the present embodiment has a control circuit 130 for synchronously controlling all of these circuits. The control circuit 130 has a clock generator and controls various operations such as reading, writing, and refreshing. In this embodiment, the left and right dynamic memory cell arrays 40 are activated and operated at the same time, but the refresh cycle is left and right.
Since each row is refreshed in synchronization with each other and each memory cell is refreshed every 4 ms, the number of refresh cycles is 512 refresh cycles / 4 ms for the entire semiconductor memory.

本実施例による半導体メモリを機能ブロック別に示した
ブロック図を第３図に示す。第２図では左右に分かれて
いるダイナミックセルアレイ40、センスアンプ回路20、
スタティックメモリセル行60、データ線対151,152、行
選択回路110について、第３図ではひとつのブロックで
示している。またセンスアンプ回路20、ダイナミックメ
モリセル400、転送ゲート回路50、スタティックメモリ
セル600とデータ線対151,152を含む第ｍ列の具体的回路
を第４図に示す。またビット線B,をプリチャージする
プリチャージ回路10、ダミーセル30、スタティックメモ
リセル400のプリチャージ回路70、スタティックメモリ
セル600とデータ線対151,152を列デコーダ出力信号Y_mに
より選択的に接続する列選択ゲート回路80を設けてい
る。FIG. 3 is a block diagram showing functional blocks of the semiconductor memory according to this embodiment. In FIG. 2, the dynamic cell array 40, the sense amplifier circuit 20, which are divided into left and right,
The static memory cell row 60, the data line pairs 151 and 152, and the row selection circuit 110 are shown as one block in FIG. Further, FIG. 4 shows a specific circuit in the m-th column including the sense amplifier circuit 20, the dynamic memory cell 400, the transfer gate circuit 50, the static memory cell 600 and the data line pairs 151 and 152. Further, a column for selectively connecting the precharge circuit 10 for precharging the bit line B, the dummy cell 30, the precharge circuit 70 of the static memory cell 400, the static memory cell 600 and the data line pair 151, 152 by the column decoder output signal Y _m. A selection gate circuit 80 is provided.

第ｍ列の具体的回路は第４図に示すようであり、ビット
線B,はそれぞれNMOS FET11,12を介して接地線７に接
続されNMOS FET11,12のゲートは共通の信号線131に接
続されている。このNMOS FET11,12によりプリチャージ
回路10が構成される。ビット線B,には、互いにドレイ
ンとゲートとが交差結合されている。PMOS FET23,24よ
りなる交差結合回路と、NMOS FET21,22よりなる交差結
合回路とよりなるセンスアンプ回路20とが設けられてい
る。ビット線ＢはPMOS FET23とNMOS FET21のドレイン
に接続されており、ビット線はPMOS FET24とNMOS F
ET22のドレインに接続されている。交差結合されたPMOS
FET23,24のソースは正極性センス信号線132aに、交差
結合されたNMOS FET21,22のソースは負極性センス信号
線132bに接続されている。センス信号をこれらセンス信
号線132a,132bに与えることによりセンス動作が制御さ
れる。また、ビット線B,のそれぞれには、ダミーセル
30を構成するダミーキャパシタ31の一端が接続され、ダ
ミーキャパシタ31の他端はダミーワード線101,102にそ
れぞれ接続される。これらのダミーセル30はダイナミッ
クメモリセル400をセンスする時に利用される。ビット
線B,にはダイナミックメモリセル400が設けられてお
り、転送FET41のドレインがビット線B,に接続され、
ゲートがワード111,112に接続されている。The concrete circuit of the m-th column is as shown in FIG. 4, the bit line B, is connected to the ground line 7 via the NMOS FETs 11 and 12, respectively, and the gates of the NMOS FETs 11 and 12 are connected to the common signal line 131. Has been done. The NMOS FETs 11 and 12 form a precharge circuit 10. The drain and gate of the bit line B are cross-coupled to each other. A sense amplifier circuit 20 including a cross coupling circuit including PMOS FETs 23 and 24 and a cross coupling circuit including NMOS FETs 21 and 22 is provided. Bit line B is connected to the drains of PMOS FET23 and NMOS FET21, and the bit line is PMOS FET24 and NMOS F
Connected to the drain of ET22. Cross-coupled PMOS
The sources of the FETs 23 and 24 are connected to the positive sense signal line 132a, and the sources of the cross-coupled NMOS FETs 21 and 22 are connected to the negative sense signal line 132b. The sense operation is controlled by applying a sense signal to these sense signal lines 132a and 132b. Also, for each of the bit lines B, a dummy cell
One end of the dummy capacitor 31 that constitutes 30 is connected, and the other end of the dummy capacitor 31 is connected to the dummy word lines 101 and 102, respectively. These dummy cells 30 are used when sensing the dynamic memory cell 400. A dynamic memory cell 400 is provided in the bit line B, and the drain of the transfer FET 41 is connected to the bit line B,
The gate is connected to words 111,112.

ビット線B,は、転送ゲート用NMOS FET51,52を介して
スタティックメモリビット線BS,▲▼に接続されて
いる。スタティックメモリビット線BS,▲▼には、
スタティックメモリセル600が設けられている。スタテ
ィックメモリセル600は、ドレインゲートが交差結合さ
れたNMOS FET61,62とPMOS FET63,64からなっている。
NMOS FET61、PMOS FET63のドレインはスタティックメ
モリビット線BSに接続され、NMOS FET62、PMOS FET64
のドレインはスタティックメモリビット線▲▼に接
続されている。PMOS FET63,64のソースは共通接続され
正極性のスタティックメモリ制御線136aに、NMOS FET6
1,62のソースは共通接続され負極性のスタティックメモ
リ制御線136bに接続されている。スタティックメモリビ
ット線BS,▲▼のそれぞれはPMOS FET71,72を介し
て電源線８に接続される。さらにスタティックメモリビ
ット線BS,▲▼は、NMOS FET81,82を介してそれぞ
れデータ線対151,152に接続されている。NMOS FET81,8
2のゲートは共通接続されＹデコーダ出力線91に接続さ
れる。The bit line B, is connected to the static memory bit line BS, ▲ ▼ via the transfer gate NMOS FETs 51, 52. Static memory bit line BS, ▲ ▼,
A static memory cell 600 is provided. The static memory cell 600 is composed of NMOS FETs 61 and 62 and PMOS FETs 63 and 64 whose drain gates are cross-coupled.
The drains of the NMOS FET61 and PMOS FET63 are connected to the static memory bit line BS, and the NMOS FET62 and PMOS FET64
Has its drain connected to the static memory bit line ▲ ▼. The sources of the PMOS FETs 63 and 64 are commonly connected to the positive static memory control line 136a and the NMOS FET6.
The sources of 1,62 are commonly connected to a negative static memory control line 136b. Each of the static memory bit lines BS and ▲ ▼ is connected to the power supply line 8 via PMOS FETs 71 and 72. Further, the static memory bit line BS, ▲ ▼ is connected to the data line pair 151, 152 via NMOS FETs 81, 82, respectively. NMOS FET 81,8
The two gates are commonly connected and connected to the Y decoder output line 91.

第４図に示す回路が列方向に、（1024＋n₂）列並んで第
３図に示す全体の半導体メモリが構成される。行選択回
路110は、外部からの行アドレス信号A_R0〜A_R8またはリ
フレッシュカウンタ170により指定される内部リフレッ
シュアドレスC_R0〜C_R8のいずれか一方をデコードして、
デコード出力信号により左右のダイナミックメモリセル
アレイ40のそれぞれ（512＋ｎ）本のワード線111,112,
…の中の１本を選択して選択信号を出力する。列デコー
ダ90は、列アドレス信号A_C0〜A_C9とブロック選択用アド
レスA_R9により所定の列Y_mを選択して、データ線対151,1
52と左右のスタティックメモリセル行60の唯一のスタテ
ィックメモリセル600を列選択ゲート回路80により選択
的に接続する。データ線対151,152は、データ入力バッ
ファ回路141を介してデータ入力端子Ｄと接続され、ま
たデータ出力バッファ回路142を介してデータ出力端子D
_OUTと接続される。タイマ回路160には、行アドレススト
ローブ信号▲▼の入力線６が接続され、行アドレ
スストローブ信号▲▼により、タイマー回路160
からの内部に設けられたリフレッシュカウンタ170への
カウント入力信号161が制御される。リフレッシュカウ
ンタ170はまたコントロール回路130と信号のやりとりを
おこなう。例えばコントロール回路130はリフレッシュ
カウンタ170のカウント動作を信号1317によりコントロ
ールする。逆にリフレッシュカウンタ170はその動作状
態をステータス信号172によりコントロール回路130に知
らせる。アドレスバッファ回路120は、コントロール回
路130からの信号1312により、外部アドレスA₀〜A₉を、
行アドレスA_R0〜A_R8と列アドレスA_C0〜A_C9とブロック選
択用アドレスA_R9に分けて、行選択回路110と列デコーダ
90にそれぞれ出力する。コントロール回路130はアドレ
ス信号A₀〜A₉を受けて、アドレス信号の変化に同期した
クロックパルスを発生するとともに、行アドレスストロ
ーブ信号▲▼、チップイネーブル信号▲▼、
リード／ライト信号、リフレッシュイネーブルおよび
レディ信号RRDYを受けて、各種コントロール信号を発生
する。これらコントロール信号には、ノイズキラー100
をコントロールする信号1310、タイマー回路160をコン
トロールする信号1317、ビット線B,のプリチャージコ
ントロール信号131、センスアンプ回路20へのセンス信
号132a,132b、行選択回路110への信号1311、転送ゲート
回路50への転送ゲート信号135、スタティックメモリセ
ル600への制御信号136a,136b、スタティックメモリビッ
ト線BS,BSのプリチャージコントロール信号137、アドレ
スバッファ回路120のコントロール信号、データ入力バ
ッファ141のコントロール信号1314、データ出力バッフ
ァ142のコントロール信号1315等がある。The entire semiconductor memory shown in FIG. 3 is formed by arranging the circuits shown in FIG. 4 in the column direction in (1024 + n ₂ ) columns. The row selection circuit 110 decodes either one of the row address signals A _{R0 to} A _R8 from the outside or the internal refresh addresses C _{R0 to} C _R8 designated by the refresh counter 170,
Each of the left and right dynamic memory cell arrays 40 has (512 + n) word lines 111, 112, depending on the decoded output signal.
Select one of the ... And output a selection signal. The column decoder 90 selects a predetermined column Y _m by the column address signals A _{C0 to} A _C9 and the block selection address A _R9 , and the data line pair 151,1 is selected.
52 and the only static memory cell 600 of the left and right static memory cell rows 60 are selectively connected by the column select gate circuit 80. The data line pairs 151 and 152 are connected to the data input terminal D via the data input buffer circuit 141, and the data output terminal D via the data output buffer circuit 142.
Connected to _OUT . The input line 6 for the row address strobe signal ▲ ▼ is connected to the timer circuit 160, and the timer circuit 160 is activated by the row address strobe signal ▲ ▼.
The count input signal 161 to the refresh counter 170 provided inside is controlled. The refresh counter 170 also exchanges signals with the control circuit 130. For example, the control circuit 130 controls the count operation of the refresh counter 170 by the signal 1317. On the contrary, the refresh counter 170 informs the control circuit 130 of its operating state by the status signal 172. The address buffer circuit 120 receives the external addresses A _{0 to} A ₉ by the signal 1312 from the control circuit 130,
The row selection circuit 110 and the column decoder are divided into row addresses A _{R0 to} A _R8, column addresses A _{C0 to} A _C9, and block selection address A _R9.
Output to 90 respectively. The control circuit 130 receives the address signals A _{0 to} A ₉ and generates a clock pulse in synchronization with the change of the address signal, and also a row address strobe signal ▲ ▼, a chip enable signal ▲ ▼,
Receiving read / write signals, refresh enable and ready signals RRDY, it generates various control signals. These control signals include the noise killer 100
Control signal 1310, signal 1317 for controlling timer circuit 160, precharge control signal 131 for bit line B, sense signals 132a and 132b to sense amplifier circuit 20, signal 1311 to row selection circuit 110, transfer gate circuit Transfer gate signal 135 to 50, control signals 136a and 136b to static memory cell 600, precharge control signal 137 of static memory bit lines BS and BS, control signal of address buffer circuit 120, control signal 1314 of data input buffer 141 , And the control signal 1315 of the data output buffer 142.

次に本実施例の動作について第５図から第７図を用いて
説明する。Next, the operation of this embodiment will be described with reference to FIGS.

第５図、第６図は本実施例の動作のタイミングを示すも
のである。行アドレスストローブ信号▲▼がＨレ
ベルとなって後一定期間T₃経過した後の期間T₄の間、リ
フレッシュ期間T₆以外はビット線B,はプリチャージ状
態にある。行アドレスストローブ信号▲▼のＨレ
ベルからＬレベルへの立ち下がりに同期してアドレス信
号A₀〜A₉が外部の行アドレス信号A_R0〜A_R8とブロック選
択用アドレスA_R9としてアドレスバッファ回路120にとり
込まれる。外部の行アドレス信号A_R0〜A_R8を入力する
と、行選択回路110は、コントロール回路130によりクロ
ックコントロールされつつ、行アドレス信号A_R0〜A_R8を
デコードして所定のワード線を選択する。選択行のダイ
ナミックメモリセル400に記憶された情報は、センスア
ンプ回路20によって行アドレスストローブ信号▲
▼に同期して増幅される。こうして左右で合計２×（10
24＋n₂）個のメモリセル400の情報が、２×（1024＋
n₂）個のセンスアンプ回路20によって増幅されることに
なる。その後行アドレスストローブ信号▲▼に同
期して転送ゲート回路50のゲートを開き、左右の２×
（1024＋n₂）個のスタティックメモリセル行60にセンス
アンプ回路20により増幅された信号が一度に転送され
る。このように行アドレスストローブ信号▲▼が
ＨレベルからＬレベルへ遷移した後、行選択、センスア
ンプ動作、転送動作が終了するまでの期間をT₁とする。
T₁は約40nsecである。5 and 6 show the operation timing of this embodiment. During the period T ₄ after the row address strobe signal ▲ ▼ becomes H level and a certain period T _{3 has} elapsed, the bit line B, is in the precharged state except the refresh period T ₆ . The address buffer circuits 120 use the address signals A _{0 to} A ₉ as external row address signals A _{R0 to} A _R8 and block selection address A _R9 in synchronization with the fall of the row address strobe signal ▲ ▼ from the H level to the L level. Is taken up by. When the external row address signals A _{R0 to} A _R8 are input, the row selection circuit 110 is clock-controlled by the control circuit 130 and decodes the row address signals A _{R0 to} A _R8 to select a predetermined word line. The information stored in the dynamic memory cell 400 of the selected row is stored in the row address strobe signal ▲ by the sense amplifier circuit 20.
Amplified in synchronization with ▼. In this way, a total of 2 x (10
Information of 24 + n ₂ ) memory cells 400 is 2 × (1024+)
It is amplified by n ₂ ) sense amplifier circuits 20. After that, the gate of the transfer gate circuit 50 is opened in synchronization with the row address strobe signal ▲ ▼, and the right and left 2 ×
The signals amplified by the sense amplifier circuit 20 are transferred to the (1024 + n ₂ ) static memory cell rows 60 at one time. In this way, the period from the transition of the row address strobe signal ▲ ▼ from the H level to the L level until the end of the row selection, the sense amplifier operation, and the transfer operation is T ₁ .
T ₁ is about 40 nsec.

期間T₁後、行アドレスストローブ信号▲▼がＬレ
ベルの期間、すなわち期間T₂は、この半導体メモリは２
×（1024＋n₂）個のスタティックメモリセル600よりな
るスタティックメモリとして動作する。このスタティッ
クメモリは、外部アドレス信号A₀〜A₉を列アドレスA_C0
〜A_C9として動作し、ブロック選択用アドレスA_R9と列ア
ドレスA_C0〜A_C9の指定による列のスタティックメモリセ
ル600とデータ線対151,152間で情報をやりとりして、リ
ード／ライト動作をおこなう。この期間T₂の間、転送ゲ
ート回路50は、全く閉じられたままであり、このスタテ
ィックメモリセル行60は、ダイナミックメモリセル40や
センスアンプ回路20とは全く独立にリード／ライト動作
をおこなう。すなわち、チップイネーブル信号▲▼
がＬレベルでこのチップが選択され、リードライト信号
がＨレベルのときは、リード動作を行いスタティック
メモリセル600の情報をデータ出力端子D_OUTに出力し、
リードライト信号がＬレベルのときは、データ入力端
D_INの情報をスタティックメモリセル600にライト動作を
おこなう。この期間T₂の間、タイマ回路160はセルフリ
フレッシュ期間T₅の設定とリフレッシュカウンタ170の
カウントアップ動作を指示する。タイマ回路160は例え
ば６μsec毎に１回ずつリフレッシュ動作をおこなう。
すなわち、リフレッシュカウンタ170の内部リフレッシ
ュアドレス信号C_R0〜C_R8をデコードして、左右のダイナ
ミックメモリセルアレイ40の（512＋n₁）本のワード線
のうちの１本ずつを選択し、選択されたダイナミックメ
モリセル行の情報を読み出してセンスアンプ回路20でセ
ンスし増幅してリフレッシュする。リフレッシュ動作が
終了するとワード線を閉じ、リフレッシュカウンタ170
を１つカウントアップしてビット線B,をプリチャージ
する。このようにしてｌ行目がリフレッシュされた後の
約６μsec後には（ｌ＋１）行目がリフレッシュされる
が、このリフレッシュ期間中もこの半導体メモリはスタ
ティックメモリセル行60とデータ線対151,152間で情報
のやりとりをしており、半導体メモリとしてのリード／
ライト動作はリフレッシュ動作と独立におこなわれてい
る。このリフレッシュ期間T₅の間、この半導体メモリは
Ｌレベルのリフレッシュ用レディ信号RRDYを信号端９に
出力する。このレディ信号RRDYは、この半導体メモリが
リフレッシュ状態にあるか否かを外部に知らせるための
もので、Ｌレベルのときはリフレッシュ状態であること
を示し、行アドレスストローブ信号▲▼を変化さ
せてはいけない状態にあることを知らせる。なお、リフ
レッシュイネーブル信号を設け、外部から強制的にこの
信号を低レベルとして、タイマ回路160によらないオー
トリフレッシュを開始させることも、回路設計のわずか
な変更により可能である。After the period T ₁ , during the period when the row address strobe signal ▲ ▼ is at the L level, that is, the period T ₂ , the semiconductor memory is set to 2
It operates as a static memory composed of × (1024 + n ₂ ) static memory cells 600. This static memory transfers the external address signals A _{0 to} A ₉ to the column address A _C0.
Operates as to A _C9, by exchanging information between columns of static memory cells 600 and the data line pair 151, 152 according to the specified block selecting address A _R9 column address A _C0 to A _C9, performs read / write operations. During this period T ₂ , the transfer gate circuit 50 remains completely closed, and the static memory cell row 60 performs a read / write operation completely independently of the dynamic memory cell 40 and the sense amplifier circuit 20. That is, the chip enable signal ▲ ▼
When this chip is selected at the L level and the read / write signal is at the H level, the read operation is performed and the information of the static memory cell 600 is output to the data output terminal D _OUT ,
Data input terminal when read / write signal is at L level
The information of D _IN is written to the static memory cell 600. During this period T ₂ , the timer circuit 160 instructs the setting of the self refresh period T ₅ and the count-up operation of the refresh counter 170. The timer circuit 160 performs a refresh operation once every 6 μsec, for example.
That is, the internal refresh address signals C _{R0 to} C _R8 of the refresh counter 170 are decoded and _one of the (512 + n ₁ ) word lines of the left and right dynamic memory cell arrays 40 is selected to select the selected dynamic memory. The information in the cell row is read out, sensed by the sense amplifier circuit 20, amplified, and refreshed. When the refresh operation is completed, the word line is closed and the refresh counter 170
Is incremented by 1 and bit line B is precharged. Thus, about 6 μsec after the 1st row is refreshed, the (l + 1) th row is refreshed. Even during this refreshing period, this semiconductor memory maintains information between the static memory cell row 60 and the data line pair 151, 152. Exchange as a semiconductor memory read /
The write operation is performed independently of the refresh operation. During this refresh period T ₅ , this semiconductor memory outputs an L level refresh ready signal RRDY to the signal terminal 9. The ready signal RRDY is for notifying the outside of whether or not this semiconductor memory is in the refreshing state. When it is at the L level, it indicates that the semiconductor memory is in the refreshing state, and the row address strobe signal ▲ ▼ cannot be changed. Notify that you are in a bad state. It is also possible to provide a refresh enable signal and forcibly set this signal to a low level externally to start auto refresh without the timer circuit 160, by making a slight change in the circuit design.

次に行アドレスストローブ信号▲▼をＬレベルか
らＨレベルに遷移すると、スタティックメモリセル行60
の情報が、行アドレスストローブ信号▲▼の遷移
に同期し、転送ゲート回路50を介してセンスアンプ回路
20に同期に転送される。行アドレスストローブ信号▲
▼がＨレベルのときに最後のストローブされた外部
行アドレス信号A_R0〜A_R8をデコードして、スタティック
メモリセル行60の内容であるダイナミックメモリセルア
レイ40のうちのひとつのワード線が選択される。こうし
てスタティックメモリセル行60の情報がそのままこの選
択されたダイナミックメモリセル行に書込まれその後ワ
ード線は閉じられる。期間T₃では、スタティックメモリ
セル行60の情報をセンスアンプ回路20へ転送しダイナミ
ックメモリセルアレイ40へその情報を書込みワード線が
閉じるまでの動作がおこなわれる。その後、行アドレス
ストローブ信号▲▼がＨレベルである期間T₄の間
をセルフリフレッシュ動作が約６μsec毎におこなわれ
る。このように本実施例による半導体メモリは、行アド
レスストローブした行に関してはスタティックメモリと
同様の動作をおこなうことができ、かつこのスタティッ
クメモリへのリード／ライト動作を独立にダイナミック
メモリセルへのセルフリフレッシュ動作をおこなうこと
ができる。したがってこの半導体メモリは、スタティッ
クメモリの高速性、低消費電力性能という利点と、ダイ
ナミックメモリの高ビット密度実装という利点をあわせ
もつことになる。Next, when the row address strobe signal ▲ ▼ changes from the L level to the H level, the static memory cell row 60
Information is synchronized with the transition of the row address strobe signal ▲ ▼, and the sense amplifier circuit is transferred via the transfer gate circuit 50.
Transferred to 20 in sync. Row address strobe signal ▲
When ▼ is at H level, the last strobed external row address signals A _{R0 to} A _R8 are decoded to select one word line of the dynamic memory cell array 40 which is the contents of the static memory cell row 60. . In this way, the information of the static memory cell row 60 is written as it is to this selected dynamic memory cell row, and then the word line is closed. In the period T ₃ , the operation of transferring the information of the static memory cell row 60 to the sense amplifier circuit 20 and writing the information to the dynamic memory cell array 40 and closing the word line is performed. After that, the self-refresh operation is performed about every 6 μsec during the period T ₄ in which the row address strobe signal ▲ ▼ is at the H level. As described above, the semiconductor memory according to the present embodiment can perform the same operation as that of the static memory with respect to the row having the row address strobe, and the read / write operation to the static memory can be independently self-refreshed to the dynamic memory cell. Can perform actions. Therefore, this semiconductor memory combines the advantages of high speed and low power consumption of static memory with the advantages of high bit density mounting of dynamic memory.

次に第４図に示す回路の動作を第７図（ａ）、（ｂ）を
用いて説明する。最初、プリチャージ信号線131がＨレ
ベル、スタティックメモリセル600のプリチャージ信号
線137がＬレベルであり、プリチャージ回路10のNMOS F
ET11,12が導通してビット線B,がＬレベルにプリチャ
ージされ、スタティックメモリセル600のプリチャージ
回路70のPMOS FET71,72が導通してスタティックメモリ
ビット線BS,▲▼がＨレベルにプリチャージされて
いる。次に行アドレスストローブ信号RASが時刻t₀にて
ＨレベルからＬレベルへ遷移するとそれに同期して外部
行アドレス信号A_R0〜A_R8とブロック選択用アドレスA_R9
が読み込まれ、時刻t₁にプリチャージ信号131がＬレベ
ルに、スタティックメモリのプリチャージ信号137がＨ
レベルになり、NMOS FET11,12、PMOS FET71,72が非導
通状態になりプリチャージは終了する。Next, the operation of the circuit shown in FIG. 4 will be described with reference to FIGS. 7 (a) and 7 (b). First, the precharge signal line 131 is at the H level, the precharge signal line 137 of the static memory cell 600 is at the L level, and the NMOS F of the precharge circuit 10 is
The ETs 11 and 12 are turned on, the bit line B is precharged to the L level, the PMOS FETs 71 and 72 of the precharge circuit 70 of the static memory cell 600 are turned on, and the static memory bit line BS, ▲ ▼ is set to the H level. It is charged. Next, when the row address strobe signal RAS transits from the H level to the L level at time t ₀ , in synchronization therewith, the external row address signals A _{R0 to} A _R8 and the block selection address A _R9
Is read, the precharge signal 131 goes low at time t ₁ , and the static memory precharge signal 137 goes high.
It becomes the level, the NMOS FETs 11 and 12 and the PMOS FETs 71 and 72 become non-conductive, and the precharge is completed.

次に時刻t₂でダミーワード線11i′（ｉ′＝1,2）がＬレ
ベルからＨレベルへ遷移し、外部行アドレス信号A_R0〜A
_R8によって選ばれたワード線11i′（ｉ′＝1,2,…,51
2）がＨレベルからＬレベルへ遷移する。今ｉ′は、ｉ
が奇数のときは１、ｉが偶数のときは２である。これに
より第ｉ行目のダイナミックメモリセル400の転送用FET
41を導通させ記憶キャパシタ42を情報をビット線Ｂまた
はに読み出す。ここでダミーワード線10i′に接続さ
れているダミーキャパシタ31の容量は、記憶キャパシタ
42の容量の約1/2に設定されており、ビット線Ｂまたは
にはダイナミックメモリセル400の情報がこれらビッ
ト線対間の電位差として読み出されることになる。今、
例えばワード線111が選択されたとすると、ダミーワー
ド線101が選ばれる。記憶キャパシタ42の容量をC_M、ダ
ミーキャパシタ31の容量をC_D、ビット線B,の容量をC_B
とする。選択したダイナミックメモリセル400の情報が
「１」のとき、すなわち転送用FET41と記憶キャパシタ4
2との接続点43の電位がＶであるとすると、ビット線B,
の電位Ｖ（Ｂ）,V（）は、 となる。ここでC_D＝1/2C_Mである。C_M≪C_Bとすると、 となる。逆にダイナミックメモリセル400の情報が
「０」のとき、すなわち接続点43の電位が０のときは、 Ｖ（Ｂ）_０＝０ となる。Then the dummy word line 11i '(i' = 1,2) changes from L level to H level at time t _2, the external row address signal A _R0 to A
Word line 11i '(i' = 1, 2, ..., 51 selected by _R8
2) transits from H level to L level. Now i'is i
Is 1 when is odd and is 2 when i is even. Thereby, the transfer FET of the dynamic memory cell 400 in the i-th row
41 is made conductive to read information from the storage capacitor 42 to the bit line B or. Here, the capacitance of the dummy capacitor 31 connected to the dummy word line 10i ′ is the storage capacitor.
It is set to about 1/2 of the capacity of 42, and the information of the dynamic memory cell 400 is read to the bit line B or the bit line B as a potential difference between these bit line pairs. now,
For example, if the word line 111 is selected, the dummy word line 101 is selected. The capacitance of the storage capacitor 42 is C _M , the capacitance of the dummy capacitor 31 is C _D , and the capacitance of the bit line B, is C _B.
And When the information of the selected dynamic memory cell 400 is “1”, that is, the transfer FET 41 and the storage capacitor 4
Assuming that the potential of the connection point 43 with 2 is V, the bit line B,
The potentials V (B) and V () of Becomes Where C _D = 1 / 2C _M. If C _M << C _B , Becomes On the contrary, when the information of the dynamic memory cell 400 is “0”, that is, when the potential of the connection point 43 is 0, V (B) ₀ = 0 Becomes

次に時刻t₃でセンスアンプ回路20のセンス信号線132a,1
32bがそれぞれＬレベルからＨレベルと、Ｈレベルから
Ｌレベルへ変化し、センス動作が開始されると、ビット
線対B,の微小電位差はセンス増幅されて、ダイナミッ
クメモリセル400の情報が「１」のときはビット線対B,
の電位は（Ｖ（Ｂ）,V（））＝（V_C,0）となり、
「０」のときは（Ｖ（Ｂ）,V（））＝（0,V_C）とな
り、ダイナミックメモリセル400に再書込みされる。そ
の後時刻t₃でダミーワード線10i′がＬレベルにもど
り、ワード線11iがＨレベルにもどる。Then the sense amplifier circuit 20 at time t ₃ the sense signal lines 132a, 1
When 32b changes from the L level to the H level and from the H level to the L level, and the sensing operation is started, the minute potential difference of the bit line pair B, is sense-amplified, and the information of the dynamic memory cell 400 becomes "1". , The bit line pair B,
Potential is (V (B), V ()) = (V _C , 0),
When it is "0", (V (B), V ()) = (0, V _C ), and the dynamic memory cell 400 is rewritten. Then at time t ₃ is dummy word line 10i 'returns to L level, the word line 11i returns to H level.

次に時刻t₅で転送ゲート回路50の転送ゲート信号135が
ＬレベルからＨレベルに遷移し、転送ゲート用FET51,52
が導通し、スタティックメモリビット線BS,▲▼へ
ビット線対B,の電位信号が転送される。その後時刻t₆
でスタティックメモリ制御線136a,136bがそれぞれＬレ
ベルからＨレベルへ、ＨレベルからＬレベルへと変化
し、ダイナミックメモリセル400の情報はセンスアンプ
回路20、ビット線B,を通じてスタティックメモリセル
600に読込まれることになる。すなわち、時刻t₆以前の1
36b＞136aの状態ではスタティックメモリセル600に電源
供給が行われないため、スタティックRAMとしての動作
を行わないが、時刻t₆後の136b＞136aの状態ではスタテ
ィックメモリセル600には電源供給がおこなわれるた
め、スタティックRAMとしての動作を行う。このように
することにより、ダイナミックメモリセルのデータをス
タティックメモリセルに転送する際に、スタティックメ
モリセルの記憶状態は白紙状態となっているため、両セ
ルのデータが衝突することがなく、誤読出しが起こるこ
とはない。Next, at time t ₅ , the transfer gate signal 135 of the transfer gate circuit 50 transits from the L level to the H level, and the transfer gate FETs 51 and 52 are transferred.
Is conducted, and the potential signal of the bit line pair B, is transferred to the static memory bit line BS, ▲ ▼. After that time t ₆
Then, the static memory control lines 136a and 136b change from the L level to the H level and from the H level to the L level, respectively, and the information of the dynamic memory cell 400 is read through the sense amplifier circuit 20 and the bit line B.
It will be read by 600. That is, 1 before time t ₆
Since the static memory cell 600 is not supplied with power in the state of 36b> 136a, it does not operate as a static RAM, but the power is not supplied to the static memory cell 600 in the state of 136b> 136a after time t _6. Therefore, it operates as a static RAM. By doing this, when the data of the dynamic memory cell is transferred to the static memory cell, the storage state of the static memory cell is blank, so that the data of both cells do not collide and erroneous reading is performed. Will never happen.

次に時刻t₇で転送ゲート回路50が非導通になり、その後
時刻t₈でセンス信号線132a,132bがそれぞれＨレベルか
らＬレベルへ、ＬレベルからＨレベルへ変化し、センス
アンプ回路20が不能状態となる。さらに時刻t₉でプリチ
ャージ信号131がＬレベルからＨレベルへ変化し、プリ
チャージ回路10によりビット線対B,は共に0Vプリチャ
ージされる。このようにして時刻t₀から時刻t₁₀までの
期間T₁の動作が実現する。Next, at time t ₇ , the transfer gate circuit 50 becomes non-conductive, and at time t ₈ , the sense signal lines 132a and 132b change from H level to L level and from L level to H level, respectively, and the sense amplifier circuit 20 becomes It becomes impossible. Further, at time t ₉ , the precharge signal 131 changes from the L level to the H level, and the precharge circuit 10 precharges the bit line pair B, both to 0V. In this way, the operation in the period T ₁ from time t ₀ to time t ₁₀ is realized.

次に期間T₅のリフレッシュ動作について説明する。タイ
マ回路160の指令で約６μsecに１回セルフリフレッシュ
命令がでると、レディ信号RRDYが時刻t₁₁でＨレベルか
らＬレベルへ変化する。これに同期して時刻t₁₂でプリ
チャージ信号131がＨレベルからＬレベルへ変化してプ
リチャージ動作が停止され、時刻t₁₃でリフレッシュカ
ウンタ170の発生する内部リフレッシュアドレス信号C_R0
〜C_R8によって選択された行のワード線11j（ｊ＝1,2,
…,512）とダミーワード線10j′（ｊ′はｊが奇数のと
きは１、偶数のときは２なる数）が選択され、ｊ行目の
ダイナミックメモリセル400の情報が微小電位差として
ビット線対B,に読出される。時刻t₁₄にセンス信号132
a,132bがアクティブにされ、センスアンプ回路20がラッ
チされて、ビット線対B,はセンス増幅され、ｊ行目の
ダイミナックメモリセル400に再書込される。すなわち
ｊ行目のダイナミックメモリセル400の情報はリフレッ
シュされる。次に時刻t₁₅でワード線11j、ダミーワード
線10j′が非選択にされ、時刻t₁₆でセンス信号線132a,1
32bをそれぞれＬレベル、Ｈレベルとしてセンスアンプ
回路20のラッチをはずし、時刻t₁₇でプリチャージ信号1
31がＨレベルとなってビット線対B,が0Vにプリチャー
ジされる。時刻t₁₈でレディ信号RRDYはＬレベルからＨ
レベルに変化する。時刻t₁₁からプリチャージ再開まで
の時刻t₁₈までをリフレッシュ動作のための期間T₅と定
義している。Next, the refresh operation in the period T ₅ will be described. When the self-refresh command is issued once every about 6 μsec by the instruction of the timer circuit 160, the ready signal RRDY changes from the H level to the L level at time t ₁₁ . In synchronization with this, at time t ₁₂ , the precharge signal 131 changes from H level to L level to stop the precharge operation, and at time t ₁₃ , the internal refresh address signal C _R0 generated by the refresh counter 170 is generated.
~C word lines of a row selected by _R8 11j (j = 1,2,
, 512) and dummy word line 10j ′ (j ′ is a number 1 when j is an odd number and 2 when j is an even number), and the information of the dynamic memory cell 400 on the j-th row is a bit line as a minute potential difference. Read to pair B. Sense signal 132 at time t ₁₄
The a and 132b are activated, the sense amplifier circuit 20 is latched, the bit line pair B, is sense-amplified, and rewritten in the j-th row dynamic memory cell 400. That is, the information in the dynamic memory cell 400 on the j-th row is refreshed. Next, at time t ₁₅ , the word line 11j and the dummy word line 10j ′ are deselected, and at time t ₁₆ , the sense signal lines 132a, 1
32b is set to the L level and the H level, respectively, and the latch of the sense amplifier circuit 20 is released. At time t ₁₇ , the precharge signal 1
31 becomes H level and bit line pair B, is precharged to 0V. At time t ₁₈ , the ready signal RRDY changes from L level to H level.
Change to a level. The period from the time t ₁₁ to the time t ₁₈ from the restart of precharge is defined as the period T ₅ for the refresh operation.

次に行アドレスストローブ信号▲▼がＬレベルか
らＨレベルに遷移すると、本実施例による半導体メモリ
は次の如く動作する。時刻t₁₉で行アドレスストローブ
信号▲▼がＨレベルに変化すると、時刻t₂₀でプ
リチャージ信号131がＬレベルに変化して、ビット線B,
のプリチャージ回路10がプリチャージ動作を停止す
る。次に時刻t₂₁で転送ゲート信号135がＬレベルからＨ
レベルに変化し、スタティックメモリセル600の情報が
プリチャージ状態のビット線B,に転送される。その後
時刻t₂₂でセンス信号線132a,132bがそれぞれアクティブ
にされて、センスアンプ回路20がラッチされ、スタティ
ックメモリセル600の情報はセンスアンプ回路20で増幅
されラッチされることになる。次に時刻t₂₃で転送ゲー
ト信号135がＬレベルへ変化して転送動作が終了すると
ともに、時刻t₀でとりこまれた外部行アドレス信号A_R0
〜A_R8で選択されたｊ行目のワード線11j、ダミーワード
線10i′が選択される。こうして、スタティックメモリ
セル600の情報がビット線B,、センスアンプ回路20を
通じて、選択された行ｊのダイナミックメモリセル400
に書込まれることになる。次に時刻t₂₅でワード線11i、
ダミーワード線10i′がもとの状態にもどり、時刻t₂₆で
センス信号132a,132bがそれぞれＬレベル、Ｈレベルと
なりセンスアンプ回路20のラッチがはずされる。これと
ともにスタティックメモリ制御線136a,136bがそれぞれ
Ｌレベル、Ｈレベルとなることによりスタティックメモ
リセル600への電源供給が停止され、スタティックメモ
リセル600への書込みが禁止される。次に時刻t₂₇でビッ
ト線B,のプリチャージ信号線131がＨレベルとなり、
スタティックメモリビット線BS,▲▼のプリチャー
ジ信号線137がＬレベルになり、スタティックメモリビ
ット線BS,▲▼のプリチャージ信号線137がＬレベル
になり、ビット線対B,がＬレベルへ、スタティックメ
モリビット線BS,▲▼がＨレベルへプリチャージを
開始する。以上のように、時刻t₁₉から時刻t₂₇に続く時
刻t₂₈までの期間T₃の間に、スタティックメモリセルの
データを電源供給を絶ったセンスアンプに転送してその
後電源を供給することにより、センスアンプにデータを
ラッチし、ダイナミックメモリセルにデータを一括転送
している。これはダイナミックメモリセルからスタティ
ックメモリへのデータ転送後の逆の動作となっている。
期間T₃の後、行アドレスストローブ信号▲▼がＨ
レベルの期間T₄の間に第７図（ｂ）に示す様に期間T₅と
全く同様なセルフリフレッシュ動作が、期間T₄中のリフ
レッシュ動作の時間T₆の時刻t₁₁′からt₁₈′までの間に
おこなわれる。このセルフリフレッシュ動作も内部のタ
イマ回路160の指令により約６μsec毎に内部リフレッシ
ュアドレスC_R0〜A_R9をカウントアップしておこなう。Next, when the row address strobe signal ▲ ▼ changes from L level to H level, the semiconductor memory according to the present embodiment operates as follows. When the row address strobe signal ▲ ▼ changes to the H level at time t ₁₉ , the precharge signal 131 changes to the L level at time t ₂₀ , and the bit line B,
The precharge circuit 10 stops the precharge operation. Next, at time t ₂₁ , the transfer gate signal 135 changes from L level to H level.
The level is changed, and the information of the static memory cell 600 is transferred to the precharged bit line B. Then the sense signal line 132a at time t _22, 132b is activated, respectively, is a sense amplifier circuit 20 is latched, the information of the static memory cell 600 will be latched and amplified by the sense amplifier circuit 20. Next, at time t ₂₃ , the transfer gate signal 135 changes to the L level to end the transfer operation, and at the same time, the external row address signal A _R0 taken in at time t ₀ is taken.
To A _R8 a selected j-th row of the word line 11j, the dummy word line 10i 'is selected. Thus, the information of the static memory cell 600 is transferred to the dynamic memory cell 400 of the selected row j through the bit line B and the sense amplifier circuit 20.
Will be written in. Then at time t ₂₅ , word line 11i,
Dummy word line 10i 'is returned to the original state, the sense signal 132a at time t _26, 132b is L level, respectively, the latch of the sense amplifier circuit 20 becomes H level is removed. At the same time, the static memory control lines 136a and 136b are set to the L level and the H level, respectively, so that the power supply to the static memory cell 600 is stopped and the writing to the static memory cell 600 is prohibited. Next, at time t ₂₇ , the precharge signal line 131 of the bit line B becomes H level,
Precharge signal line 137 of static memory bit line BS, ▲ ▼ becomes L level, precharge signal line 137 of static memory bit line BS, ▲ ▼ becomes L level, bit line pair B, goes to L level, The static memory bit line BS, ▲ ▼ starts precharging to H level. As described above, during the period T ₃ from the time t ₁₉ to the time t ₂₈ following the time t ₂₇ , the data of the static memory cell is transferred to the sense amplifier which is not supplied with power, and then the power is supplied. , The data is latched in the sense amplifier, and the data is collectively transferred to the dynamic memory cell. This is the reverse operation after the data transfer from the dynamic memory cell to the static memory.
After the period T ₃ , the row address strobe signal ▲ ▼ becomes H.
During the level period T ₄ , as shown in FIG. 7 (b), the self-refresh operation exactly the same as the period T ₅ is performed at the time T ₆ of the refresh operation during the period T ₄ from time t ₁₁ ′ to t ₁₈ ′. It is done in between. This self-refresh operation is also performed by counting up the internal refresh addresses C _{R0 to} C _R9 at intervals of about 6 μsec according to a command from the internal timer circuit 160.

本実施例による半導体メモリに用いられるアドレスバッ
ファ回路120と行選択回路110の具体的構成例を第８図
（ａ）に示す。外部アドレス信号約3a〜3kには外部アド
レス信号A₀〜A₉が入力される。このうち外部アドレス信
号A₀〜A₈は行アドレスラッチ回路1200に入力され、行ア
ドレスストローブ信号▲▼に同期したラッチ信号
1312aによりラッチされる。外部アドレス信号A₀〜A₉は
アドレスバッファ回路120にも入力され、コントロール
信号1312bによりアドレスバッファ回路120はコントロー
ルされ、列アドレスA_C0〜A_C9が得られる。ブロック選択
用アドレスA_R9は外部アドレス信号A_R9を行アドレススト
ローブ信号▲▼に同期してラッチ信号1312aによ
りラッチされて得られる。FIG. 8A shows a specific example of the configuration of the address buffer circuit 120 and the row selection circuit 110 used in the semiconductor memory according to this embodiment. External address signals A _{0 to} A ₉ are input to the external address signals 3a to 3k. Of these, the external address signals A _{0 to} A ₈ are input to the row address latch circuit 1200 and are latched in synchronization with the row address strobe signal ▲ ▼.
Latched by 1312a. The external address signals A _{0 to} A ₉ are also input to the address buffer circuit 120, the address buffer circuit 120 is controlled by the control signal 1312b, and the column addresses A _{C0 to} A _C9 are obtained. The block selection address A _R9 is obtained by latching the external address signal A _R9 by the latch signal 1312a in synchronization with the row address strobe signal ▲ ▼.

行選択回路110は、マルチプレクサ回路1100と行デコー
ダおよびワード線の駆動回路1110よりなる。マルチプレ
クサ回路1100は行アドレスラッチ回路1200の出力信号12
1と、リフレッシュカウンタ170の出力信号171をマルチ
プレクサ用コントロール信号1311a,1311bにより一方を
選択して行デコーダおよびワード線の駆動回路1110へ出
力する。行デコーダおよびワード線の駆動回路1110はコ
ントロール信号1311cの制御下で行デコーダおよびワー
ド線の駆動をおこなう。その動作は、第８図（ｂ）に示
すように、ラッチ信号1312aのＬレベルからＨレベルへ
立ち上がりで、外部アドレス信号A₀〜A₈は行アドレスラ
ッチ回路1200へラッチされる。同様に列アドレスラッチ
回路1210は、ラッチ信号1312bの立ち上がりで外部アド
レス信号A₀〜A₉をラッチする。ラッチ信号1312bは行ア
ドレスストローブ信号▲▼の立ち下がりや外部ア
ドレス信号A₀〜A₉の変化に同期して出力される。信号13
11aは行アドレスストローブ信号▲▼の立ち下が
りとレディ信号RRDYの立ち上がりに同期して出力され、
この信号1311aの立ち上がりに同期してマルチプレクサ
回路1100は外部アドレス信号121を出力し続ける。信号1
311bはタイマ回路160の出力に、したがってレディ信号R
RDYの立ち下がりに同期して出力に同期して出力され
る。この信号1311bの立ち上がりに同期してマルチプレ
クサ回路1100は内部リフレッシュアドレス信号171を出
力し続ける。行デコーダおよびワード線の駆動回路1110
は、コントロール信号1311cにより、行アドレスストロ
ーブ信号▲▼の立ち下がり、立ち上がり、レディ
信号RRDYの立ち下がりに同期して制御される。The row selection circuit 110 includes a multiplexer circuit 1100 and a row decoder and word line drive circuit 1110. The multiplexer circuit 1100 outputs the output signal 12 of the row address latch circuit 1200.
1 and the output signal 171 of the refresh counter 170 is selected by the multiplexer control signals 1311a and 1311b and output to the row decoder and word line drive circuit 1110. The row decoder and word line driving circuit 1110 drives the row decoder and word lines under the control of the control signal 1311c. In the operation, as shown in FIG. 8B, the external address signals A _{0 to} A ₈ are latched by the row address latch circuit 1200 when the latch signal 1312a rises from the L level to the H level. Similarly, the column address latch circuit 1210 latches the external address signals A _{0 to} A ₉ at the rising edge of the latch signal 1312b. The latch signal 1312b is output in synchronization with the fall of the row address strobe signal ▲ ▼ and the change of the external address signals A _{0 to} A ₉ . Traffic light 13
11a is output in synchronization with the fall of the row address strobe signal ▲ ▼ and the rise of the ready signal RRDY.
The multiplexer circuit 1100 continues to output the external address signal 121 in synchronization with the rising edge of the signal 1311a. Signal 1
The 311b outputs to the output of the timer circuit 160, and therefore the ready signal R
It is output in synchronization with the output in synchronization with the falling edge of RDY. The multiplexer circuit 1100 continues to output the internal refresh address signal 171 in synchronization with the rising edge of the signal 1311b. Row decoder and word line drive circuit 1110
Are controlled by the control signal 1311c in synchronization with the fall and rise of the row address strobe signal ▲ ▼ and the fall of the ready signal RRDY.

このように本実施例によれば、行アドレスストローブ信
号▲▼で選んだ外部アドレス信号A_R0〜A_R8により
選択されたダイナミックメモリセル行からスタティック
メモリセル行に情報を転送した後は、列アドレス変化に
対してスタティックメモリとして動作させることができ
る。またこのとき同時にダイナミックメモリセルアレイ
40とセンスアンプ回路20によりリフレッシュ動作を独立
におこなうことができる。As described above, according to this embodiment, after the information is transferred from the dynamic memory cell row selected by the external address signals A _{R0 to} A _R8 selected by the row address strobe signal ▲ ▼ to the static memory cell row, the column address It can be operated as a static memory against changes. At the same time, the dynamic memory cell array
The refresh operation can be performed independently by 40 and the sense amplifier circuit 20.

〔発明の効果〕 以上のように、本発明にかかる半導体メモリによれば、
ダイナミックメモリセルのデータをスタティックメモリ
セルに転送する前にはスタティックメモリセルへの電源
供給を停止する手段を備えているため、スタティックメ
モリセルの記憶状態は白紙状態となっており、データ転
送時に両メモリセルのデータの衝突がなく、確実なデー
タ読出しが可能となる。また、書き込みの場合もセンス
アンプとビット線を白紙状態にしておき、データを高速
にスタティックメモリに書き込み、一括してダイナミッ
クメモリに転送するようにしているので、高速なデータ
書き込みが可能となる。[Advantages of the Invention] As described above, according to the semiconductor memory of the present invention,
Before the data of the dynamic memory cell is transferred to the static memory cell, the storage state of the static memory cell is blank because it has a means to stop the power supply to the static memory cell. There is no collision of data in the memory cells, and reliable data reading can be performed. Also, in the case of writing, the sense amplifier and the bit line are left blank, and the data is written into the static memory at high speed and transferred to the dynamic memory at once, so that high speed data writing is possible.

【図面の簡単な説明】[Brief description of drawings]

第１図は従来の半導体メモリの回路図、第２図は本発明
の一実施例による半導体メモリの半導体チップ上のレイ
アウト図、第３図は同半導体メモリのブロック図、第４
図は同半導体メモリの要部の回路図、第５図、第６図、
第７図（ａ）、（ｂ）はそれぞれ同半導体メモリの動作
を示すタイムチャート、第８図（ａ）は同半導体メモリ
のアドレスバッファ回路と行選択回路の具体例を示す回
路図、第８図（ｂ）は同具体例の動作を示すタイムチャ
ートである。 10……プリチャージ回路、20……センスアンプ回路、30
……ダミーセル、40……ダイナミックメモリセルアレ
イ、50……転送ゲート回路、60……スタティックメモリ
セル行、70……プリチャージ回路、80……列選択ゲート
回路、90……列デコーダ、100……ノイズキラー、110…
…行選択回路、120……アドレスバッファ回路、10……
コントロール回路、151,152……データ線、160……タイ
マ回路、170……リフレッシュカウンタ、400……ダイナ
ミックメモリセル、600……スタティックメモリセル、1
100……マルチプレクサ回路、1110……駆動回路、1200
……行アドレスラッチ回路、1210……列アドレスラッチ
回路。FIG. 1 is a circuit diagram of a conventional semiconductor memory, FIG. 2 is a layout diagram on a semiconductor chip of a semiconductor memory according to an embodiment of the present invention, FIG. 3 is a block diagram of the same semiconductor memory, and FIG.
The figures are circuit diagrams of main parts of the semiconductor memory, FIG. 5, FIG.
7 (a) and 7 (b) are time charts showing the operation of the semiconductor memory, respectively, and FIG. 8 (a) is a circuit diagram showing a concrete example of the address buffer circuit and the row selection circuit of the semiconductor memory, and FIG. FIG. 6B is a time chart showing the operation of the specific example. 10 …… Precharge circuit, 20 …… Sense amplifier circuit, 30
...... Dummy cell, 40 …… Dynamic memory cell array, 50 …… Transfer gate circuit, 60 …… Static memory cell row, 70 …… Precharge circuit, 80 …… Column selection gate circuit, 90 …… Column decoder, 100 …… Noise Killer, 110 ...
… Row selection circuit, 120 …… Address buffer circuit, 10 ……
Control circuit, 151,152 ... Data line, 160 ... Timer circuit, 170 ... Refresh counter, 400 ... Dynamic memory cell, 600 ... Static memory cell, 1
100 ... multiplexer circuit, 1110 ... drive circuit, 1200
...... Row address latch circuit, 1210 …… Column address latch circuit.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】情報を記憶するダイナミックメモリセルを
行方向と列方向にマトリクス配列したダイナミックメモ
リセルアレイと、前記ダイナミックメモリセルアレイ中
のダイナミックメモリセルを行方向に共通接続したワー
ド線と、前記ダイナミックメモリセルアレイ中のダイナ
ミックメモリセルを列方向に共通接続したビット線と、
前記ビット線を対にして、この対にしたビット線間の電
位差をセンス増幅する複数のセンスアンプ回路からなる
センスアンプ回路行とを備えた半導体メモリにおいて、 前記ダイナミックメモリセルアレイ中の行方向のダイナ
ミックメモリセルに対応したスタティックメモリセルか
らなるスタティックメモリセル行と、このスタティック
メモリセル行中のスタティックメモリセルとその対応す
る前記ビット線との間で情報を伝達する転送ゲート手段
と、前記センスアンプ回路への電源供給を制御する第１
の電源供給制御手段と、所望の行アドレスのダイナミッ
クメモリセルからなるダイナミックメモリセル行のワー
ド線を選択する行選択手段と、前記スタティックメモリ
セル行中の所望の列アドレスのスタティックメモリセル
を選択して前記スタティックメモリセルとデータ線の間
で情報を伝達する列選択手段と、前記スタティックメモ
リセルへの電源供給を制御する第２の電源供給制御手段
とを備え、 前記行選択手段により選択されたワード線に共通接続さ
れた前記ダイナミックメモリセル行に前記転送ゲート手
段により前記スタティックメモリセル行の情報を転送す
る際に、前記第１の電源供給手段により前記センスアン
プ回路への電源供給を停止させた状態から電源が供給さ
れた状態へ遷移させ、 前記行選択手段により選択されたワード線に共通接続さ
れた前記ダイナミックメモリセル行の情報を前記転送ゲ
ート手段により前記スタティックメモリセル行に転送す
る際に、前記第２の電源供給手段により前記スタティッ
クメモリへの電源供給を停止させた状態から電源が供給
された状態への遷移を行わせ、前記列選択手段で選択さ
れたデータ線を介して所望の列アドレスのスタティック
メモリセルの情報のリード動作をするようにしたことを
特徴とする半導体メモリ。1. A dynamic memory cell array in which dynamic memory cells for storing information are arranged in a matrix in the row and column directions, a word line in which the dynamic memory cells in the dynamic memory cell array are commonly connected in the row direction, and the dynamic memory. A bit line in which the dynamic memory cells in the cell array are commonly connected in the column direction,
A semiconductor memory comprising: a pair of bit lines; and a sense amplifier circuit row composed of a plurality of sense amplifier circuits that sense-amplifies a potential difference between the paired bit lines. A static memory cell row composed of static memory cells corresponding to the memory cells, transfer gate means for transmitting information between the static memory cells in the static memory cell row and the corresponding bit lines, and the sense amplifier circuit. To control the power supply to the first
Power supply control means, row selection means for selecting a word line of a dynamic memory cell row composed of dynamic memory cells of a desired row address, and static memory cells of a desired column address in the static memory cell row. Column selection means for transmitting information between the static memory cell and the data line, and second power supply control means for controlling power supply to the static memory cell, and selected by the row selection means. When the information of the static memory cell row is transferred by the transfer gate means to the dynamic memory cell row commonly connected to the word line, the power supply to the sense amplifier circuit is stopped by the first power supply means. The selected state by the row selection means. A state in which the power supply to the static memory is stopped by the second power supply means when the information of the dynamic memory cell row commonly connected to the line is transferred to the static memory cell row by the transfer gate means. To a state in which power is supplied from the memory cell to the state where the power is supplied, and the read operation of the information of the static memory cell of the desired column address is performed through the data line selected by the column selection means. Semiconductor memory. 【請求項２】情報を記憶するダイナミックメモリセルを
行方向と列方向にマトリクス配列したダイナミックメモ
リセルアレイと、前記ダイナミックメモリセルアレイ中
のダイナミックメモリセルを行方向に共通接続したワー
ド線と、前記ダイナミックメモリセルアレイ中のダイナ
ミックメモリセルを列方向に共通接続したビット線と、
前記ビット線を対にして、この対にしたビット線間の電
位差をセンス増幅する複数のセンスアンプ回路からなる
センスアンプ回路行とを備えた半導体メモリにおいて、 前記ダイナミックメモリセルアレイ中の行方向のダイナ
ミックメモリセルに対応したスタティックメモリセルか
らなるスタティックメモリセル行と、このスタティック
メモリセル行中のスタティックメモリセルとその対応す
る前記ビット線との間で情報を伝達する転送ゲート手段
と、所望の行アドレスのダイナミックメモリセルからな
るダイナミックメモリセル行のワード線を選択する行選
択手段と、前記スタティックメモリセル行中の所望の列
アドレスのダイナミックメモリセルを選択して前記スタ
ティックメモリセルとデータ線の間で情報を伝達する列
選択手段と前記スタティックメモリセルへの電源供給を
制御する電源供給制御手段とを備え、 前記電源供給制御手段により前記スタティックメモリへ
の電源供給を停止させておき、前記行選択手段により選
択されたワード線に共通接続された前記ダイナミックメ
モリセル行の情報を、前記転送ゲート手段により前記ス
タティックメモリセル行に転送する際に前記電源供給制
御手段により前記スタティックメモリへ電源供給を行
い、前記列選択手段で選択されたデータ線を介して、所
望の列アドレスのスタティックメモリセルの情報のリー
ドおよび／又はライト動作をし、このリードおよび／又
はライト動作した後の前記スタティックメモリセル行の
情報を、前記転送ゲート手段により、前記行選択手段に
より選択されたワード線に共通接続された前記ダイナミ
ックメモリセル行に転送して再書込みするようにしたこ
とを特徴とする半導体メモリ。2. A dynamic memory cell array in which dynamic memory cells for storing information are arranged in a matrix in the row and column directions, a word line in which the dynamic memory cells in the dynamic memory cell array are commonly connected in the row direction, and the dynamic memory. A bit line in which the dynamic memory cells in the cell array are commonly connected in the column direction,
A semiconductor memory comprising: a pair of bit lines; and a sense amplifier circuit row composed of a plurality of sense amplifier circuits that sense-amplifies a potential difference between the paired bit lines. A static memory cell row composed of static memory cells corresponding to the memory cells, transfer gate means for transmitting information between the static memory cells in the static memory cell row and the corresponding bit lines, and a desired row address. Row selection means for selecting a word line of a dynamic memory cell row consisting of the dynamic memory cells, and selecting a dynamic memory cell of a desired column address in the static memory cell row between the static memory cell and the data line. Column selecting means for transmitting information and A power supply control means for controlling the power supply to the tattic memory cell, wherein the power supply control means stops the power supply to the static memory, and is common to the word lines selected by the row selection means. When the information of the connected dynamic memory cell row is transferred to the static memory cell row by the transfer gate means, power is supplied to the static memory by the power supply control means and selected by the column selection means. Information of the static memory cell of a desired column address is read and / or written through a data line, and the information of the static memory cell row after the read and / or write operation is performed by the transfer gate means. , The dynamics commonly connected to the word line selected by the row selecting means The semiconductor memory is characterized in that it is transferred to a memory cell row for rewriting.