JPH07107002A - High-speed frequency switching circuit for radio communication equipment - Google Patents
High-speed frequency switching circuit for radio communication equipmentInfo
- Publication number
- JPH07107002A JPH07107002A JP5243410A JP24341093A JPH07107002A JP H07107002 A JPH07107002 A JP H07107002A JP 5243410 A JP5243410 A JP 5243410A JP 24341093 A JP24341093 A JP 24341093A JP H07107002 A JPH07107002 A JP H07107002A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- pll
- loop
- synthesizer
- station originating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Transceivers (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、ディジタル無線通信機
器等に使用される無線通信機器用高速周波数切り換え回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed frequency switching circuit for wireless communication equipment used in digital wireless communication equipment and the like.
【0002】[0002]
【従来の技術】従来、この種の無線通信機器用周波数切
り換え回路として、例えばアナログセルラー電話の局部
発振器では、図3に示すようなPLLシンセサイザが用
いられている。図3において、1は電圧制御発振器、2
はループフィルタ、3はチャージポンプ、4は位相比較
器、5は可変分周器である。このPLLシンセサイザに
おいて、前記電圧制御発振器1の出力は可変分周器5に
より1/Nにされ、位相比較器4で基準周波数との周波
数差が検出される。そして、この検波出力を積分して位
相差の量に応じて直流出力を得るためにチャージポンプ
3によりループフィルタ2を駆動し、この直流電圧によ
り電圧制御発振器1の出力周波数をf0に調整してい
る。なお、この図3においてaは受信局発周波数f1を
示す。2. Description of the Related Art Conventionally, a PLL synthesizer as shown in FIG. 3 has been used as a frequency switching circuit for wireless communication equipment of this type, for example, in a local oscillator of an analog cellular telephone. In FIG. 3, 1 is a voltage controlled oscillator, 2
Is a loop filter, 3 is a charge pump, 4 is a phase comparator, and 5 is a variable frequency divider. In this PLL synthesizer, the output of the voltage controlled oscillator 1 is made 1 / N by the variable frequency divider 5, and the phase comparator 4 detects the frequency difference from the reference frequency. Then, the loop output power of the voltage controlled oscillator 1 is adjusted to f0 by driving the loop filter 2 by the charge pump 3 in order to integrate the detection output and obtain a direct current output according to the amount of phase difference. There is. In addition, in FIG. 3, a indicates a reception station-generated frequency f1.
【0003】また、高速周波数切り換えを目的として、
図4に示すダイレクトディジタル周波数シンセサイザ
(垂澤、山尾″位相差ディジタルホールド形PLLを用
いた高速シンセサイザ″信学秋季全大B−204 19
91 )や、ループフィルタの時定数を周波数切り換え
時に変える方法等が考えられている。なお、この図4に
おいて、18は基準発振器、19はサンプルホールド位
相比較器、20はディジタルループフィルタ、21はD
/A変換器、22は電圧制御発振器、23タイミング回
路、24は可変分周器であり、jは周波数データ、k、
lはラッチを示す。Further, for the purpose of high-speed frequency switching,
The direct digital frequency synthesizer shown in FIG. 4 (Taruzawa, Yamao "High-speed synthesizer using a phase-difference digital hold type PLL" SIGAKU Autumn Univ. B-204 19
91) and a method of changing the time constant of the loop filter when switching the frequency. In FIG. 4, 18 is a reference oscillator, 19 is a sample and hold phase comparator, 20 is a digital loop filter, and 21 is D.
/ A converter, 22 is a voltage controlled oscillator, 23 is a timing circuit, 24 is a variable frequency divider, j is frequency data, k,
l indicates a latch.
【0004】[0004]
【発明が解決しようとする問題点】一般に、携帯型無線
通信機器のディジタル化に伴い無線通信機器においては
高速チャネル切り換えが要求されると共に、無線機本体
の小型化、低消費電力化が要求されている。図3に示し
た従来のアナログ携帯電話機の構成において、出力周波
数f0は、可変分周比をN、基準周波数fREFとする
と、 f0=N*fREF となる。例えば、900MHz〜930MHzを、周波
数間隔30kHzで発生させるためにはNは30,00
0〜31,000となり、Nは非常に大きな値となるた
め、PLLのループ利得が大幅に減少する。このため、
周波数切り換え時間は20ms以上必要になっている。In general, along with the digitalization of portable wireless communication equipment, high-speed channel switching is required in the wireless communication equipment, and the miniaturization and low power consumption of the wireless equipment body are also required. ing. In the configuration of the conventional analog mobile phone shown in FIG. 3, the output frequency f0 is f0 = N * fREF where N is the variable frequency division ratio and fREF is the reference frequency. For example, in order to generate 900 MHz to 930 MHz with a frequency interval of 30 kHz, N is 30,000.
Since it is 0 to 31,000, and N is a very large value, the loop gain of the PLL is significantly reduced. For this reason,
The frequency switching time is required to be 20 ms or more.
【0005】高速周波数切り換えを目的として研究され
ているものも、周波数切り換え時間を1ms以下にまで
することが可能なものもあるが、図4のブロック構成図
からも明らかなように、回路構成が複雑であり、部品開
発費用や小型化、消費電流等の点で未知である。Some have been studied for the purpose of high-speed frequency switching and some have been able to reduce the frequency switching time to 1 ms or less. However, as is clear from the block diagram of FIG. It is complicated and unknown in terms of component development costs, miniaturization, and current consumption.
【0006】また、図2に示すように、2つのPLLル
ープ出力を混合したもの(以後、デュアルループシンセ
サイザと呼ぶ)を受信局発部(A)に使用することで、
周波数切り換えの高速化を図ることも考えられる。つま
り、図2に示すように、電圧制御発振器1、ループフィ
ルタ2、チャージポンプ3、位相比較器4、可変分周器
5、ローパスフィルタ6により第1のPLLループを構
成し、電圧制御発振器13、ループフィルタ14、チャ
ージポンプ15、位相比較器16、可変分周器17によ
り第2のPLLループを構成し、これらの出力f1、f
3を混合器7で混合することで周波数切り替えの高速化
を図るものである。この図2の、デュアルループシンセ
サイザを受信局発部に用いた場合、電圧制御発振器8の
出力f3(固定局発周波数)と電圧制御発振器1の出力
f1(受信局発周波数)を混合器7で混合し、ローパス
フィルタ6で|f1+f3|を除去し、|f1−f3|
を可変分周器5に入力し、分周比N1で分周する。この
ようにすることで分周比N1は小さくなりループ利得を
高め、周波数切り換えの高速化を実現する。しかし、固
定局発周波数f3を発生させるためにPLLループが1
組増えるため回路規模の増大を招くという問題がある。Further, as shown in FIG. 2, by using a mixture of two PLL loop outputs (hereinafter referred to as a dual loop synthesizer) in the receiving station starter (A),
It may be possible to speed up frequency switching. That is, as shown in FIG. 2, the voltage controlled oscillator 1, the loop filter 2, the charge pump 3, the phase comparator 4, the variable frequency divider 5, and the low-pass filter 6 constitute a first PLL loop, and the voltage controlled oscillator 13 , The loop filter 14, the charge pump 15, the phase comparator 16, and the variable frequency divider 17 constitute a second PLL loop, and outputs f1, f
By mixing 3 in the mixer 7, the speed of frequency switching is increased. When the dual loop synthesizer shown in FIG. 2 is used in the receiving station starting section, the mixer 7 uses the output f3 of the voltage controlled oscillator 8 (fixed station originating frequency) and the output f1 of the voltage controlled oscillator 1 (receiving station originating frequency). After mixing, the low-pass filter 6 removes | f1 + f3 |, and | f1-f3 |
Is input to the variable frequency divider 5 and divided by the frequency division ratio N1. By doing so, the frequency division ratio N1 is reduced, the loop gain is increased, and the speed of frequency switching is increased. However, in order to generate the fixed station frequency f3, the PLL loop is set to 1
There is a problem in that the circuit scale increases because the number of sets increases.
【0007】本発明は、上記問題点を解決することを目
的としてなしたものであるが、無線機には、図2に示す
ように送信局発部(B)にも電圧制御発振器8、ループ
フィルタ9、チャージポンプ10、位相比較器11、可
変分周器12からなる送信局発用シンセサイザが備えら
れているので、本発明は、この点に着目し、上記問題点
を解決するために、固定局発f3発生用のシンセサイザ
の代わりに送信局発用シンセサイザの出力f2を使用す
ることで、上記問題点の解決を図ったものである。The present invention has been made for the purpose of solving the above problems. However, in the radio equipment, as shown in FIG. Since the transmitting station-originating synthesizer including the filter 9, the charge pump 10, the phase comparator 11, and the variable frequency divider 12 is provided, the present invention focuses on this point and solves the above problems. The above problem is solved by using the output f2 of the synthesizer for transmitting station instead of the synthesizer for generating f3 from fixed station.
【0008】[0008]
【問題を解決するための手段】本発明の無線通信用シン
セサイザは、図1に示すように送信局発周波数f1を発
生する第1のPLLシンセサイザと、受信局発周波数f
2を発生する第2のPLLシンセサイザと、これらPL
Lシンセサイザから発生される周波数f1、f2を混合
するためのミクサ回路とからなるものであり、2つのP
LLループ出力を混合し、ダウンコンバートした周波数
成分を高速化を要求されるシンセサイザーで利用するこ
ことで、従来の既存部品を使用して、周波数切り換えの
高速化を図ると共に、デュアルループシンセサイザの欠
点である回路規模の増大を、その構成方法により最小限
に抑える。As shown in FIG. 1, a radio communication synthesizer of the present invention comprises a first PLL synthesizer for generating a transmitting station originating frequency f1 and a receiving station originating frequency f.
A second PLL synthesizer for generating two
And a mixer circuit for mixing the frequencies f1 and f2 generated from the L synthesizer.
By mixing the LL loop output and using the down-converted frequency components in a synthesizer that requires high speed, the existing existing components can be used to speed up the frequency switching, and the disadvantages of the dual loop synthesizer The increase in the circuit scale is minimized by the configuration method.
【0009】[0009]
【作用】上記構成によれば、図2のf3発生用のシンセ
サイザの代わりに送信局発用シンセサイザの出力f2を
使用することで図2と同様の特性を得ることが出来る。
よって、電圧制御発信器、可変分周器、位相比較器、チ
ャージポンプ、ループフィルタ、つまりPLLループが
1組少ないことから、実質的にはシングルループPLL
シンセサイザなみの、実装面積、部品点数、消費電流
で、デュアルループシンセサイザの周波数切り換え速度
を実現する。According to the above construction, the output f2 of the synthesizer for transmitting station is used instead of the synthesizer for generating f3 in FIG. 2 to obtain the same characteristics as in FIG.
Therefore, the number of the voltage control oscillator, the variable frequency divider, the phase comparator, the charge pump, the loop filter, that is, the PLL loop is reduced by one, so that the single loop PLL is practically used.
It achieves the frequency switching speed of a dual loop synthesizer with the same mounting area, number of parts, and current consumption as a synthesizer.
【0010】[0010]
【実施例】以下、図1に示した本発明の実施例を説明す
る。図1は本発明をセルラー電話に実施した例を示し、
同セルラー電話のディジタル無線用高速周波数切り換え
PLL回路(無線通信用シンセサイザ)のブロック図で
ある。図1において、1は電圧制御発振器、2はループ
フィルタ、3はチャージポンプ、4は位相比較器、5は
可変分周器、6はローパスフィルタであり、これら電圧
制御発振器1〜ローパスフィルタ6により受信局発部の
PLLループを構成している。また、8は電圧制御発振
器、9はループフィルタ、10はチャージポンプ、11
は位相比較器、12は可変分周器であり、これら電圧制
御発振器8〜可変分周器12により送信局発部のPLL
ループを構成している。また、7は受信局発部の受信機
局発周波数f1と送信局発部の送信局発周波数f2を混
合する混合器である。Embodiments of the present invention shown in FIG. 1 will be described below. FIG. 1 shows an example in which the present invention is applied to a cellular phone,
FIG. 3 is a block diagram of a digital radio high-speed frequency switching PLL circuit (radio communication synthesizer) of the cellular telephone. In FIG. 1, 1 is a voltage controlled oscillator, 2 is a loop filter, 3 is a charge pump, 4 is a phase comparator, 5 is a variable frequency divider, and 6 is a low-pass filter. It constitutes a PLL loop of the receiving station starter. Further, 8 is a voltage controlled oscillator, 9 is a loop filter, 10 is a charge pump, and 11
Is a phase comparator, and 12 is a variable frequency divider. These voltage controlled oscillator 8 to variable frequency divider 12 are used for the PLL of the transmitting station.
It constitutes a loop. Further, 7 is a mixer for mixing the receiver station originating frequency f1 of the receiving station originating section and the transmitting station originating frequency f2 of the transmitting station originating section.
【0011】近年、セルラー電話もディジタル化が進め
られており、受信用シンセサイザの高速切り換えが要求
されているが、例えば、図1の電圧制御発振器8〜可変
分周器12より構成された送信局発部のPLLループで
750MHz〜780MHzを周波数間隔30kHzで
発生させ、電圧制御発振器1〜混合器7より構成された
受信局発部のループで900MHz〜930MHzを周
波数間隔30kHzで発生するためのPLLシンセサイ
ザであるとする。まず、送信局発部において電圧制御発
振器8の出力は分周器12で分周比N2(25,000
〜26,000)で分周され、位相比較器11で基準周
波数fREFとの位相差によってチャージポンプ10を
介してループフィルタ9を駆動し電圧制御発振器8の出
力をf2に調整する。電圧制御発振器8の出力f2は分
配され、一方は送信用局発周波数となり、他方は混合器
7へと入る。In recent years, digitalization of cellular telephones has been promoted, and high-speed switching of receiving synthesizers is required. For example, a transmitting station including the voltage controlled oscillator 8 to the variable frequency divider 12 shown in FIG. A PLL synthesizer for generating 750 MHz to 780 MHz at a frequency interval of 30 kHz in the PLL loop of the transmitter, and generating 900 MHz to 930 MHz at a frequency of 30 kHz in the loop of the receiver station composed of the voltage controlled oscillator 1 to the mixer 7. Suppose First, the output of the voltage-controlled oscillator 8 in the transmitter station is divided by the frequency divider 12 into a frequency division ratio N2 (25,000
.About.26,000), and the phase comparator 11 drives the loop filter 9 via the charge pump 10 according to the phase difference from the reference frequency fREF to adjust the output of the voltage controlled oscillator 8 to f2. The output f2 of the voltage controlled oscillator 8 is distributed, one of which has the local frequency for transmission, and the other of which enters the mixer 7.
【0012】次に、受信局発部において電圧制御発振器
1の出力も混合器7へ入り、上記f2と混合される。ロ
ーパスフィルタ6の出力として|f1−f2|(この場
合120MHz〜180MHz)が分周器5で分周比N
1で分周され、位相比較器4で基準周波数fREFとの
位相差によってチャージポンプ3を介してループフィル
タ2を駆動し電圧制御発振器1の出力をf1に調整す
る。このときの分周比N1はf1を直接分周したとき3
0,000〜31,000になるのに対し、4,000
〜6,000と、従来の5分の1以下になることでルー
プ利得が増し周波数切り替えの高速化が可能となる。ま
た、通常通話状態において送受信周波数間隔は一定であ
るのでチャネル切り換えは、送信部局発周波数を変更す
るのみで送受信共に、切り換えを実施することが出来
る。Next, the output of the voltage controlled oscillator 1 also enters the mixer 7 at the receiving station starter and is mixed with the above-mentioned f2. As the output of the low-pass filter 6, | f1-f2 | (120 MHz to 180 MHz in this case) is divided by the frequency divider 5 by the division ratio N.
The frequency is divided by 1, and the phase comparator 4 drives the loop filter 2 via the charge pump 3 according to the phase difference from the reference frequency fREF to adjust the output of the voltage controlled oscillator 1 to f1. The division ratio N1 at this time is 3 when f1 is directly divided.
4,000 to 31,000 while 4,000
Since the loop gain is up to 6,000 or less, which is one-fifth or less of the conventional value, the loop gain is increased and the frequency switching can be speeded up. In addition, since the transmission / reception frequency interval is constant in the normal call state, channel switching can be performed for both transmission and reception simply by changing the frequency of the transmitter station.
【0013】なお、上記実施例では混合器7及びローパ
スフィルタ6を受信局発部側のPLLループに設けてい
るが、この混合器7及びローパスフィルタ6を送信局発
部側のPLLループに設けてもよい。このようにする
と、送信側シンセサイザの高速切り換えを実現できる。In the above embodiment, the mixer 7 and the low-pass filter 6 are provided in the PLL loop on the receiving station starting side, but the mixer 7 and the low-pass filter 6 are provided in the PLL loop on the transmitting station starting side. May be. By doing so, high-speed switching of the synthesizer on the transmitting side can be realized.
【0014】[0014]
【発明の効果】上述のように、本発明によれば、従来の
送受局発PLLシンセサイザの出力を混合することで、
周波数切り換えの高速化が出来るので、従来部品の使用
が可能である。しかも、回路的には、混合器を付け加え
たのみによるので、実装面積、部品点数、消費電流の増
加を最小限に抑えられる。As described above, according to the present invention, by mixing the outputs of the conventional PLL synthesizers from the transmitting and receiving stations,
Since the frequency can be switched at high speed, conventional parts can be used. Moreover, in terms of the circuit, since only the mixer is added, the increase of the mounting area, the number of parts, and the current consumption can be suppressed to the minimum.
【図1】本発明のディジタル無線用高速周波数切り換え
PLL回路のブロック図である。FIG. 1 is a block diagram of a high-speed frequency switching PLL circuit for digital radio according to the present invention.
【図2】デュアルループPLLシンセサイザを通信機器
の受信局発として用いたときのブロック図である。FIG. 2 is a block diagram when a dual loop PLL synthesizer is used as a receiving station originating from a communication device.
【図3】従来のアナログセルラー電話等に用いられてい
る局発用シンセサイザのブロック図である。FIG. 3 is a block diagram of a local oscillator synthesizer used in a conventional analog cellular telephone or the like.
【図4】従来の位相差ディジタルホールド形PLLを用
いた高速シンセサイザのブロック図である。 1、8 電圧制御発信器 2、9 ループフィルタ 3、10 チャージポンプ 4、11 位相比較器 5、12 可変分周器 6 ローパスフィルタ 7 混合器FIG. 4 is a block diagram of a high-speed synthesizer using a conventional phase difference digital hold type PLL. 1, 8 Voltage control oscillator 2, 9 Loop filter 3, 10 Charge pump 4, 11 Phase comparator 5, 12 Variable frequency divider 6 Low-pass filter 7 Mixer
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成5年10月7日[Submission date] October 7, 1993
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明のディジタル無線用高速周波数切り換え
PLL回路のブロック図である。FIG. 1 is a block diagram of a high-speed frequency switching PLL circuit for digital radio according to the present invention.
【図2】デュアルループPLLシンセサイザを通信機器
の受信局発として用いたときのブロック図である。FIG. 2 is a block diagram when a dual loop PLL synthesizer is used as a receiving station originating from a communication device.
【図3】従来のアナログセルラー電話等に用いられてい
る局発用シンセサイザのブロック図である。FIG. 3 is a block diagram of a local oscillator synthesizer used in a conventional analog cellular telephone or the like.
【図4】従来の位相差ディジタルホールド形PLLを用
いた高速シンセサイザのブロック図である。FIG. 4 is a block diagram of a high-speed synthesizer using a conventional phase difference digital hold type PLL.
【符号の説明】 1,8 電圧制御発信器 2,9 ループフィルタ 3,10 チャージポンプ 4,11 位相比較器 5,12 可変分周器 6 ローパスフィルタ 7 混合器[Explanation of symbols] 1,8 Voltage control oscillator 2,9 Loop filter 3,10 Charge pump 4,11 Phase comparator 5,12 Variable frequency divider 6 Low-pass filter 7 Mixer
Claims (1)
LLシンセサイザと、送信局発周波数f2を発生する第
2のPLLシンセサイザと、これらPLLシンセサイザ
から発生される周波数f1、f2を混合するためのミク
サ回路とからなると共に、該ミクサ回路においてダウン
コンバートされた出力を前記第1のPLLシンセサイザ
または第2のPLLシンセサイザに供給するようにした
ことを特徴とする無線通信機器用高速周波数切り換え回
路。1. A first P for generating a receiving station originating frequency f1.
It comprises an LL synthesizer, a second PLL synthesizer for generating a transmission station-generated frequency f2, and a mixer circuit for mixing the frequencies f1 and f2 generated by these PLL synthesizers, and is down-converted in the mixer circuit. A high-speed frequency switching circuit for a wireless communication device, wherein an output is supplied to the first PLL synthesizer or the second PLL synthesizer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5243410A JPH07107002A (en) | 1993-09-30 | 1993-09-30 | High-speed frequency switching circuit for radio communication equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5243410A JPH07107002A (en) | 1993-09-30 | 1993-09-30 | High-speed frequency switching circuit for radio communication equipment |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07107002A true JPH07107002A (en) | 1995-04-21 |
Family
ID=17103453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5243410A Pending JPH07107002A (en) | 1993-09-30 | 1993-09-30 | High-speed frequency switching circuit for radio communication equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07107002A (en) |
-
1993
- 1993-09-30 JP JP5243410A patent/JPH07107002A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3310057B2 (en) | High frequency circuit configuration of digital mobile telephone | |
US5519885A (en) | Method to generate different frequency signals in a digital radio telephone | |
JP4354637B2 (en) | Method and apparatus for down-converting transmitted signals using multiple modulation formats to a common intermediate frequency range | |
EP0678974A2 (en) | A transmitter and/or receiver | |
JPH08223071A (en) | Transmitter and transmitter-receiver | |
JPH1032520A (en) | Transmitter-receiver sending/receiving radio frequency signal for two frequency bands | |
GB2320631A (en) | A receiver or transmitter for both terrestrial and satellite communication having a shared mixer | |
US20060276142A1 (en) | Radio equipment communicatable in two frequency bands and method for generating local oscillator signal in radio equipment | |
CN1189720A (en) | Phase-locked loop circuit and radio communication apparatus using the same | |
US6564039B1 (en) | Frequency generation circuit and method of operating a tranceiver | |
US20020054627A1 (en) | Synthesizer arrangement and a method for generating signals, particularly for a multimode radio telephone device | |
JP2003520484A (en) | Digital divider for local oscillator of frequency synthesizer. | |
US6009312A (en) | Transmit signal generation with the aid of a receiver | |
KR0129462B1 (en) | Radio having a combined pll and afc / wp and method of operating the same | |
US7376396B2 (en) | Ratiometric transmit path architecture for communication systems | |
KR19980087241A (en) | Lock-up Fastening Circuit of Frequency Synthesizer Using Phase-locked Loop | |
EP1503509A1 (en) | Mobile communication apparatus | |
KR20000069896A (en) | A transceiver and a telecommunication system having a transceiver | |
JPH07107002A (en) | High-speed frequency switching circuit for radio communication equipment | |
US5526527A (en) | Method and apparatus for frequency synthesization in digital cordless telephones | |
US7376399B2 (en) | Weighted mixing circuitry for quadrature processing in communication systems | |
US20080079500A1 (en) | Method And System For A Local Oscillator (LO) Generator Architecture For Multi-Band Wireless Systems | |
JP3282682B2 (en) | Mobile phone | |
KR100737789B1 (en) | Architecture for cordless telephones | |
JP3203119B2 (en) | Frequency synthesizer circuit |