JPH07107002A - High-speed frequency switching circuit for radio communication equipment - Google Patents

Abstract

PURPOSE:To provide a high-speed frequency switching circuit for a radio communication equipment whose circuit scale is small. CONSTITUTION:The PLL loop of a reception station originating part is constituted of a voltage controlled oscillator 1, a loop filter 2, a charge pump 3, a phase comparator 4, a variable frequency divider 5 and a low-pass filter 6. Also, the PLL loop of a transmission station originating part is constituted of the voltage controlled oscillator 8, the loop filter 9, the charge pump 10, the phase comparator 11 and the variable frequency divider 12. Then, the reception station originating frequency f1 of the reception station originating part and the transmission station originating frequency f2 of the transmission station originating part are mixed in a mixer 7. Thus, conventional parts can be used since frequency switching can be accelerated by mixing the output of transmission/ reception station originating PLL syntlaesizers and the increase of a mounting area, the number of the parts and current consumption can be suppressed to minimum since just the mixer is added in terms of a circuit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ディジタル無線通信機
器等に使用される無線通信機器用高速周波数切り換え回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed frequency switching circuit for wireless communication equipment used in digital wireless communication equipment and the like.

【０００２】[0002]

【従来の技術】従来、この種の無線通信機器用周波数切
り換え回路として、例えばアナログセルラー電話の局部
発振器では、図３に示すようなＰＬＬシンセサイザが用
いられている。図３において、１は電圧制御発振器、２
はループフィルタ、３はチャージポンプ、４は位相比較
器、５は可変分周器である。このＰＬＬシンセサイザに
おいて、前記電圧制御発振器１の出力は可変分周器５に
より１／Ｎにされ、位相比較器４で基準周波数との周波
数差が検出される。そして、この検波出力を積分して位
相差の量に応じて直流出力を得るためにチャージポンプ
３によりループフィルタ２を駆動し、この直流電圧によ
り電圧制御発振器１の出力周波数をｆ０に調整してい
る。なお、この図３においてａは受信局発周波数ｆ１を
示す。2. Description of the Related Art Conventionally, a PLL synthesizer as shown in FIG. 3 has been used as a frequency switching circuit for wireless communication equipment of this type, for example, in a local oscillator of an analog cellular telephone. In FIG. 3, 1 is a voltage controlled oscillator, 2
Is a loop filter, 3 is a charge pump, 4 is a phase comparator, and 5 is a variable frequency divider. In this PLL synthesizer, the output of the voltage controlled oscillator 1 is made 1 / N by the variable frequency divider 5, and the phase comparator 4 detects the frequency difference from the reference frequency. Then, the loop output power of the voltage controlled oscillator 1 is adjusted to f0 by driving the loop filter 2 by the charge pump 3 in order to integrate the detection output and obtain a direct current output according to the amount of phase difference. There is. In addition, in FIG. 3, a indicates a reception station-generated frequency f1.

【０００３】また、高速周波数切り換えを目的として、
図４に示すダイレクトディジタル周波数シンセサイザ
（垂澤、山尾″位相差ディジタルホールド形ＰＬＬを用
いた高速シンセサイザ″信学秋季全大Ｂ−２０４ １９
９１ )や、ループフィルタの時定数を周波数切り換え
時に変える方法等が考えられている。なお、この図４に
おいて、１８は基準発振器、１９はサンプルホールド位
相比較器、２０はディジタルループフィルタ、２１はＤ
／Ａ変換器、２２は電圧制御発振器、２３タイミング回
路、２４は可変分周器であり、ｊは周波数データ、ｋ、
ｌはラッチを示す。Further, for the purpose of high-speed frequency switching,
The direct digital frequency synthesizer shown in FIG. 4 (Taruzawa, Yamao "High-speed synthesizer using a phase-difference digital hold type PLL" SIGAKU Autumn Univ. B-204 19
91) and a method of changing the time constant of the loop filter when switching the frequency. In FIG. 4, 18 is a reference oscillator, 19 is a sample and hold phase comparator, 20 is a digital loop filter, and 21 is D.
/ A converter, 22 is a voltage controlled oscillator, 23 is a timing circuit, 24 is a variable frequency divider, j is frequency data, k,
l indicates a latch.

【０００４】[0004]

【発明が解決しようとする問題点】一般に、携帯型無線
通信機器のディジタル化に伴い無線通信機器においては
高速チャネル切り換えが要求されると共に、無線機本体
の小型化、低消費電力化が要求されている。図３に示し
た従来のアナログ携帯電話機の構成において、出力周波
数ｆ０は、可変分周比をＮ、基準周波数ｆＲＥＦとする
と、 ｆ０＝Ｎ＊ｆＲＥＦ となる。例えば、９００ＭＨｚ〜９３０ＭＨｚを、周波
数間隔３０ｋＨｚで発生させるためにはＮは３０，００
０〜３１，０００となり、Ｎは非常に大きな値となるた
め、ＰＬＬのループ利得が大幅に減少する。このため、
周波数切り換え時間は２０ｍｓ以上必要になっている。In general, along with the digitalization of portable wireless communication equipment, high-speed channel switching is required in the wireless communication equipment, and the miniaturization and low power consumption of the wireless equipment body are also required. ing. In the configuration of the conventional analog mobile phone shown in FIG. 3, the output frequency f0 is f0 = N * fREF where N is the variable frequency division ratio and fREF is the reference frequency. For example, in order to generate 900 MHz to 930 MHz with a frequency interval of 30 kHz, N is 30,000.
Since it is 0 to 31,000, and N is a very large value, the loop gain of the PLL is significantly reduced. For this reason,
The frequency switching time is required to be 20 ms or more.

【０００５】高速周波数切り換えを目的として研究され
ているものも、周波数切り換え時間を１ｍｓ以下にまで
することが可能なものもあるが、図４のブロック構成図
からも明らかなように、回路構成が複雑であり、部品開
発費用や小型化、消費電流等の点で未知である。Some have been studied for the purpose of high-speed frequency switching and some have been able to reduce the frequency switching time to 1 ms or less. However, as is clear from the block diagram of FIG. It is complicated and unknown in terms of component development costs, miniaturization, and current consumption.

【０００６】また、図２に示すように、２つのＰＬＬル
ープ出力を混合したもの（以後、デュアルループシンセ
サイザと呼ぶ）を受信局発部（Ａ）に使用することで、
周波数切り換えの高速化を図ることも考えられる。つま
り、図２に示すように、電圧制御発振器１、ループフィ
ルタ２、チャージポンプ３、位相比較器４、可変分周器
５、ローパスフィルタ６により第１のＰＬＬループを構
成し、電圧制御発振器１３、ループフィルタ１４、チャ
ージポンプ１５、位相比較器１６、可変分周器１７によ
り第２のＰＬＬループを構成し、これらの出力ｆ１、ｆ
３を混合器７で混合することで周波数切り替えの高速化
を図るものである。この図２の、デュアルループシンセ
サイザを受信局発部に用いた場合、電圧制御発振器８の
出力ｆ３（固定局発周波数）と電圧制御発振器１の出力
ｆ１（受信局発周波数）を混合器７で混合し、ローパス
フィルタ６で｜ｆ１＋ｆ３｜を除去し、｜ｆ１−ｆ３｜
を可変分周器５に入力し、分周比Ｎ１で分周する。この
ようにすることで分周比Ｎ１は小さくなりループ利得を
高め、周波数切り換えの高速化を実現する。しかし、固
定局発周波数ｆ３を発生させるためにＰＬＬループが１
組増えるため回路規模の増大を招くという問題がある。Further, as shown in FIG. 2, by using a mixture of two PLL loop outputs (hereinafter referred to as a dual loop synthesizer) in the receiving station starter (A),
It may be possible to speed up frequency switching. That is, as shown in FIG. 2, the voltage controlled oscillator 1, the loop filter 2, the charge pump 3, the phase comparator 4, the variable frequency divider 5, and the low-pass filter 6 constitute a first PLL loop, and the voltage controlled oscillator 13 , The loop filter 14, the charge pump 15, the phase comparator 16, and the variable frequency divider 17 constitute a second PLL loop, and outputs f1, f
By mixing 3 in the mixer 7, the speed of frequency switching is increased. When the dual loop synthesizer shown in FIG. 2 is used in the receiving station starting section, the mixer 7 uses the output f3 of the voltage controlled oscillator 8 (fixed station originating frequency) and the output f1 of the voltage controlled oscillator 1 (receiving station originating frequency). After mixing, the low-pass filter 6 removes | f1 + f3 |, and | f1-f3 |
Is input to the variable frequency divider 5 and divided by the frequency division ratio N1. By doing so, the frequency division ratio N1 is reduced, the loop gain is increased, and the speed of frequency switching is increased. However, in order to generate the fixed station frequency f3, the PLL loop is set to 1
There is a problem in that the circuit scale increases because the number of sets increases.

【０００７】本発明は、上記問題点を解決することを目
的としてなしたものであるが、無線機には、図２に示す
ように送信局発部（Ｂ）にも電圧制御発振器８、ループ
フィルタ９、チャージポンプ１０、位相比較器１１、可
変分周器１２からなる送信局発用シンセサイザが備えら
れているので、本発明は、この点に着目し、上記問題点
を解決するために、固定局発ｆ３発生用のシンセサイザ
の代わりに送信局発用シンセサイザの出力ｆ２を使用す
ることで、上記問題点の解決を図ったものである。The present invention has been made for the purpose of solving the above problems. However, in the radio equipment, as shown in FIG. Since the transmitting station-originating synthesizer including the filter 9, the charge pump 10, the phase comparator 11, and the variable frequency divider 12 is provided, the present invention focuses on this point and solves the above problems. The above problem is solved by using the output f2 of the synthesizer for transmitting station instead of the synthesizer for generating f3 from fixed station.

【０００８】[0008]

【問題を解決するための手段】本発明の無線通信用シン
セサイザは、図１に示すように送信局発周波数ｆ１を発
生する第１のＰＬＬシンセサイザと、受信局発周波数ｆ
２を発生する第２のＰＬＬシンセサイザと、これらＰＬ
Ｌシンセサイザから発生される周波数ｆ１、ｆ２を混合
するためのミクサ回路とからなるものであり、２つのＰ
ＬＬループ出力を混合し、ダウンコンバートした周波数
成分を高速化を要求されるシンセサイザーで利用するこ
ことで、従来の既存部品を使用して、周波数切り換えの
高速化を図ると共に、デュアルループシンセサイザの欠
点である回路規模の増大を、その構成方法により最小限
に抑える。As shown in FIG. 1, a radio communication synthesizer of the present invention comprises a first PLL synthesizer for generating a transmitting station originating frequency f1 and a receiving station originating frequency f.
A second PLL synthesizer for generating two
And a mixer circuit for mixing the frequencies f1 and f2 generated from the L synthesizer.
By mixing the LL loop output and using the down-converted frequency components in a synthesizer that requires high speed, the existing existing components can be used to speed up the frequency switching, and the disadvantages of the dual loop synthesizer The increase in the circuit scale is minimized by the configuration method.

【０００９】[0009]

【作用】上記構成によれば、図２のｆ３発生用のシンセ
サイザの代わりに送信局発用シンセサイザの出力ｆ２を
使用することで図２と同様の特性を得ることが出来る。
よって、電圧制御発信器、可変分周器、位相比較器、チ
ャージポンプ、ループフィルタ、つまりＰＬＬループが
１組少ないことから、実質的にはシングルループＰＬＬ
シンセサイザなみの、実装面積、部品点数、消費電流
で、デュアルループシンセサイザの周波数切り換え速度
を実現する。According to the above construction, the output f2 of the synthesizer for transmitting station is used instead of the synthesizer for generating f3 in FIG. 2 to obtain the same characteristics as in FIG.
Therefore, the number of the voltage control oscillator, the variable frequency divider, the phase comparator, the charge pump, the loop filter, that is, the PLL loop is reduced by one, so that the single loop PLL is practically used.
It achieves the frequency switching speed of a dual loop synthesizer with the same mounting area, number of parts, and current consumption as a synthesizer.

【００１０】[0010]

【実施例】以下、図１に示した本発明の実施例を説明す
る。図１は本発明をセルラー電話に実施した例を示し、
同セルラー電話のディジタル無線用高速周波数切り換え
ＰＬＬ回路（無線通信用シンセサイザ）のブロック図で
ある。図１において、１は電圧制御発振器、２はループ
フィルタ、３はチャージポンプ、４は位相比較器、５は
可変分周器、６はローパスフィルタであり、これら電圧
制御発振器１〜ローパスフィルタ６により受信局発部の
ＰＬＬループを構成している。また、８は電圧制御発振
器、９はループフィルタ、１０はチャージポンプ、１１
は位相比較器、１２は可変分周器であり、これら電圧制
御発振器８〜可変分周器１２により送信局発部のＰＬＬ
ループを構成している。また、７は受信局発部の受信機
局発周波数ｆ１と送信局発部の送信局発周波数ｆ２を混
合する混合器である。Embodiments of the present invention shown in FIG. 1 will be described below. FIG. 1 shows an example in which the present invention is applied to a cellular phone,
FIG. 3 is a block diagram of a digital radio high-speed frequency switching PLL circuit (radio communication synthesizer) of the cellular telephone. In FIG. 1, 1 is a voltage controlled oscillator, 2 is a loop filter, 3 is a charge pump, 4 is a phase comparator, 5 is a variable frequency divider, and 6 is a low-pass filter. It constitutes a PLL loop of the receiving station starter. Further, 8 is a voltage controlled oscillator, 9 is a loop filter, 10 is a charge pump, and 11
Is a phase comparator, and 12 is a variable frequency divider. These voltage controlled oscillator 8 to variable frequency divider 12 are used for the PLL of the transmitting station.
It constitutes a loop. Further, 7 is a mixer for mixing the receiver station originating frequency f1 of the receiving station originating section and the transmitting station originating frequency f2 of the transmitting station originating section.

【００１１】近年、セルラー電話もディジタル化が進め
られており、受信用シンセサイザの高速切り換えが要求
されているが、例えば、図１の電圧制御発振器８〜可変
分周器１２より構成された送信局発部のＰＬＬループで
７５０ＭＨｚ〜７８０ＭＨｚを周波数間隔３０ｋＨｚで
発生させ、電圧制御発振器１〜混合器７より構成された
受信局発部のループで９００ＭＨｚ〜９３０ＭＨｚを周
波数間隔３０ｋＨｚで発生するためのＰＬＬシンセサイ
ザであるとする。まず、送信局発部において電圧制御発
振器８の出力は分周器１２で分周比Ｎ２（２５，０００
〜２６，０００）で分周され、位相比較器１１で基準周
波数ｆＲＥＦとの位相差によってチャージポンプ１０を
介してループフィルタ９を駆動し電圧制御発振器８の出
力をｆ２に調整する。電圧制御発振器８の出力ｆ２は分
配され、一方は送信用局発周波数となり、他方は混合器
７へと入る。In recent years, digitalization of cellular telephones has been promoted, and high-speed switching of receiving synthesizers is required. For example, a transmitting station including the voltage controlled oscillator 8 to the variable frequency divider 12 shown in FIG. A PLL synthesizer for generating 750 MHz to 780 MHz at a frequency interval of 30 kHz in the PLL loop of the transmitter, and generating 900 MHz to 930 MHz at a frequency of 30 kHz in the loop of the receiver station composed of the voltage controlled oscillator 1 to the mixer 7. Suppose First, the output of the voltage-controlled oscillator 8 in the transmitter station is divided by the frequency divider 12 into a frequency division ratio N2 (25,000
.About.26,000), and the phase comparator 11 drives the loop filter 9 via the charge pump 10 according to the phase difference from the reference frequency fREF to adjust the output of the voltage controlled oscillator 8 to f2. The output f2 of the voltage controlled oscillator 8 is distributed, one of which has the local frequency for transmission, and the other of which enters the mixer 7.

【００１２】次に、受信局発部において電圧制御発振器
１の出力も混合器７へ入り、上記ｆ２と混合される。ロ
ーパスフィルタ６の出力として｜ｆ１−ｆ２｜（この場
合１２０ＭＨｚ〜１８０ＭＨｚ）が分周器５で分周比Ｎ
１で分周され、位相比較器４で基準周波数ｆＲＥＦとの
位相差によってチャージポンプ３を介してループフィル
タ２を駆動し電圧制御発振器１の出力をｆ１に調整す
る。このときの分周比Ｎ１はｆ１を直接分周したとき３
０，０００〜３１，０００になるのに対し、４，０００
〜６，０００と、従来の５分の１以下になることでルー
プ利得が増し周波数切り替えの高速化が可能となる。ま
た、通常通話状態において送受信周波数間隔は一定であ
るのでチャネル切り換えは、送信部局発周波数を変更す
るのみで送受信共に、切り換えを実施することが出来
る。Next, the output of the voltage controlled oscillator 1 also enters the mixer 7 at the receiving station starter and is mixed with the above-mentioned f2. As the output of the low-pass filter 6, | f1-f2 | (120 MHz to 180 MHz in this case) is divided by the frequency divider 5 by the division ratio N.
The frequency is divided by 1, and the phase comparator 4 drives the loop filter 2 via the charge pump 3 according to the phase difference from the reference frequency fREF to adjust the output of the voltage controlled oscillator 1 to f1. The division ratio N1 at this time is 3 when f1 is directly divided.
4,000 to 31,000 while 4,000
Since the loop gain is up to 6,000 or less, which is one-fifth or less of the conventional value, the loop gain is increased and the frequency switching can be speeded up. In addition, since the transmission / reception frequency interval is constant in the normal call state, channel switching can be performed for both transmission and reception simply by changing the frequency of the transmitter station.

【００１３】なお、上記実施例では混合器７及びローパ
スフィルタ６を受信局発部側のＰＬＬループに設けてい
るが、この混合器７及びローパスフィルタ６を送信局発
部側のＰＬＬループに設けてもよい。このようにする
と、送信側シンセサイザの高速切り換えを実現できる。In the above embodiment, the mixer 7 and the low-pass filter 6 are provided in the PLL loop on the receiving station starting side, but the mixer 7 and the low-pass filter 6 are provided in the PLL loop on the transmitting station starting side. May be. By doing so, high-speed switching of the synthesizer on the transmitting side can be realized.

【００１４】[0014]

【発明の効果】上述のように、本発明によれば、従来の
送受局発ＰＬＬシンセサイザの出力を混合することで、
周波数切り換えの高速化が出来るので、従来部品の使用
が可能である。しかも、回路的には、混合器を付け加え
たのみによるので、実装面積、部品点数、消費電流の増
加を最小限に抑えられる。As described above, according to the present invention, by mixing the outputs of the conventional PLL synthesizers from the transmitting and receiving stations,
Since the frequency can be switched at high speed, conventional parts can be used. Moreover, in terms of the circuit, since only the mixer is added, the increase of the mounting area, the number of parts, and the current consumption can be suppressed to the minimum.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のディジタル無線用高速周波数切り換え
ＰＬＬ回路のブロック図である。FIG. 1 is a block diagram of a high-speed frequency switching PLL circuit for digital radio according to the present invention.

【図２】デュアルループＰＬＬシンセサイザを通信機器
の受信局発として用いたときのブロック図である。FIG. 2 is a block diagram when a dual loop PLL synthesizer is used as a receiving station originating from a communication device.

【図３】従来のアナログセルラー電話等に用いられてい
る局発用シンセサイザのブロック図である。FIG. 3 is a block diagram of a local oscillator synthesizer used in a conventional analog cellular telephone or the like.

【図４】従来の位相差ディジタルホールド形ＰＬＬを用
いた高速シンセサイザのブロック図である。 １、８ 電圧制御発信器 ２、９ ループフィルタ ３、１０ チャージポンプ ４、１１ 位相比較器 ５、１２ 可変分周器 ６ ローパスフィルタ ７ 混合器FIG. 4 is a block diagram of a high-speed synthesizer using a conventional phase difference digital hold type PLL. 1, 8 Voltage control oscillator 2, 9 Loop filter 3, 10 Charge pump 4, 11 Phase comparator 5, 12 Variable frequency divider 6 Low-pass filter 7 Mixer

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【手続補正書】[Procedure amendment]

【提出日】平成５年１０月７日[Submission date] October 7, 1993

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】図面の簡単な説明[Name of item to be corrected] Brief description of the drawing

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のディジタル無線用高速周波数切り換え
ＰＬＬ回路のブロック図である。FIG. 1 is a block diagram of a high-speed frequency switching PLL circuit for digital radio according to the present invention.

【図２】デュアルループＰＬＬシンセサイザを通信機器
の受信局発として用いたときのブロック図である。FIG. 2 is a block diagram when a dual loop PLL synthesizer is used as a receiving station originating from a communication device.

【図３】従来のアナログセルラー電話等に用いられてい
る局発用シンセサイザのブロック図である。FIG. 3 is a block diagram of a local oscillator synthesizer used in a conventional analog cellular telephone or the like.

【図４】従来の位相差ディジタルホールド形ＰＬＬを用
いた高速シンセサイザのブロック図である。FIG. 4 is a block diagram of a high-speed synthesizer using a conventional phase difference digital hold type PLL.

【符号の説明】 １，８ 電圧制御発信器 ２，９ ループフィルタ ３，１０ チャージポンプ ４，１１ 位相比較器 ５，１２ 可変分周器 ６ ローパスフィルタ ７ 混合器[Explanation of symbols] 1,8 Voltage control oscillator 2,9 Loop filter 3,10 Charge pump 4,11 Phase comparator 5,12 Variable frequency divider 6 Low-pass filter 7 Mixer

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 受信局発周波数ｆ１を発生する第１のＰ
ＬＬシンセサイザと、送信局発周波数ｆ２を発生する第
２のＰＬＬシンセサイザと、これらＰＬＬシンセサイザ
から発生される周波数ｆ１、ｆ２を混合するためのミク
サ回路とからなると共に、該ミクサ回路においてダウン
コンバートされた出力を前記第１のＰＬＬシンセサイザ
または第２のＰＬＬシンセサイザに供給するようにした
ことを特徴とする無線通信機器用高速周波数切り換え回
路。1. A first P for generating a receiving station originating frequency f1.
It comprises an LL synthesizer, a second PLL synthesizer for generating a transmission station-generated frequency f2, and a mixer circuit for mixing the frequencies f1 and f2 generated by these PLL synthesizers, and is down-converted in the mixer circuit. A high-speed frequency switching circuit for a wireless communication device, wherein an output is supplied to the first PLL synthesizer or the second PLL synthesizer.