JPH07105825B2 - Multi CPU system - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数のコンピュータがそれぞれ独立に稼動し、それらの
コンピュータのCPUが例えば共通のメモリを介して結合
されるマルチCPUシステムに関し、 CPU間で転送されるデータをシリアルデータとすること
により、CPU間の距離を十分に長くとれるシステムを提
供することを目的とし、 複数の装置をそれぞれ制御するためのCPU群と、該CPU群
のいずれか一つのCPUを選択するための選択手段と、該
選択手段を制御して、前記CPU群との間でシリアル形式
でのデータ送受信を行なうデータ集約用CPUとを有する
ように構成する。DETAILED DESCRIPTION [Overview] A multi-CPU system in which a plurality of computers operate independently and the CPUs of the computers are coupled, for example, via a common memory, and data transferred between the CPUs is serialized. The purpose is to provide a system in which the distance between CPUs can be made sufficiently long by using data, and to select a CPU group for controlling each of multiple devices and one of the CPU groups. And a data aggregating CPU that controls the selecting means to perform data transmission / reception with the CPU group in serial format.

〔産業上の利用分野〕[Industrial application field]

本発明は、複数のコンピュータがそれぞれ独立に稼動
し、それらのコンピュータのCPUが、例えば共通のメモ
リを介して結合されるマルチプロセッサシステムに係
り、特に複数のCPUをシリアル信号を用いて接続するマ
ルチCPUシステムに関する。The present invention relates to a multiprocessor system in which a plurality of computers operate independently of each other, and CPUs of the computers are coupled, for example, via a common memory, and in particular, a multiprocessor system in which a plurality of CPUs are connected using serial signals. Regarding CPU system.

〔従来の技術〕[Conventional technology]

コンピュータシステムの処理能力や信頼性の向上を目的
としたマルチプロセッサシステムには、密結合マルチプ
ロセッサシステム（TCMP）、疎結合マルチプロセッサシ
ステム（LCMP）、スレーブシステム等がある。密結合シ
ステムは複数のプロセッサが共通のメモリ、および周辺
装置にアクセスするシステムであり、疎結合システムは
複数のプロセッサがおのおの独立したローカルメモリと
周辺装置を備え、プロセッサ間の通信は高速バスあるい
は通信リンクを使って行なう方式である。またスレーブ
システムは周辺のプロセッサ、すなわちスレーブプロセ
ッサが独立のメモリと周辺装置を専有し、ホストプロセ
ッサのスレーブとして動作する方式で、システムの柔軟
性や拡張性に富むものである。Multiprocessor systems for the purpose of improving the processing capability and reliability of computer systems include tightly coupled multiprocessor systems (TCMP), loosely coupled multiprocessor systems (LCMP), slave systems, and the like. A tightly coupled system is a system in which multiple processors access a common memory and peripheral devices, and a loosely coupled system is a system in which multiple processors each have independent local memory and peripheral devices. This is a method that uses links. The slave system is a system in which a peripheral processor, that is, a slave processor occupies an independent memory and a peripheral device, and operates as a slave of a host processor, and is highly flexible and expandable.

このようなマルチプロセッサシステムの実用例として多
重無線の監視制御システムがある。このシステムは無線
局との間の回線状態、無人局の局舎情報すなわち停電そ
の他の局舎に関する情報、回線ダウン時に予備回線がふ
さがっていて自動的救済が不能の場合の警報等のよう
に、複数の無線局に関する情報を集約し、無線局等の監
視、制御を行なうシステムである。A practical example of such a multiprocessor system is a multiple radio supervisory control system. This system, such as the line status with wireless stations, station information of unmanned stations, that is, information about other station buildings such as power outages, alarms when automatic relief is not possible due to a backup line being blocked when the line goes down, etc. It is a system that collects information about a plurality of wireless stations and monitors and controls the wireless stations.

上述のような監視制御システムにおける各無線局または
各装置を個々に監視、制御する複数のCPUと、情報集約
用のCPUとの接続状態を示す従来例ブロック図が第４図
である。この図においてCPU51は集中監視のために情報
を集約する役割を果たすCPUである。CPU−A52、CPU−B5
3、およびCPU−C54・・・は各無線局等を個々に監視、
制御するためのものである。FIG. 4 is a block diagram of a conventional example showing a connection state between a plurality of CPUs that individually monitor and control each wireless station or each device in the above-mentioned monitoring and control system, and a CPU for collecting information. In this figure, a CPU 51 is a CPU that plays a role of collecting information for centralized monitoring. CPU-A52, CPU-B5
3 and CPU-C54 ... individually monitor each wireless station,
It is for controlling.

CPU−A52からCPU−C54、・・・は個々の無線局や装置に
対してそれぞれ個別のインタフェースを持ち、従ってそ
れに対応する個々のファームウェアを有している。これ
らの個々のファームウェアは類似してはいるが、例えば
回線数の差、制御方式の違い等に応じての相違がある。
これらのCPU52〜54からのデータはRAM55〜57を経由して
データ集約用のCPU51に集約され、その周辺装置として
のディスプレイ等の集中監視制御装置に出力される。す
なわち集約用CPU51は個々の局、装置、および方式に対
応したCPU−A52、CPU−B53、CPU−C54・・・からのデー
タを集中監視制御装置にもっていくためにフォーマット
を統一するインタフェースの役割を果たすものである。
このシステムではCPU51とRAM55〜57、RAM55〜57と他のC
PU52〜54との間はそれぞれバス接続されており、データ
はデータバスを介して入出力される。CPU-A52 to CPU-C54, ... Have individual interfaces for individual wireless stations and devices, and therefore have individual firmware corresponding to them. Although these individual firmwares are similar, there are differences depending on, for example, the number of lines and the control method.
The data from these CPUs 52 to 54 are collected in the data collecting CPU 51 via the RAMs 55 to 57 and output to a centralized monitoring control device such as a display as a peripheral device thereof. That is, the aggregating CPU 51 serves as an interface that unifies the format in order to bring the data from the CPU-A52, CPU-B53, CPU-C54, ... Corresponding to each station, device, and method to the centralized monitoring control device. To fulfill.
In this system, CPU51 and RAM55 to 57, RAM55 to 57 and other C
Buses are connected to the PUs 52 to 54, respectively, and data is input / output via the data bus.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

第４図の監視制御システムの従来例ではCPUとRAMとの間
がバス接続されている。このようなバス接続においては
接続距離をあまり長くできないという問題点がある。す
なわち、CPU間、あるいはCPUとRAMとの間等をバス接続
する場合のバスの最大許容長は規格によってそれぞれ決
っている。例えばVMEバスの規格では45cmと、数十cmの
程度であり、それ以上バスを延長すると信頼性が低下
し、またコスト的にも問題となる。In the conventional example of the supervisory control system shown in FIG. 4, a CPU and a RAM are connected by a bus. In such a bus connection, there is a problem that the connection distance cannot be made very long. That is, the maximum allowable length of the bus when connecting the CPUs, or between the CPUs and the RAMs, etc. is determined by the standard. For example, the VME bus standard is about 45 cm, which is about several tens of cm. If the bus is extended beyond that, reliability will be reduced and cost will be a problem.

そこで複数のCPU間を共通RAM等を用いてバス接続により
構成したマルチCPUシステムでは、第５図の実装例に示
すように、接続距離を長くとれず、実装位置の自由度も
かなり限定されることになる。Therefore, in a multi-CPU system in which a plurality of CPUs are connected by a bus using a common RAM or the like, as shown in the mounting example of FIG. 5, the connecting distance cannot be long and the degree of freedom of mounting position is considerably limited. It will be.

本発明は、上述の問題点に鑑み、CPU間で転送されるデ
ータをシリアムデータとすることにより、CPU間の距離
を十分に長くとれるマルチCPUシステムを提供すること
を目的とする。In view of the above problems, it is an object of the present invention to provide a multi-CPU system in which the distance between CPUs can be sufficiently long by making the data transferred between CPUs serial data.

〔課題を解決するための手段〕[Means for Solving the Problems]

本発明のマルチCPUシステムの原理ブロック図を第１図
に示す。同図で複数のCPU1a、1b、1c、・・・はそれぞ
れ図示しない無線局や装置等を監視、制御するためのも
のであり、監視・制御の方式等により、それぞれ個別の
ファームウェアを持っている。図示しないがこれらのCP
U1a〜1c・・・にはその入力ポートに各装置等からの信
号が入力するとともに、出力ポートから各装置等に対し
て制御信号等が出力される。A principle block diagram of the multi-CPU system of the present invention is shown in FIG. In the figure, a plurality of CPUs 1a, 1b, 1c, ... Are for monitoring and controlling wireless stations, devices, etc. (not shown), and have individual firmware depending on the monitoring / control method, etc. . Although not shown, these CPs
Signals from each device are input to the input ports of U1a to 1c ... And control signals and the like are output from each output port to each device.

選択手段２は、これら複数のCPU1a〜1c、・・・のいず
れかを選択するためのものである。データ集約用CPU3
は、各装置等の監視・制御用CPU1a〜1c、・・・との間
で、選択手段２を経由してシリアルデータを送受信し、
図示しない集中監視制御装置に必要なデータを出力する
ためのものである。The selection means 2 is for selecting any one of the plurality of CPUs 1a to 1c, .... CPU3 for data aggregation
Transmits / receives serial data to / from the monitoring / controlling CPUs 1a to 1c, ...
This is for outputting necessary data to a centralized supervisory control device (not shown).

〔作用〕[Action]

第１図で、集約用CPU3は選択手段２に制御信号を出力
し、各装置等の監視・制御用の複数のCPU1a〜1c、・・
・のいずれか、例えばCPU1aを選択させる。集約用CPU3
はCPU1aとの間で必要なデータをシリアル形式で送受信
する。その後CPU3は選択手段２に再び制御信号を送り、
次のCPU、例えばCPU1bを選択させ、CPU1bとの間でデー
タの送受信を行なう。このような動作を繰り返すことに
より、マルチCPUシステムにおけるデータ転送をシリア
ル信号で行なうことが可能となり、CPU間等の接続にバ
スを用いる必要がなくなる。In FIG. 1, the aggregation CPU 3 outputs a control signal to the selection means 2, and a plurality of CPUs 1a to 1c for monitoring / controlling each device, ...
Select any one of, for example, the CPU 1a. CPU3 for aggregation
Transmits / receives necessary data to / from the CPU 1a in a serial format. After that, the CPU 3 sends a control signal to the selecting means 2 again,
The next CPU, for example CPU1b, is selected and data is transmitted / received to / from the CPU1b. By repeating such an operation, it becomes possible to perform data transfer in a multi-CPU system by a serial signal, and it becomes unnecessary to use a bus for connection between CPUs.

〔実施例〕〔Example〕

本発明の実施例ブロック図を第２図に示す。同図でCPU1
1は各装置等の監視・制御データの集約用であり、その
内部にはデータを例えばHDLC手順（High−level Data L
ink Control Procedure）のフォーマットに従って入出
力するためのLSI12がある。A block diagram of an embodiment of the present invention is shown in FIG. CPU1 in the figure
1 is for aggregation of monitoring / control data of each device, etc., and the data is stored in the HDLC procedure (High-level Data L
There is LSI12 for input / output according to the format of ink control procedure).

データ集約用CPU11から、各装置等のそれぞれの監視・
制御用CPU16、22、・・・のいずれか一つを選択するた
めの制御信号が二つのセレクタ13、14に入力する。セレ
クタ13はCPU11の出力信号をドライバ15a、15b、・・
・、15pのいずれかに入力させるもので、例えばドライ
バ15aが選択されるとLSI12から出力されるHDLCフォーマ
ットのデータがドライバ15a、レシーバ18aを経由してCP
U16内部のHDLCのフォーマットデータ入出力用LSI17に入
力し、CPU16の出力ポート21を経由して図示しない各装
置に伝達される。From the data aggregation CPU 11 to monitor and monitor each device, etc.
A control signal for selecting one of the control CPUs 16, 22, ... Is input to the two selectors 13, 14. The selector 13 outputs the output signal of the CPU 11 to the drivers 15a, 15b, ...
., 15p. For example, when the driver 15a is selected, the HDLC format data output from the LSI 12 is sent to the CP via the driver 15a and the receiver 18a.
It is input to the HDLC format data input / output LSI 17 inside the U16 and transmitted to each device (not shown) via the output port 21 of the CPU 16.

これに対して、各装置等からのデータは監視・制御用CP
U16、22の入力ポートに入力する。例えばCPU16の入力ポ
ート20に入力したデータは、CPU16内のLSI17によりHDLC
フォーマットのシリアルデータとしてドライバ19a、レ
シーバ16a、セレクタ14、およびCPU11内のHDCLデータ入
出力用LSI12を経由して図示しない集中監視制御装置に
送られる。On the other hand, the data from each device is monitored / controlled by CP.
Input to the input port of U16, 22. For example, the data input to the input port 20 of the CPU 16 is stored in the HDLC by the LSI 17 in the CPU 16.
The serial data of the format is sent to a centralized supervisory control device (not shown) via the driver 19a, the receiver 16a, the selector 14, and the HDCL data input / output LSI 12 in the CPU 11.

次に第２図のマルチCPUシステム実施例におけるデータ
転送の手順を説明する。一般にデータ通信における送信
権の制御方式としてポーリング方式がある。これは制御
局（親局）が従属局（子局）に順番に送信要求があるか
否かを聞いていき、従属局はデータの準備があればそれ
を制御局に送信しなければ否定応答を制御局に返す方式
である。Next, a data transfer procedure in the embodiment of the multi-CPU system shown in FIG. 2 will be described. Generally, there is a polling method as a transmission right control method in data communication. This is because the control station (master station) asks the subordinate station (slave station) whether or not there is a transmission request in order, and if the subordinate station has data ready, it will not send it to the control station. Is returned to the control station.

本実施例では、CPU11がセレクタ13、14に制御信号を出
力し、例えばCPU16を選択した後に、ポーリング信号を
セレクタ13、ドライバ15a、レシーバ18aを経由してCP16
に入力させる。CPU16は図示しない接続装置等から入力
ポート20に入力する状態変化を示すデータがあればその
データを、なければ否定信号をドライバ19a、レシーバ1
6a、セレクタ14を経由してCPU11に入力させ、データ転
送を終了させる。CPU11はセレクタ13、14への制御信号
により、他のCPU22、・・・に対して順番にポーリング
を行なう。またCPU11は送信データの多い装置等に接続
されたCPUへのポーリング周期を短くして、データ送信
の待ち時間をできるだけ減少させるように制御すること
も可能である。In this embodiment, the CPU 11 outputs a control signal to the selectors 13 and 14, and selects the CPU 16, for example, and then sends the polling signal to the CP 16 via the selector 13, the driver 15a, and the receiver 18a.
To enter. If there is data indicating a state change input to the input port 20 from a connection device (not shown), the CPU 16 sends the data, and if not, a negative signal to the driver 19a, receiver 1
6a, the data is transferred to the CPU 11 via the selector 14 to complete the data transfer. The CPU 11 sequentially polls the other CPUs 22, ... In response to control signals to the selectors 13 and 14. The CPU 11 can also be controlled so as to shorten the polling cycle of the CPU connected to a device or the like that transmits a large amount of transmitted data so as to reduce the waiting time for data transmission as much as possible.

本実施例ではパラレルデータをHDLC手順を用いたシリア
ルデータに変換して転送する。この手順はコンピュータ
間の高速通信に適したビット伝送のための手順である。
この手順でのデータ伝送の単位であるフレームは、開始
フラグと終了フラグとの間に制御データ、転送データ等
とともに16ビットのフレーム検査シーケンスを含んでい
る。フレーム検査方式として巡回冗長符号（CRC:Cyclic
Redundancy Check）を用いており、極めて信頼性の高
いデータ伝送が実現できる。In this embodiment, parallel data is converted into serial data using the HDLC procedure and transferred. This procedure is for bit transmission suitable for high-speed communication between computers.
A frame, which is a unit of data transmission in this procedure, includes a 16-bit frame check sequence together with control data, transfer data, etc. between a start flag and an end flag. Cyclic redundancy code (CRC: Cyclic)
Redundancy Check) is used, and extremely reliable data transmission can be realized.

シリアルデータ形式としてHDLCフォーマットを用いるこ
とにより伝送信頼度の向上と相まって伝送の長距離化も
実現できる。第２図においてデータ送出用のドライバ15
a、15b、・・・15p、18a、18b、・・・に例えばV11規格
のものを用いることにより伝送距離を約1kmと、一般的
には十分長くすることが可能となる。そこで実装時にも
自由度が大幅に向上し、第３図に示すよう各CPUをどの
ように実装することも可能となる。またバス接続の場合
にはデータバス、アドレスバス等、接続本数が多くなる
が、本発明においては一つのCPUに対して送信用、受信
用各２本、計４本を接続するのみでよいことになる。ま
た従来例の第４図におけるデータ転送用のRAM55〜57は
不要となる。By using the HDLC format as the serial data format, the transmission reliability can be improved and the transmission distance can be increased. In FIG. 2, a driver 15 for data transmission
By using, for example, V11 standard for a, 15b, ... 15p, 18a, 18b, ..., It is possible to make the transmission distance about 1 km, which is generally sufficiently long. Therefore, the degree of freedom in mounting is greatly improved, and it becomes possible to mount each CPU as shown in FIG. Further, in the case of bus connection, the number of connections such as a data bus and an address bus increases, but in the present invention, it is only necessary to connect two for transmission and two for reception to one CPU, a total of four. become. Further, the RAMs 55 to 57 for data transfer shown in FIG. 4 of the conventional example are unnecessary.

〔発明の効果〕〔The invention's effect〕

マルチCPUシステムにおいて、CPU間のデータ転送をシリ
アルデータで行なうことにより、各CPUの実装上の制約
がなくなり、各機能ブロックの配置が自由となる。また
接続線の本数が減少し、さらにデータ転送用のRAMが不
要となり、コスト的にもメリットがある。In a multi-CPU system, by transferring data between CPUs by serial data, there is no restriction on the mounting of each CPU, and the layout of each functional block is free. Moreover, the number of connecting lines is reduced, and RAM for data transfer is not required, which is also advantageous in terms of cost.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明のマルチCPUシステムの原理ブロック
図、 第２図は本発明の実施例ブロック図、 第３図は実施例における実装図、 第４図はマルチCPUシステムの従来例ブロック図、 第５図は従来例における実装図である。 11……データ集約用CPU、 16、22……各装置等の監視・制御用CPU、 12、17、23……HDLCフォーマットでデータを入出力させ
るためのLSI、 13、15……セレクタ．FIG. 1 is a block diagram showing the principle of the multi-CPU system of the present invention, FIG. 2 is a block diagram of an embodiment of the present invention, FIG. 3 is an implementation diagram of the embodiment, and FIG. 4 is a block diagram of a conventional multi-CPU system. FIG. 5 is a mounting diagram of a conventional example. 11 ... CPU for data aggregation, 16, 22 ... CPU for monitoring / controlling each device, 12, 17, 23 ... LSI for inputting / outputting data in HDLC format, 13, 15 ... Selector.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】複数の装置をそれぞれ制御するためのCPU
群（１）と、該CPU群（１）のいずれか一つのCPUを選択
するための選択手段（２）と、該選択手段（２）を制御
して、前記CPU群（１）との間でシリアル形式でのデー
タ送受信を行なうデータ集約用CPU（３）を有すること
を特徴とするマルチCPUシステム。1. A CPU for controlling each of a plurality of devices
A group (1), a selection means (2) for selecting one of the CPUs of the CPU group (1), and the selection means (2) for controlling the CPU group (1) A multi-CPU system having a data aggregating CPU (3) for transmitting and receiving data in serial format.