JPH07105696A - Output circuit - Google Patents

Abstract

PURPOSE:To accelerate a mask ROM, etc., and to stabilize the operation by compressing an amplitude of a substrate potential side imparting relatively larger influence to the stable operation of an internal circuit and suppressing the peak current. CONSTITUTION:The level change in an output signal in data output terminals DO-DF is changed from the precharge level to a low level like a source voltage of the circuit. The amplitudes of respective output signals in the of being changed to the low level in particular are com-pressed to about threshold value voltage Vthn of an MOSFET N3 constitut-ing a precharge circuit. Thus, without providing a level setting circuit requiring relatively larger operation current, the peak current IVSS of a grounded potential supply path imparting relatively larger influence to the stable operation of the internal circuit in particular is suppressed, and the source noise is suppressed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は出力回路に関し、例え
ば、マスクＲＯＭ（リードオンリーメモリ）等のデータ
出力バッファに利用して特に有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit, and more particularly to a technique which is particularly effective when used for a data output buffer such as a mask ROM (read only memory).

【０００２】[0002]

【従来の技術】図５に例示されるように、回路の電源電
圧と回路の出力端子つまりデータ出力端子Ｄ０との間に
設けられるＰチャンネル型の出力ＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）Ｐ２と、データ出力端子Ｄ０と回路の接
地電位との間に設けられるＮチャンネル型の出力ＭＯＳ
ＦＥＴＮ５とを含む出力回路つまり単位データ出力バッ
ファＵＯＢ０がある。また、複数ビットの記憶データを
同時に出力するいわゆる多ビット構成を採り、記憶デー
タの各ビットに対応して設けられた例えば１６個の単位
データ出力バッファＵＯＢ０〜ＵＯＢＦからなるデータ
出力バッファを備えるマスクＲＯＭがある。2. Description of the Related Art As illustrated in FIG. 5, a P-channel type output MOSFET (metal oxide semiconductor field effect transistor) provided between a power supply voltage of a circuit and an output terminal of the circuit, that is, a data output terminal D0. In this specification,
N-channel output MOS provided between P2, which is a generic term for an insulated gate field effect transistor, and a data output terminal D0 and the ground potential of the circuit.
There is an output circuit including the FET N5, that is, a unit data output buffer UOB0. Further, a mask ROM having a so-called multi-bit configuration for simultaneously outputting a plurality of bits of stored data and provided with a data output buffer including, for example, 16 unit data output buffers UOB0 to UOBF provided corresponding to each bit of the stored data. There is.

【０００３】複数の出力回路（出力バッファ）を備える
マスクＲＯＭについては、例えば、１９９２年９月、社
団法人電子情報通信学会発行の『信学技報』第３１頁〜
第３４頁等に記載されている。For a mask ROM having a plurality of output circuits (output buffers), see, for example, "Technical Bulletin of the Institute of Electronics, Information and Communication Engineers," September 31, 1992, "Technical Report".
It is described on page 34 and the like.

【０００４】[0004]

【発明が解決しようとする課題】図５に例示される単位
データ出力バッファＵＯＢ０等において、データ出力端
子Ｄ０には比較的大きな負荷容量が結合され、出力ＭＯ
ＳＦＥＴＰ２及びＮ５はこれらの負荷容量を駆動しうる
べく比較的大きな駆動能力を持つものとされる。従来、
単位データ出力バッファＵＯＢ０等に出力制御信号とし
て与えられる内部制御信号ＯＥは、図６に例示されるよ
うに、図示されない出力イネーブル信号ＯＥＢのロウレ
ベル変化を受けて有効レベルつまりハイレベルとされ、
アドレス切り換えによる連続読み出しが行われる間、ハ
イレベルのままとされる。したがって、データ出力端子
Ｄ０等における出力信号は、ハイレベルつまり回路の電
源電圧とロウレベルつまり回路の接地電位との間をフル
スィングされる形となり、特にレベル反転時に出力信号
のレベルが規定値に達するまでには比較的大きな時間が
必要となる。また、マスクＲＯＭの電源電圧及び接地電
位供給経路には、特に出力信号のレベル反転時において
比較的大きなピーク状の電源電圧電流ＩＶＣＣ及び接地
電位電流ＩＶＳＳが流され、これらのピーク電流に起因
する電源ノイズによって他の内部回路が影響を受ける。
これらの結果、マスクＲＯＭ等の高速化が制約を受ける
とともに、その動作が不安定なものとなる。In the unit data output buffer UOB0 and the like illustrated in FIG. 5, a relatively large load capacitance is coupled to the data output terminal D0 and the output MO
The SFETs P2 and N5 have a relatively large driving capability so as to be able to drive these load capacitors. Conventionally,
The internal control signal OE provided as an output control signal to the unit data output buffer UOB0 and the like is set to an effective level, that is, a high level in response to a low level change of an output enable signal OEB (not shown), as illustrated in FIG.
It is kept at the high level while continuous reading is performed by switching the address. Therefore, the output signal at the data output terminal D0 or the like is in the form of being fully swung between the high level, that is, the power supply voltage of the circuit and the low level, that is, the ground potential of the circuit, and the level of the output signal reaches the specified value especially at the time of level inversion. Requires a relatively large amount of time. Further, a relatively large peak power supply voltage current IVCC and ground potential current IVSS are caused to flow in the power supply voltage and ground potential supply path of the mask ROM, especially when the level of the output signal is inverted, and the power supply caused by these peak currents is supplied. Other internal circuits are affected by noise.
As a result, speeding up of the mask ROM and the like is restricted, and its operation becomes unstable.

【０００５】これに対処するため、上記に記載されるマ
スクＲＯＭでは、次の読み出しデータが出力される直前
にデータ出力端子Ｄ０等を回路の電源電圧及び接地電位
間の中間レベルにプリチャージし、出力信号の実質的な
振幅を圧縮することにより、出力信号のレベル反転の高
速化とピーク電流の抑制とを図っている。ところが、周
知のように、中間レベルを形成する電圧発生回路はレベ
ル設定のために比較的大きな動作電流を必要とし、これ
によってマスクＲＯＭの消費電流が増大する。また、デ
ータ出力端子Ｄ０等におけるプリチャージレベルが中間
レベルとされることで、特に基板電位としても使用され
内部回路の安定動作に比較的大きな影響を与える回路の
接地電位側のピーク電流を思うように抑制することがで
きず、これによってマスクＲＯＭの動作の安定化が制約
を受ける結果となる。To cope with this, in the mask ROM described above, the data output terminal D0 and the like are precharged to an intermediate level between the power supply voltage and the ground potential of the circuit immediately before the next read data is output, By compressing the substantial amplitude of the output signal, the level inversion of the output signal is accelerated and the peak current is suppressed. However, as is well known, the voltage generating circuit forming the intermediate level requires a relatively large operating current for setting the level, which increases the current consumption of the mask ROM. Also, by setting the precharge level at the data output terminal D0 or the like to an intermediate level, the peak current on the ground potential side of the circuit, which is also used as the substrate potential and relatively affects the stable operation of the internal circuit, is considered. Cannot be suppressed, which results in restrictions on the stabilization of the operation of the mask ROM.

【０００６】この発明の目的は、比較的大きな動作電流
を必要とするレベル設定回路を設けることなく、出力信
号の特に内部回路の安定動作に比較的大きな影響を与え
る基板電位側の振幅を圧縮し、そのピーク電流を抑制す
ることにある。この発明の他の目的は、消費電流の増大
を抑えつつ、多ビット構成とされるマスクＲＯＭ等の高
速化を推進し、その動作を安定化することにある。An object of the present invention is to compress the amplitude of the output signal, which has a relatively large influence on the stable operation of the internal circuit, without providing a level setting circuit which requires a relatively large operating current. , To suppress the peak current. Another object of the present invention is to promote speeding up of a mask ROM or the like having a multi-bit structure while suppressing an increase in current consumption and to stabilize its operation.

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００８】[0008]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、多ビット構成のマスクＲＯＭ
等に含まれる出力回路に、次の読み出しデータが出力さ
れる直前に回路の出力端子を基板電位としても使用され
る回路の接地電位側に偏った所定のレベルにプリチャー
ジするプリチャージ回路を追加するとともに、このプリ
チャージ回路を、そのゲート及びドレインが回路の出力
端子に結合される第１のＭＯＳＦＥＴと、第１のＭＯＳ
ＦＥＴのソースと回路の接地電位との間に設けられ上記
所定のタイミングで選択的にオン状態とされる第２のＭ
ＯＳＦＥＴとをもとに構成する。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, a multi-bit mask ROM
A precharge circuit that precharges the output terminal of the circuit to a predetermined level biased to the ground potential side of the circuit that is also used as the substrate potential just before the next read data is output is added to the output circuit included in This precharge circuit includes a first MOSFET whose gate and drain are coupled to the output terminal of the circuit, and a first MOS.
A second M provided between the source of the FET and the ground potential of the circuit and selectively turned on at the predetermined timing.
It is configured based on OSFET.

【０００９】[0009]

【作用】上記手段によれば、比較的大きな動作電流を必
要とするレベル設定回路を設けることなく、回路の出力
端子における出力信号の特に内部回路の安定動作に比較
的大きな影響を与える回路の接地電位側の振幅を圧縮
し、接地電位供給経路のピーク電流を抑制することがで
きる。この結果、消費電流の増大を抑えつつ、マスクＲ
ＯＭ等の高速化を推進し、その動作を安定化することが
できる。According to the above-mentioned means, the grounding of the circuit which has a relatively large influence on the stable operation of the output signal at the output terminal of the circuit, especially the stable operation of the internal circuit without providing the level setting circuit requiring a relatively large operating current The amplitude on the potential side can be compressed and the peak current in the ground potential supply path can be suppressed. As a result, the mask R is suppressed while suppressing an increase in current consumption.
It is possible to promote the speedup of the OM and stabilize the operation thereof.

【００１０】[0010]

【実施例】図１には、この発明が適用されたデータ出力
バッファ（出力回路）を含むマスクＲＯＭの一実施例の
ブロック図が示されている。また、図２には、図１のマ
スクＲＯＭに含まれるデータ出力バッファＯＢの一実施
例のブロック図が示されている。これらの図をもとに、
この実施例のマスクＲＯＭ及びデータ出力バッファの構
成及び動作の概要について説明する。なお、図１及び図
２の各ブロックを構成する回路素子は、特に制限されな
いが、公知の半導体集積回路の製造技術により、単結晶
シリコンのような１個のＰ型半導体基板上に形成され
る。1 is a block diagram showing an embodiment of a mask ROM including a data output buffer (output circuit) to which the present invention is applied. 2 shows a block diagram of an embodiment of the data output buffer OB included in the mask ROM of FIG. Based on these figures,
An outline of the configuration and operation of the mask ROM and data output buffer of this embodiment will be described. The circuit elements forming the blocks of FIGS. 1 and 2 are not particularly limited, but are formed on one P-type semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. .

【００１１】図１において、この実施例のマスクＲＯＭ
は、半導体基板面の大半を占めて配置されるメモリアレ
イＭＡＲＹをその基本構成要素とする。メモリアレイＭ
ＡＲＹは、同図の水平方向に平行して配置される複数の
ワード線と、垂直方向に平行して配置される複数のビッ
ト線と、これらのワード線及びビット線の交点に格子状
に配置される多数のメモリセルとを含む。この実施例に
おいて、メモリアレイＭＡＲＹを構成するメモリセル
は、そのチャンネルに対する不純物の打ち込みが選択的
に行われることで論理“０”又は“１”の記憶データを
選択的に保持するＮチャンネルＭＯＳＦＥＴからなる。
また、メモリアレイＭＡＲＹはいわゆるナンド（ＮＡＮ
Ｄ）型とされ、同一の列に配置されるメモリセルは対応
するビット線と回路の接地電位との間に所定数ごとに直
列形態とされる。In FIG. 1, the mask ROM of this embodiment
Has a memory array MARY that occupies most of the surface of the semiconductor substrate as its basic constituent element. Memory array M
ARY is arranged in a grid pattern at a plurality of word lines arranged in parallel in the horizontal direction in the figure, a plurality of bit lines arranged in parallel in the vertical direction, and at intersections of these word lines and bit lines. A large number of memory cells. In this embodiment, the memory cells that make up the memory array MARY are composed of N-channel MOSFETs that selectively retain the storage data of logic "0" or "1" by selectively implanting impurities into the channels. Become.
In addition, the memory array MARY is a so-called NAND (NAN).
The memory cells of the D) type and arranged in the same column are arranged in series between a corresponding bit line and the ground potential of the circuit in a predetermined number.

【００１２】メモリアレイＭＡＲＹを構成するワード線
は、その左側においてＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。ＸアドレスデコーダＸ
Ｄには、ＸアドレスバッファＸＢからｉ＋１ビットの内
部アドレス信号Ｘ０〜Ｘｉが供給される。また、Ｘアド
レスバッファＸＢには、アドレス入力端子ＡＸ０〜ＡＸ
ｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され、
タイミング発生回路ＴＧから内部制御信号ＣＥ１が供給
される。なお、内部制御信号ＣＥ１は、チップイネーブ
ル信号ＣＥＢ（ここで、それが有効とされるとき選択的
にロウレベルとされるいわゆる反転信号等については、
その名称の末尾にＢを付して表す。以下同様）がロウレ
ベルとされることによりマスクＲＯＭが選択状態とされ
るとき、所定のタイミングで選択的にハイレベルとされ
る。The word lines forming the memory array MARY are coupled to the X address decoder XD on the left side thereof and are alternatively selected. X address decoder X
D + 1 is supplied with i + 1-bit internal address signals X0 to Xi from the X address buffer XB. The X address buffer XB has address input terminals AX0 to AX.
X address signals AX0 to AXi are supplied via i,
The internal control signal CE1 is supplied from the timing generation circuit TG. It should be noted that the internal control signal CE1 is a chip enable signal CEB (here, a so-called inverted signal that is selectively brought to a low level when it is enabled,
The name is indicated by adding B to the end. When the mask ROM is brought into a selected state by setting (see below) to a low level, the mask ROM is selectively brought to a high level at a predetermined timing.

【００１３】ＸアドレスバッファＸＢは、マスクＲＯＭ
が選択状態とされるとき、アドレス入力端子ＡＸ０〜Ａ
Ｘｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉ
を内部制御信号ＣＥ１に従って取り込むとともに、これ
らのＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ
ｉを形成し、ＸアドレスデコーダＸＤに伝達する。Ｘア
ドレスデコーダＸＤは、内部アドレス信号Ｘ０〜Ｘｉを
デコードして、メモリアレイＭＡＲＹの対応する１本の
ワード線を択一的に所定の選択レベルとする。なお、Ｘ
アドレスバッファＸＢによって形成される内部アドレス
信号Ｘ０〜Ｘｉは、アドレス遷移検出回路ＡＴＤにも供
給される。The X address buffer XB is a mask ROM
Address input terminals AX0 to A when
X address signals AX0 to AXi supplied via Xi
Of the internal address signals X0 to X based on these X address signals.
i is formed and transmitted to the X address decoder XD. The X address decoder XD decodes the internal address signals X0 to Xi and selectively sets one corresponding word line of the memory array MARY to a predetermined selection level. Note that X
The internal address signals X0 to Xi formed by the address buffer XB are also supplied to the address transition detection circuit ATD.

【００１４】次に、メモリアレイＭＡＲＹを構成するビ
ット線は、その下方においてＹスイッチＹＳに結合さ
れ、このＹスイッチＹＳを介して１６本ずつ選択的に共
通データ線ＣＤ０〜ＣＤＦ（ここで、１０を超える信号
線等の数は１６進数によって表される。以下同様）に接
続される。ＹスイッチＹＳには、ＹアドレスデコーダＹ
Ｄから所定ビットのビット線選択信号が供給され、この
ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢ
からｊ＋１ビットの内部アドレス信号Ｙ０〜Ｙｊが供給
される。また、ＹアドレスバッファＹＢには、アドレス
入力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０
〜ＡＹｊが供給されるとともに、タイミング発生回路Ｔ
Ｇから上記内部制御信号ＣＥ１が供給される。Next, the bit lines forming the memory array MARY are coupled to the Y switch YS below the bit lines, and 16 common data lines CD0 to CDF (here, 10 bits) are selectively connected via the Y switch YS. The number of signal lines, etc., which exceed 1 is represented by a hexadecimal number. The Y switch YS has a Y address decoder Y
A bit line selection signal of a predetermined bit is supplied from D, and the Y address decoder YD has a Y address buffer YB.
To j + 1-bit internal address signals Y0 to Yj. Further, the Y address buffer YB is supplied to the Y address signal AY0 via the address input terminals AY0 to AYj.
~ AYj is supplied and timing generation circuit T
The internal control signal CE1 is supplied from G.

【００１５】ＹアドレスバッファＹＢは、マスクＲＯＭ
が選択状態とされるとき、アドレス入力端子ＡＹ０〜Ａ
Ｙｊを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｊ
を内部制御信号ＣＥ１に従って取り込むとともに、これ
らのＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙ
ｊを形成し、ＹアドレスデコーダＹＤに伝達する。ま
た、ＹアドレスデコーダＹＤは、内部アドレス信号Ｙ０
〜Ｙｊをデコードして、対応するビット線選択信号を択
一的にハイレベルとする。なお、ＹアドレスバッファＹ
Ｂによって形成される内部アドレス信号Ｙ０〜Ｙｊは、
アドレス遷移検出回路ＡＴＤにも供給される。The Y address buffer YB is a mask ROM
Address input terminals AY0 to AY
Y address signals AY0 to AYj supplied via Yj
Of the internal address signals Y0 to Y based on these Y address signals.
j is formed and transmitted to the Y address decoder YD. In addition, the Y address decoder YD outputs the internal address signal Y0.
.About.Yj are decoded, and the corresponding bit line selection signal is alternatively set to the high level. The Y address buffer Y
The internal address signals Y0 to Yj formed by B are
It is also supplied to the address transition detection circuit ATD.

【００１６】一方、ＹスイッチＹＳは、メモリアレイＭ
ＡＲＹの各ビット線に対応して設けられる複数のスイッ
チＭＯＳＦＥＴを含む。これらのスイッチＭＯＳＦＥＴ
の一方はメモリアレイＭＡＲＹの対応するビット線にそ
れぞれ結合され、その他方は順次１６個おきに共通デー
タ線ＣＤ０〜ＣＤＦに共通結合される。また、各スイッ
チＭＯＳＦＥＴのゲートは順次１６個ずつ共通結合さ
れ、対応するビット線選択信号が共通に供給される。こ
れにより、ＹスイッチＹＳを構成するスイッチＭＯＳＦ
ＥＴは、対応するビット線選択信号がハイレベルとされ
ることで１６個ずつ選択的にオン状態とされ、メモリア
レイＭＡＲＹの対応する１６本のビット線と共通データ
線ＣＤ０〜ＣＤＦとの間を選択的に接続状態とする。な
お、メモリアレイＭＡＲＹは、特に制限されないが、所
定のダミーセルが結合される１６本のダミービット線を
含み、これらのダミービット線は、ＹスイッチＹＳを介
して選択的にダミー共通データ線ＤＤ０〜ＤＤＦに接続
状態とされる。On the other hand, the Y switch YS is a memory array M.
It includes a plurality of switch MOSFETs provided corresponding to each bit line of ARY. These switch mosfets
One of them is coupled to the corresponding bit line of the memory array MARY, and the other one is sequentially coupled to the common data lines CD0 to CDF at every 16th bit. In addition, 16 gates of each switch MOSFET are sequentially connected in common, and corresponding bit line selection signals are commonly supplied. As a result, the switch MOSF configuring the Y switch YS
ETs are selectively turned on 16 by 16 by setting the corresponding bit line selection signal to the high level, and the ETs are connected between the 16 corresponding bit lines of the memory array MARY and the common data lines CD0 to CDF. Selectively connect. The memory array MARY includes, but is not limited to, 16 dummy bit lines to which predetermined dummy cells are coupled, and these dummy bit lines are selectively dummy common data lines DD0 to DD0 through the Y switch YS. It is connected to the DDF.

【００１７】アドレス遷移検出回路ＡＴＤには、上記Ｘ
アドレスバッファＸＢ及びＹアドレスバッファＹＢから
内部アドレス信号Ｘ０〜ＸｉならびにＹ０〜Ｙｊが供給
されるとともに、タイミング発生回路ＴＧから内部制御
信号ＣＥ０が供給される。なお、内部制御信号ＣＥ０
は、チップイネーブル信号ＣＥＢがロウレベルとされる
とき、選択的にハイレベルとされる。The address transition detection circuit ATD has the above X
The address buffers XB and Y address buffers YB supply internal address signals X0 to Xi and Y0 to Yj, and the timing generation circuit TG supplies an internal control signal CE0. The internal control signal CE0
Is selectively set to high level when the chip enable signal CEB is set to low level.

【００１８】アドレス遷移検出回路ＡＴＤは、内部制御
信号ＣＥ０つまりチップイネーブル信号ＣＥＢと内部ア
ドレス信号Ｘ０〜ＸｉつまりＸアドレス信号ＡＸ０〜Ａ
Ｘｉならびに内部アドレス信号Ｙ０〜ＹｊつまりＹアド
レス信号ＡＹ０〜ＡＹｊのレベル変化をモニタし、その
いずれかビットの論理レベルが反転されたときその出力
信号つまりアドレス遷移検出信号ＡＴＤＳを所定期間だ
け一時的にハイレベルとする。アドレス遷移検出回路Ａ
ＴＤから出力されるアドレス遷移検出信号ＡＴＤＳは、
タイミング発生回路ＴＧに供給される。The address transition detection circuit ATD includes an internal control signal CE0, that is, a chip enable signal CEB and internal address signals X0 to Xi, that is, X address signals AX0 to A.
Xi and internal address signals Y0 to Yj, that is, Y address signals AY0 to AYj are monitored for level changes, and when the logical level of any one of them is inverted, its output signal, that is, address transition detection signal ATDS, is temporarily held for a predetermined period. Set to high level. Address transition detection circuit A
The address transition detection signal ATDS output from TD is
It is supplied to the timing generation circuit TG.

【００１９】メモリアレイＭＡＲＹの指定された１６本
のビット線が選択的に接続状態とされる共通データ線Ｃ
Ｄ０〜ＣＤＦは、センスアンプＳＡの対応する単位回路
の一方の入力端子に結合される。また、メモリアレイＭ
ＡＲＹの１６本のダミービット線が選択的に接続状態と
されるダミー共通データ線ＤＤ０〜ＤＤＦは、センスア
ンプＳＡの対応する単位回路の他方の入力端子に結合さ
れる。センスアンプＳＡには、タイミング発生回路ＴＧ
から反転内部制御信号ＥＱＢ及びＳＬＢと内部制御信号
ＳＡＣが供給される。なお、反転内部制御信号ＥＱＢ
は、後述するように、アドレス遷移検出回路ＡＴＤから
出力されるアドレス遷移検出信号ＡＴＤＳの立ち上がり
を受けて所定期間だけ一時的にロウレベルとされ、内部
制御信号ＳＡＣは、反転内部制御信号ＥＱＢにやや遅れ
て所定期間だけ一時的にハイレベルとされる。また、反
転内部制御信号ＳＬＢは、内部制御信号ＳＡＣと同時に
ロウレベルとされ、内部制御信号ＳＡＣに先立ってハイ
レベルに戻される。A common data line C in which 16 designated bit lines of the memory array MARY are selectively connected.
D0 to CDF are coupled to one input terminal of the corresponding unit circuit of the sense amplifier SA. In addition, the memory array M
The dummy common data lines DD0 to DDF to which 16 dummy bit lines of ARY are selectively connected are coupled to the other input terminal of the corresponding unit circuit of the sense amplifier SA. The sense amplifier SA includes a timing generation circuit TG.
Inverted internal control signals EQB and SLB and an internal control signal SAC are supplied from. The inverted internal control signal EQB
Is temporarily set to the low level for a predetermined period in response to the rise of the address transition detection signal ATDS output from the address transition detection circuit ATD, and the internal control signal SAC is slightly delayed from the inverted internal control signal EQB. Is temporarily set to a high level for a predetermined period. Further, the inverted internal control signal SLB is set to the low level at the same time as the internal control signal SAC, and is returned to the high level before the internal control signal SAC.

【００２０】センスアンプＳＡは、共通データ線ＣＤ０
〜ＣＤＦならびにダミー共通データ線ＤＤ０〜ＤＤＦに
対応して設けられる１６個の単位回路を含み、これらの
単位回路のそれぞれは、いわゆるカレントミラー型の差
動増幅回路と、各差動増幅回路の非反転及び反転入力端
子間に設けられるイコライズＭＯＳＦＥＴと、各差動増
幅回路の出力信号を受ける出力ラッチとを含む。このう
ち、各イコライズＭＯＳＦＥＴは、反転内部制御信号Ｅ
ＱＢのロウレベルを受けて選択的にオン状態とされ、対
応する差動増幅回路の非反転及び反転入力端子間を短絡
してイコライズする。また、各差動増幅回路は、内部制
御信号ＳＡＣのハイレベルを受けて選択的に動作状態と
され、メモリアレイＭＡＲＹの選択された１６個のメモ
リセルから対応する共通データ線ＣＤ０〜ＣＤＦを介し
て出力される読み出し信号を、対応するダミー共通デー
タ線ＤＤ０〜ＤＤＦを介して伝達されるリファレンス信
号と比較しながら増幅する。さらに、各出力ラッチは、
反転内部制御信号ＳＬＢがロウレベルとされるとき対応
する差動増幅回路の出力信号を取り込み、反転内部制御
信号ＳＬＢがハイレベルとされる間これを保持する。The sense amplifier SA has a common data line CD0.
To CDF and 16 unit circuits provided corresponding to the dummy common data lines DD0 to DDF, each of these unit circuits includes a so-called current mirror type differential amplifier circuit and a non-differential amplifier of each differential amplifier circuit. It includes an equalize MOSFET provided between the inverting and inverting input terminals, and an output latch that receives the output signal of each differential amplifier circuit. Of these, each equalizing MOSFET is connected to the inverted internal control signal E.
Upon receiving the low level of QB, it is selectively turned on, and the non-inverting and inverting input terminals of the corresponding differential amplifier circuit are short-circuited and equalized. In addition, each differential amplifier circuit is selectively operated by receiving the high level of the internal control signal SAC, and the selected 16 memory cells of the memory array MARY pass through the corresponding common data lines CD0 to CDF. The read signal output as a result is amplified while being compared with the reference signal transmitted via the corresponding dummy common data lines DD0 to DDF. In addition, each output latch
When the inverted internal control signal SLB is at the low level, the output signal of the corresponding differential amplifier circuit is taken in and held while the inverted internal control signal SLB is at the high level.

【００２１】センスアンプＳＡの各単位回路の出力ラッ
チの出力信号は、内部出力信号ＳＯ０〜ＳＯＦとしてデ
ータ出力バッファＯＢの対応する単位データ出力バッフ
ァＵＯＢ０〜ＵＯＢＦに供給される。このデータ出力バ
ッファＯＢには、さらにタイミング発生回路ＴＧから内
部制御信号ＯＥ及びＤＯＣが供給される。なお、内部制
御信号ＯＥは、出力イネーブル信号ＯＥＢがロウレベル
とされることで選択的にハイレベルとされる。また、内
部制御信号ＤＯＣは、アドレス遷移検出信号ＡＴＤＳの
ハイレベルを受けて上記反転内部制御信号ＳＬＢがロウ
レベルとされてからハイレベルに戻された後にハイレベ
ルとされ、アドレス遷移検出信号ＡＴＤＳが再度ハイレ
ベルとされた時点であるいはマスクＲＯＭが非選択状態
とされることによってロウレベルに戻される。The output signal of the output latch of each unit circuit of the sense amplifier SA is supplied to the corresponding unit data output buffers UOB0 to UOBF of the data output buffer OB as internal output signals SO0 to SOF. The data output buffer OB is further supplied with internal control signals OE and DOC from the timing generation circuit TG. The internal control signal OE is selectively set to high level when the output enable signal OEB is set to low level. Further, the internal control signal DOC is set to the high level after receiving the high level of the address transition detection signal ATDS and setting the inverted internal control signal SLB to the low level and then returning to the high level, and the address transition detection signal ATDS is again set to the high level. The mask ROM is returned to the low level when it is set to the high level or when the mask ROM is deselected.

【００２２】データ出力バッファＯＢは、図２に示され
るように、データ出力端子Ｄ０〜ＤＦに対応して設けら
れる１６個の単位データ出力バッファＵＯＢ０〜ＵＯＢ
Ｆを含む。これらの単位データ出力バッファには、内部
制御信号ＯＥ及びＤＯＣが共通に供給されるとともに、
センスアンプＳＡから対応する単位回路の出力信号すな
わち内部出力信号ＳＯ０〜ＳＯＦがそれぞれ供給され
る。As shown in FIG. 2, the data output buffer OB includes 16 unit data output buffers UOB0 to UOB provided corresponding to the data output terminals D0 to DF.
Including F. Internal control signals OE and DOC are commonly supplied to these unit data output buffers, and
The output signal of the corresponding unit circuit, that is, the internal output signals SO0 to SOF are supplied from the sense amplifier SA.

【００２３】データ出力バッファＯＢの単位データ出力
バッファＵＯＢ０〜ＵＯＢＦは、内部制御信号ＯＥがハ
イレベルとされかつ内部制御信号ＤＯＣがハイレベルと
されることで選択的に伝達状態とされ、センスアンプＳ
Ａの対応する単位回路から出力される内部出力信号ＳＯ
０〜ＳＯＦを対応するデータ出力端子Ｄ０〜ＤＦを介し
てマスクＲＯＭの外部に送出する。なお、単位データ出
力バッファＵＯＢ０〜ＵＯＢＦの出力端子つまりデータ
出力端子Ｄ０〜ＤＦにおける出力信号は、回路の電源電
圧をそのハイレベルとし、回路の接地電位をそのロウレ
ベルとする。また、内部制御信号ＯＥ又はＤＯＣのいず
れかがロウレベルとされるとき、データ出力端子Ｄ０〜
ＤＦはいわゆるハイインピーダンス状態とされる。The unit data output buffers UOB0 to UOBF of the data output buffer OB are selectively brought into the transmission state when the internal control signal OE is set to the high level and the internal control signal DOC is set to the high level, and the sense amplifier S is connected.
Internal output signal SO output from the unit circuit corresponding to A
0 to SOF are sent to the outside of the mask ROM via the corresponding data output terminals D0 to DF. The output signals of the output terminals of the unit data output buffers UOB0 to UOBF, that is, the data output terminals D0 to DF, set the power supply voltage of the circuit to its high level and the ground potential of the circuit to its low level. Further, when either the internal control signal OE or DOC is set to the low level, the data output terminals D0 to D0
DF is in a so-called high impedance state.

【００２４】この実施例において、データ出力バッファ
ＯＢの単位データ出力バッファＵＯＢ０〜ＵＯＢＦは、
内部制御信号ＯＥがハイレベルとされかつ内部制御信号
ＤＯＣがロウレベルとされるとき、その出力端子つまり
対応するデータ出力端子Ｄ０〜ＤＦを回路の接地電位側
に偏った所定レベルにプリチャージするためのプリチャ
ージ回路をそれぞれ含む。これにより、この実施例のマ
スクＲＯＭでは、データ出力端子Ｄ０〜ＤＦにおける出
力信号の特にロウレベル変化にともなう振幅を圧縮し、
相応してこれにともなう接地電位供給経路のピーク電流
を抑制することができる。データ出力バッファＯＢを構
成する単位データ出力バッファＵＯＢ０〜ＵＯＢＦの具
体的な回路構成については、後で詳細に説明する。In this embodiment, the unit data output buffers UOB0 to UOBF of the data output buffer OB are
When the internal control signal OE is set to the high level and the internal control signal DOC is set to the low level, the output terminal, that is, the corresponding data output terminals D0 to DF, is precharged to a predetermined level biased to the ground potential side of the circuit. Each includes a precharge circuit. As a result, in the mask ROM of this embodiment, the amplitude of the output signal at the data output terminals D0 to DF is compressed, especially with a change in the low level,
Correspondingly, the peak current of the ground potential supply path associated therewith can be suppressed. A specific circuit configuration of the unit data output buffers UOB0 to UOBF forming the data output buffer OB will be described later in detail.

【００２５】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
及び出力イネーブル信号ＯＥＢとアドレス遷移検出回路
ＡＴＤから供給されるアドレス遷移検出信号ＡＴＤＳと
をもとに上記各種の内部制御信号を選択的に形成し、マ
スクＲＯＭの各部に供給する。The timing generation circuit TG is provided with a chip enable signal CEB which is externally supplied as a start control signal.
Also, the above various internal control signals are selectively formed based on the output enable signal OEB and the address transition detection signal ATDS supplied from the address transition detection circuit ATD, and are supplied to each part of the mask ROM.

【００２６】ところで、この実施例のマスクＲＯＭに
は、電源電圧供給端子ＶＣＣを介して回路の電源電圧Ｖ
ＣＣが供給され、接地電位供給端子ＶＳＳを介して回路
の接地電位ＶＳＳが供給される。この実施例において、
回路の電源電圧ＶＣＣは、特に制限されないが、＋５Ｖ
のような正の電源電圧とされ、回路の接地電位ＶＳＳと
ともにマスクＲＯＭの動作電源とされる。また、回路の
接地電位ＶＳＳは、基板電位としてＰ型半導体基板ＰＳ
ＵＢに供給される。In the mask ROM of this embodiment, the power supply voltage V of the circuit is supplied via the power supply voltage supply terminal VCC.
CC is supplied, and the ground potential VSS of the circuit is supplied via the ground potential supply terminal VSS. In this example,
The power supply voltage VCC of the circuit is not particularly limited, but + 5V
The positive power supply voltage as described above is used as the operating power supply of the mask ROM together with the ground potential VSS of the circuit. In addition, the ground potential VSS of the circuit is the substrate potential of the P-type semiconductor substrate PS.
Supplied to UB.

【００２７】図３には、図２のデータ出力バッファＯＢ
を構成する単位データ出力バッファＵＯＢ０の一実施例
の回路図が示されている。また、図４には、図１のマス
クＲＯＭの読み出しモードの一実施例の信号波形図が示
されている。これらの図をもとに、データ出力バッファ
ＯＢを構成する単位データ出力バッファＵＯＢ０〜ＵＯ
ＢＦの具体的な構成及び動作ならびにその特徴について
説明する。なお、以下の説明は、図３の単位データ出力
バッファＵＯＢ０を例に進める。他の単位データ出力バ
ッファＵＯＢ１〜ＵＯＢＦについては、この単位データ
出力バッファＵＯＢ０と同一構成とされるため、類推さ
れたい。FIG. 3 shows the data output buffer OB of FIG.
A circuit diagram of an embodiment of the unit data output buffer UOB0 constituting the above is shown. Further, FIG. 4 shows a signal waveform diagram of an embodiment of the read mode of the mask ROM of FIG. Based on these figures, the unit data output buffers UOB0 to UO which form the data output buffer OB.
The specific configuration and operation of the BF and its characteristics will be described. In the following description, the unit data output buffer UOB0 of FIG. 3 will be taken as an example. The other unit data output buffers UOB1 to UOBF have the same configuration as that of the unit data output buffer UOB0, and therefore should be analogized.

【００２８】図３において、単位データ出力バッファＵ
ＯＢ０は、特に制限されないが、回路の電源電圧（第１
の電源電圧）と回路の出力端子つまり対応するデータ出
力端子Ｄ０との間に第１の駆動手段として並列形態に設
けられるＰチャンネル型の出力ＭＯＳＦＥＴＰ１及びＮ
チャンネル型の出力ＭＯＳＦＥＴＮ１と、データ出力端
子Ｄ０と回路の接地電位（第２の電源電圧）との間に第
２の駆動手段として設けられるＮチャンネル型の出力Ｍ
ＯＳＦＥＴＮ２とを含む。このうち、出力ＭＯＳＦＥＴ
Ｎ１のゲートには、ナンドゲートＮＡ２の出力信号のイ
ンバータＶ３による反転信号が供給され、出力ＭＯＳＦ
ＥＴＰ１のゲートには、ナンドゲートＮＡ２の出力信号
のインバータＶ３による反転信号のさらにインバータＶ
４による反転信号が供給される。また、出力ＭＯＳＦＥ
ＴＮ２のゲートには、ナンドゲートＮＡ３の出力信号の
インバータＶ５による反転信号が供給される。In FIG. 3, the unit data output buffer U
OB0 is not particularly limited, but the power supply voltage of the circuit (first
Power supply voltage) and the output terminal of the circuit, that is, the corresponding data output terminal D0, as P-channel type output MOSFETs P1 and N provided in parallel as first driving means.
An N-channel output M provided as a second driving means between the channel output MOSFET N1 and the data output terminal D0 and the ground potential (second power supply voltage) of the circuit.
And OSFET N2. Of these, the output MOSFET
An inverted signal of the output signal of the NAND gate NA2 by the inverter V3 is supplied to the gate of N1 to output the output MOSF.
At the gate of ETP1, the inverter V3 which is the inverted signal of the output signal of the NAND gate NA2 and the inverter V
An inverted signal of 4 is supplied. In addition, output MOSFE
An inverted signal of the output signal of the NAND gate NA3 by the inverter V5 is supplied to the gate of TN2.

【００２９】ナンドゲートＮＡ２の一方の入力端子に
は、ナンドゲートＮＡ１の出力信号のインバータＶ２に
よる反転信号が供給され、ナンドゲートＮＡ３の一方の
入力端子には、ノアゲートＮＯ１の出力信号が供給され
る。これらのナンドゲートＮＡ２及びＮＡ３の他方の入
力端子には、内部制御信号ＯＥが共通に供給される。ナ
ンドゲートＮＡ１の一方の入力端子には、内部制御信号
ＤＯＣが供給され、その他方の入力端子には、センスア
ンプＳＡの対応する単位回路の出力信号つまり内部出力
信号ＳＯ０が供給される。さらに、ノアゲートＮＯ１の
一方の入力端子には、対応する内部出力信号ＳＯ０が供
給され、その他方の入力端子には、内部制御信号ＤＯＣ
のインバータＶ１による反転信号が供給される。An inverted signal of the output signal of the NAND gate NA1 by the inverter V2 is supplied to one input terminal of the NAND gate NA2, and an output signal of the NOR gate NO1 is supplied to one input terminal of the NAND gate NA3. The internal control signal OE is commonly supplied to the other input terminals of the NAND gates NA2 and NA3. The internal control signal DOC is supplied to one input terminal of the NAND gate NA1, and the output signal of the corresponding unit circuit of the sense amplifier SA, that is, the internal output signal SO0 is supplied to the other input terminal. Further, the corresponding internal output signal SO0 is supplied to one input terminal of the NOR gate NO1 and the internal control signal DOC is supplied to the other input terminal.
Inverted signal from the inverter V1 is supplied.

【００３０】この実施例において、単位データ出力バッ
ファＵＯＢ０は、さらに、データ出力端子Ｄ０と回路の
接地電位との間に直列形態に設けられる２個のＮチャン
ネルＭＯＳＦＥＴＮ３（第１のＭＯＳＦＥＴ）及びＮ４
（第２のＭＯＳＦＥＴ）を含む。このうち、ＭＯＳＦＥ
ＴＮ３のゲートは、そのドレインつまりデータ出力端子
Ｄ０に結合され、ＭＯＳＦＥＴＮ４のゲートには、ナン
ドゲートＮＡ４の出力信号のインバータＶ６による反転
信号が供給される。このナンドゲートＮＡ４の一方の入
力端子には、内部制御信号ＤＯＣのインバータＶ１によ
る反転信号が供給され、その他方の入力端子には、内部
制御信号ＯＥが供給される。ＭＯＳＦＥＴＮ３及びＮ４
ならびにナンドゲートＮＡ４及びインバータＶ６は、次
の読み出しデータが出力される直前にデータ出力端子Ｄ
０を回路の接地電位側に偏った所定レベルにプリチャー
ジするためのプリチャージ回路を構成する。In this embodiment, the unit data output buffer UOB0 further includes two N-channel MOSFETs N3 (first MOSFET) and N4 provided in series between the data output terminal D0 and the ground potential of the circuit.
(Second MOSFET). Of these, MOSFE
The gate of TN3 is coupled to its drain, that is, the data output terminal D0, and the gate of the MOSFET N4 is supplied with an inverted signal of the output signal of the NAND gate NA4 by the inverter V6. An inverted signal of the internal control signal DOC by the inverter V1 is supplied to one input terminal of the NAND gate NA4, and an internal control signal OE is supplied to the other input terminal. MOSFET N3 and N4
The NAND gate NA4 and the inverter V6 are connected to the data output terminal D immediately before the next read data is output.
A precharge circuit for precharging 0 to a predetermined level biased to the ground potential side of the circuit is configured.

【００３１】ここで、この実施例のマスクＲＯＭは、図
４に示されるように、チップイネーブル信号ＣＥＢがロ
ウレベルに変化されたのを受けて、選択的に選択状態と
される。アドレス入力端子ＡＸ０〜ＡＸｉには、チップ
イネーブル信号ＣＥＢのロウレベル変化に先立って、ロ
ウアドレスＸＡを指定すべくＸアドレス信号ＡＸ０〜Ａ
Ｘｉが供給される。また、アドレス入力端子ＡＹ０〜Ａ
Ｙｊには、まずカラムアドレスＹＡを指定すべくＹアド
レス信号ＡＹ０〜ＡＹｊが供給され、次にカラムアドレ
スＹＢを指定すべく変化される。出力イネーブル信号Ｏ
ＥＢは、チップイネーブル信号ＣＥＢに先立ってロウレ
ベルとされ、Ｙアドレス信号ＡＹ０〜ＡＹｊが変化され
る間もロウレベルのままとされる。Here, as shown in FIG. 4, the mask ROM of this embodiment is selectively brought into a selected state in response to the change of the chip enable signal CEB to the low level. The address input terminals AX0 to AXi have X address signals AX0 to AX0 to specify the row address XA prior to the low level change of the chip enable signal CEB.
Xi is supplied. Also, address input terminals AY0 to A
Yj is first supplied with Y address signals AY0 to AYj for designating the column address YA, and then changed so as to designate the column address YB. Output enable signal O
The EB is set to the low level prior to the chip enable signal CEB, and remains at the low level while the Y address signals AY0 to AYj are changed.

【００３２】マスクＲＯＭでは、まずチップイネーブル
信号ＣＥＢのロウレベル変化を受けて内部制御信号ＣＥ
０がハイレベルとされ、このチップイネーブル信号ＣＥ
Ｂの立ち下がりエッジで出力イネーブル信号ＯＥＢがロ
ウレベルであることを受けて内部制御信号ＯＥがハイレ
ベルとされる。また、内部制御信号ＣＥ０のハイレベル
変化を受けてアドレス遷移検出回路ＡＴＤの出力信号つ
まりアドレス遷移検出信号ＡＴＤＳが一時的にハイレベ
ルとされ、このアドレス遷移検出信号ＡＴＤＳの立ち上
がりを受けて反転内部制御信号ＥＱＢが一時的にロウレ
ベルとされる。そして、やや遅れて内部制御信号ＳＡＣ
が一時的にハイレベルとされ、これと同時に反転内部制
御信号ＳＬＢが一時的にロウレベルとされる。反転内部
制御信号ＳＬＢは、内部制御信号ＳＡＣがロウレベルに
戻される直前にハイレベルに戻される。また、内部制御
信号ＤＯＣは、反転内部制御信号ＳＬＢがハイレベルに
戻されたのを受けてハイレベルとされ、アドレス遷移検
出信号ＡＴＤＳが再度ハイレベルとされるのを受けてロ
ウレベルに戻される。In the mask ROM, the internal control signal CE is first received in response to the low level change of the chip enable signal CEB.
0 is set to high level, and this chip enable signal CE
At the falling edge of B, the internal control signal OE is set to high level in response to the output enable signal OEB being low level. In addition, the output signal of the address transition detection circuit ATD, that is, the address transition detection signal ATDS is temporarily set to the high level in response to the change of the internal control signal CE0 to the high level, and the inversion internal control is performed in response to the rising of the address transition detection signal ATDS. Signal EQB is temporarily set to low level. Then, with some delay, the internal control signal SAC
Is temporarily set to the high level, and at the same time, the inverted internal control signal SLB is temporarily set to the low level. The inverted internal control signal SLB is returned to the high level immediately before the internal control signal SAC is returned to the low level. Further, the internal control signal DOC is set to high level in response to the inverted internal control signal SLB being returned to high level, and is returned to low level in response to the address transition detection signal ATDS being set to high level again.

【００３３】マスクＲＯＭが非選択状態とされ内部制御
信号ＯＥ及びＤＯＣがともにロウレベルとされるとき、
単位データ出力バッファＵＯＢ０では、ナンドゲートＮ
Ａ１の出力信号がハイレベルとされ、ノアゲートＮＯ１
の出力信号がロウレベルとされる。このため、ナンドゲ
ートＮＡ２及びＮＡ３の出力信号がともにロウレベルと
され、これを受けて出力ＭＯＳＦＥＴＰ１ならびにＮ１
及びＮ２が一斉にオフ状態とされる。この結果、データ
出力端子Ｄ０は、対応する内部出力信号ＳＯ０の論理レ
ベルに関係なくハイインピーダンス状態Ｈｚとされる。
なお、内部制御信号ＯＥがロウレベルとされるとき、ナ
ンドゲートＮＡ４の出力信号は、内部制御信号ＤＯＣの
論理レベルに関係なくハイレベルとされ、プリチャージ
回路を構成するＭＯＳＦＥＴＮ４はオフ状態とされる。
したがって、プリチャージ回路は実質的に機能せず、デ
ータ出力端子Ｄ０になんら影響を与えない。When the mask ROM is in the non-selected state and the internal control signals OE and DOC are both at the low level,
In the unit data output buffer UOB0, the NAND gate N
The output signal of A1 is set to high level, and NOR gate NO1
Output signal is set to low level. Therefore, the output signals of the NAND gates NA2 and NA3 are both set to the low level, and in response to this, the output MOSFETs P1 and N1 are output.
And N2 are turned off all at once. As a result, the data output terminal D0 is set to the high impedance state Hz regardless of the logic level of the corresponding internal output signal SO0.
When the internal control signal OE is set to the low level, the output signal of the NAND gate NA4 is set to the high level regardless of the logical level of the internal control signal DOC, and the MOSFET N4 forming the precharge circuit is turned off.
Therefore, the precharge circuit does not substantially function and has no influence on the data output terminal D0.

【００３４】一方、マスクＲＯＭが選択状態とされる
と、単位データ出力バッファＵＯＢ０では、まず内部制
御信号ＯＥがハイレベルとされてから内部制御信号ＤＯ
Ｃがハイレベルとされるまでの間、ナンドゲートＮＡ４
の出力信号がハイレベルとされる。このため、ＭＯＳＦ
ＥＴＮ４がオン状態となり、データ出力端子Ｄ０はＭＯ
ＳＦＥＴＮ３及びＮ４を介して回路の接地電位に接続さ
れる。前述のように、ＭＯＳＦＥＴＮ３は、そのゲート
及びドレインが共通結合されることでいわゆるダイオー
ド形態とされる。しかるに、データ出力端子Ｄ０は、図
４に示されるように、回路の接地電位ＶＳＳよりＭＯＳ
ＦＥＴＮ３のしきい値電圧Ｖｔｈｎ分だけ高い所定レベ
ルにプリチャージされる。この実施例において、データ
出力端子Ｄ０のプリチャージレベルつまりＶｔｈｎは、
回路の電源電圧及び接地電位の中間レベルより回路の接
地電位側に偏ったレベルとされる。On the other hand, when the mask ROM is selected, in the unit data output buffer UOB0, the internal control signal OE is first set to the high level and then the internal control signal DO.
NAND gate NA4 until C becomes high level
The output signal of is set to the high level. Therefore, MOSF
ETN4 is turned on and the data output terminal D0 is MO
It is connected to the ground potential of the circuit through SFETs N3 and N4. As described above, the MOSFET N3 has a so-called diode type in which the gate and the drain are commonly coupled. However, as shown in FIG. 4, the data output terminal D0 is connected to the MOS from the ground potential VSS of the circuit.
It is precharged to a predetermined level that is higher by the threshold voltage Vthn of the FET N3. In this embodiment, the precharge level of the data output terminal D0, that is, Vthn, is
The level is biased to the ground potential side of the circuit from the intermediate level of the power supply voltage and ground potential of the circuit.

【００３５】前述のように、反転内部制御信号ＥＱＢが
ロウレベルとされるとき、センスアンプＳＡの各単位回
路を構成する差動増幅回路の非反転及び反転入力端子が
イコライズされ、内部制御信号ＳＡＣがハイレベルとさ
れるとき、メモリアレイＭＡＲＹの選択された１６個の
メモリセルから出力される読み出し信号が対応する単位
回路の差動増幅回路によって増幅される。そして、反転
内部制御信号ＳＬＢがロウレベルとされるとき、センス
アンプＳＡの各単位回路の差動増幅回路の出力信号が対
応する出力ラッチに取り込まれ、その出力信号つまり内
部出力信号ＳＯ０〜ＳＯＦとなる。これらの内部出力信
号は、反転内部制御信号ＳＬＢがハイレベルとされる
間、対応する出力ラッチによって保持される。As described above, when the inverted internal control signal EQB is set to the low level, the non-inverted and inverted input terminals of the differential amplifier circuit forming each unit circuit of the sense amplifier SA are equalized, and the internal control signal SAC is changed. When set to the high level, the read signal output from the 16 selected memory cells of the memory array MARY is amplified by the differential amplifier circuit of the corresponding unit circuit. Then, when the inverted internal control signal SLB is set to the low level, the output signal of the differential amplifier circuit of each unit circuit of the sense amplifier SA is taken into the corresponding output latch and becomes the output signal, that is, the internal output signals SO0 to SOF. . These internal output signals are held by the corresponding output latches while the inverted internal control signal SLB is at the high level.

【００３６】さらに、反転内部制御信号ＳＬＢがハイレ
ベルに戻されたのを受けて内部制御信号ＤＯＣがハイレ
ベルとされると、単位データ出力バッファＵＯＢ０で
は、ナンドゲートＮＡ４の出力信号がハイレベルとさ
れ、プリチャージ回路によるデータ出力端子Ｄ０のプリ
チャージ動作が停止される。また、内部制御信号ＤＯＣ
がハイレベルとされることで、ナンドゲートＮＡ１の出
力信号が、対応する内部出力信号ＳＯ０がハイレベルで
あることを条件に選択的にロウレベルとされ、ノアゲー
トＮＯ１の出力信号が、対応する内部出力信号ＳＯ０が
ロウレベルであることを条件に選択的にハイレベルとさ
れる。このため、出力ＭＯＳＦＥＴＰ１及びＮ１は、対
応する内部出力信号ＳＯ０がハイレベルであることを条
件に選択的にオン状態とされ、データ出力端子Ｄ０にお
ける出力信号を回路の電源電圧のようなハイレベルとす
る。また、出力ＭＯＳＦＥＴＮ２は、対応する内部出力
信号ＳＯ０がロウレベルであることを条件に選択的にオ
ン状態とされ、データ出力端子Ｄ０における出力信号を
回路の接地電位のようなロウレベルとする。この結果、
単位データ出力バッファＵＯＢ０の出力端子つまりデー
タ出力端子Ｄ０には、ロウアドレスＸＡ及びカラムアド
レスＹＡにより指定されるアドレスＸＡ，ＹＡの読み出
しデータつまり（ＸＡ，ＹＡ）が選択的に出力される。Further, when the internal control signal DOC is set to the high level in response to the inverted internal control signal SLB being returned to the high level, the output signal of the NAND gate NA4 is set to the high level in the unit data output buffer UOB0. The precharge operation of the data output terminal D0 by the precharge circuit is stopped. In addition, the internal control signal DOC
Is set to the high level, the output signal of the NAND gate NA1 is selectively set to the low level on the condition that the corresponding internal output signal SO0 is the high level, and the output signal of the NOR gate NO1 changes to the corresponding internal output signal. It is selectively set to high level on condition that SO0 is low level. Therefore, the output MOSFETs P1 and N1 are selectively turned on on condition that the corresponding internal output signal SO0 is at a high level, and the output signal at the data output terminal D0 is set to a high level like the power supply voltage of the circuit. To do. The output MOSFET N2 is selectively turned on under the condition that the corresponding internal output signal SO0 is at low level, and sets the output signal at the data output terminal D0 to low level like the ground potential of the circuit. As a result,
The read data of the addresses XA and YA designated by the row address XA and the column address YA, that is, (XA, YA) is selectively output to the output terminal of the unit data output buffer UOB0, that is, the data output terminal D0.

【００３７】次に、所定の時間が経過してＹアドレス信
号ＡＹ０〜ＡＹｊがカラムアドレスＹＢを指定すべく変
化されると、マスクＲＯＭでは、まずＹアドレス信号Ａ
Ｙ０〜ＡＹｊの変化を受けてアドレス遷移検出信号ＡＴ
ＤＳが一時的にハイレベルとされ、このアドレス遷移検
出信号ＡＴＤＳの立ち上がりを受けて反転内部制御信号
ＥＱＢが一時的にロウレベルとされる。また、やや遅れ
て内部制御信号ＳＡＣが一時的にハイレベルとされ、こ
れと同時に反転内部制御信号ＳＬＢが一時的にロウレベ
ルとされる。そして、内部制御信号ＳＡＣがロウレベル
に戻される直前に反転内部制御信号ＳＬＢがハイレベル
に戻され、この反転内部制御信号ＳＬＢがハイレベルに
戻されたのを受けて内部制御信号ＤＯＣがハイレベルと
される。以下、マスクＲＯＭでは、ロウアドレスＸＡ及
びカラムアドレスＹＢにより指定されるアドレスＸＡ，
ＹＢへのアクセスが先程と同様な手順で実行され、デー
タ出力端子Ｄ０〜ＤＦには、内部制御信号ＤＯＣのハイ
レベルを受けて上記アドレスの読み出しデータつまり
（ＸＡ，ＹＢ）が出力される。Next, when a predetermined time elapses and the Y address signals AY0 to AYj are changed to specify the column address YB, in the mask ROM, the Y address signal A is first set.
Address transition detection signal AT in response to changes in Y0 to AYj
DS is temporarily set to high level, and the inverted internal control signal EQB is temporarily set to low level in response to the rise of the address transition detection signal ATDS. The internal control signal SAC is temporarily set to the high level with a slight delay, and at the same time, the inverted internal control signal SLB is temporarily set to the low level. Immediately before the internal control signal SAC is returned to the low level, the inverted internal control signal SLB is returned to the high level, and in response to the inverted internal control signal SLB being returned to the high level, the internal control signal DOC is set to the high level. To be done. Hereinafter, in the mask ROM, the address XA specified by the row address XA and the column address YB,
Access to YB is executed in the same procedure as above, and the read data of the above address, that is, (XA, YB) is output to the data output terminals D0 to DF in response to the high level of the internal control signal DOC.

【００３８】ところで、この実施例のマスクＲＯＭで
は、前述のように、データ出力バッファＯＢを構成する
単位データ出力バッファＵＯＢ０〜ＵＯＢＦが、内部制
御信号ＯＥがハイレベルとされかつ内部制御信号ＤＯＣ
がロウレベルとされる間、言い換えるならば出力イネー
ブル信号ＯＥＢがロウレベルとされかつ各単位データ出
力バッファを構成する出力ＭＯＳＦＥＴＰ１及びＮ１な
らびにＮ２がともにオフ状態とされる間、その出力端子
つまりデータ出力端子Ｄ０〜ＤＦを回路の接地電位側に
偏った所定レベルにプリチャージするためのプリチャー
ジ回路を含む。つまり、データ出力端子Ｄ０〜ＤＦにお
ける出力信号のレベル変化は、このプリチャージレベル
から回路の電源電圧のようなハイレベル又は回路の接地
電位のようなロウレベルに変化される訳であって、特に
ロウレベルに変化される場合における各出力信号の振幅
は、プリチャージ回路を構成するＭＯＳＦＥＴＮ３のし
きい値電圧Ｖｔｈｎ程度に圧縮されるものとなる。この
ため、比較的大きな動作電流を必要とするレベル設定回
路を設けることなく、特に内部回路の安定動作に比較的
大きな影響を与える接地電位供給経路のピーク電流ＩＶ
ＳＳを抑制し、その電源ノイズを抑制することができ
る。この結果、消費電流の増大を抑えつつ、マスクＲＯ
Ｍ等の高速化を推進し、その動作を安定化することがで
きる。In the mask ROM of this embodiment, as described above, the unit data output buffers UOB0 to UOBF forming the data output buffer OB have the internal control signal OE at the high level and the internal control signal DOC.
Is at the low level, in other words, while the output enable signal OEB is at the low level and the output MOSFETs P1 and N1 and N2 forming each unit data output buffer are all in the off state, the output terminal thereof, that is, the data output terminal D0. Includes a precharge circuit for precharging ~ DF to a predetermined level biased to the ground potential side of the circuit. That is, the level change of the output signal at the data output terminals D0 to DF is changed from this precharge level to a high level such as the power supply voltage of the circuit or a low level such as the ground potential of the circuit, and particularly to the low level. The amplitude of each output signal when it is changed to is compressed to about the threshold voltage Vthn of the MOSFET N3 forming the precharge circuit. For this reason, the peak current IV of the ground potential supply path, which has a relatively large effect on the stable operation of the internal circuit, is not provided without providing a level setting circuit that requires a relatively large operating current.
It is possible to suppress SS and suppress power supply noise. As a result, the mask RO is suppressed while suppressing an increase in current consumption.
It is possible to promote speeding up of M and the like and stabilize the operation thereof.

【００３９】なお、この実施例のマスクＲＯＭでは、デ
ータ出力端子Ｄ０〜ＤＦにおける出力信号がハイレベル
に変化される場合の振幅が、回路の電源電圧からＭＯＳ
ＦＥＴＮ３のしきい値電圧Ｖｔｈｎを差し引いた値つま
りＶＣＣ−Ｖｔｈとなり、これにともなって電源電圧供
給経路に流されるピーク電流ＩＶＣＣはやや大きな値と
なるが、マスクＲＯＭの高速性や安定動作に与える影響
は少ない。また、単位データ出力バッファＵＯＢ０〜Ｕ
ＯＢＦのプリチャージ回路によるデータ出力端子Ｄ０〜
ＤＦのプリチャージ動作が行われる間、プリチャージ回
路を構成するＭＯＳＦＥＴＮ３及びＮ４を介してプリチ
ャージ電流が流されるが、この値は、回路の電源電圧及
び接地電位間の中間電位を形成するためのレベル設定電
流に比較すれば小さく、マスクＲＯＭの消費電流に与え
る影響も小さい。In the mask ROM of this embodiment, the amplitude when the output signal at the data output terminals D0 to DF is changed to the high level varies from the power supply voltage of the circuit to the MOS.
It becomes a value obtained by subtracting the threshold voltage Vthn of the FET N3, that is, VCC-Vth, and the peak current IVCC flowing through the power supply voltage supply path becomes a slightly large value accordingly, but it has an effect on the high speed and stable operation of the mask ROM. Is few. In addition, unit data output buffers UOB0-U
Data output terminals D0 through OBF precharge circuit
While the DF precharge operation is performed, a precharge current flows through the MOSFETs N3 and N4 forming the precharge circuit, and this value is for forming an intermediate potential between the power supply voltage of the circuit and the ground potential. Compared with the level setting current, it is small, and the influence on the current consumption of the mask ROM is also small.

【００４０】以上の本実施例に示されるように、この発
明を多ビット構成を採るマスクＲＯＭ等に含まれるデー
タ出力バッファ等の出力回路に適用することで、次のよ
うな作用効果を得ることができる。すなわち、 （１）多ビット構成のマスクＲＯＭ等に含まれる出力回
路に、次の読み出しデータが出力される直前に回路の出
力端子を基板電位としても使用される回路の接地電位側
に偏った所定レベルにプリチャージするプリチャージ回
路を追加することで、出力信号の特に内部回路の安定動
作に比較的大きな影響を与える回路の接地電位側の振幅
を圧縮することができるという効果が得られる。As shown in the above embodiment, the present invention is applied to an output circuit such as a data output buffer included in a mask ROM having a multi-bit configuration to obtain the following effects. You can That is, (1) the output circuit included in a multi-bit mask ROM or the like has a predetermined biased to the ground potential side of the circuit used as the substrate potential of the output terminal of the circuit immediately before the next read data is output. By adding the precharge circuit for precharging the level, it is possible to reduce the amplitude of the output signal, especially on the ground potential side of the circuit that has a relatively large influence on the stable operation of the internal circuit.

【００４１】（２）上記（１）項において、プリチャー
ジ回路を、そのゲート及びドレインが回路の出力端子に
結合される第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴ
のソースと回路の接地電位との間に設けられ上記所定の
タイミングで選択的にオン状態とされる第２のＭＯＳＦ
ＥＴとをもとに構成することで、プリチャージ動作にと
もなう動作電流の増大を抑制できるという効果が得られ
る。 （３）上記（１）項及び（２）項により、比較的大きな
動作電流を必要とするレベル設定回路を設けることな
く、接地電位供給経路のピーク電流を抑制し、その電源
ノイズを抑制することができるという効果が得られる。 （４）上記（１）項〜（３）項により、消費電流の増大
を抑えつつ、マスクＲＯＭ等の高速化を推進し、その動
作を安定化できるという効果が得られる。(2) In the above item (1), the precharge circuit includes a first MOSFET whose gate and drain are coupled to an output terminal of the circuit, and a first MOSFET.
And a second MOSF which is provided between the source and the ground potential of the circuit and which is selectively turned on at the predetermined timing.
The configuration based on ET has an effect of suppressing an increase in operating current associated with precharge operation. (3) According to the above items (1) and (2), the peak current of the ground potential supply path is suppressed and the power supply noise is suppressed without providing a level setting circuit that requires a relatively large operating current. The effect of being able to do is obtained. (4) According to the above items (1) to (3), it is possible to obtain an effect that the operation speed can be stabilized by promoting the speedup of the mask ROM and the like while suppressing the increase in the current consumption.

【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、マスクＲＯＭは、×８あるいは×３
２ビット等の任意のビット構成を採ることができる。ま
た、メモリアレイＭＡＲＹは、複数のサブメモリアレイ
に分割することができるし、これにともなって各周辺回
路を分割することができる。さらに、マスクＲＯＭのブ
ロック構成や起動制御信号及び内部制御信号の呼称、組
み合わせならびに電源電圧の極性及び絶対値等は、種々
の実施形態を採りうる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, in FIG. 1, the mask ROM is × 8 or × 3.
An arbitrary bit configuration such as 2 bits can be adopted. Further, the memory array MARY can be divided into a plurality of sub memory arrays, and the peripheral circuits can be divided accordingly. Further, the block configuration of the mask ROM, the names and combinations of the activation control signal and the internal control signal, the polarity and absolute value of the power supply voltage, and the like can take various embodiments.

【００４３】図３において、データ出力バッファＯＢを
構成する単位データ出力バッファＵＯＢ０等は、各種の
保護素子を含むことができるし、第１の駆動手段として
出力ＭＯＳＦＥＴＰ１及びＮ１の両方を含むことを必須
条件ともしない。出力ＭＯＳＦＥＴＰ１，Ｎ１及びＮ２
は、それぞれ並列形態とされる複数のＭＯＳＦＥＴに置
き換えることができる。また、プリチャージ回路を構成
するＭＯＳＦＥＴＮ３は、ダイオード形態とされかつ直
列形態とされる複数のＭＯＳＦＥＴに置き換えることが
できる。さらに、単位データ出力バッファＵＯＢ０等の
具体的な回路構成やＭＯＳＦＥＴの導電型等は、種々の
実施形態を採りうる。In FIG. 3, the unit data output buffer UOB0 and the like which compose the data output buffer OB can include various protective elements, and it is essential that both the output MOSFETs P1 and N1 are included as the first driving means. Not a condition. Output MOSFETs P1, N1 and N2
Can be replaced by a plurality of MOSFETs each in parallel form. Further, the MOSFET N3 forming the precharge circuit can be replaced with a plurality of MOSFETs of diode type and series type. Furthermore, various embodiments can be adopted for the specific circuit configuration of the unit data output buffer UOB0 and the like, the conductivity type of the MOSFET, and the like.

【００４４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマス
クＲＯＭのデータ出力バッファに適用した場合について
説明したが、それに限定されるものではなく、例えば、
ダイナミック型ＲＡＭ等の各種メモリ集積回路装置やゲ
ートアレイ等の各種論理集積回路装置に含まれる同様な
データ出力バッファにも適用できる。この発明は、少な
くとも相補的にオン状態とされる一対の駆動手段を含む
出力回路ならびにこのような出力回路を含む半導体装置
及びシステムに広く適用できる。In the above description, the case where the invention made by the present inventor is mainly applied to the data output buffer of the mask ROM which is the field of application which is the background of the invention has been described, but the invention is not limited to this. ,
It can also be applied to similar data output buffers included in various memory integrated circuit devices such as dynamic RAMs and various logic integrated circuit devices such as gate arrays. INDUSTRIAL APPLICABILITY The present invention can be widely applied to an output circuit including at least a pair of driving means that are turned on in a complementary manner, and a semiconductor device and a system including such an output circuit.

【００４５】[0045]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、多ビット構成のマスクＲＯ
Ｍ等に含まれる出力回路に、次の読み出しデータが出力
される直前に回路の出力端子を基板電位としても使用さ
れる回路の接地電位側に偏った所定のレベルにプリチャ
ージするプリチャージ回路を追加するとともに、このプ
リチャージ回路を、そのゲート及びドレインが回路の出
力端子に結合される第１のＭＯＳＦＥＴと、第１のＭＯ
ＳＦＥＴのソースと回路の接地電位との間に設けられ上
記所定のタイミングで選択的にオン状態とされる第２の
ＭＯＳＦＥＴとをもとに構成することで、比較的大きな
動作電流を必要とするレベル設定回路を設けることな
く、回路の出力端子における出力信号の特に内部回路の
安定動作に比較的大きな影響を与える回路の接地電位側
の振幅を圧縮し、接地電位供給経路のピーク電流を抑制
することができる。この結果、消費電流の増大を抑えつ
つ、マスクＲＯＭ等の高速化を推進し、その動作を安定
化することができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, a mask RO having a multi-bit structure
A precharge circuit for precharging the output terminal included in M or the like to a predetermined level biased to the ground potential side of the circuit that is also used as the substrate potential for the output terminal of the circuit immediately before the next read data is output. In addition to adding the pre-charge circuit, a first MOSFET whose gate and drain are coupled to the output terminal of the circuit and a first MO
The second MOSFET provided between the source of the SFET and the ground potential of the circuit and selectively turned on at the predetermined timing requires a relatively large operating current. Without providing a level setting circuit, the amplitude of the output signal at the output terminal of the circuit, especially on the ground potential side of the circuit that has a relatively large effect on the stable operation of the internal circuit, is compressed and the peak current of the ground potential supply path is suppressed be able to. As a result, it is possible to promote the speedup of the mask ROM and the like and stabilize the operation thereof while suppressing an increase in current consumption.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明が適用されたデータ出力バッファを含
むマスクＲＯＭの一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a mask ROM including a data output buffer to which the present invention is applied.

【図２】図１のマスクＲＯＭに含まれるデータ出力バッ
ファの一実施例を示すブロック図である。2 is a block diagram showing an embodiment of a data output buffer included in the mask ROM of FIG.

【図３】図２のデータ出力バッファを構成する単位デー
タ出力バッファの一実施例を示す回路図である。FIG. 3 is a circuit diagram showing an embodiment of a unit data output buffer which constitutes the data output buffer of FIG.

【図４】図１のマスクＲＯＭの読み出しモードの一実施
例を示す信号波形図である。4 is a signal waveform diagram showing an example of a read mode of the mask ROM of FIG.

【図５】従来のマスクＲＯＭのデータ出力バッファを構
成する単位データ出力バッファの一例を示す回路図であ
る。FIG. 5 is a circuit diagram showing an example of a unit data output buffer forming a data output buffer of a conventional mask ROM.

【図６】図５のマスクＲＯＭの読み出しモードの一例を
示す信号波形図である。6 is a signal waveform diagram showing an example of a read mode of the mask ROM of FIG.

【符号の説明】[Explanation of symbols]

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・Ｙス
イッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙ
アドレスバッファ、ＡＴＤ・・・アドレス遷移検出回
路、ＳＡ・・・センスアンプ、ＯＢ・・・データ出力バ
ッファ、ＴＧ・・・タイミング発生回路。 ＵＯＢ０〜ＵＯＢＦ・・・単位データ出力バッファ。 Ｐ１〜Ｐ２・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ
５・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ７・・・
インバータ、ＮＡ１〜ＮＡ５・・・ナンド（ＮＡＮＤ）
ゲート、ＮＯ１〜ＮＯ２・・・ノア（ＮＯＲ）ゲート。MARY ... Memory array, XD ... X address decoder, XB ... X address buffer, YS ... Y switch, YD ... Y address decoder, YB ... Y
Address buffer, ATD ... Address transition detection circuit, SA ... Sense amplifier, OB ... Data output buffer, TG ... Timing generation circuit. UOB0 to UOBF ... Unit data output buffer. P1 to P2 ... P channel MOSFET, N1 to N
5 ... N-channel MOSFET, V1 to V7 ...
Inverter, NA1 to NA5 ... NAND
Gate, NO1 to NO2 ... NOR gate.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 第１の電源電圧と回路の出力端子との間
に設けられる第１の駆動手段と、上記回路の出力端子と
第２の電源電圧との間に設けられる第２の駆動手段と、
上記第１及び第２の駆動手段がオフ状態とされる所定の
タイミングで上記回路の出力端子を第２の電源電圧側に
偏った所定のレベルにプリチャージするプリチャージ回
路とを含むことを特徴とする出力回路。1. A first drive means provided between a first power supply voltage and an output terminal of a circuit, and a second drive means provided between an output terminal of the circuit and a second power supply voltage. When,
A precharge circuit for precharging the output terminal of the circuit to a predetermined level biased to the second power supply voltage side at a predetermined timing when the first and second driving means are turned off. And output circuit. 【請求項２】 上記出力回路は、所定の半導体基板上に
形成されるものであって、上記第２の電源電圧は、上記
半導体基板の基板電位としても供給される回路の接地電
位であることを特徴とする請求項１の出力回路。2. The output circuit is formed on a predetermined semiconductor substrate, and the second power supply voltage is a ground potential of a circuit which is also supplied as a substrate potential of the semiconductor substrate. The output circuit according to claim 1, wherein: 【請求項３】 上記第１及び第２の駆動手段は、ＭＯＳ
ＦＥＴからなるものであって、上記プリチャージ回路
は、そのゲート及びドレインが上記回路の出力端子に結
合される第１のＭＯＳＦＥＴと、上記第１のＭＯＳＦＥ
Ｔのソースと第２の電源電圧との間に設けられ上記第１
及び第２の駆動手段がオフ状態とされる所定のタイミン
グで選択的にオン状態とされる第２のＭＯＳＦＥＴとを
含むものであることを特徴とする請求項１又は請求項２
の出力回路。3. The first and second driving means are MOS
The precharge circuit includes a first MOSFET whose gate and drain are coupled to an output terminal of the circuit, and the first MOSFET.
Is provided between the source of T and the second power supply voltage, and
And a second MOSFET which is selectively turned on at a predetermined timing when the second driving means is turned off.
Output circuit. 【請求項４】 上記出力回路は、アドレス遷移検出回路
を備えるマスクＲＯＭに含まれるものであって、上記第
２のＭＯＳＦＥＴは、上記アドレス遷移検出回路の出力
信号をもとに形成される所定の内部制御信号に従って選
択的にオン状態とされるものであることを特徴とする請
求項３の出力回路。4. The output circuit is included in a mask ROM having an address transition detection circuit, and the second MOSFET is formed on the basis of an output signal of the address transition detection circuit. 4. The output circuit according to claim 3, wherein the output circuit is selectively turned on according to an internal control signal.