JPH07105145B2

JPH07105145B2 - Sense circuit

Info

Publication number: JPH07105145B2
Application number: JP1188300A
Authority: JP
Inventors: 誠幸早川; 孝之大谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-20
Filing date: 1989-07-20
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: KR910003668A; KR100203532B1; JPH0352195A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はセンス回路に関するもので、特に半導体記憶
装置におけるメモリセルから読み出された微小な電位差
を増幅するセンスアンプとして使用されるものである。The present invention relates to a sense circuit, and in particular, it is used as a sense amplifier for amplifying a minute potential difference read from a memory cell in a semiconductor memory device. It is what is done.

（従来の技術）従来、この種のセンス回路は、例えば第７図に示すよう
に構成されている。このセンス回路は、CMOSカレントミ
ラー型センスアンプとして良く知られたもので、カレン
トミラー回路を構成するＰチャネル型MOS FET Q1,Q2、
Ｎチャネル型の差動入力MOS FET Q3,Q4、及び電流源と
して働くＮチャネル型MOS FET Q5から構成されている。
すなわち、上記MOS FET Q1のソースは電源電圧Vccが印
加される電源端子11に接続され、ゲート及びドレインは
共にMOS FET Q3のドレインに接続される。上記MOS FET
Q2のソースは上記電源端子11に、ゲートは上記MOS FET
Q1のゲートに、ドレインはMOS FET Q4のドレイン及び出
力端子12にそれぞれ接続される。上記MOS FET Q3のゲー
トは入力端子13-1に、ソースは上記MOS FET Q4のソース
にそれぞれ接続されており、上記MOS FET Q4のゲートは
入力端子13-2に接続される。上記入力端子13-1,13-2に
は、差動入力信号が供給される。そして、上記MOS FET
Q3,Q4のソース共通接続点と接地点Vss点Vss間に、セン
ス回路活性化信号SAで導通制御されるMOS FET Q5が接続
される。なお、上記MOS FET Q1,Q3のコンダクタンスの
比と、上記MOS FET Q2,Q4のコンダクタンスの比は等し
くなるように設定されている。(Prior Art) Conventionally, this type of sense circuit is configured, for example, as shown in FIG. This sense circuit is well known as a CMOS current mirror type sense amplifier, and includes P channel type MOS FETs Q1, Q2,
It is composed of N-channel type differential input MOS FETs Q3 and Q4 and N-channel type MOS FET Q5 which functions as a current source.
That is, the source of the MOS FET Q1 is connected to the power supply terminal 11 to which the power supply voltage Vcc is applied, and the gate and the drain thereof are both connected to the drain of the MOS FET Q3. Above MOS FET
The source of Q2 is the power supply terminal 11 and the gate is the MOS FET.
The drain of the MOS FET Q4 and the output terminal 12 are connected to the gate of Q1. The gate of the MOS FET Q3 is connected to the input terminal 13-1, the source is connected to the source of the MOS FET Q4, and the gate of the MOS FET Q4 is connected to the input terminal 13-2. Differential input signals are supplied to the input terminals 13-1 and 13-2. And the above MOS FET
A MOS FET Q5 whose conduction is controlled by the sense circuit activation signal SA is connected between the common source connection point of Q3 and Q4 and the ground point Vss point Vss. The conductance ratio of the MOS FETs Q1 and Q3 and the conductance ratio of the MOS FETs Q2 and Q4 are set to be equal.

次に、上記のような構成において動作を説明する。セン
ス回路活性化信号SAがハイレベル（MOS FET Q5の閾値電
圧より高い電位）の時はMOS FET Q5がオン状態となって
センス回路が活性状態となり、ロウレベル（MOS FET Q5
の閾値電圧より低い電位）のときにはセンス回路は非活
性状態となる。信号SAがハイレベルの状態で上記入力端
子13-1,13-2の電位を、MOS FET Q3〜Q5の閾値電圧より
も高い電位に設定することによって、MOS FET Q1,Q3,Q5
が全て導通状態となり、MOS FET Q1のソース，ドレイン
間にバイアス電流が流れると共に、MOS FET Q1のドレイ
ン、すなわちMOS FET Q2のゲートは中間電位にバイアス
される。一方、上記出力端子12の電位は、上述したよう
にMOS FET Q2,Q4のコンダクタンスの比がMOS FET Q1,Q3
のコンダクタンスの比と等しく設定されているため、入
力端子13-2の電位が入力端子13-1の電位と等しいときは
MOS FET Q2のゲートバイアス電位と等しい電位となる。
また、この出力端子12の電位は、入力端子13-2の電位が
入力端子13-1の電位より高いときはMOS FET Q2のゲート
バイアス電位より低い電位となり、入力端子13-2の電位
が入力端子13-1の電位より低いときはMOS FET Q2のゲー
トバイアス電位より高い電位となる。Next, the operation of the above configuration will be described. When the sense circuit activation signal SA is high level (potential higher than the threshold voltage of the MOS FET Q5), the MOS FET Q5 is turned on, the sense circuit is activated, and the low level (MOS FET Q5
Potential lower than the threshold voltage of 1), the sense circuit becomes inactive. By setting the potential of the input terminals 13-1, 13-2 to a potential higher than the threshold voltage of the MOS FETs Q3 to Q5 while the signal SA is at the high level, the MOS FETs Q1, Q3, Q5
All become conductive, a bias current flows between the source and drain of the MOS FET Q1, and the drain of the MOS FET Q1, that is, the gate of the MOS FET Q2 is biased to an intermediate potential. On the other hand, as described above, the potential of the output terminal 12 is the same as the ratio of the conductances of the MOS FETs Q2 and Q4.
Since it is set to be equal to the conductance ratio of, when the potential of the input terminal 13-2 is equal to the potential of the input terminal 13-1,
The potential is the same as the gate bias potential of MOS FET Q2.
The potential of the output terminal 12 is lower than the gate bias potential of the MOS FET Q2 when the potential of the input terminal 13-2 is higher than that of the input terminal 13-1, and the potential of the input terminal 13-2 is input. When it is lower than the potential of the terminal 13-1, it becomes higher than the gate bias potential of the MOS FET Q2.

第８図は、従来のセンス回路の他の構成例を示してい
る。この回路は、上記第７図の回路構成に加えて、MOS
FET Q3,Q4のソース共通接続点とMOS FET Q5のドレイン
との間に、Ｎチャネル型MOS FET Q6のドレイン，ソース
をそれぞれ接続して設けたものである。そして、このMO
S FET Q6のゲートを上記MOS FET Q1,Q2のゲート共通接
続点に接続している。FIG. 8 shows another configuration example of the conventional sense circuit. In addition to the circuit configuration shown in FIG.
The drain and source of the N-channel type MOS FET Q6 are connected between the common source connection point of the FETs Q3 and Q4 and the drain of the MOS FET Q5. And this MO
The gate of S FET Q6 is connected to the common gate connection point of the above MOS FETs Q1 and Q2.

上記のような構成において、MOS FET Q2のゲートは上述
したように中間電位でバイアスされ、MOS FET Q6のゲー
トにも上記中間電位が印加される。これによって、MOS
FET Q6が五極管動作を行なうので、入力端子13-1,13-2
に供給される差動入力信号の高低に拘らず同じ電流特性
が得られる。従って、電流供給能力を一定にでき、上記
第７図の回路よりも動作特性の安定化が図れる。In the above structure, the gate of the MOS FET Q2 is biased with the intermediate potential as described above, and the intermediate potential is also applied to the gate of the MOS FET Q6. This allows the MOS
FET Q6 performs pentode operation, so input terminals 13-1, 13-2
The same current characteristic can be obtained regardless of the level of the differential input signal supplied to the. Therefore, the current supply capability can be made constant, and the operation characteristics can be stabilized more than in the circuit of FIG.

しかしながら、上記第７図及び第８図に示したような回
路構成では、活性状態において常にほぼ一定のバイアス
電流が流れるため消費電力が多くなる。そこで、消費電
力を削減しようとすると、出力端子12に接続される負荷
を駆動する能力が低下する欠点がある。However, in the circuit configurations shown in FIGS. 7 and 8, the power consumption increases because an almost constant bias current always flows in the active state. Therefore, there is a drawback in that the ability to drive a load connected to the output terminal 12 is reduced if power consumption is to be reduced.

（発明が解決しようとする課題）上述したように従来のセンス回路では、活性状態におい
て常にほぼ一定のバイアス電流が流れるため消費電力が
多くなる欠点がある。消費電力を減少させようとする
と、出力端子に接続される負荷を駆動する能力が低下す
る。(Problem to be Solved by the Invention) As described above, the conventional sense circuit has a drawback that power consumption increases because a substantially constant bias current flows in the active state. Attempts to reduce power consumption reduce the ability to drive a load connected to the output terminal.

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、駆動能力を低下させることな
く消費電力を削減できるセンス回路を提供することであ
る。The present invention has been made in view of the above circumstances,
It is an object of the invention to provide a sense circuit capable of reducing power consumption without lowering driving ability.

［発明の構成］（課題を解決するための手段）この発明の請求項１に記載したセンス回路は、電流通路
の一端が共通接続され、差動入力信号が供給されて導通
制御される第１導電型の一対の第1,第２トランジスタ
と、電流通路が前記第１トランジスタの電流通路の他端
と第１の電位供給源間に接続された第２導電型の第３ト
ランジスタと、電流通路が前記第２トランジスタの電流
通路の他端と前記第１の電位供給源間に接続され、ゲー
トが前記第1,第３トランジスタの接続点及び前記第３ト
ランジスタのゲートに接続された第２導電型の第４トラ
ンジスタと、電流通路の一端が共通接続され、前記差動
入力信号が供給されて導通制御される第１導電型の一対
の第5,第６トランジスタと、電流通路が前記第５トラン
ジスタの電流通路の他端と前記第１の電位供給源間に接
続された第２導電型の第７トランジスタと、電流通路が
前記第６トランジスタの電流通路の他端と前記第１の電
位供給源間に接続され、ゲートが前記第5,第７トランジ
スタの接続点及び前記第７トランジスタのゲートに接続
された第２導電型の第８トランジスタと、電流通路の一
端が第２の電位供給源に接続され、電流源として働く第
１導電型の第９トランジスタと、電流通路が前記第1,第
２トランジスタの電流通路の一端側共通接続点と前記第
９トランジスタの電流通路の他端との間に直列接続さ
れ、ゲートが前記第６トランジスタと前記第８トランジ
スタとの接続点及び前記第２トランジスタと前記第４ト
ランジスタとの接続点にそれぞれ接続された第１導電型
の第10,第11トランジスタと、電流通路の一端が第２の
電位供給源に接続され、電流源として働く第１導電型の
第12トランジスタと、電流通路が前記第5,第６トランジ
スタの電流通路の一端側共通接続点と前記第12トランジ
スタの電流通路の他端との間に直列接続され、ゲートが
前記第２トランジスタと前記第４トランジスタとの接続
点及び前記第６トランジスタと前記第８トランジスタと
の接続点にそれぞれ接続された第１導電型の第13,第14
トランジスタとを具備し、前記第２トランジスタと前記
第４トランジスタとの接続点、及び前記第６トランジス
タと前記第８トランジスタとの接続点から差動増幅信号
を出力することを特徴としている。[Structure of the Invention] (Means for Solving the Problems) In the sense circuit according to claim 1 of the present invention, one end of a current path is commonly connected, and a differential input signal is supplied to control the conduction. A pair of conductivity type first and second transistors, a second conductivity type third transistor whose current path is connected between the other end of the current path of the first transistor and the first potential supply source, and a current path Is connected between the other end of the current path of the second transistor and the first potential supply source, and the second conductive layer whose gate is connected to the connection point of the first and third transistors and the gate of the third transistor. Type fourth transistor, one end of the current path is commonly connected, and a pair of fifth and sixth transistors of the first conductivity type are connected to which the differential input signal is supplied to control conduction, and the current path is the fifth path. The other end and front of the transistor current path A second conductivity type seventh transistor connected between the first potential supply sources, a current path is connected between the other end of the current path of the sixth transistor and the first potential supply source, and a gate is the A second conductivity type eighth transistor connected to a connection point of the fifth and seventh transistors and a gate of the seventh transistor, and one end of a current path is connected to a second potential supply source, which functions as a current source. A ninth transistor of one conductivity type, a current path is connected in series between a common connection point on one end side of the current paths of the first and second transistors and the other end of the current path of the ninth transistor, and the gate is The tenth and eleventh transistors of the first conductivity type are respectively connected to the connection point between the sixth transistor and the eighth transistor and the connection point between the second transistor and the fourth transistor, and one end of the current path is 2's A twelfth conductivity type twelfth transistor connected to a potential supply source and acting as a current source, a current path having a common connection point on one end side of the current paths of the fifth and sixth transistors and a current path of the twelfth transistor. A first conductivity type thirteenth transistor that is connected in series between the end and a gate and is connected to a connection point between the second transistor and the fourth transistor and a connection point between the sixth transistor and the eighth transistor, respectively. , 14th
A differential amplification signal is output from a connection point between the second transistor and the fourth transistor and a connection point between the sixth transistor and the eighth transistor.

また、この発明の請求項２に記載したセンス回路は、電
流通路の一端が共通接続され、差動入力信号が供給され
て導通制御される第１導電型の一対の第1,第２トランジ
スタと、電流通路が前記第１トランジスタの電流通路の
他端と第１の電位供給源間に接続された第２導電型の第
３トランジスタと、電流通路が前記第２トランジスタの
電流通路の他端と前記第１の電位供給源間に接続され、
ゲートが前記第1,第３トランジスタの接続点及び前記第
３トランジスタのゲートに接続された第２導電型の第４
トランジスタと、電流通路の一端が前記第1,第２トラン
ジスタの電流通路の一端側共通接続点に共通接続され、
前記差動入力信号が供給されて導通制御される第１導電
型の一対の第5,第６トランジスタと、電流通路が前記第
５トランジスタの電流通路の他端と前記第１の電位供給
源間に接続された第２導電型の第７トランジスタと、電
流通路が前記第６トランジスタの電流通路の他端と前記
第１の電位供給源間に接続され、ゲートが前記第5,第７
トランジスタの接続点及び前記第７トランジスタのゲー
トに接続された第２導電型の第８トランジスタと、電流
通路の一端が第２の電位供給源に接続され、電流源とし
て働く第１導電型の第９トランジスタと、電流通路が前
記第1,第2,第5,第６トランジスタの電流通路の一端側共
通接続点と前記第９トランジスタの電流通路の他端との
間に直列接続され、ゲートが前記第６トランジスタと前
記第８トランジスタとの接続点及び前記第２トランジス
タと前記第４トランジスタとの接続点にそれぞれ接続さ
れた第１導電型の第10,第11トランジスタと、電流通路
の一端が第２の電位供給源に接続され、電流源として働
く第１導電型の第12トランジスタと、電流通路が前記第
1,第2,第5,第６トランジスタの電流通路の一端側共通接
続点と前記第12トランジスタの電流通路の他端との間に
直列接続され、ゲートが前記第２トランジスタと前記第
４トランジスタとの接続点及び前記第６トランジスタと
前記第８トランジスタとの接続点にそれぞれ接続された
第１導電型の第13,第14トランジスタとを具備し、前記
第２トランジスタと前記第４トランジスタとの接続点、
及び前記第６トランジスタと前記第８トランジスタとの
接続点から差動増幅信号を出力することを特徴としてい
る。According to a second aspect of the present invention, in the sense circuit, one end of a current path is commonly connected, and a pair of first and second transistors of a first conductivity type are connected to which a differential input signal is supplied to control conduction. A second transistor of a second conductivity type having a current path connected between the other end of the current path of the first transistor and the first potential supply source, and a current path of the other end of the current path of the second transistor Connected between the first potential sources,
A gate of the second conductivity type whose gate is connected to a connection point of the first and third transistors and a gate of the third transistor.
A transistor and one end of the current path are commonly connected to a common connection point on one end side of the current path of the first and second transistors;
A pair of fifth and sixth transistors of the first conductivity type, to which the differential input signal is supplied and whose conduction is controlled, and a current path between the other end of the current path of the fifth transistor and the first potential supply source. A seventh transistor of the second conductivity type connected to the second conductivity type, a current path connected between the other end of the current path of the sixth transistor and the first potential supply source, and a gate connected to the fifth and seventh transistors.
An eighth transistor of the second conductivity type connected to the connection point of the transistor and the gate of the seventh transistor, and a first conductivity type first transistor having one end of the current path connected to the second potential supply source and serving as a current source. 9 transistors, the current path is connected in series between the common connection point on one end side of the current paths of the first, second, fifth, and sixth transistors and the other end of the current path of the ninth transistor, and the gate is The tenth and eleventh transistors of the first conductivity type are respectively connected to the connection point between the sixth transistor and the eighth transistor and the connection point between the second transistor and the fourth transistor, and one end of the current path is A twelfth transistor of the first conductivity type, which is connected to a second potential supply source and serves as a current source, and a current path
The first, second, fifth, and sixth transistors are connected in series between the common connection point on one end side of the current path and the other end of the current path of the twelfth transistor, and the gates are the second transistor and the fourth transistor. A first conductive type thirteenth and fourteenth transistors respectively connected to a connection point between the second transistor and the fourth transistor, and a connection point between the sixth transistor and the eighth transistor. Connection point,
And a differential amplified signal is output from a connection point between the sixth transistor and the eighth transistor.

請求項１または２において、前記第９トランジスタ及び
前記第12トランジスタはそれぞれ、センス回路活性化信
号の有意レベルに応答して導通することを特徴とする。3. The device according to claim 1, wherein the ninth transistor and the twelfth transistor are rendered conductive in response to a significant level of a sense circuit activation signal.

請求項１ないし３いずれか１つの項において、センス動
作の開始時に、前記第１トランジスタと前記第３トラン
ジスタとの接続点の電位、前記第２トランジスタと前記
第４トランジスタとの接続点の電位、前記第５トランジ
スタと前記第７トランジスタとの接続点の電位、及び前
記第６トランジスタと前記第８トランジスタとの接続点
の電位を一定の電位に初期化する所期化手段を更に具備
することを特徴とする。4. The potential of the connection point between the first transistor and the third transistor, the potential of the connection point between the second transistor and the fourth transistor at the start of the sensing operation according to any one of claims 1 to 3. It further comprises initialization means for initializing the potential of the connection point of the fifth transistor and the seventh transistor and the potential of the connection point of the sixth transistor and the eighth transistor to a constant potential. Characterize.

請求項４において、前記初期化手段は、電流通路が前記
第1,第３トランジスタの接続点と前記第2,第４トランジ
スタの接続点間に接続され、センス回路初期化信号で導
通制御される第２導電型の第15トランジスタと、電流通
路が前記第2,第４トランジスタの接続点と前記第6,第８
トランジスタの接続点間に接続され、前記センス回路初
期化信号で導通制御される第２導電型の第16トランジス
タと、電流通路が前記第6,第８トランジスタの接続点と
前記第5,第７トランジスタの接続点間に接続され、前記
センス回路初期化信号で導通制御される第２導電型の第
17トランジスタとを備えることを特徴とする。5. The initialization means according to claim 4, wherein a current path is connected between a connection point of the first and third transistors and a connection point of the second and fourth transistors, and conduction control is performed by a sense circuit initialization signal. A fifteenth transistor of the second conductivity type, a current path having a connection point between the second and fourth transistors, and the sixth and eighth transistors.
A sixteenth transistor of the second conductivity type, which is connected between connection points of the transistors and whose conduction is controlled by the sense circuit initialization signal, and a connection point of the sixth and eighth transistors to the fifth and seventh transistors. A second conductivity type first transistor connected between the connection points of the transistors and controlled to be conductive by the sense circuit initialization signal.
It is characterized by including 17 transistors.

この発明の請求項６に記載したセンス回路は、電流通路
の一端が共通接続され、差動入力信号が供給されて導通
制御される第１導電型の一対の第1,第２トランジスタ
と、電流通路が前記第１トランジスタの電流通路の他端
と第１の電位供給源間に接続された第２導電型の第３ト
ランジスタと、電流通路が前記第２トランジスタの電流
通路の他端と前記第１の電位供給源間に接続され、ゲー
トが前記第1,第３トランジスタの接続点及び前記第３ト
ランジスタのゲートに接続された第２導電型の第４トラ
ンジスタと、電流通路の一端が前記第1,第２トランジス
タの電流通路の一端側共通接続点に共通接続され、前記
差動入力信号が供給されて導通制御される第１導電型の
一対の第5,第６トランジスタと、電流通路が前記第５ト
ランジスタの電流通路の他端と前記第１の電位供給源間
に接続された第２導電型の第７トランジスタと、電流通
路が前記第６トランジスタの電流通路の他端と前記第１
の電位供給源間に接続され、ゲートが前記第5,第７トラ
ンジスタの接続点及び前記第７トランジスタのゲートに
接続された第２導電型の第８トランジスタと、電流通路
の一端が前記第2,第４トランジスタの接続点に接続さ
れ、他端が前記第１の電位供給源に接続され、センス回
路活性化信号で導通制御される第２導電型の第９トラン
ジスタと、電流通路の一端が前記第6,第８トランジスタ
の接続点に接続され、他端が前記第１の電位供給源に接
続され、前記センス回路活性化信号で導通制御される第
２導電型の第10トランジスタと、電流通路の一端が第２
の電位供給源に接続され、前記センス回路活性化信号で
導通制御される第１導電型の第11トランジスタと、電流
通路が前記第1,第2,第5,第６トランジスタの電流通路の
一端側共通接続点と前記第11トランジスタの電流通路の
他端との間に並列接続され、ゲートが前記第２トランジ
スタと前記第４トランジスタとの接続点及び前記第６ト
ランジスタと前記第８トランジスタとの接続点にそれぞ
れ接続された第１導電型の第12,第13トランジスタとを
具備し、前記第２トランジスタと前記第４トランジスタ
との接続点、及び前記第６トランジスタと前記第８トラ
ンジスタとの接続点から差動増幅信号を出力することを
特徴としている。According to a sixth aspect of the present invention, in a sense circuit, one end of a current path is commonly connected, a pair of first and second transistors of a first conductivity type, which are supplied with a differential input signal and whose conduction is controlled, and a current A third transistor of a second conductivity type, the path being connected between the other end of the current path of the first transistor and the first potential supply source; and the current path being the other end of the current path of the second transistor and the first potential supply source. A fourth transistor of the second conductivity type, which is connected between the first potential supply sources and has a gate connected to the connection point of the first and third transistors and the gate of the third transistor, and one end of a current path to the first transistor. The pair of fifth and sixth transistors of the first conductivity type, which are commonly connected to the common connection point on one end side of the current paths of the first and second transistors and are supplied with the differential input signal and whose conduction is controlled, Current path of the fifth transistor Wherein a seventh transistor of the second conductivity type connected between the other end first potential supply source, a current path to the other end of the current path of said sixth transistor first
A second conductivity type eighth transistor connected between the potential supply sources and having a gate connected to the connection point of the fifth and seventh transistors and the gate of the seventh transistor, and one end of a current path to the second transistor. And a second conductivity type ninth transistor connected to the connection point of the fourth transistor, the other end of which is connected to the first potential supply source, and whose conduction is controlled by a sense circuit activation signal, and one end of the current path. A second conductivity type tenth transistor connected to the connection point of the sixth and eighth transistors, the other end of which is connected to the first potential supply source, the conduction of which is controlled by the sense circuit activation signal; One end of the passage is second
Of the first conductivity type eleventh transistor which is connected to the potential supply source of No. 1 and whose conduction is controlled by the sense circuit activation signal, and one of the current paths of the first, second, fifth and sixth transistors Side common connection point and the other end of the current path of the eleventh transistor are connected in parallel, and the gate is a connection point of the second transistor and the fourth transistor and the sixth transistor and the eighth transistor. A first conductive type twelfth and thirteenth transistors respectively connected to the connection points, and a connection point between the second transistor and the fourth transistor and a connection between the sixth transistor and the eighth transistor. It is characterized in that a differential amplified signal is output from the point.

更に、この発明の請求項７に記載したセンス回路は、電
流通路の一端が共通接続され、差動入力信号が供給され
て導通制御される第１導電型の一対の第1,第２トランジ
スタと、電流通路が前記第１トランジスタの電流通路の
他端と第１の電位供給源間に接続された第２導電型の第
３トランジスタと、電流通路が前記第２トランジスタの
電流通路の他端と前記第１の電位供給源間に接続され、
ゲートが前記第1,第３トランジスタの接続点及び前記第
３トランジスタのゲートに接続された第２導電型の第４
トランジスタと、電流通路の一端が前記第2,第４トラン
ジスタの接続点に接続され、他端が前記第１の電位供給
源に接続され、センス回路活性化信号で導通制御される
第２導電型の第５トランジスタと、電流通路の一端が第
２の電位供給源に接続され、前記センス回路活性化信号
で導通制御される第１導電型の第６トランジスタと、電
流通路が前記第1,第２トランジスタの電流通路の一端側
共通接続点と前記第６トランジスタの電流通路の他端と
の間に接続され、ゲートが前記第２トランジスタと前記
第４トランジスタとの接続点に接続された第１導電型の
第７トランジスタとを具備し、前記第２トランジスタと
前記第４トランジスタとの接続点から増幅信号を出力す
ることを特徴としている。Further, according to a seventh aspect of the present invention, in a sense circuit, one end of a current path is commonly connected, and a pair of first and second transistors of a first conductivity type are connected to which a differential input signal is supplied and whose conduction is controlled. A second transistor of a second conductivity type having a current path connected between the other end of the current path of the first transistor and the first potential supply source, and a current path of the other end of the current path of the second transistor Connected between the first potential sources,
A gate of the second conductivity type whose gate is connected to a connection point of the first and third transistors and a gate of the third transistor.
A second conductivity type in which a transistor and one end of a current path are connected to a connection point of the second and fourth transistors, the other end is connected to the first potential supply source, and conduction is controlled by a sense circuit activation signal. The fifth transistor, a first conductivity type sixth transistor whose one end of the current path is connected to the second potential supply source and whose conduction is controlled by the sense circuit activation signal, and a current path A first transistor connected between a common connection point on one end side of a current path of two transistors and the other end of the current path of the sixth transistor, and a gate connected to a connection point of the second transistor and the fourth transistor. It is characterized by including a conductive type seventh transistor, and outputting an amplified signal from a connection point of the second transistor and the fourth transistor.

（作用）請求項１及び２の構成では、２つのカレントミラー型セ
ンスアンプの出力が確定した時点で、第10,第11トラン
ジスタの一方、及び第13,第14トランジスタの一方の等
価抵抗が増大するので、両カレントミラー型センスアン
プの消費電流が減少する。出力が確定するまでの期間
は、上記第10,第11,第13,第14トランジスタの等価抵抗
は低いので、駆動能力が低下することはない。(Operation) In the configurations of claims 1 and 2, the equivalent resistances of one of the tenth and eleventh transistors and one of the thirteenth and fourteenth transistors increase when the outputs of the two current mirror type sense amplifiers are determined. Therefore, the current consumption of both current mirror type sense amplifiers is reduced. During the period until the output is determined, the equivalent resistance of the tenth, eleventh, thirteenth, and fourteenth transistors is low, so that the driving capability does not decrease.

請求項６及び７の構成では、センス回路の非活性化時に
出力端子を第9,第10トランジスタ（請求項６の場合）ま
たは第５トランジスタ（請求項７の場合）でプリチャー
ジしておき、センス動作の開始によって上記プリチャー
ジした電位を差動入力信号に応じてディスチャージし、
この出力端子の電位低下でバイアス電流を低減するよう
にしているので、消費電力が削減できる。In the configurations of claims 6 and 7, when the sense circuit is inactivated, the output terminal is precharged with the ninth and tenth transistors (in the case of claim 6) or the fifth transistor (in the case of claim 7), By starting the sensing operation, the precharged potential is discharged according to the differential input signal,
Since the bias current is reduced by lowering the potential of the output terminal, the power consumption can be reduced.

（実施例）以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明の第１の実施例に係わるセンス
回路を示すもので、このセンス回路は差動入力信号が供
給される第1,第２のCMOSカレントミラー型センスアンプ
14,15、上記センスアンプ14,15の差動出力信号が供給さ
れ、これらのセンスアンプ14,15のバイアス電流を制御
するバイアス電流制御回路16、及び上記センスアンプ1
4,15と上記バイアス電流制御回路16を初期化するための
初期化回路17から構成されている。上記第１のCMOSカレ
ントミラー型センスアンプ14は、カレントミラー回路を
構成するＰチャネル型MOS FET Q7,Q8、Ｎチャネル型の
差動入力MOS FET Q9,Q10、及び電流源として働くＮチャ
ネル型MOS FET Q11とから構成されている。上記第２のC
MOSカレントミラー型センスアンプ15は、カレントミラ
ー回路を構成するＰチャネル型MOS FET Q12,Q13、Ｎチ
ャネル型の差動入力MOS FET Q14,Q15、及び電流源とし
て働くＮチャネル型MOS FET Q16とから構成される。ま
た、バイアス電流制御回路16はＮチャネル型MOS FET Q2
0〜Q23から構成され、初期化回路17はＰチャネル型MOS
FET Q17〜Q19から構成される。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a sense circuit according to a first embodiment of the present invention. This sense circuit is provided with first and second CMOS current mirror type sense amplifiers to which differential input signals are supplied.
14,15, a bias current control circuit 16 to which the differential output signals of the sense amplifiers 14 and 15 are supplied and which controls the bias current of these sense amplifiers 14 and 15, and the sense amplifier 1
4, 15 and an initialization circuit 17 for initializing the bias current control circuit 16. The first CMOS current mirror type sense amplifier 14 includes P channel type MOS FETs Q7 and Q8, N channel type differential input MOS FETs Q9 and Q10 which form a current mirror circuit, and N channel type MOS which functions as a current source. Composed of FET Q11. Second C above
The MOS current mirror type sense amplifier 15 is composed of P channel type MOS FETs Q12 and Q13, N channel type differential input MOS FETs Q14 and Q15, and N channel type MOS FET Q16 which functions as a current source, which constitute a current mirror circuit. Composed. Further, the bias current control circuit 16 is an N channel type MOS FET Q2.
0 to Q23, the initialization circuit 17 is a P-channel type MOS
It consists of FETs Q17 to Q19.

すなわち、上記MOS FET Q7のソースは電源端子11に、ド
レイン及びゲートは上記MOS FET Q9のドレインにそれぞ
れ接続されている。上記MOS FET Q8のソースは上記電源
端子11に、ドレインは上記MOS FET Q10のドレイン及び
第１の出力端子12-1に、ゲートは上記MOS FET Q7のゲー
トにそれぞれ接続される。上記MOS FET Q9のゲートは第
１の入力端子13-1に、ソースは上記MOS FET Q10のソー
スにそれぞれ接続され、MOS FET Q10のゲートは第２の
入力端子13-2に接続される。上記MOS FET Q9,Q10のソー
ス共通接続点と接地点Vss間には、MOS FET Q20,Q21,Q11
が直列接続される。同様に、上記MOS FET Q12のソース
は上記電源端子11に、ドレイン及びゲートは上記MOS FE
T Q14のドレインにそれぞれ接続される。上記MOS FET Q
13のソースは上記電源端子11に、ドレインは上記MOS FE
T Q15のドレイン及び第２の出力端子12-2に、ゲートは
上記MOS FET Q12のゲートにそれぞれ接続される。上記M
OS FET Q14のゲートは入力端子13-2に、ソースは上記MO
S FET Q15のソースにそれぞれ接続され、MOS FET Q15の
ゲートは入力端子13-1に接続される。上記MOS FET Q14,
Q15のソース共通接続点と接地点Vss間には、MOS FET Q2
2,Q23,Q16が直列接続される。上記MOS FET Q20のゲート
と上記MOS FET Q23のゲートは共通接続され、このゲー
ト共通接続点は出力端子12-2に接続される。また、上記
MOS FET Q21のゲートと上記MOS FET Q22のゲートは共通
接続され、このゲート共通接続点は出力端子12-1に接続
される。上記MOS FET Q11,Q16のゲートには、センス回
路活性化信号SAが供給されて導通制御される。That is, the source of the MOS FET Q7 is connected to the power supply terminal 11, and the drain and gate thereof are connected to the drain of the MOS FET Q9. The source of the MOS FET Q8 is connected to the power supply terminal 11, the drain is connected to the drain of the MOS FET Q10 and the first output terminal 12-1, and the gate is connected to the gate of the MOS FET Q7. The gate of the MOS FET Q9 is connected to the first input terminal 13-1, the source is connected to the source of the MOS FET Q10, and the gate of the MOS FET Q10 is connected to the second input terminal 13-2. MOS FETs Q20, Q21, Q11 are connected between the common source connection point of the MOS FETs Q9, Q10 and the ground point Vss.
Are connected in series. Similarly, the source of the MOS FET Q12 is the power supply terminal 11, and the drain and gate are the MOS FE.
Connected to the drain of T Q14 respectively. MOS FET Q above
The source of 13 is the power supply terminal 11 and the drain is the MOS FE.
The drain of T Q15 and the second output terminal 12-2 are connected, and the gate is connected to the gate of the MOS FET Q12. M above
The gate of OS FET Q14 is the input terminal 13-2, and the source is the above MO.
Each of them is connected to the source of the S FET Q15, and the gate of the MOS FET Q15 is connected to the input terminal 13-1. Above MOS FET Q14,
MOS FET Q2 is connected between the common connection point of Q15 and the ground point Vss.
2, Q23, Q16 are connected in series. The gate of the MOS FET Q20 and the gate of the MOS FET Q23 are commonly connected, and this gate common connection point is connected to the output terminal 12-2. Also, above
The gate of the MOS FET Q21 and the gate of the MOS FET Q22 are commonly connected, and this gate common connection point is connected to the output terminal 12-1. A sense circuit activation signal SA is supplied to the gates of the MOS FETs Q11 and Q16 to control conduction.

また、上記MOS FET Q7,Q9のドレイン共通接続点と上記M
OS FET Q12,Q14のドレイン共通接続点間には、上記MOS
FET Q17〜Q19が直列接続される。これらのMOS FET Q17
〜Q19のゲートには、センス回路初期化信号SIが供給さ
れて導通制御される。そして、上記MOS FET Q17とQ18と
の接続点には上記出力端子12-1が接続され、上記MOS FE
T Q18とQ19との接続点には上記出力端子12-2が接続され
る。In addition, the common drain connection point of the above MOS FETs Q7 and Q9 and the above M
The above MOS should be connected between the drain common connection points of OS FETs Q12 and Q14.
FETs Q17 to Q19 are connected in series. These MOS FET Q17
A sense circuit initialization signal SI is supplied to the gates of Q19 to Q19 for conduction control. The output terminal 12-1 is connected to the connection point of the MOS FETs Q17 and Q18, and the MOS FE
The output terminal 12-2 is connected to the connection point of T Q18 and Q19.

なお、上記MOS FET Q7とQ9のコンダクタンスの比、上記
MOS FET Q8とQ10のコンダクタンスの比、上記MOS FET Q
12とQ14のコンダクタンスの比、及び上記MOS FET Q13と
Q15のコンダクタンスの比は全て等しくなるように各MOS
FET Q7〜Q10,Q12〜Q15のチャネル長及びチャネル幅が
設定されている。The ratio of the conductance of the MOS FETs Q7 and Q9 above,
MOS FET Q8 and Q10 conductance ratio, above MOS FET Q
The ratio of the conductance of 12 and Q14, and the above MOS FET Q13
Make sure that the conductance ratio of Q15 is the same for each MOS.
The channel length and channel width of FETs Q7 to Q10 and Q12 to Q15 are set.

次に、上記のような構成において動作を説明する。ま
ず、センス回路活性化信号SAがハイレベル（電源電圧Vc
cレベル）、センス回路初期化信号がSIがロウレベル
（接地電位Vssレベル）となり、センスアンプ14,15が活
性化されると共に、上記全てのMOS FET Q7〜Q23がオン
状態となる。これによって、出力端子12-1,12-2が等し
い中間電位V1に設定される。その後、センスアンプ初期
化信号SIがハイレベルとなると、MOS FET Q17〜Q19がオ
フ状態となり、上記カレントミラー型センスアンプ14,1
5が上記相補型の入力端子13-1,13-2に供給された入力電
位に応じて上記出力端子12-1,12-2を駆動する。これに
よって、出力端子の一方は上記バイアス電位V1よりも低
い電位に変化し、上記バイアス電流制御回路16における
MOS FET Q20,Q21の内のいずれか一方の等価抵抗が増加
し、カレントミラー型センスアンプ14の消費電流が減少
する。同時に、上記バイアス電流制御回路16におけるMO
S FET Q22,Q23のうち上記等価抵抗が増加したMOS FET Q
20またはQ21にゲートが共通接続されたMOS FET Q23また
はQ22の等価抵抗も増加し、カレントミラー型センスア
ンプ15の消費電流も減少する。Next, the operation of the above configuration will be described. First, the sense circuit activation signal SA is high level (power supply voltage Vc
(c level), the sense circuit initialization signal becomes SI low level (ground potential Vss level), the sense amplifiers 14 and 15 are activated, and all the MOS FETs Q7 to Q23 are turned on. As a result, the output terminals 12-1 and 12-2 are set to the same intermediate potential V1. After that, when the sense amplifier initialization signal SI goes high, the MOS FETs Q17 to Q19 are turned off, and the current mirror type sense amplifiers 14,1
Reference numeral 5 drives the output terminals 12-1 and 12-2 according to the input potentials supplied to the complementary input terminals 13-1 and 13-2. As a result, one of the output terminals changes to a potential lower than the bias potential V1, and the bias current control circuit 16
The equivalent resistance of one of the MOS FETs Q20 and Q21 increases, and the current consumption of the current mirror type sense amplifier 14 decreases. At the same time, the MO in the bias current control circuit 16 is
MOS FET Q of S FET Q22 and Q23 with the above equivalent resistance increased
The equivalent resistance of the MOS FET Q23 or Q22 whose gate is commonly connected to 20 or Q21 also increases, and the current consumption of the current mirror type sense amplifier 15 also decreases.

このような構成によれば、出力端子12-1,12-2の出力が
確定した時にバイアス電流制御回路16で第1,第２のCMOS
カレントミラー型センスアンプ14,15のバイアス電流を
低減するようにしているので、出力端子12-1,12-2の駆
動能力を低下させることなく消費電力を削減できる。According to such a configuration, when the outputs of the output terminals 12-1 and 12-2 are determined, the bias current control circuit 16 causes the first and second CMOS circuits to operate.
Since the bias currents of the current mirror type sense amplifiers 14 and 15 are reduced, the power consumption can be reduced without lowering the driving ability of the output terminals 12-1 and 12-2.

第２図は、この発明の第２の実施例に係わるセンス回路
を示すものである。この回路は、上記第１図の回路にお
けるMOS FET Q20のドレインとQ22のドレインを共通接続
したものである。第２図において上記第１図と同一構成
部分には同じ符号を付してその詳細な説明は省略する。FIG. 2 shows a sense circuit according to the second embodiment of the present invention. In this circuit, the drains of the MOS FET Q20 and Q22 in the circuit of FIG. 1 are commonly connected. In FIG. 2, the same components as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.

上記のような構成であっても、動作時に上記MOS FET Q2
0のドレイン電位とQ22のドレイン電位が常に同じ値とな
るのみであり、基本的には上記第１図の回路と同じ動作
を行ない同じ効果が得られる。Even with the above configuration, the above MOS FET Q2
The drain potential of 0 and the drain potential of Q22 always have the same value, and basically the same operation as that of the circuit of FIG. 1 is performed and the same effect is obtained.

第３図は、この発明の第３の実施例に係わるセンス回路
を示している。この回路は、上記第１図の回路における
MOS FET Q21,Q22のゲート共通接続点を出力端子12-2に
接続すると共に、MOS FET Q20,Q23のゲート共通接続点
を出力端子12-1に接続したものである。第２図において
上記第１図と同一構成部分には同じ符号を付してその詳
細な説明は省略する。FIG. 3 shows a sense circuit according to the third embodiment of the present invention. This circuit is similar to the circuit of FIG.
The common gate connection point of the MOS FETs Q21 and Q22 is connected to the output terminal 12-2, and the common gate connection point of the MOS FETs Q20 and Q23 is connected to the output terminal 12-1. In FIG. 2, the same components as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.

上記のような構成において、MOS FET Q20,Q23が出力端
子12-1から出力される第１のカレントミラー型センスア
ンプ14の出力信号で導通制御され、MOS FET Q21,Q22が
出力端子12-2から出力される第２のカレントミラー型セ
ンスアンプ15の出力信号で導通制御される点が上記第１
図の回路と異なるのみであり、基本的には上記第１図及
び第２図の回路と同じ動作を行ない同じ効果が得られ
る。In the above configuration, the MOS FETs Q20 and Q23 are conduction controlled by the output signal of the first current mirror type sense amplifier 14 output from the output terminal 12-1, and the MOS FETs Q21 and Q22 are connected to the output terminal 12-2. The point where conduction is controlled by the output signal of the second current mirror type sense amplifier 15 output from
Only the circuit is different from that shown in the figure, and basically the same operation as that of the circuits shown in FIGS. 1 and 2 is performed and the same effect is obtained.

第４図はこの発明の第４の実施例に係わるセンス回路を
示すもので、上記第３図の回路におけるMOS FET Q20の
ドレインとMOS FET Q22のドレインを共通接続したもの
である。このような構成であっても、動作時において上
記MOS FET Q20のドレイン電位とQ22のドレイン電位が常
に同じ値となる点が第３図の回路と異なるのみであり、
基本的には上記第１図、第２図及び第３図の回路と同じ
動作を行ない同じ効果が得られる。FIG. 4 shows a sense circuit according to a fourth embodiment of the present invention, in which the drain of the MOS FET Q20 and the drain of the MOS FET Q22 in the circuit of FIG. 3 are commonly connected. Even with such a configuration, the point that the drain potential of the MOS FET Q20 and the drain potential of Q22 always have the same value during operation is the only difference from the circuit of FIG.
Basically, the same operation is performed and the same effect is obtained as in the circuits shown in FIGS.

第５図は、この発明の第５の実施例に係わるセンス回路
を示している。すなわち、MOS FET Q7のソースは電源端
子11に、ドレイン及びゲートはMOS FET Q9のドレインに
それぞれ接続されている。上記MOS FET Q8のソースは上
記電源端子11に、ドレインは上記MOS FET Q10のドレイ
ン及び出力端子12-1に、ゲートは上記MOS FET Q7のゲー
トにそれぞれ接続される。上記MOS FET Q9のゲートは入
力端子13-1に、ソースは上記MOS FET Q10のソースにそ
れぞれ接続され、MOS FET Q10のゲートは入力端子13-2
に接続される。また、MOS FET Q12のソースは上記電源
端子11に、ドレイン及びゲートはMOS FET Q14のドレイ
ンにそれぞれ接続される。上記MOS FET Q13のソースは
上記電源端子11に、ドレインは上記MOS FET Q15のドレ
イン及び出力端子12-2に、ゲートは上記MOS FET Q12の
ゲートにそれぞれ接続される。上記MOS FET Q14のゲー
トは入力端子13-2に、ソースは上記MOS FET Q9,Q10,Q15
のソースにそれぞれ接続され、MOS FET Q15のゲートは
入力端子13-1に接続される。上記MOS FET Q9,Q10、及び
Q14,Q15のソース共通接続点には、Ｎチャネル型MOS FET
Q26,Q27のドレインがそれぞれ接続される。上記MOS FE
T Q26のゲートは出力端子12-1に、上記MOS FET Q27のゲ
ートは出力端子12-2にそれぞれ接続され、これら、MOS
FET Q26,Q27のソースは共通接続される。上記MOS FET Q
26,Q27のソース共通接続点と接地点Vss間には、センス
回路活性化信号SAで導通制御されるＮチャネル型MOS FE
T Q28が接続される。そして、上記出力端子12-1と電源
端子11間、及び上記出力端子12-2と電源端子11間にそれ
ぞれ、上記センス回路活性化信号SAで導通制御されるＰ
チャネル型MOS FET Q29,Q30が接続される。FIG. 5 shows a sense circuit according to the fifth embodiment of the present invention. That is, the source of the MOS FET Q7 is connected to the power supply terminal 11, and the drain and gate thereof are connected to the drain of the MOS FET Q9, respectively. The source of the MOS FET Q8 is connected to the power supply terminal 11, the drain is connected to the drain of the MOS FET Q10 and the output terminal 12-1, and the gate is connected to the gate of the MOS FET Q7. The gate of the MOS FET Q9 is connected to the input terminal 13-1 and the source is connected to the source of the MOS FET Q10. The gate of the MOS FET Q10 is connected to the input terminal 13-2.
Connected to. The source of the MOS FET Q12 is connected to the power supply terminal 11, and the drain and gate thereof are connected to the drain of the MOS FET Q14. The source of the MOS FET Q13 is connected to the power supply terminal 11, the drain is connected to the drain of the MOS FET Q15 and the output terminal 12-2, and the gate is connected to the gate of the MOS FET Q12. The gate of the above MOS FET Q14 is the input terminal 13-2, and the source is the above MOS FET Q9, Q10, Q15.
, And the gate of the MOS FET Q15 is connected to the input terminal 13-1. MOS FET Q9, Q10 above, and
N-channel MOS FET is connected to the common source connection point of Q14 and Q15.
The drains of Q26 and Q27 are connected respectively. Above MOS FE
The gate of T Q26 is connected to the output terminal 12-1, and the gate of the MOS FET Q27 is connected to the output terminal 12-2.
The sources of FETs Q26 and Q27 are connected together. MOS FET Q above
Between the common source connection point of 26 and Q27 and the ground point Vss, an N-channel MOS FE whose conduction is controlled by the sense circuit activation signal SA.
T Q28 is connected. Then, conduction between the output terminal 12-1 and the power supply terminal 11 and between the output terminal 12-2 and the power supply terminal 11 are controlled by the sense circuit activation signal SA.
Channel type MOS FETs Q29 and Q30 are connected.

なお、上記各実施例と同様に、MOS FET Q7とQ9のコンダ
クタンスの比、上記MOS FET Q8とQ10のコンダクタンス
の比、上記MOS FET Q12とQ14のコンダクタンスの比、及
び上記MOS FET Q13とQ15のコンダクタンスの比は全て等
しくなるように各MOS FET Q7〜Q10,Q12〜Q15のチャネル
長及びチャネル幅が設定されている。As in the above embodiments, the conductance ratio of the MOS FETs Q7 and Q9, the conductance ratio of the MOS FETs Q8 and Q10, the conductance ratio of the MOS FETs Q12 and Q14, and the MOS FETs Q13 and Q15. The channel lengths and widths of the MOS FETs Q7 to Q10 and Q12 to Q15 are set so that the conductance ratios are all equal.

このような構成では、センス回路が活性化される前、つ
まりセンスアンプ活性化信号SAがロウレベルの時は、出
力端子12-1,12-2はMOS FET Q29,Q30によってハイレベル
（Vccレベル）にプリチャージされている。よって、セ
ンスアンプ活性化信号SAをハイレベルにしてセンス動作
を開始する時、MOS FET Q26,Q27のゲートにはVccレベル
の電位が印加されており導通抵抗が低いので、このセン
ス回路の駆動力は強い。その後、入力端子13-1,13-2に
供給される差動入力信号に応じて出力端子12-1または12
-2の一方の電位が降下し、出力が確定する。この時、ロ
ウレベル側の出力端子12-1または12-2にゲートが接続さ
れたMOS FET Q26またはQ27のコンダクタンスは減少する
ので、消費電力を削減できる。In such a configuration, before the sense circuit is activated, that is, when the sense amplifier activation signal SA is at low level, the output terminals 12-1 and 12-2 are at high level (Vcc level) by the MOS FETs Q29 and Q30. Is precharged to. Therefore, when the sense amplifier activation signal SA is set to the high level and the sensing operation is started, the potential of the Vcc level is applied to the gates of the MOS FETs Q26 and Q27 and the conduction resistance is low. Is strong. After that, depending on the differential input signal supplied to the input terminals 13-1 and 13-2, the output terminal 12-1 or 12
One of the potentials at -2 drops and the output is fixed. At this time, since the conductance of the MOS FET Q26 or Q27 whose gate is connected to the output terminal 12-1 or 12-2 on the low level side is reduced, the power consumption can be reduced.

なお、上記各実施例ではセンス回路を二つのカレントミ
ラー型センスアンプを用いて構成したが、第６図に示す
ように一つのカレントミラー型センスアンプを用いて構
成することもできる。この回路は、上記第５図の回路を
二分割したものの一方と考えることができる。すなわ
ち、MOS FET Q7のソースは電源端子11に、ドレイン及び
ゲートはMOS FET Q9のドレインにそれぞれ接続される。
上記MOS FET Q8のソースは上記電源端子11に、ドレイン
はMOS FET Q10のドレイン及び出力端子12に、ゲートは
上記MOS FET Q7のゲートにそれぞれ接続される。上記MO
S FET Q9のゲートは入力端子13-1に、ソースは上記MOS
FET Q10のソースにそれぞれ接続され、MOS FET Q10のゲ
ートは入力端子13-1に接続される。上記MOS FET Q9,Q10
のソース共通接続点と接地点Vss間には、MOS FET Q26,Q
28が直列接続される。上記MOS FET Q26のゲートは出力
端子12に接続され、上記MOS FET Q28のゲートにはセン
ス回路活性化信号SAが供給される。そして、上記出力端
子12と電源端子11間に、センス回路活性化信号SAで導通
制御されるMOS FET Q29が接続されて成る。In each of the above embodiments, the sense circuit is configured by using two current mirror type sense amplifiers, but it may be configured by using one current mirror type sense amplifier as shown in FIG. This circuit can be considered as one of the two parts of the circuit shown in FIG. That is, the source of the MOS FET Q7 is connected to the power supply terminal 11, and the drain and gate thereof are connected to the drain of the MOS FET Q9.
The source of the MOS FET Q8 is connected to the power supply terminal 11, the drain is connected to the drain of the MOS FET Q10 and the output terminal 12, and the gate is connected to the gate of the MOS FET Q7. MO above
The gate of S FET Q9 is the input terminal 13-1, and the source is the above MOS.
Each is connected to the source of the FET Q10, and the gate of the MOS FET Q10 is connected to the input terminal 13-1. MOS FET Q9, Q10 above
MOS FET Q26, Q is connected between the source common connection point and ground point Vss.
28 are connected in series. The gate of the MOS FET Q26 is connected to the output terminal 12, and the gate of the MOS FET Q28 is supplied with the sense circuit activation signal SA. A MOS FET Q29 whose conduction is controlled by the sense circuit activation signal SA is connected between the output terminal 12 and the power supply terminal 11.

上記第６図のセンス回路の動作は、上記第５図の回路の
一方のカレントミラー型センスアンプと同様である。す
なわち、センス回路が活性化される前、つまりセンスア
ンプ活性化信号SAがロウレベルの時は、出力端子12はハ
イレベル（Vccレベル）にプリチャージされる。センス
アンプ活性化信号SAをハイレベルにしてセンス動作を開
始する時、MOS FET Q26のゲートにはVccレベルの電位が
印加されており導通抵抗が低いので、センス回路の駆動
力は強い。その後、出力端子12の電位は、差動入力信号
に応じてハイレベルを保持するか、あるいはロウレベル
に降下する。出力端子12の電位がロウレベルとなったと
きには、MOS FET Q26のコンダクタンスが減少するの
で、消費電力を削減できる。The operation of the sense circuit shown in FIG. 6 is similar to that of the current mirror type sense amplifier in one of the circuits shown in FIG. That is, before the sense circuit is activated, that is, when the sense amplifier activation signal SA is at low level, the output terminal 12 is precharged to high level (Vcc level). When the sense amplifier activation signal SA is set to the high level and the sensing operation is started, the potential of the Vcc level is applied to the gate of the MOS FET Q26 and the conduction resistance is low, so the driving force of the sense circuit is strong. After that, the potential of the output terminal 12 holds the high level or drops to the low level according to the differential input signal. When the potential of the output terminal 12 becomes low level, the conductance of the MOS FET Q26 decreases, so that the power consumption can be reduced.

このセンス回路では、上述したように出力端子12からロ
ウレベルを出力する場合には消費電力が大幅に減少する
が、ハイレベルを出力する場合には余り減少できない。
しかし、センス動作中はハイレベルとロウレベルの出力
が繰り返されるので、一連の回路動作を考慮すれば駆動
能力が高いのにも拘らず消費電力を削減できると言え
る。In this sense circuit, as described above, when the low level is output from the output terminal 12, the power consumption is significantly reduced, but when the high level is output, it cannot be reduced so much.
However, since high-level and low-level outputs are repeated during the sensing operation, it can be said that the power consumption can be reduced in spite of the high driving ability in consideration of a series of circuit operations.

［発明の効果］この発明の第１乃至第４の実施例によれば、センス回路
が活性化及び初期化された状態においてはある一定のバ
イアス電流を消費するが、センス動作を開始して出力端
子を駆動すると同時に、バイアス電流が減少するので低
消費電力化が図れる。この際、出力が確定するまでは駆
動能力は従来と同様であるので、駆動能力が低下するこ
とはない。[Effects of the Invention] According to the first to fourth embodiments of the present invention, a certain bias current is consumed in the activated and initialized state of the sense circuit, but the sensing operation is started and output. At the same time that the terminals are driven, the bias current is reduced, so that power consumption can be reduced. At this time, since the driving capability is the same as the conventional one until the output is determined, the driving capability does not decrease.

また、第5,第６の実施例では、センス回路の非活性化時
に出力端子をプリチャージしておき、センス動作の開始
によって上記プリチャージした電位を差動入力信号に応
じてディスチャージし、この出力端子の電位低下でバイ
アス電流を低減するようにしているので、消費電力が削
減できる。In the fifth and sixth embodiments, the output terminal is precharged when the sense circuit is inactivated, and the precharged potential is discharged according to the differential input signal by starting the sensing operation. Since the bias current is reduced by lowering the potential of the output terminal, power consumption can be reduced.

以上説明したようにこの発明によれば、駆動能力を低下
させることなく消費電力を削減できるセンス回路が得ら
れる。As described above, according to the present invention, it is possible to obtain the sense circuit capable of reducing the power consumption without lowering the driving ability.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の第１の実施例に係わるセンス回路を
示す回路図、第２図乃至第６図はそれぞれこの発明の第
２乃至第６の実施例に係わるセンス回路を示す回路図、
第７図及び第８図はそれぞれ従来のセンス回路について
説明するための回路図である。 14,15……カレントミラー型センスアンプ（差動増幅手
段）、16……バイアス電流制御回路（バイアス電流制御
手段）、17……初期化回路（初期化手段）、SA……セン
ス回路活性化信号、SI……センス回路初期化信号。1 is a circuit diagram showing a sense circuit according to a first embodiment of the present invention, and FIGS. 2 to 6 are circuit diagrams showing sense circuits according to the second to sixth embodiments of the present invention, respectively.
7 and 8 are circuit diagrams for explaining a conventional sense circuit. 14,15 …… Current mirror type sense amplifier (differential amplification means), 16 …… Bias current control circuit (bias current control means), 17 …… Initialization circuit (initialization means), SA …… Sense circuit activation Signal, SI ... Sense circuit initialization signal.

Claims

【特許請求の範囲】[Claims]

【請求項１】電流通路の一端が共通接続され、差動入力
信号が供給されて導通制御される第１導電型の一対の第
1,第２トランジスタと、電流通路が前記第１トランジス
タの電流通路の他端と第１の電位供給源間に接続された
第２導電型の第３トランジスタと、電流通路が前記第２
トランジスタの電流通路の他端と前記第１の電位供給源
間に接続され、ゲートが前記第1,第３トランジスタの接
続点及び前記第３トランジスタのゲートに接続された第
２導電型の第４トランジスタと、電流通路の一端が共通
接続され、前記差動入力信号が供給されて導通制御され
る第１導電型の一対の第5,第６トランジスタと、電流通
路が前記第５トランジスタの電流通路の他端と前記第１
の電位供給源間に接続された第２導電型の第７トランジ
スタと、電流通路が前記第６トランジスタの電流通路の
他端と前記第１の電位供給源間に接続され、ゲートが前
記第5,第７トランジスタの接続点及び前記第７トランジ
スタのゲートに接続された第２導電型の第８トランジス
タと、電流通路の一端が第２の電位供給源に接続され、
電流源として働く第１導電型の第９トランジスタと、電
流通路が前記第1,第２トランジスタの電流通路の一端側
共通接続点と前記第９トランジスタの電流通路の他端と
の間に直列接続され、ゲートが前記第６トランジスタと
前記第８トランジスタとの接続点及び前記第２トランジ
スタと前記第４トランジスタとの接続点にそれぞれ接続
された第１導電型の第10,第11トランジスタと、電流通
路の一端が第２の電位供給源に接続され、電流源として
働く第１導電型の第12トランジスタと、電流通路が前記
第5,第６トランジスタの電流通路の一端側共通接続点と
前記第12トランジスタの電流通路の他端との間に直列接
続され、ゲートが前記第２トランジスタと前記第４トラ
ンジスタとの接続点及び前記第６トランジスタと前記第
８トランジスタとの接続点にそれぞれ接続された第１導
電型の第13,第14トランジスタとを具備し、前記第２ト
ランジスタと前記第４トランジスタとの接続点、及び前
記第６トランジスタと前記第８トランジスタとの接続点
から差動増幅信号を出力することを特徴とするセンス回
路。1. A pair of first-conductivity-type first current paths, one end of which is commonly connected to which a differential input signal is supplied to control conduction.
1, a second transistor, a second transistor of a second conductivity type whose current path is connected between the other end of the current path of the first transistor and the first potential supply source, and a current path of the second transistor
A fourth conductivity type fourth transistor connected between the other end of the current path of the transistor and the first potential supply source, and having a gate connected to the connection point of the first and third transistors and the gate of the third transistor. A pair of fifth and sixth transistors of the first conductivity type, which are commonly connected to one end of the current path and are supplied with the differential input signal to control conduction; and a current path of the fifth transistor The other end of the first
Second conductivity type seventh transistor connected between the first potential supply sources, a current path connected between the other end of the current path of the sixth transistor and the first potential supply source, and a gate connected to the fifth potential source. A second conductivity type eighth transistor connected to a connection point of the seventh transistor and a gate of the seventh transistor, and one end of a current path is connected to a second potential supply source,
A first conductivity type ninth transistor acting as a current source, and a current path connected in series between a common connection point on one end side of the current paths of the first and second transistors and the other end of the current path of the ninth transistor. A first conductivity type tenth and eleventh transistor whose gates are respectively connected to a connection point between the sixth transistor and the eighth transistor and a connection point between the second transistor and the fourth transistor, and a current One end of the passage is connected to the second potential supply source, a twelfth transistor of the first conductivity type that acts as a current source, and a current passage is a common connection point on one end side of the current passage of the fifth and sixth transistors and the first transistor 12 transistors connected in series with the other end of the current path, the gate of which is the connection point of the second transistor and the fourth transistor and the connection of the sixth transistor and the eighth transistor Connection points of the second transistor and the fourth transistor, and connection points of the sixth transistor and the eighth transistor, respectively. A sense circuit that outputs a differential amplified signal from the sense circuit.

【請求項２】電流通路の一端が共通接続され、差動入力
信号が供給されて導通制御される第１導電型の一対の第
1,第２トランジスタと、電流通路が前記第１トランジス
タの電流通路の他端と第１の電位供給源間に接続された
第２導電型の第３トランジスタと、電流通路が前記第２
トランジスタの電流通路の他端と前記第１の電位供給源
間に接続され、ゲートが前記第1,第３トランジスタの接
続点及び前記第３トランジスタのゲートに接続された第
２導電型の第４トランジスタと、電流通路の一端が前記
第1,第２トランジスタの電流通路の一端側共通接続点に
共通接続され、前記差動入力信号が供給されて導通制御
される第１導電型の一対の第5,第６トランジスタと、電
流通路が前記第５トランジスタの電流通路の他端と前記
第１の電位供給源間に接続された第２導電型の第７トラ
ンジスタと、電流通路が前記第６トランジスタの電流通
路の他端と前記第１の電位供給源間に接続され、ゲート
が前記第5,第７トランジスタの接続点及び前記第７トラ
ンジスタのゲートに接続された第２導電型の第８トラン
ジスタと、電流通路の一端が第２の電位供給源に接続さ
れ、電流源として働く第１導電型の第９トランジスタ
と、電流通路が前記第1,第2,第5,第６トランジスタの電
流通路の一端側共通接続点と前記第９トランジスタの電
流通路の他端との間に直列接続され、ゲートが前記第６
トランジスタと前記第８トランジスタとの接続点及び前
記第２トランジスタと前記第４トランジスタとの接続点
にそれぞれ接続された第１導電型の第10,第11トランジ
スタと、電流通路の一端が第２の電位供給源に接続さ
れ、電流源として働く第１導電型の第12トランジスタ
と、電流通路が前記第1,第2,第5,第６トランジスタの電
流通路の一端側共通接続点と前記第12トランジスタの電
流通路の他端との間に直列接続され、ゲートが前記第２
トランジスタと前記第４トランジスタとの接続点及び前
記第６トランジスタと前記第８トランジスタとの接続点
にそれぞれ接続された第１導電型の第13,第14トランジ
スタとを具備し、前記第２トランジスタと前記第４トラ
ンジスタとの接続点、及び前記第６トランジスタと前記
第８トランジスタとの接続点から差動増幅信号を出力す
ることを特徴とするセンス回路。2. A pair of first-conductivity-type first current paths, one end of which is commonly connected to which a differential input signal is supplied to control conduction.
1, a second transistor, a second transistor of a second conductivity type whose current path is connected between the other end of the current path of the first transistor and the first potential supply source, and a current path of the second transistor
A fourth conductivity type fourth transistor connected between the other end of the current path of the transistor and the first potential supply source, and having a gate connected to the connection point of the first and third transistors and the gate of the third transistor. A pair of transistors of the first conductivity type, one end of the current path of which is commonly connected to a common connection point of one end side of the current paths of the first and second transistors and which is supplied with the differential input signal and whose conduction is controlled. 5, a sixth transistor, a second conductivity type seventh transistor having a current path connected between the other end of the current path of the fifth transistor and the first potential supply source, and a current path having the sixth transistor Second conductive type eighth transistor connected between the other end of the current path and the first potential supply source and having a gate connected to the connection point of the fifth and seventh transistors and the gate of the seventh transistor And the current path One end is commonly connected to one end of the current path of the first conductivity type ninth transistor which is connected to the second potential supply source and serves as a current source and the current path of the first, second, fifth and sixth transistors. Is connected in series between the point and the other end of the current path of the ninth transistor, and the gate is connected to the sixth transistor.
A first conductivity type tenth and eleventh transistor connected to a connection point between the transistor and the eighth transistor and a connection point between the second transistor and the fourth transistor, and one end of the current path is connected to the second point. A twelfth conductivity type twelfth transistor which is connected to a potential supply source and acts as a current source, and a current path having a common connection point on one end side of the current paths of the first, second, fifth and sixth transistors and the twelfth The transistor is connected in series with the other end of the current path, and the gate has the second
A first conductive type thirteenth and fourteenth transistor connected to a connection point between the transistor and the fourth transistor and a connection point between the sixth transistor and the eighth transistor, respectively, and the second transistor A sense circuit which outputs a differential amplified signal from a connection point with the fourth transistor and a connection point with the sixth transistor and the eighth transistor.

【請求項３】前記第９トランジスタ及び前記第12トラン
ジスタはそれぞれ、センス回路活性化信号の有意レベル
に応答して導通することを特徴とする請求項１または２
に記載のセンス回路。3. The ninth transistor and the twelfth transistor are rendered conductive in response to a significant level of a sense circuit activation signal, respectively.
The sense circuit described in.

【請求項４】センス動作の開始時に、前記第１トランジ
スタと前記第３トランジスタとの接続点の電位、前記第
２トランジスタと前記第４トランジスタとの接続点の電
位、前記第５トランジスタと前記第７トランジスタとの
接続点の電位、及び前記第６トランジスタと前記第８ト
ランジスタとの接続点の電位を一定の電位に初期化する
所期化手段を更に具備することを特徴とする請求項１な
いし３いずれか１つの項に記載のセンス回路。4. The potential at the connection point between the first transistor and the third transistor, the potential at the connection point between the second transistor and the fourth transistor, the fifth transistor and the fifth transistor at the start of the sensing operation. 7. The apparatus according to claim 1, further comprising initialization means for initializing a potential at a connection point with seven transistors and a potential at a connection point between the sixth transistor and the eighth transistor to a constant potential. 3. The sense circuit according to any one of the items.

【請求項５】前記初期化手段は、電流通路が前記第1,第
３トランジスタの接続点と前記第2,第４トランジスタの
接続点間に接続され、センス回路初期化信号で導通制御
される第２導電型の第15トランジスタと、電流通路が前
記第2,第４トランジスタの接続点と前記第6,第８トラン
ジスタの接続点間に接続され、前記センス回路初期化信
号で導通制御される第２導電型の第16トランジスタと、
電流通路が前記第6,第８トランジスタの接続点と前記第
5,第７トランジスタの接続点間に接続され、前記センス
回路初期化信号で導通制御される第２導電型の第17トラ
ンジスタとを備えることを特徴とする請求項４に記載の
センス回路。5. The initialization means has a current path connected between a connection point of the first and third transistors and a connection point of the second and fourth transistors, and is conductively controlled by a sense circuit initialization signal. A fifteenth transistor of the second conductivity type and a current path are connected between the connection point of the second and fourth transistors and the connection point of the sixth and eighth transistors, and conduction control is performed by the sense circuit initialization signal. A second conductivity type sixteenth transistor,
The current path is connected to the connection point of the sixth and eighth transistors and the
5. The sense circuit according to claim 4, further comprising: a seventeenth transistor of a second conductivity type which is connected between connection points of the fifth and seventh transistors and whose conduction is controlled by the sense circuit initialization signal.

【請求項６】電流通路の一端が共通接続され、差動入力
信号が供給されて導通制御される第１導電型の一対の第
1,第２トランジスタと、電流通路が前記第１トランジス
タの電流通路の他端と第１の電位供給源間に接続された
第２導電型の第３トランジスタと、電流通路が前記第２
トランジスタの電流通路の他端と前記第１の電位供給源
間に接続され、ゲートが前記第1,第３トランジスタの接
続点及び前記第３トランジスタのゲートに接続された第
２導電型の第４トランジスタと、電流通路の一端が前記
第1,第２トランジスタの電流通路の一端側共通接続点に
共通接続され、前記差動入力信号が供給されて導通制御
される第１導電型の一対の第5,第６トランジスタと、電
流通路が前記第５トランジスタの電流通路の他端と前記
第１の電位供給源間に接続された第２導電型の第７トラ
ンジスタと、電流通路が前記第６トランジスタの電流通
路の他端と前記第１の電位供給源間に接続され、ゲート
が前記第5,第７トランジスタの接続点及び前記第７トラ
ンジスタのゲートに接続された第２導電型の第８トラン
ジスタと、電流通路の一端が前記第2,第４トランジスタ
の接続点に接続され、他端が前記第１の電位供給源に接
続され、センス回路活性化信号で導通制御される第２導
電型の第９トランジスタと、電流通路の一端が前記第6,
第８トランジスタの接続点に接続され、他端が前記第１
の電位供給源に接続され、前記センス回路活性化信号で
導通制御される第２導電型の第10トランジスタと、電流
通路の一端が第２の電位供給源に接続され、前記センス
回路活性化信号で導通制御される第１導電型の第11トラ
ンジスタと、電流通路が前記第1,第2,第5,第６トランジ
スタの電流通路の一端側共通接続点と前記第11トランジ
スタの電流通路の他端との間に並列接続され、ゲートが
前記第２トランジスタと前記第４トランジスタとの接続
点及び前記第６トランジスタと前記第８トランジスタと
の接続点にそれぞれ接続された第１導電型の第12,第13
トランジスタとを具備し、前記第２トランジスタと前記
第４トランジスタとの接続点、及び前記第６トランジス
タと前記第８トランジスタとの接続点から差動増幅信号
を出力することを特徴とするセンス回路。6. A pair of first conductivity type pair of first conductivity types in which one ends of current paths are commonly connected and a differential input signal is supplied to control conduction.
1, a second transistor, a second transistor of a second conductivity type whose current path is connected between the other end of the current path of the first transistor and the first potential supply source, and a current path of the second transistor
A fourth conductivity type fourth transistor connected between the other end of the current path of the transistor and the first potential supply source, and having a gate connected to the connection point of the first and third transistors and the gate of the third transistor. A pair of transistors of the first conductivity type, one end of the current path of which is commonly connected to a common connection point of one end side of the current paths of the first and second transistors and which is supplied with the differential input signal and whose conduction is controlled. 5, a sixth transistor, a second conductivity type seventh transistor having a current path connected between the other end of the current path of the fifth transistor and the first potential supply source, and a current path having the sixth transistor Second conductive type eighth transistor connected between the other end of the current path and the first potential supply source and having a gate connected to the connection point of the fifth and seventh transistors and the gate of the seventh transistor And the current path A second conductivity type ninth transistor, one end of which is connected to a connection point of the second and fourth transistors, the other end of which is connected to the first potential supply source, and which is conductively controlled by a sense circuit activation signal; One end of the current path is the sixth,
It is connected to the connection point of the eighth transistor, and the other end is connected to the first transistor.
A second transistor of the second conductivity type which is connected to the potential supply source of No. 2 and whose conduction is controlled by the sense circuit activation signal, and one end of the current path is connected to the second potential supply source, An eleventh transistor of the first conductivity type whose conduction is controlled by, a current path having a common connection point at one end side of the current paths of the first, second, fifth, and sixth transistors and the current path of the eleventh transistor. A first conductivity type twelfth gate connected in parallel between the first and second ends and a gate connected to a connection point between the second transistor and the fourth transistor and a connection point between the sixth transistor and the eighth transistor, respectively. , Thirteenth
A sense circuit comprising a transistor, and outputting a differential amplified signal from a connection point between the second transistor and the fourth transistor and a connection point between the sixth transistor and the eighth transistor.

【請求項７】電流通路の一端が共通接続され、差動入力
信号が供給されて導通制御される第１導電型の一対の第
1,第２トランジスタと、電流通路が前記第１トランジス
タの電流通路の他端と第１の電位供給源間に接続された
第２導電型の第３トランジスタと、電流通路が前記第２
トランジスタの電流通路の他端と前記第１の電位供給源
間に接続され、ゲートが前記第1,第３トランジスタの接
続点及び前記第３トランジスタのゲートに接続された第
２導電型の第４トランジスタと、電流通路の一端が前記
第2,第４トランジスタの接続点に接続され、他端が前記
第１の電位供給源に接続され、センス回路活性化信号で
導通制御される第２導電型の第５トランジスタと、電流
通路の一端が第２の電位供給源に接続され、前記センス
回路活性化信号で導通制御される第１導電型の第６トラ
ンジスタと、電流通路が前記第1,第２トランジスタの電
流通路の一端側共通接続点と前記第６トランジスタの電
流通路の他端との間に接続され、ゲートが前記第２トラ
ンジスタと前記第４トランジスタとの接続点に接続され
た第１導電型の第７トランジスタとを具備し、前記第２
トランジスタと前記第４トランジスタとの接続点から増
幅信号を出力することを特徴とするセンス回路。7. A pair of first conductivity-type first current-conductive paths, one end of which is commonly connected to which a differential input signal is supplied to control conduction.
1, a second transistor, a second transistor of a second conductivity type whose current path is connected between the other end of the current path of the first transistor and the first potential supply source, and a current path of the second transistor
A fourth conductivity type fourth transistor connected between the other end of the current path of the transistor and the first potential supply source, and having a gate connected to the connection point of the first and third transistors and the gate of the third transistor. A second conductivity type in which a transistor and one end of a current path are connected to a connection point of the second and fourth transistors, the other end is connected to the first potential supply source, and conduction is controlled by a sense circuit activation signal. The fifth transistor, a first conductivity type sixth transistor whose one end of the current path is connected to the second potential supply source and whose conduction is controlled by the sense circuit activation signal, and a current path A first transistor connected between a common connection point on one end side of a current path of two transistors and the other end of the current path of the sixth transistor, and a gate connected to a connection point of the second transistor and the fourth transistor. Conductive type 7th ; And a transistor, the second
A sense circuit, which outputs an amplified signal from a connection point between a transistor and the fourth transistor.