JPH07105141B2 - メモリ素子内のセンスアンプドライバー - Google Patents
メモリ素子内のセンスアンプドライバーInfo
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- JPH07105141B2 JPH07105141B2 JP2048203A JP4820390A JPH07105141B2 JP H07105141 B2 JPH07105141 B2 JP H07105141B2 JP 2048203 A JP2048203 A JP 2048203A JP 4820390 A JP4820390 A JP 4820390A JP H07105141 B2 JPH07105141 B2 JP H07105141B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明はメモリセルのデータセンシングのためのセンス
アンプ回路(sense amplifier circuitry)に関するも
のであって、より詳しくはCMOS DRAMのメモリセルから
データをセンシングする過程又はセルにデータをレスト
ア(restore)する過程でピーク電流を減らすためにマ
ルチ・スローブ(multiple slope)を有するセンシング
クロック又はレストアクロックで上記のセルをドライブ
するセンスアンプのドライバーにおいて、 プレチャージ(precharge)状態に復帰するとき、セン
シングクロックドライバーとレストアクロックドライバ
ーから、DC電流通路(current path)を除去することに
より、過度電流による動的消耗(dynamic dissipation
due to transient current)を減らすことができるよう
にしたセンスアンプのドライバーに関するものである。
アンプ回路(sense amplifier circuitry)に関するも
のであって、より詳しくはCMOS DRAMのメモリセルから
データをセンシングする過程又はセルにデータをレスト
ア(restore)する過程でピーク電流を減らすためにマ
ルチ・スローブ(multiple slope)を有するセンシング
クロック又はレストアクロックで上記のセルをドライブ
するセンスアンプのドライバーにおいて、 プレチャージ(precharge)状態に復帰するとき、セン
シングクロックドライバーとレストアクロックドライバ
ーから、DC電流通路(current path)を除去することに
より、過度電流による動的消耗(dynamic dissipation
due to transient current)を減らすことができるよう
にしたセンスアンプのドライバーに関するものである。
(従来の技術) 一般的にCMOS DRAMのメモリセルに貯蔵されたデータを
センシングするためのセンスアンプ回路部(sense ampl
ifier circuitry)は、大体センシングクロックドライ
バー,レストアクロックドライバー,遅延部及びセンス
アンプとから構成される。
センシングするためのセンスアンプ回路部(sense ampl
ifier circuitry)は、大体センシングクロックドライ
バー,レストアクロックドライバー,遅延部及びセンス
アンプとから構成される。
上記のメモリセルからデータをセンシングするために使
用されるセンシングクロック信号及び上記のメモリセル
にデータを再書込み(restore)するために使用される
レストアクロック信号は、ハイレベルかローレベルに、
又はローレベルからハイレベルにスイッチングされる過
程で急激なスロープ(slope)を有するようになれば、
ピーク電流が増大するようになる。
用されるセンシングクロック信号及び上記のメモリセル
にデータを再書込み(restore)するために使用される
レストアクロック信号は、ハイレベルかローレベルに、
又はローレベルからハイレベルにスイッチングされる過
程で急激なスロープ(slope)を有するようになれば、
ピーク電流が増大するようになる。
これはノイズを発生させて回路の誤動作を誘発するよう
になる。これに対する従来の解決策は上記のセンシング
クロック又はレストアクロック信号のスイッチング過程
で急変するスロープを2段又は多段スロープに形成する
ことにより比較的緩慢なクロック信号を得るようにした
のである。
になる。これに対する従来の解決策は上記のセンシング
クロック又はレストアクロック信号のスイッチング過程
で急変するスロープを2段又は多段スロープに形成する
ことにより比較的緩慢なクロック信号を得るようにした
のである。
本発明の適用対象となる多段スロープを有するようにす
る従来のセンスアンプドライバーの回路としては第3図
に図示されたものを例として挙げることができる。
る従来のセンスアンプドライバーの回路としては第3図
に図示されたものを例として挙げることができる。
しかし、そのような長所にも拘らず、上記の従来技術に
よる回路においては、第4図のタイムチャートに示すよ
うにセンシング及びレストア動作が終わる時点で上記の
センスアンプ4に対するプレチャージ(precharge)動
作が開始されるとき、上記のセンシングクロックドライ
バー10及びレストアクロックドライバー2のマルチスロ
ープ特性に起因したセンシングクロックとレストアクロ
ックの後縁(trailing edge)の遅延効果のために、セ
ンシングクロックドライバー内部のMOSトランジスタTs,
Td等が短い期間の間に同時的にターン・オンされDC電流
通路を形成してDC電流を消耗する。
よる回路においては、第4図のタイムチャートに示すよ
うにセンシング及びレストア動作が終わる時点で上記の
センスアンプ4に対するプレチャージ(precharge)動
作が開始されるとき、上記のセンシングクロックドライ
バー10及びレストアクロックドライバー2のマルチスロ
ープ特性に起因したセンシングクロックとレストアクロ
ックの後縁(trailing edge)の遅延効果のために、セ
ンシングクロックドライバー内部のMOSトランジスタTs,
Td等が短い期間の間に同時的にターン・オンされDC電流
通路を形成してDC電流を消耗する。
同時にレストアクロックドライバー2の内部のMOSトラ
ンジスタTa,Tb,Tc等もセンスアンプ4の一部と共にDC電
流通路(DC current path)を形成してDC電流を消耗す
ることが発生する。これは高密度メモリの全体に亙って
大きな動的電力損失(dynamic powerloss)を形成する
問題点を惹起させる。
ンジスタTa,Tb,Tc等もセンスアンプ4の一部と共にDC電
流通路(DC current path)を形成してDC電流を消耗す
ることが発生する。これは高密度メモリの全体に亙って
大きな動的電力損失(dynamic powerloss)を形成する
問題点を惹起させる。
以下に本発明の理解を助けるために、第3図乃至第6図
を参照して交差結合型センスアンプ(cross coupled se
nse amplifier)に関する先行技術のドライバー回路を
詳細に説明する。
を参照して交差結合型センスアンプ(cross coupled se
nse amplifier)に関する先行技術のドライバー回路を
詳細に説明する。
メモリセルのデータをセンシングするためのセンスアン
プドライバ回路は第3図において図示しているように、
大きくはセンシングクロックドライバ(1)とレストア
クロックドライバー(2)と遅延手段(3)及びセンス
アンプ(4)から構成される。
プドライバ回路は第3図において図示しているように、
大きくはセンシングクロックドライバ(1)とレストア
クロックドライバー(2)と遅延手段(3)及びセンス
アンプ(4)から構成される。
このようなセンスアンプ駆動回路において、センシング
クロックドライバー(1)は第1インバータ(IV1)と
P.Nモストランジスタ(Te.Tf)からなる第2インバータ
回路(IV3)を通じたセンシングクロック(Qs)でNモ
スセンストランジスタ(Ts)が制御されるように構成さ
れている。
クロックドライバー(1)は第1インバータ(IV1)と
P.Nモストランジスタ(Te.Tf)からなる第2インバータ
回路(IV3)を通じたセンシングクロック(Qs)でNモ
スセンストランジスタ(Ts)が制御されるように構成さ
れている。
又、上記第1インバータ(IV3)と遅延用抵抗(R3)を
通じたセンシングクロック(Qs)によって駆動されるP
モストランジスタ(Td)の出力によっても上記Nモスセ
ンシングトランジスタ(Ts)が制御されられるように構
成されている。
通じたセンシングクロック(Qs)によって駆動されるP
モストランジスタ(Td)の出力によっても上記Nモスセ
ンシングトランジスタ(Ts)が制御されられるように構
成されている。
レストアクロックドライバー(2)には、センシングク
ロック(Qs)に従って遅延部(3)から出力されるレス
トア・クロック(Qsd)が他の1つのインバータ(IV2)
を通じて、他の1つの第2インバータ(IV4)内の並列
に配列された複数のPモストランジスタ(Ta-Tc)を順
次ターン・オンさせるように上記Pモストランジスタ
(Ta-Tc)のゲート間に遅延抵抗(R1-R2)が設けられて
いる。
ロック(Qs)に従って遅延部(3)から出力されるレス
トア・クロック(Qsd)が他の1つのインバータ(IV2)
を通じて、他の1つの第2インバータ(IV4)内の並列
に配列された複数のPモストランジスタ(Ta-Tc)を順
次ターン・オンさせるように上記Pモストランジスタ
(Ta-Tc)のゲート間に遅延抵抗(R1-R2)が設けられて
いる。
センスアンプ(4)は互いに交差結合された(cross-co
upled)Pモストランジスタ(TSP1,TSP2)とNモストラ
ンジスタ(TSP1,TSP2)とを含み、センスアンプの高電
位ノードに印加される上記レストアクロックドライバー
(2)の出力信号(LA)とセンスアンプの低電位ノード
に印加されるセンシングクロックドライバー(1)の出
力信号(LAB)によってそれぞれデータのレストア及び
センシング動作が行われるようになっている。
upled)Pモストランジスタ(TSP1,TSP2)とNモストラ
ンジスタ(TSP1,TSP2)とを含み、センスアンプの高電
位ノードに印加される上記レストアクロックドライバー
(2)の出力信号(LA)とセンスアンプの低電位ノード
に印加されるセンシングクロックドライバー(1)の出
力信号(LAB)によってそれぞれデータのレストア及び
センシング動作が行われるようになっている。
このように構成された従来のセンスアンプドライバーの
動作をそのタイミング図が図示された第4図を参照とし
て説明するとつぎのとおりである。等化制御クロック
(Qeq)がVssレベルであり、センシングクロック(Qs)
がVccレベルとなってセンシングエネイブル状態となれ
ば、センシングクロックドライバー(1)のノード
(d)はローレベルに行く。
動作をそのタイミング図が図示された第4図を参照とし
て説明するとつぎのとおりである。等化制御クロック
(Qeq)がVssレベルであり、センシングクロック(Qs)
がVccレベルとなってセンシングエネイブル状態となれ
ば、センシングクロックドライバー(1)のノード
(d)はローレベルに行く。
これによってPモストランジスタ(Te)がターン・オン
されるが、このトランジスタ(Te)は電流駆動能力は比
較的に小さいためにNモスセンストランジスタ(Ts)を
十分にターン・オンさせることはできない。これによっ
てNモスセンストランジスタ(Ts)比較的に急激なスロ
ープを有するノード(d)の信号に直列的に応答しない
で徐々にターン・オンされる。
されるが、このトランジスタ(Te)は電流駆動能力は比
較的に小さいためにNモスセンストランジスタ(Ts)を
十分にターン・オンさせることはできない。これによっ
てNモスセンストランジスタ(Ts)比較的に急激なスロ
ープを有するノード(d)の信号に直列的に応答しない
で徐々にターン・オンされる。
すなわち、センシングクロック(Qs)がスイッチングさ
れるとき急激なスロープを有するようになると、図3の
トランジスタ(Ts)は急激にターンオンされる。普通の
トランジスタ(Ts)は一つのワードラインにいるセル
(通常256個ないし512個)すべてを同時にセンシングす
るため、すなわち、256個ないし512個のセンスアンプNM
OSトランジスタ(TSN1,TSN2)と結合されているノード
すべてを同時に(Vss)に導くように大きいサイズのト
ランジスタが必要である。
れるとき急激なスロープを有するようになると、図3の
トランジスタ(Ts)は急激にターンオンされる。普通の
トランジスタ(Ts)は一つのワードラインにいるセル
(通常256個ないし512個)すべてを同時にセンシングす
るため、すなわち、256個ないし512個のセンスアンプNM
OSトランジスタ(TSN1,TSN2)と結合されているノード
すべてを同時に(Vss)に導くように大きいサイズのト
ランジスタが必要である。
従って、トランジスタTsがターンオンされると、256個
ないし512個のセンスアンプNMOSトランジスタ(TSN1,TS
N2)とトランジスタ(Ts)とを通じてビットラインとVs
s間に電流通路が生じる。このとき、256個ないし512個
のセンスアンプNMOSトランジスタ(TSN1,TSN2)の同時
動作による電流重畳の結果でピーク電流が生じ、電流の
増加で電圧レベルが瞬間に一定の電圧レベルに上昇しな
がらかかる電圧ノイズはNMOSトランジスタのしきい電圧
を不安定にしてNMOSトランジスタの誤動作を発生させる
ようになる。
ないし512個のセンスアンプNMOSトランジスタ(TSN1,TS
N2)とトランジスタ(Ts)とを通じてビットラインとVs
s間に電流通路が生じる。このとき、256個ないし512個
のセンスアンプNMOSトランジスタ(TSN1,TSN2)の同時
動作による電流重畳の結果でピーク電流が生じ、電流の
増加で電圧レベルが瞬間に一定の電圧レベルに上昇しな
がらかかる電圧ノイズはNMOSトランジスタのしきい電圧
を不安定にしてNMOSトランジスタの誤動作を発生させる
ようになる。
しかしながら、この説明はデータ一つのみをセンシング
する場合であり、×4,×8,×16の場合のように、複数個
のデータをセンシングする場合にはより深刻な結果を誘
発させることができる。従って、センシングクロック
(Qs)のスロープを緩慢にしてピーク電流を縮めなけれ
ばならない。
する場合であり、×4,×8,×16の場合のように、複数個
のデータをセンシングする場合にはより深刻な結果を誘
発させることができる。従って、センシングクロック
(Qs)のスロープを緩慢にしてピーク電流を縮めなけれ
ばならない。
以後、抵抗(R3)による一定時間遅延後、ノード(e)
の電位がVssレベルに到達するようになれば、トランジ
スタ(Te)より大きな電流駆動能力を有する付加的なP
モストランジスタ(Td)がターン・オンされる。
の電位がVssレベルに到達するようになれば、トランジ
スタ(Te)より大きな電流駆動能力を有する付加的なP
モストランジスタ(Td)がターン・オンされる。
これによってノード(LAG)の電位は緩慢なスロープで
以てVccレベルに到達するようになり、Nモスセンスト
ランジスタ(Ts)が完全にターン・オンされるので、セ
ンシング信号(LAB)も亦緩慢にVssレベルとなりデータ
をセンシングするようになる。
以てVccレベルに到達するようになり、Nモスセンスト
ランジスタ(Ts)が完全にターン・オンされるので、セ
ンシング信号(LAB)も亦緩慢にVssレベルとなりデータ
をセンシングするようになる。
一方、上記センシングクロック(Qs)は遅延部(3)を
経てレストアクロック(Qsd)を生成してレストアクロ
ックドライバー(2)に提供される。上記の遅延部
(3)のレストアクロック(Qsd)の形成過程を第5図
及び第6図の図面を参照してもっと詳しく説明すること
にする。
経てレストアクロック(Qsd)を生成してレストアクロ
ックドライバー(2)に提供される。上記の遅延部
(3)のレストアクロック(Qsd)の形成過程を第5図
及び第6図の図面を参照してもっと詳しく説明すること
にする。
上記のセンシングクロック(Qs)は遅延用抵抗(RO)を
経てナンドゲート(G1)の1入力端子に印加され、 又、該ナンドゲート(G1)の1入力端子と接地線(Vs
s)との間にはコンデンサ(C)が接続されている。そ
してナンドゲート(G1)の他入力端子にはセンシング/
レストアストローブ(sensing/restorestrobe)信号(S
RS)が印加されている。
経てナンドゲート(G1)の1入力端子に印加され、 又、該ナンドゲート(G1)の1入力端子と接地線(Vs
s)との間にはコンデンサ(C)が接続されている。そ
してナンドゲート(G1)の他入力端子にはセンシング/
レストアストローブ(sensing/restorestrobe)信号(S
RS)が印加されている。
インバータ(G2)は上記のナンドゲート(G1)の出力は
反転してレストアクロック(Qsd)を発生するようにな
っている。
反転してレストアクロック(Qsd)を発生するようにな
っている。
上記のセンシング/レストアストローブ信号(SRS)は
センシング及びレストア動作が行われる間にはVccのハ
イレベルに維持され、センストランジスタ(Ts)をエネ
イブルさせるためにセンシングクロック(Qs)がVssレ
ベルからVccレベルに上昇するに従って上記のナンドゲ
ート(G1)の1入力端子(Qsm)の電位は遅延用抵抗(R
0)によって一定時間が経過した後にコンデンサ(C)
の充電動作に従ってVssレベルからVccレベルに上昇する
ようになる。
センシング及びレストア動作が行われる間にはVccのハ
イレベルに維持され、センストランジスタ(Ts)をエネ
イブルさせるためにセンシングクロック(Qs)がVssレ
ベルからVccレベルに上昇するに従って上記のナンドゲ
ート(G1)の1入力端子(Qsm)の電位は遅延用抵抗(R
0)によって一定時間が経過した後にコンデンサ(C)
の充電動作に従ってVssレベルからVccレベルに上昇する
ようになる。
これと同時にインバータ(G2)の出力端の電位もVssレ
ベルからVccレベルに上昇されてレストアエネイブル動
作を開始できるレストアクロック(Qsd)が得られる。
ベルからVccレベルに上昇されてレストアエネイブル動
作を開始できるレストアクロック(Qsd)が得られる。
一方、センシング動作のディスエイブルは上記のセンシ
ング/レストアストローブ(SRS)のディスエイブルに
同期されているが、上記のセンシングクロック(Qs)の
下降エッジ(falling edge)が出現するときナンドゲー
ト(G1)の1入力端子、即ちコンデンサ(C)の1側端
子(Qsm)の電位は上記の遅延用抵抗(Ro)の遅延特性
のために一定時間の経過後VccレベルからVssレベルに下
降するようになる。
ング/レストアストローブ(SRS)のディスエイブルに
同期されているが、上記のセンシングクロック(Qs)の
下降エッジ(falling edge)が出現するときナンドゲー
ト(G1)の1入力端子、即ちコンデンサ(C)の1側端
子(Qsm)の電位は上記の遅延用抵抗(Ro)の遅延特性
のために一定時間の経過後VccレベルからVssレベルに下
降するようになる。
しかし、前述のように、ナンドゲート(G1)の他入力端
子にローレベルで下降するセンシング/レストアストロ
ーブ(SRS)が印加されるため、インバータ(G2)の出
力(Qsd)は上記のセンシング/レストアストローブ(S
RS)の下降エッジに同期されて強制的にVccレベルからV
ssレベルに下降するようになる。こうしてレストアクロ
ック(Qsd)のディスエイブル状態も上記のセンシング
クロック(Qs)のディスエイブル状態と殆ど同時に現れ
るようになる。
子にローレベルで下降するセンシング/レストアストロ
ーブ(SRS)が印加されるため、インバータ(G2)の出
力(Qsd)は上記のセンシング/レストアストローブ(S
RS)の下降エッジに同期されて強制的にVccレベルからV
ssレベルに下降するようになる。こうしてレストアクロ
ック(Qsd)のディスエイブル状態も上記のセンシング
クロック(Qs)のディスエイブル状態と殆ど同時に現れ
るようになる。
したがって、センシングクロック(Qs)のエネイブルさ
れた時点から一定時間遅延後、レストアクロック(Qs
d)がエネイブルされるに従ってPモストランジスタ(T
a)がターン・オンされ、再び抵抗(R1)による遅延後
Pモストランジスタ(Tb)がターン・オンされ、又再び
抵抗(R2)による遅延後Pモストランジスタ(Tc)がタ
ーン・オンされるので、センスアンプ(4)の高電位ノ
ードに印加されるレストアクロックドライバー(2)の
レストア信号(LA)の電位は緩慢なスロープで以て1/2V
ccレベルから順次にVccレベルに上昇されてデータをセ
ンスアンプ(4)にレストアするようになる。
れた時点から一定時間遅延後、レストアクロック(Qs
d)がエネイブルされるに従ってPモストランジスタ(T
a)がターン・オンされ、再び抵抗(R1)による遅延後
Pモストランジスタ(Tb)がターン・オンされ、又再び
抵抗(R2)による遅延後Pモストランジスタ(Tc)がタ
ーン・オンされるので、センスアンプ(4)の高電位ノ
ードに印加されるレストアクロックドライバー(2)の
レストア信号(LA)の電位は緩慢なスロープで以て1/2V
ccレベルから順次にVccレベルに上昇されてデータをセ
ンスアンプ(4)にレストアするようになる。
しかしながら、このような従来の回路ではセンシングク
ロック(Qs)がディスエイブルされるとき、 センシングクロックドライバー(1)のPモストランジ
スタ(Td)が遅延オフされるに従って、電源線と接地線
との間にDC電流通路が形成される。即ちセンシングクロ
ックドライバー(1)ではノード(d)の電位が上昇さ
れてNモストランジスタ(Tf)のタン・オン閾値電圧
(Vtn)になる時間(t1)からノード(e)の電位が上
昇されP・Nモストランジスタ(Td)のターン・オフ閾
値電圧(Vtp)になる時間(t4)までの期間の間に電源
線(Vcc)と接地線(Vss)との間に、P・Nモストラン
ジスタ(Td,Tf)を通じたDC電流通路が形成される。
ロック(Qs)がディスエイブルされるとき、 センシングクロックドライバー(1)のPモストランジ
スタ(Td)が遅延オフされるに従って、電源線と接地線
との間にDC電流通路が形成される。即ちセンシングクロ
ックドライバー(1)ではノード(d)の電位が上昇さ
れてNモストランジスタ(Tf)のタン・オン閾値電圧
(Vtn)になる時間(t1)からノード(e)の電位が上
昇されP・Nモストランジスタ(Td)のターン・オフ閾
値電圧(Vtp)になる時間(t4)までの期間の間に電源
線(Vcc)と接地線(Vss)との間に、P・Nモストラン
ジスタ(Td,Tf)を通じたDC電流通路が形成される。
すなわち、第4図に示すように、eノードのロー→ハイ
の変換時、VssからVtpまでの期間の間トランジスタTdは
ターンオン状態であり、dノードのロー→ハイの変換
時、Vth以上でトランジスタ(Tf)がターンオン状態で
あるので、図4のタイミング図においての(t1〜t4)区
間の間、トランジスタ(Td)とトランジスタ(Tf)とが
同時にターンオンされてVcc→VssのDC通路が形成される
ことになる。従って、ノード(LAG)が強制的に望まな
いレベルを有するようになり、ノード(LAB)は完全なO
Vとならない。
の変換時、VssからVtpまでの期間の間トランジスタTdは
ターンオン状態であり、dノードのロー→ハイの変換
時、Vth以上でトランジスタ(Tf)がターンオン状態で
あるので、図4のタイミング図においての(t1〜t4)区
間の間、トランジスタ(Td)とトランジスタ(Tf)とが
同時にターンオンされてVcc→VssのDC通路が形成される
ことになる。従って、ノード(LAG)が強制的に望まな
いレベルを有するようになり、ノード(LAB)は完全なO
Vとならない。
このような状況において、ノード(LA)は依然としてハ
イ状態であるため、Vcc→トランジスタ(Tc)→ノード
(LA)→トランジスタ(TSP1)→BL→トランジスタ(TS
N1)→トランジスタ(Ts)→VssあるいはVcc→トランジ
スタ(Tc)→LA→トランジスタ(TSP2)→BLB→トラン
ジスタ(TSN2)→LAB→トランジスタ(Ts)→VssのDC通
路が形成され、電力損失が生じる。
イ状態であるため、Vcc→トランジスタ(Tc)→ノード
(LA)→トランジスタ(TSP1)→BL→トランジスタ(TS
N1)→トランジスタ(Ts)→VssあるいはVcc→トランジ
スタ(Tc)→LA→トランジスタ(TSP2)→BLB→トラン
ジスタ(TSN2)→LAB→トランジスタ(Ts)→VssのDC通
路が形成され、電力損失が生じる。
又、Vccレベルの等化制御クロックが上昇される時点(t
2)からセンストランジスタ(Ts)がターン・オフされ
る時間(t5)までの期間の間にPモストランジスタ(TS
P1)→等化トランジスタ(Teq)→Nモストランジスタ
(TSN1)→Nモスセンストランジスタ(Ts)を通じた電
流通路や、Pモストランジスタ(TSP1)→等化トランジ
スタ(Teq)→Nモストランジスタ(TSN1)→Nモスセ
ンストランジスタ(Ts)を通じた電流通路が形成され
る。
2)からセンストランジスタ(Ts)がターン・オフされ
る時間(t5)までの期間の間にPモストランジスタ(TS
P1)→等化トランジスタ(Teq)→Nモストランジスタ
(TSN1)→Nモスセンストランジスタ(Ts)を通じた電
流通路や、Pモストランジスタ(TSP1)→等化トランジ
スタ(Teq)→Nモストランジスタ(TSN1)→Nモスセ
ンストランジスタ(Ts)を通じた電流通路が形成され
る。
さらに、前記トランジスタ(Tc)およびトランジスタ
(Ts)を通じた二つのDC通路により、トランジスタ(Qe
q)がロー→ハイにエネイブルした時に、図4の(Qeq)
のt2時点からトランジスタ(Ts)がターンオンされるま
での間、 Vcc→トランジスタ(Tc)→(LA)→トランジスタ(TSP
1)→(BL)→トランジスタ(Teq)→(BLB)→トラン
ジスタ(TSN2)→(LAB)→トランジスタ(Ts)→Vssあ
るいは、 Vcc→トランジスタ(Tc)→(LA)→トランジスタ(TSP
2)→(BLB)→トランジスタ(Teq)→(BL)→トラン
ジスタ(TSN1)→(LAB)→トランジスタ(Ts)→Vssの
DC通路が形成され、電力の損失が生じる。
(Ts)を通じた二つのDC通路により、トランジスタ(Qe
q)がロー→ハイにエネイブルした時に、図4の(Qeq)
のt2時点からトランジスタ(Ts)がターンオンされるま
での間、 Vcc→トランジスタ(Tc)→(LA)→トランジスタ(TSP
1)→(BL)→トランジスタ(Teq)→(BLB)→トラン
ジスタ(TSN2)→(LAB)→トランジスタ(Ts)→Vssあ
るいは、 Vcc→トランジスタ(Tc)→(LA)→トランジスタ(TSP
2)→(BLB)→トランジスタ(Teq)→(BL)→トラン
ジスタ(TSN1)→(LAB)→トランジスタ(Ts)→Vssの
DC通路が形成され、電力の損失が生じる。
このように、センシングクロック(Qs)及びレストアク
ロック(Qsd)がディスエイブルされるとき一定(certa
in)時間の間ピーク電流が増加するようになり又不必要
な動的電力消耗が生ずるようになる問題があるようにな
る。
ロック(Qsd)がディスエイブルされるとき一定(certa
in)時間の間ピーク電流が増加するようになり又不必要
な動的電力消耗が生ずるようになる問題があるようにな
る。
(発明が解決しようとする課題) 本発明はかかる問題点を除去するためのものであって、
本発明の目的は、センシング動作が終わる時点でセンシ
ングクロックドライバにおけるDC電流通路を除去してDC
電流の消耗を防止することができるセンスアンプドライ
バーを提供することにある。
本発明の目的は、センシング動作が終わる時点でセンシ
ングクロックドライバにおけるDC電流通路を除去してDC
電流の消耗を防止することができるセンスアンプドライ
バーを提供することにある。
(課題を解決するための手段) 本発明の特徴として表われるセンスアンプドライバー
は、センシングクロックを反転するための第1のインバ
ータと、上記第1インバータの出力をさらに反転する第
2インバータと、上記第2インバータの出力端子に対し
て並列に配列され、上記第2インバータの出力に応答し
て互いに異なる時間に順次ターン・オンされるようにそ
れらのゲート間に時間遅延要抵抗等が設けられ、それら
のドレインはセンスアンプの電源供給端子の接地側に共
通的に接続されたN−チャネルMOSトランジスタから構
成されるセンス用トランジスタ等を具備する第3インバ
ータと、センシングクロックがディスエイブル状態とな
る場合、直ちに、第3インバータ内の遅延特性を有する
少なくとも1つのN−チャネルMOSトランジスタのゲー
ト電圧を接地線レベルまで強制して放電手段とを含んで
構成される。
は、センシングクロックを反転するための第1のインバ
ータと、上記第1インバータの出力をさらに反転する第
2インバータと、上記第2インバータの出力端子に対し
て並列に配列され、上記第2インバータの出力に応答し
て互いに異なる時間に順次ターン・オンされるようにそ
れらのゲート間に時間遅延要抵抗等が設けられ、それら
のドレインはセンスアンプの電源供給端子の接地側に共
通的に接続されたN−チャネルMOSトランジスタから構
成されるセンス用トランジスタ等を具備する第3インバ
ータと、センシングクロックがディスエイブル状態とな
る場合、直ちに、第3インバータ内の遅延特性を有する
少なくとも1つのN−チャネルMOSトランジスタのゲー
ト電圧を接地線レベルまで強制して放電手段とを含んで
構成される。
(作用) 而して第3インバータ内のセンス用トランジスタの出力
ノードから出力されるセンシングエネイブル信号が多端
スロープ(Multiple Slope)を有し、ディスエイブル状
態となる場合フルダウン手段によって強制的にトランジ
スタ(Tf2)とトランジスタ(Tf3)とがないと仮定した
状態において、dノードがロー→ハイに変換時にノード
(LAG1),(LAG2)及び(LAG3)がローレベルとならな
ければならないが、ノード(LAG1)と(LAG2)との間お
よび(LAG2)と(LAG3)との間に抵抗(R11)(R12)が
あってdノードがロー→ハイにエイネブルされるので、
(Vth)時点においてノード(LAG1)はローレベルにな
るがノード(LAG2)および(LAG3)は抵抗(R11)(R1
2)を経たノードであるため、ハイレベルに暫くの間電
流が残っていて、あたかもVcc(LAG2)→(LAG1)→ト
ランジスタ(Tf1)→VssあるいはVcc(LAG3)→(LAG
2)→(LAG1)→トランジスタ(Tf1)→VssのDC通路が
あることと認められる。
ノードから出力されるセンシングエネイブル信号が多端
スロープ(Multiple Slope)を有し、ディスエイブル状
態となる場合フルダウン手段によって強制的にトランジ
スタ(Tf2)とトランジスタ(Tf3)とがないと仮定した
状態において、dノードがロー→ハイに変換時にノード
(LAG1),(LAG2)及び(LAG3)がローレベルとならな
ければならないが、ノード(LAG1)と(LAG2)との間お
よび(LAG2)と(LAG3)との間に抵抗(R11)(R12)が
あってdノードがロー→ハイにエイネブルされるので、
(Vth)時点においてノード(LAG1)はローレベルにな
るがノード(LAG2)および(LAG3)は抵抗(R11)(R1
2)を経たノードであるため、ハイレベルに暫くの間電
流が残っていて、あたかもVcc(LAG2)→(LAG1)→ト
ランジスタ(Tf1)→VssあるいはVcc(LAG3)→(LAG
2)→(LAG1)→トランジスタ(Tf1)→VssのDC通路が
あることと認められる。
(実施例) 以下本発明の実施例を添付の図面によって詳細に説明す
ればつぎのとおりである。
ればつぎのとおりである。
第1図及び第2図には上記の問題を解決することができ
る本発明によるメモリ素子のセンスアンプ駆動回路とそ
の動作タイミングチャートが図示されている。
る本発明によるメモリ素子のセンスアンプ駆動回路とそ
の動作タイミングチャートが図示されている。
第1図に図示されたようにセンシングクロックドライバ
ー(10)はセンシングクロック(Qs)を反転する第1イ
ンバータ(IV10)と、上記第1インバータ(IV10)の出
力を再び反転する第2インバータ(IV30)と、上記第2
インバータ(IN30)の出力に応答して互いに異なる時間
に順次ターン・オンされる遅延手段を有する第3インバ
ータ(IV50)と上記第3インバータ(IV50)内に遅延特
性を有するNMOSトランジスタ(Ts2),(Ts3)のゲート
側間に構成されるフルダウン用N−チャネルMOSトラン
ジスタ(Tf1),(Tf2)から構成される。
ー(10)はセンシングクロック(Qs)を反転する第1イ
ンバータ(IV10)と、上記第1インバータ(IV10)の出
力を再び反転する第2インバータ(IV30)と、上記第2
インバータ(IN30)の出力に応答して互いに異なる時間
に順次ターン・オンされる遅延手段を有する第3インバ
ータ(IV50)と上記第3インバータ(IV50)内に遅延特
性を有するNMOSトランジスタ(Ts2),(Ts3)のゲート
側間に構成されるフルダウン用N−チャネルMOSトラン
ジスタ(Tf1),(Tf2)から構成される。
上記第2インバータ(IV30)はN−チャネルMOSトラン
ジスタ(Tf1)とN−チャネルMOSトランジスタ(Tc)と
から構成されたN−チャネルMOSトランジスタ(Tc)の
出力には第3インバータ(IV50)が連結され、第3イン
バータ(IV50)はN−チャネルMOSトランジスタ(Ts
1),(Ts2),(Ts3)を順次に連結させる。このときM
OSトランジスタ(Ts1),(Ts2),(Ts3)間には遅延
特性を有するための抵抗(R11),(R12)を挿入構成さ
せる。
ジスタ(Tf1)とN−チャネルMOSトランジスタ(Tc)と
から構成されたN−チャネルMOSトランジスタ(Tc)の
出力には第3インバータ(IV50)が連結され、第3イン
バータ(IV50)はN−チャネルMOSトランジスタ(Ts
1),(Ts2),(Ts3)を順次に連結させる。このときM
OSトランジスタ(Ts1),(Ts2),(Ts3)間には遅延
特性を有するための抵抗(R11),(R12)を挿入構成さ
せる。
又、フルダウン用N−チャネルMOSトランジスタ(Tf
2),(Tf3)は上記第2インバータ(IV30)内のN−チ
ャネルMOSトランジスタ(Tf1)のゲート側がフルダウン
用N−チャネルMOSトランジスタ(Tf2),(Tf3)のゲ
ート側と共通に接続されるように構成し第3インバータ
(IV50)の端子(LAG2),(LAG3)はフルダウン用N−
チャネルMOSトランジスタ(Tf2),(Tf3)のドレイン
側が連結されるように構成する。
2),(Tf3)は上記第2インバータ(IV30)内のN−チ
ャネルMOSトランジスタ(Tf1)のゲート側がフルダウン
用N−チャネルMOSトランジスタ(Tf2),(Tf3)のゲ
ート側と共通に接続されるように構成し第3インバータ
(IV50)の端子(LAG2),(LAG3)はフルダウン用N−
チャネルMOSトランジスタ(Tf2),(Tf3)のドレイン
側が連結されるように構成する。
又、レストアクロックドライバー(20)は、第5図に図
示された遅延手段(3)と同一な構成を有する遅延手段
(30)から出力されるレストアクロック(Qsd)がイン
バータ(IV20)を通じて他の1つのインバータ(IV40)
内の一連のP−チャネルMOSトランジスタ(Ta-Tc)のゲ
ートに印加されられるように構成されており、上記Pチ
ャネルMOSトランジスタ(Ta-Tc)が順次遅延動作される
ようにそれらのゲート間に抵抗(R1,R2)が設けられて
いる。
示された遅延手段(3)と同一な構成を有する遅延手段
(30)から出力されるレストアクロック(Qsd)がイン
バータ(IV20)を通じて他の1つのインバータ(IV40)
内の一連のP−チャネルMOSトランジスタ(Ta-Tc)のゲ
ートに印加されられるように構成されており、上記Pチ
ャネルMOSトランジスタ(Ta-Tc)が順次遅延動作される
ようにそれらのゲート間に抵抗(R1,R2)が設けられて
いる。
又、遅延手段(30)から出力されるレストアクロック
(Qsd)は複数のP−チャネルMOSフル・アップトランジ
スタ(Ti,Tj)のゲートに印加されることにより、Vssレ
ベルのレストア信号入力時それぞれのP−チャネルMOS
トランジスタ(Ti,Tj)を通じたVcc電圧の上記P−チャ
ネルMOSトランジスタ(Tb,Tc)のゲートに供給されるよ
うになっている。
(Qsd)は複数のP−チャネルMOSフル・アップトランジ
スタ(Ti,Tj)のゲートに印加されることにより、Vssレ
ベルのレストア信号入力時それぞれのP−チャネルMOS
トランジスタ(Ti,Tj)を通じたVcc電圧の上記P−チャ
ネルMOSトランジスタ(Tb,Tc)のゲートに供給されるよ
うになっている。
ここで、上記のレストアクロック(Qsd)がディスエイ
ブル状態になるとき、DC電流通路の形成を防ぐために、
直ぐ上記のインバータ(IV40)内の遅延特性を有するP
−チャネルMOSトランジスタ(Tb),(Tc)のゲート電
圧を電源電圧レベルに強制してフルアップさせるための
手段として、上記のP−チャネルMOSフルアップトラン
ジスタ(Ti),(Tj)が採用されている。
ブル状態になるとき、DC電流通路の形成を防ぐために、
直ぐ上記のインバータ(IV40)内の遅延特性を有するP
−チャネルMOSトランジスタ(Tb),(Tc)のゲート電
圧を電源電圧レベルに強制してフルアップさせるための
手段として、上記のP−チャネルMOSフルアップトラン
ジスタ(Ti),(Tj)が採用されている。
そして、上記N−チャネルMOSセンストランジスタ(T
s)のドレインと、P−チャネルMOSトランジスタ等(Ta
-Tc)のドレインから出力されるセンシング及びレスト
ア出力信号(LAB),(LA)は交差結合された4つのト
ランジスタの内2つのN−チャネルMOSトランジスタ(T
SN1,TSN2)の共通ソース(低電位ノード)及び2つのP
−チャネルMOSトランジスタ(TSP1,TSP2)の共通ソース
(高電位ノード)にそれぞれ入力されることによりセル
データのセンシング及びレストア動作を行うようになっ
ている。
s)のドレインと、P−チャネルMOSトランジスタ等(Ta
-Tc)のドレインから出力されるセンシング及びレスト
ア出力信号(LAB),(LA)は交差結合された4つのト
ランジスタの内2つのN−チャネルMOSトランジスタ(T
SN1,TSN2)の共通ソース(低電位ノード)及び2つのP
−チャネルMOSトランジスタ(TSP1,TSP2)の共通ソース
(高電位ノード)にそれぞれ入力されることによりセル
データのセンシング及びレストア動作を行うようになっ
ている。
(作用) このように構成された本発明による回路の作用及び効果
をその動作タイミングが図示されている第2図を参照と
して詳細に説明すればつぎのとおりである。
をその動作タイミングが図示されている第2図を参照と
して詳細に説明すればつぎのとおりである。
等化制御クロック(Qeq)がVssレベルであり、センシン
グクロック(Qs)がVssレベルとなりセンシングクロッ
クドライバー(10)に印加されば、第1インバータ(IV
10)によって反転されたLレベル状態信号が第2インバ
ータ(IV30)に印加される。
グクロック(Qs)がVssレベルとなりセンシングクロッ
クドライバー(10)に印加されば、第1インバータ(IV
10)によって反転されたLレベル状態信号が第2インバ
ータ(IV30)に印加される。
第1インバータ(IV30)のノード(d)に印加されるL
レベル状態信号はP−チャネルMOSトランジスタ(Tc)
をターン・オンさせるようになりノード(e)にHレベ
ルの状態信号を供給するようになる。このHレベルの状
態信号は第3インバータ(IV50)に印加され、N−チャ
ネルMOSトランジスタ(Ts1),(Ts2),(Ts3)を順次
的にターン・オンさせるようになり、このとき抵抗(R1
1),(R12)によって遅延特性を有するようになる。
レベル状態信号はP−チャネルMOSトランジスタ(Tc)
をターン・オンさせるようになりノード(e)にHレベ
ルの状態信号を供給するようになる。このHレベルの状
態信号は第3インバータ(IV50)に印加され、N−チャ
ネルMOSトランジスタ(Ts1),(Ts2),(Ts3)を順次
的にターン・オンさせるようになり、このとき抵抗(R1
1),(R12)によって遅延特性を有するようになる。
即ち、第2図のように第3インバータ(IV50)のノード
(LAG1),(LAG2),(LAG3)は順次的な遅延出力が表
われるようになり、センスアンプ(40)に印加される出
力信号(LAB)は、1/2Vccレベルから多端スロープを以
てVssレベルに至るようになる。
(LAG1),(LAG2),(LAG3)は順次的な遅延出力が表
われるようになり、センスアンプ(40)に印加される出
力信号(LAB)は、1/2Vccレベルから多端スロープを以
てVssレベルに至るようになる。
このときフル・ダウン用N−チャネルMOSトランジスタ
(Tf2,Tf3)は動作をしなくなるのでセンシング動作に
影響を及ぼさないようになる。(Qsd)はインバータ(I
V20)を通じて複数のP−チャネルMOSレストアトランジ
スタ(Ta-Tc)を順次ターン・オンさせるようになる。
これにより上記のセンシングされたデータはVccレベル
のレストア信号(LA)によってレストアされる。
(Tf2,Tf3)は動作をしなくなるのでセンシング動作に
影響を及ぼさないようになる。(Qsd)はインバータ(I
V20)を通じて複数のP−チャネルMOSレストアトランジ
スタ(Ta-Tc)を順次ターン・オンさせるようになる。
これにより上記のセンシングされたデータはVccレベル
のレストア信号(LA)によってレストアされる。
このときフル・アップ用P−チャネルMOSトランジスタ
(Ti,Tj)は動作をしなくなるようになるので、レスト
ア動作に影響を及ぼさないようになる。
(Ti,Tj)は動作をしなくなるようになるので、レスト
ア動作に影響を及ぼさないようになる。
一方、センシングクロック(Qs)がディスエイブルされ
るときを説明すればつぎのとおりである。
るときを説明すればつぎのとおりである。
上記センシングクロック(Qs)がローレベルに行くと、
第1インバータ(IV10)から反転されたHレベルの信号
がノード(d)を通じて第2インバータ(IV30)に印加
される。このHレベルの信号はP−チャネルMOSトラン
ジスタ(Tc)を遮断状態が維持されるようにし、N−チ
ャネルMOSトランジスタ(Tf1)をターン・オンさせるよ
うになる。
第1インバータ(IV10)から反転されたHレベルの信号
がノード(d)を通じて第2インバータ(IV30)に印加
される。このHレベルの信号はP−チャネルMOSトラン
ジスタ(Tc)を遮断状態が維持されるようにし、N−チ
ャネルMOSトランジスタ(Tf1)をターン・オンさせるよ
うになる。
したがって、第2インバータ(IV30)と連結された第3
インバータ(IV50)のN−チャネルMOSトランジスタ(T
s1),(Ts2),(Ts3)は遮断状態を維持するようにな
るが、抵抗(R11),(R12)による遅延された残留電流
とMOSトランジスタ自体の漏れ電流がN−チャネルMOSト
ランジスタ(Tf1)に流れて動的電力消耗を誘発させるD
C通路を形成するようになる。
インバータ(IV50)のN−チャネルMOSトランジスタ(T
s1),(Ts2),(Ts3)は遮断状態を維持するようにな
るが、抵抗(R11),(R12)による遅延された残留電流
とMOSトランジスタ自体の漏れ電流がN−チャネルMOSト
ランジスタ(Tf1)に流れて動的電力消耗を誘発させるD
C通路を形成するようになる。
しかしながら、本発明では第2インバータ(IV30)のN
−チャネルMOSトランジスタ(Tf1)がターン・オンされ
るときにそのゲート側に連結されたフル・ダウン用N−
チャネルMOSトランジスタ(Tf2),(Tf3)をターン・
オンさせるようになる。
−チャネルMOSトランジスタ(Tf1)がターン・オンされ
るときにそのゲート側に連結されたフル・ダウン用N−
チャネルMOSトランジスタ(Tf2),(Tf3)をターン・
オンさせるようになる。
したがって、第3インバータ(IV50)に残っている残留
電流はノード(LAG2),(LAG3)を通じてN−チャネル
MOSトランジスタ(Tf2),(Tf3)にフル・ダウンされ
ることにより動的電力消耗を誘発するDC電流通路が形成
されるのを防ぐことができるようになる。
電流はノード(LAG2),(LAG3)を通じてN−チャネル
MOSトランジスタ(Tf2),(Tf3)にフル・ダウンされ
ることにより動的電力消耗を誘発するDC電流通路が形成
されるのを防ぐことができるようになる。
一方、レストアクロック(Qsd)のローレベルはインバ
ータ(IV20)を経た後、インバータ(IV40)内の入力の
P−チャネルMOSトランジスタ(Ta-Tc)をオフさせるよ
うになるが、このとき上記のローレベルのレストアクロ
ック(Qsd)は遅延時間を持たないでフルアップトラン
ジスタ(Ti,Tj)を直ぐターン・オンさせるようにな
る。これによりP−チャネルMOSトランジスタ(Tb),
(Te)のゲートは純化するのでVccレベルにまで充電さ
れるので、上記P−チャネルMOSトランジスタ(Tb,Te)
は抵抗(R1,R2)による遅延時間を持たないで全てタイ
ミング(t3)で直ぐオフされるし、 その結果等化クロック(Qeq)がエネイブルされる時点
(L2)では既に電源線からの電流供給通路は存在しなく
なる。したがって、電源線と接地線との間で、P−チャ
ネルMOSトランジスタ(Te)、センスアンプ(40)、N
−チャネルMOSトランジスタ(Ts)を通じたDC電流通路
の形成は禁止され、たゞレストアノード(LA)の電圧は
等化クロック(Qeq)の上昇エッジ(rising edge)に同
期されてセンスアンプ(40)を通じてVccレベルから1/2
Vccレベルに下降するようになる。
ータ(IV20)を経た後、インバータ(IV40)内の入力の
P−チャネルMOSトランジスタ(Ta-Tc)をオフさせるよ
うになるが、このとき上記のローレベルのレストアクロ
ック(Qsd)は遅延時間を持たないでフルアップトラン
ジスタ(Ti,Tj)を直ぐターン・オンさせるようにな
る。これによりP−チャネルMOSトランジスタ(Tb),
(Te)のゲートは純化するのでVccレベルにまで充電さ
れるので、上記P−チャネルMOSトランジスタ(Tb,Te)
は抵抗(R1,R2)による遅延時間を持たないで全てタイ
ミング(t3)で直ぐオフされるし、 その結果等化クロック(Qeq)がエネイブルされる時点
(L2)では既に電源線からの電流供給通路は存在しなく
なる。したがって、電源線と接地線との間で、P−チャ
ネルMOSトランジスタ(Te)、センスアンプ(40)、N
−チャネルMOSトランジスタ(Ts)を通じたDC電流通路
の形成は禁止され、たゞレストアノード(LA)の電圧は
等化クロック(Qeq)の上昇エッジ(rising edge)に同
期されてセンスアンプ(40)を通じてVccレベルから1/2
Vccレベルに下降するようになる。
(発明の効果) 以上のように、動作する本発明はCMOSDRAMメモリセルか
らデータのセンシング時やレストア(Restore)のとき
ピーク電流を減らすことができるし、且つ動作電流を最
小化させることができるようになるメモリ素子内のセン
スアンプドライバーを提供することができる。
らデータのセンシング時やレストア(Restore)のとき
ピーク電流を減らすことができるし、且つ動作電流を最
小化させることができるようになるメモリ素子内のセン
スアンプドライバーを提供することができる。
第1図は本発明によるセンスアンプドライバーの詳細な
回路図、 第2図は第1図に図示された回路内の主要部分の入力又
は出力の動作を説明するためのタイミングチャート、 第3図は従来技術によるセンスアンプドライバーの詳細
な回路図、 第4図は第3図に図示された回路内の主要部分の入力ま
たは出力の動作を説明するためのタイミングチャート、 第5図は第3図に図示されたセンシングクロックの遅延
部の詳細な構成を示す回路図、 第6図は第5図の動作を説明するためのタイミングチャ
ートである。 図面の主要部分に対する符号の説明 1,10……センシングクロックドライバー 2,20……レストアクロックドライバー 3,30……センシングクロック遅延手段 4,40……センスアンプ IV1,IV10……第1インバータ(センシングクロックドラ
イバー用) IV3,IV30……第2インバータ(センシングクロックドラ
イバー用) IV50……第3インバータ(センシングクロックドライバ
ー用) Ts……センストランジスタ IV2,IV20……第1インバータ(レストアクロックドライ
バー用) IV4,IV40……第2インバータ(レストアクロックドライ
バー用) R1,R2……抵抗(時間遅延用)
回路図、 第2図は第1図に図示された回路内の主要部分の入力又
は出力の動作を説明するためのタイミングチャート、 第3図は従来技術によるセンスアンプドライバーの詳細
な回路図、 第4図は第3図に図示された回路内の主要部分の入力ま
たは出力の動作を説明するためのタイミングチャート、 第5図は第3図に図示されたセンシングクロックの遅延
部の詳細な構成を示す回路図、 第6図は第5図の動作を説明するためのタイミングチャ
ートである。 図面の主要部分に対する符号の説明 1,10……センシングクロックドライバー 2,20……レストアクロックドライバー 3,30……センシングクロック遅延手段 4,40……センスアンプ IV1,IV10……第1インバータ(センシングクロックドラ
イバー用) IV3,IV30……第2インバータ(センシングクロックドラ
イバー用) IV50……第3インバータ(センシングクロックドライバ
ー用) Ts……センストランジスタ IV2,IV20……第1インバータ(レストアクロックドライ
バー用) IV4,IV40……第2インバータ(レストアクロックドライ
バー用) R1,R2……抵抗(時間遅延用)
Claims (2)
- 【請求項1】メモリセル内に貯蔵されたデータをセンシ
ングするセンスアンプの動作電源供給端子の接地側に結
合されたセンストランジスタを多端スロープのセンシン
グエネイブル信号として駆動するセンシングクロックド
ライバーを含むメモリ素子のセンスアンプドライバーに
おいて、 センシングクロックを反転するための第1のインバータ
と、 上記第1インバータの出力を再び反転する第2インバー
タと、 上記第2インバータの出力端子に対し並列に配列され、
上記第2インバータの出力に応答して互いに異なる時間
に順次ターン・オンされるようにそれらのゲート間に抵
抗手段が設けられ、それらのドレインはセンスアンプの
動作電源供給端子の接地側に共通的に接続されたN−チ
ャネルMOSトランジスタから構成されるセンス用トラン
ジスタを含む第3インバータと、 センシングクロックがディスエイブル状態となる場合、
直ぐ上記の第3インバータ内の遅延特性を有する少なく
とも1つのN−チャネルMOSトランジスタのゲート電圧
を接地線レベルに強制的に放電させるためのフルダウン
手段とを含むメモリ素子内のセンスアンプドライバー。 - 【請求項2】上記の第3のインバータ内の遅延特性を有
する少なくとも1つのN−チャネルMOSトランジスタの
ゲートに対するフルダウン手段は、 上記の第2インバータの1つの出力端子に接続され、遅
延特性を有するN−チャネルMOSトランジスタのゲート
に接続される少なくとも1つのN−チャネルMOSトラン
ジスタから構成して、センシングクロックがディスエイ
ブル状態となる場合フルダウン手段のターン・オンに伴
い第3インバータ内に遅延特性を有する少なくとも1つ
のN−チャネルMOSトランジスタが強制的に接地線に放
電され、上記の第3インバータ内にそれぞれのN−チャ
ネルMOSトランジスタ等が同時にターン・オフされ電源
線と接地線との間にDC電流通路が形成されることを防止
するようにしたことを特徴とする請求項1に記載のメモ
リ素子内のセンスアンプドライバー。
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