JPH07105119B2

JPH07105119B2 - Ｐｃｍプロセツサを用いたデ−タ記憶装置

Info

Publication number: JPH07105119B2
Application number: JP6146886A
Authority: JP
Inventors: 健次中野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-03-19
Filing date: 1986-03-19
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPS62219266A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルオーディオ信号を回転ヘッドに
より磁気テープに記録するためのPCMプロセッサを用い
て、コードデータを記憶するようにしたデータ記憶装置
に関する。

〔発明の概要〕

この発明は、縦方向に整列する複数ワードからなるブロ
ックが横方向にＮ個並べられたマトリクス配列中に、PC
M信号の連続するワードが（N/M）ブロックずつの間隔で
位置するインターリーブ処理と、PCM信号のエラー訂正
符号化を行うPCMプロセッサを有し、ブロック毎にデー
タが順次記録されるようにしたデータ記憶装置におい
て、PCM信号の連続する２ワードに相当する二つのデー
タとして同一のデータを挿入すると共に、PCMプロセッ
サのインターリーブ処理の結果、同一のデータの記録位
置がマトリクス配列内でなるべく大きくなるようにディ
ジタルデータを変換する手段をPCMプロセッサの前段に
設けることにより、PCM信号を記録するためのPCMプロセ
ッサ及びヘッド・テープ系の構成に変更を加えることな
しに、コードデータを記憶できるようにしたものであ
る。

〔従来の技術〕

磁気テープの幅が8mmで、小型のテープカセットを使用
するVTR（所謂８ミリVTR）が知られている。この８ミリ
VTRのひとつの特徴は、ディジタルオーディオ信号（PCM
信号と称する）の記録／再生が規格化されていることで
ある。PCM信号を記録／再生する時のエラー訂正符号
は、例えば特開昭58-199409号公報に示されている。

８ミリVTRでは、FM変調されたオーディオ信号を記録ビ
デオ信号と共に、傾斜トラックに記録する方式が標準方
式とされている。また、オプションとしてトラックの端
部にPCM信号の専用の領域が設けられている。更に、８
ミリVTRをオーディオ信号専用の記録／再生装置として
使用する際の規格（マルチチャンネルフォーマット）も
定められている。

８ミリVTRでは、サンプリング周波数が（f_S＝2f_H＝31.5
kHz,f_H：水平同期周波数）、量子化ビット数が（ｎ＝
８）ビットと規格化されている。従って、再生可能な周
波数帯域は、（f_H＝15.75kHz）となる。また、量子化ビ
ット数が８ビットでは、少なすぎるので、実質的にダイ
ナミックレンジを拡大できるように、アナログのノイズ
除去システム及び10ビットの情報を８ビットに圧縮する
ノンリニアな量子化が用いられている。

８ミリVTRのPCM信号の記録機能を利用することにより、
８ミリVTRにより、キャラクタデータ，ソフトウェアの
データ，グラフィックスデータ等のコードデータを記憶
するデータ記憶装置を実現することができる。例えばハ
ードディスクメモリのバックアップメモリに８ミリVTR
は応用可能である。

〔発明が解決しようとする問題点〕

８ミリVTRが持つエラー訂正能力は、PCM信号の記録／再
生にとっては、充分なものである。しかしながら、コー
ドデータの記憶装置の点から見ると、コードデータは、
PCM信号のように、エラーデータを平均値等により、補
間することができないため、８ミリVTRのエラー訂正能
力が不充分であった。

従って、この発明の目的は、PCM信号を対象とする８ミ
リVTRのようなPCMデータレコーダにより実現されたデー
タ記憶装置を提供することにある。この発明は、８ミリ
VTRと同一のエラー訂正符号を用い、従って、PCMプロセ
ッサの構成を変更する必要がなく、また、PCMプロセッ
サに供給されるディジタルデータを前処理することによ
り、ランダムエラー及びバーストエラーの両者に対する
エラー訂正能力が向上されたデータ記憶装置である。

〔問題点を解決するための手段〕

この発明は、縦方向に整列する複数ワードからなるブロ
ックが横方向にＮ個（N:整数）並べられたマトリクス配
列中に、PCM信号の連続するワードが（N/M）（M:整数）
ブロックずつの間隔で位置するインターリーブ処理と、
PCM信号のエラー訂正符号化を行うPCMプロセッサを有
し、マトリクス配列のディジタルデータがブロック毎に
順次記録されるようにしたデータ記憶装置において、PC
M信号の連続する２ワードに相当する二つのデータとし
て同一のデータを挿入すると共に、PCMプロセッサのイ
ンターリーブ処理の結果、同一のデータの夫々の記録位
置の間隔がマトリクス配列内でなるべく大きくなるよう
にディジタルデータを変換する手段をPCMプロセッサの
前段に設けたことを特徴とするPCMプロセッサを用いた
データ記憶装置である。

〔作用〕

コードデータの同一のデータが記録されるので、再生さ
れたデータのペアの一方がエラーデータとなっても、他
方の正しいデータが得られ、ランダムエラーの訂正能力
が向上する。また、PCMプロセッサのインターリーブの
処理の結果、８ミリVTRが扱うデータの単位である各フ
ィールドのデータのマトリクス配列内で同一のデータの
ペアの一方のデータとその他方のデータとの記録位置が
離れたものとなる。従って、ドロップアウト等により発
生するバーストエラーの訂正能力が向上する。

〔実施例〕

この発明の一実施例について、図面を参照して説明す
る。この説明は、以下の項目の順序に従ってなされる。

a.記録／再生回路の全体の構成 b.ヘッド及びテープ系とトラックパターン c.エラー訂正符号 d.PCMプロセッサ e.ディジタルデータの記録／再生時の処理 f.変形例 a.記録／再生回路の全体の構成第１図は、この発明をハードディスクメモリのバックア
ップメモリに適用した再生回路の構成を全体として示
し、1A及び1Bは、フレーム周波数で回転するドラム上
に、180°の角間隔で配設された一対の回転ヘッドを示
すこの回転ヘッド1A,1Bには、記録アンプ11A,11B及び回
転トランス（図示せず）を介して記録信号が夫々供給さ
れ、また回転ヘッド1A,1Bより再生された信号が回転ト
ランス及び再生アンプ12A,12Bを介して取り出される。
回転ヘッド1A及び1Bが取り付けられたドラムは、フィー
ルド周波数で回転するドラムモータによって回転され
る。

記録アンプ11A,11Bは、スイッチ回路13によりその一方
が選択され、合成回路15からの記録信号が供給される。
再生アンプ12A,12Bからの再生信号は、スイッチ回路14
により１チャンネルの信号に変換され、分配回路16に供
給される。スイッチ回路13,スイッチ回路14,合成回路15
及び分配回路16は、切り替えパルス発生回路17からの制
御信号により制御される。切り替えパルス発生回路17に
は、端子18から回転ヘッド1A,1Bの回転位相と同期した
フレーム周波数のパルス信号が供給される。この一実施
例では、８ミリVTRのマルチチャンネルフォーマットの
６個のチャンネルに１回の走査でディジタルデータを記
録／再生している。このため、６個のPCMプロセッサ19a
〜19fが設けられており、PCMプロセッサ19a〜19fの夫々
から出力されるチャンネル１〜チャンネル６の記録記号
が合成回路15により合成される。また、分配回路16によ
り再生信号がチャンネルごとにPCMプロセッサ19a〜19f
に供給される。

PCMプロセッサ19a〜19fの夫々は、ステレオオーディオ
信号が入／出力されるアナログ入力端子及びアナログ出
力端子の他にディジタル信号が入／出力されるディジタ
ル入力端子及びディジタル出力端子を有している。この
一実施例では、ハードディスクメモリから読み出された
コードデータを８ミリVTRによって記録するために、PCM
プロセッサ19a〜19fの夫々のディジタル入力端子及びデ
ィジタル出力端子が用いられる。

PCMプロセッサ19a〜19fのディジタル入力端子には、入
力セレクタ20により選択されたシリアルデータが供給さ
れる。入力セレクタ20には、インターフェース22からの
データが供給される。また、PCMプロセッサ19a〜19fの
夫々のディジタル出力端子に得られたディジタルデータ
が出力セレクタ21を介してインターフェース22に供給さ
れる。このインターフェース22には、ハードディスクメ
モリ25において読み出されたデータがハードディスクの
コントローラ24を介して供給される。ハードディスクメ
モリ25から読み出されたデータは、インターフェース22
により、バッファメモリ23に格納される。バッファメモ
リ23には、ハードディスクメモリ25の所定量例えば10セ
クターのデータが格納される。このバッファメモリ23に
記憶されているディジタルデータがインターフェース22
及び入力セレクタ20を介して８ミリVTRのPCMプロセッサ
19a〜19fに供給される。

また、出力セレクタ21により取り出された８ミリVTRの
再生ディジタルデータがインターフェース22に供給さ
れ、インターフェース22の制御によりバッファメモリ23
に書き込まれる。バッファメモリ23は、10セクターのデ
ィジタルデータを貯えることができ、バッファメモリ23
からインターフェース22及びコントローラ24を介してハ
ードディスクメモリ25へのディジタルデータの書き込み
が可能である。第１図では省略されているが、PCMプロ
セッサ19a〜19fの夫々には、記録するディジタルデータ
と同期したクロックが供給され、またPCMプロセッサ19a
〜19fの夫々からは、再生されたディジタルデータと同
期したクロックが出力される。

インターフェース22は、データの転送レートの変換のよ
うに、８ミリVTRとハードディスクメモリ25との間のデ
ータの授受に必要な処理の他に、後述のように、ディジ
タルデータの前処理及び８ミリVTRにより再生されたデ
ィジタルデータのエラー検出の処理を行う。

b.ヘッド及びテープ系とトラックパターン第11図は、８ミリVTRのヘッド及びテープ系の配置関係
を示す。第11図において、２は８ミリVTRの標準規格の
信号の記録時には、フレーム周波数（NTSC方式の場合で
1800rpm）で回転するドラムを示し、180°の角間隔でも
って回転ヘッド1A及び1Bがドラム２に取り付けられてい
る。回転ヘッド1A及び1Bの夫々の磁気ギャップの延長方
向が異ならされており、隣接トラックからのスロストー
クをアジマスロスにより抑圧できる構成とされている。
ドラム２の周面に8mm幅の磁気テープ３が斜めに巻き付
けられた状態で一定の速度で走行する。磁気テープ３の
巻き付け角θ（＝θ１＋θ２）は、例えば221°（＝185
°＋36°）とされている。磁気テープ３の巻き付け角θ
の中で、θ１の範囲がビデオ領域とされ、回転ヘッド1A
及び1Bのスキャンがオーバーラップするθ２の範囲がPC
M領域とされている。

磁気テープ３には、第12図に示すように、回転ヘッド1A
及び1Bにより交互に傾斜したトラックが形成される。回
転ヘッド1Aが磁気テープ３の走査を開始する始端部にPC
M領域4Aが形成され、次に、ビデオ領域5Aが形成され
る。同様に回転ヘッド1Bにより、PCM領域4B及びビデオ
領域5Bが形成される。ビデオ領域5A,5Bの中の巻き付け
角180°と対応する領域に信号（FM変調輝度信号,FM変調
オーディオ信号,ATF用パイロット信号）が記録される。
PCM領域4A,4Bに１フィールド分のPCM信号が記録され
る。

８ミリVTRでは、PCM信号だけの記録／再生が考慮されて
いる。このマルチチャンネルフォーマットは、第13図に
示すように、１本のトラックが６分割される。221°の
巻き付け角の中で、終端の５°の区間を除く、216°の
区間が36°づつに分割される。この６個の区間は、ヘッ
ド走査方向の順序に従って、チャンネル1,チャンネル2,
・・・，チャンネル６と称される。１個の区間は、チャ
ンネル１の部分が第13図において拡大して示されている
ように、始端部のラン・イン区間７及び終端部のアフタ
ー・レコード・マージン８に挟まれてデータ区間６が位
置する構成を有している。チャンネル１の区画と次のチ
ャンネル２の区間との境界でRFスイッチングパルスのト
ランジションが発生する。ハードディスクメモリからの
ディジタルデータを記録する時は、マルチチャンネルフ
ォーマットのチャンネル１〜チャンネル６が使用され
る。

c.エラー訂正符号 PCMプロセッサ19a〜19fの各々では、１フィールド分のP
CM信号即ちPCM領域4A,4Bに記録されるデータを単位とし
てエラー訂正符号の符化加処理及び復号処理がなされ
る。第14図及び第15図は、データの次元配列を示してお
り、水平方向の各行に含まれるデータが順にQ,W0,W1,W
2,W3,W4,W5,W6,W7と表されている。この各行には、132
個のデータが含まれている。従って、各々が８ビットの
データが（10×132）のマトリクス状に配列される。こ
のデータ中には、１フィールド分（1050ワード）のステ
レオPCM信号L0〜L524及びR0〜R524とパリティデータP0
〜P131及びQ0〜Q131と制御用の６個のデータID0〜ID5と
が含まれる。

上述のデータ配列は、垂直方向の各列がブロックと称さ
れ、ブロックアンプA0〜A131が各ブロックに対して付加
されている。第15図において、黒いドットで示す９個の
データにより、パリティデータＰを含む一方のパリティ
符号系列が形成され、白いドットで示す10個のデータに
より、パリティデータＰ及びＱを含む他方のパリティ符
号系列が形成される。パリティデータＰを含む一方のパ
リティ符号の系列は、15ブロック又は14ブロック離れた
ブロックに含まれるデータから形成される。パリティデ
ータＰ及びＱを含む他方のパリティ符号系列は、等しく
12ブロックずつ離れたブロックに含まれるデータから形
成される。１つの２次元配列中の各データは、異なる２
つのパリティ符号系列に含まれる。

更に、（Q,W0,・・・W6,W7）からなるブロック毎に16ビ
ットのCRCコード（巡回コードを用いた誤り検出コード
の一種）が付加される。このCRCコードによって、ブロ
ック毎のエラーの有無が検出される。単純パリティを使
用しているために、１個の符号系列中にCRCチエックに
よりエラーがあるとされたデータが１個の場合には、エ
ラーの訂正が可能である。復号時に、パリティデータＰ
を含む符号系列に関しての復号とパリティデータＰ及び
Ｑを含む符号系列に関しての復号とを繰り返して行うこ
とにより、誤りの訂正能力が向上する。

エラー訂正符号の符号化処理がなされたデータは、最初
のブロックから、第132番目のブロック迄順に記録され
る。各ブロックの先頭には、ブロック同期用の同期コー
ド及び前述のブロックアドレスを示すアドレスコードが
付加される。第16図は、最初のブロックと対応する記録
データを示している。上述のエラー訂正符号によって訂
正することができないエラーデータは、その前後に夫々
位置する正しいデータの平均値によって置き換えられ
る。

また、上述のエラー訂正符号は、ビデオ信号と共に、PC
M信号を記録／再生する場合、PCM信号だけを記録／再生
する場合の両者に適用される。

d.PCMプロセッサ PCMプロセッサ19a〜19fの各々は、第２図に示す構成と
されている。第２図において、40で示す記録データのセ
レクトスイッチと45で示す再生データのセレクトスイッ
チが８ミリVTRのPCMプロセッサに付加されている。

入力端子30からのアナログオーディオ信号がローパスフ
イルタ36により、15〔kHz〕以下に帯域制限され、アナ
ログノイズ除去回路37に供給される。アナログノイズ除
去回路37の出力信号がA/Dコンバータ38に供給され、１
サンプルが10ビットのディジタルデータに変換される。
更に、圧縮回路39により、10ビットが８ビットに圧縮さ
れる。８ビットに圧縮されたPCM信号がセレクトスイッ
チ40を介してエンコーダ41に供給される。エンコーダ41
は、前述のようなインターリーブエラー訂正符号の符号
化及びCRC符号化の処理を行う。エンコーダ41の出力信
号がバイフェーズ変調回路42に供給され、バイフェーズ
変調された記録信号が出力端子33に得られる。

入力端子34からの再生信号が復調回路43に供給され、バ
イフェーズ変調の復調がなされ、復調された再生データ
がデコーダ44に供給される。デコーダ44は、CRC検出、
エラー訂正符号の復号及びディンターリーブを行う。デ
コーダ44の出力データがセレクトスイッチ45を介して伸
長回路46に供給され、８ビットが10ビットに変換され
る。伸長回路46の出力データが補間回路47に供給され、
補間回路47により、エラーデータの修整がなされる。補
間回路47の出力データがD/Aコンバータ48に供給され、
アナログ信号に変換され、D/Aコンバータ48の出力信号
がローパスフィルタ49及びアナログノイズ除去回路50を
介して出力端子31に取り出される。

セレクトスイッチ40は、８ミリVTRの規格のPCM信号を記
録する時に、圧縮回路39の出力端子とエンコーダ41とを
接続し、入力セレクタ20からのディジタルデータを記録
する時に、ディジタル入力端子32とエンコーダ41とを接
続する。セレクトスイッチ45は、８ミリVTRの規格のPCM
信号を再生する時に、デコーダ44の出力端子と伸長回路
46とを接続し、ディジタルデータを再生する時に、デコ
ーダ44の出力端子とディジタル出力端子35とを接続す
る。このディジタル出力端子35に取り出されたバイト単
位のデータが前述のように、出力セレクタ21に供給され
た。

e.ディジタルデータの記録／再生時の処理上述のように、ステレオPCM信号を記録する時には、１
チャンネルのトラックに、ＬチャンネルのL0〜L524及び
ＲチャンネルのR0〜R524の1050ワードが記憶される。第
14図にデータ配列は、PCMプロセッサのエンコーダ41及
びデコーダ44（第２図参照）に関連して設けられたメモ
リ（RAM）の領域に記憶されているデータ配列と対応し
ている。この第14図から理解されるように、PCM信号の
ＬチャンネルのワードLn及びＲチャンネルのワードRnの
ペアでデータの順序の並び変え（インターリーブ）がさ
れている。

つまり、132ブロックが44ブロックずつに複数分割さ
れ、ｎ番目のワードLn及びRnのブロックアドレスから44
ブロック離れたブロックアドレスに次に（ｎ＋１）番目
のL_n+1及びR_n+1が位置するインターリーブがなされてい
る。このインターリーブによって、PCM信号の連続する
ワードの記録位置を離してバーストエラーの補間に対す
る影響を低減している。

この一実施例では、コードデータを記録する時に、コー
ドデータの同一のデータからなるペアのワードを記録す
る。従って、１フィールド内で（1050/2＝525）ワード
のデータの記録が可能である。この二重記録のための処
理は、インターフェース22においてなされる。また、こ
の一実施例では、１フィールド内で、同一のデータの記
録位置の間隔がなるべく大きくするものである。つま
り、PCMプロセッサ19a〜19fにより処理された結果、ペ
アのワードの記録位置の間隔が１フィールド内でなるべ
く大きくなるように、コードデータを前処理するもので
ある。

第３図に示すように、（10×132）ワード１の１フィー
ルドのデータのマトリクス配置では、ワードａ及び
ａ′,b及びｂ′が夫々同一ワードの時に、ａ及びａ′,b
及びｂ′が夫々66ブロック離れれば、記録位置の間隔が
最大となる。８ミリVTRのPCMプロセッサ19a〜19fの夫々
のインターリーブ処理では、ワードａ及びａ′又はｂ及
びｂ′に位置するPCM信号のワードが一義的に定まって
いる。従って、ａ及びａ′,b及びｂ′等に対応する２ワ
ードが同一のデータであるコードデータがPCMプロセッ
サ19a〜19fに夫々供給される。

理解を容易とするため、第４図に示すように、48ワード
のデータD1〜D48からなる（４ワード×12ブロック）の
マトリクス配置を例にしてデータの前処理を説明する。
このマトリクス配置は、12ブロックを（1/3）に分割し
た４ブロックずつ離して、入力データを順に配置したも
のである。ブロック毎にデータが上から下に順に記録さ
れる。第４図に示すデータ配列において、例えばD1及び
D8のワードがコードデータの同一のワードS1であれば、
このワードS1のペアの記録位置を最大（24ワード）とす
ることができる。

46ワードのデータD1〜D48が供給され、第４図に示すよ
うに、このデータD1〜D48を配列するPCMプロセッサを用
いる場合には、第５図に示すようなソースデータの前処
理（アレンジ）がなされる。第５図Ａは、S1からS24の2
4ワードが順に位置するソースデータを示す。このソー
スデータの各ワードに関して同一データのワードが形成
される。同一データのワードは、第５図Ｃに示す本来の
ワードD1〜D48と対応した所定のタイムスロットに第５
図Ｂに示すように、挿入される。このアレンジは、６ワ
ード毎の単位でなされる。最初の６ワードは、S1〜S6の
ワードがワード（D1〜D6）と夫々対応して順番に配され
る。次の６ワードは、ワード（D7〜D12）の夫々の番号
から（−4,−7,−7,−4,−7,−７）を減じた番号のワー
ド（S3,S1,S2,S6,S4,S5）がワード（D7〜D12）と夫々対
応して順番に配される。ワード（D13〜D18）の６ワード
に夫々対応して（−６）の番号を減じた番号のワード
（S7〜S12）が順番に配される。ワード（D19〜D24）に
対応して、（−10,−13,−13,−10,−13,−13）の値を
減じた番号のワード（S9,S7,S8,S12,S10,S11）が順番に
配される。ワード（D25〜D30）の６ワードに夫々対応し
て、ワード（D25〜D30）の６ワードに夫々対応して、ワ
ード（S25〜S30）が順番に配される。ワード（D31〜D3
6）の６ワードに対応して、（−16,−19,−19,−16,−1
9,−19）の値を減じた番号のワード（S15,S13,S14,S18,
S16,S17）が順番に配される。ワード（D37〜D42）の６
ワードに夫々対応して、（−18）の番号を減じた番号の
ワード（S19〜S24）が順番に配される。ワード（D43〜D
48）の６ワードに夫々対応して、（−22,−25,−25,−2
2,25,−25）の値を減じた番号のワード（S21,S19,S20,S
24,S22,S23）が順番に配される。

上述のようにアレンジ処理がされたソースデータを第４
図に示すようなデータ配列に変換するPCMプロセッサに
供給することにより、PCMプロセッサでは、第６図に示
すように、ソースデータのワードが配列される。従っ
て、同期コード，アドレスコードを無視すれば、コード
データの同一のデータは、磁気テープに記録される時
に、第７図に示すように、最大の間隔（24ブロック）で
もって記録される。データの再生時に、ドロップアウト
が発生しても、このドロップアウトによりるバーストエ
ラーの長さが23ブロック以下であれば、必ず、同一のデ
ータの２ワードの一方が救われる。

上述のソースデータのアレンジ処理は、マトリクス配列
のブロック数ｎの（1/2）のブロック数の周期でなされ
る。また、第６図における各行の先頭のワード（S7,S1
3,S19）は、データが二重記録により２倍となっている
ので、（n/2）だけアドレスを増加する必要がある。更
に、各行の（n/2）ワードずつのデータは、同一データ
であるように制御される。

このアレンジ処理は、第14図に示すようなデータ配列を
形成する８ミリVTRのPCMプロセッサに対しても同様に成
り立つ。即ち、８ミリVTRの１フィールド分のデータ
は、132ブロックからなるので、66ブロックを周期とす
るデータの処理がなされる。第８図は、インターフェー
ス22に設けられ、PCMプロセッサ19a〜19fの夫々に供給
されるコードデータのアレンジのための構成を示す。

第８図において、51で示す入力端子にコントローラ24
（第１図参照）を介されたハードディスクメモリ25の読
み出しデータ即ち、ソースデータが供給され、このソー
スデータがバッファメモリ23に書き込まれる。バッファ
メモリ23から読み出されたソースデータがアレンジデー
タメモリ52に供給される。アレンジデータメモリ52は、
バッファメモリ23の２倍の容量を持ち、バッファメモリ
23から読み出された１個のデータがアレンジデータメモ
リ52の異なるアドレスに２回書き込まれる。アレンジデ
ータメモリ52において、ソースデータの配列の並び替え
が行われ、出力端子53にアレンジデータが得られる。こ
のアレンジデータがセレクタ20を介してPCMプロセッサ1
9a〜19fのディジタル入力端子にステレオPCM信号に代え
て供給される。

第９図は、バッファメモリ23及びアレンジデータメモリ
52を用いたデータ転送のタイミングを示している。第９
図Ａに示すパルス信号の“1"の期間でハードディスクメ
モリ25からバッファメモリ23へのデータの転送がなされ
る。次に第９図Ｂに示すパルス信号の“1"の期間でバッ
ファメモリ23からアレンジデータメモリ52へのデータの
転送がなされる。更に、次に、第９図Ｃに示すパルス信
号の“1"の期間でアレンジデータメモリ52からPCMプロ
セッサ19a〜19fへのデータの転送がなされる。第９図Ｄ
は、クッロクパルスCKを示す。また、上述のデータの転
送タイミングの夫々の最初で第９図Ｅに示すように、ク
リアパルスCLRが発生する。

バッファメモリ23には、アドレスカウンタ54により形成
されたアドレス信号が供給される。アドレスカウンタ54
には、クロックパルスCK及びクリアパルスCLRが供給さ
れる。バッファメモリ23ではデータレートの変換がなさ
れ、バッファメモリ23の出力データは、PCM信号と等し
いデータレートのものとなる。アレンジデータメモリ52
と関連してアドレスカウンタ55が設けられている。アド
レスカウンタ55にクロックパルスCK及びクリアパルスCL
Rが供給されている。

バッファメモリ23のアドレスカウンタ54により形成され
たアドレスがデコーダ56に供給される。デコーダ56で
は、アドレスカウンタ54の値が所定の値となる時に、
“1"となるデコードパルスDC3,DC12,DC66が形成され
る。デコードパルスDC3は、アドレスカウンタ54の値が
３で割り切れる時に“1"となる。デコードパルスDC12
は、アドレスカウンタ54の値が３で割り切れない時に
“1"となる。また、第14図に示されるように、８ミリVT
Rでは、（n/2＝66）となるので、アレンジデータメモリ
52の各行の先頭では、デコードパルスDC66により、アレ
ンジデータメモリ52のアドレスが（＋66）される。

デコードパルスDC66がゲート回路57に供給され、端子58
からの（66）の値がデコードパルスDC66の“1"の期間に
ゲート回路57を通過し、加算器59に供給される。デコー
ドパルスDC12がゲート回路60に供給され、端子61からの
（７）の値がデコードパルスDC12の“1"の期間にゲート
回路60を通過し、加算器62に供給される。デコードパル
スDC3がゲート回路63に供給され、端子64からの（４）
の値がデコードパルスDC3の“1"の期間にゲート回路63
を通過し、加算器62に供給される。

アドレスカウンタ55の出力が加算器59及び62とゲート回
路65に供給される。加算器59の出力信号がアドレスカウ
ンタ55にロードされる。ゲート回路65には、端子66から
のタイミングパルスT1が供給され、このタイミングパル
スT1が“1"の期間にゲート回路65を介されたアドレス信
号がアレンジデータメモリ52に供給される。加算器62の
出力信号がゲート回路67に供給される。ゲート回路67に
は、端子68からのタイミングパルスT2が供給され、この
タイミングパルスT2が“1"の期間にゲート回路67を介さ
れたアドレス信号がアレンジデータメモリ52に供給され
る。ゲート回路65及び67の夫々から出力されるアドレス
信号によって、バッファメモリ23から読み出された二個
のデータがアレンジデータメモリ52の異なるアドレスに
二回書き込まれる。

上述の第８図に示す構成において、第10図Ａがクロック
パルスを示し、第10図Ｂ及び第10図Ｃの夫々がタイミン
グパルスT1及びタイミングパルスT2を示す。また、第10
図Ｄは、バッファメモリ23のアドレスカウンタ54で形成
されたアドレス信号AD1の値を示す。アドレス信号AD1
は、第10図Ａに示すクロックパルスと同期して順次変化
するアドレス（０〜524）である。このアドレスによっ
て、バッファメモリ23からコードデータが順次読み出さ
れる。第10図Ｅは、アドレスカウンタ55により生成され
るアドレス信号AD2を示す。

デコーダ56によって、第10図Ｈに示すデコードパルスDC
3と第10図Ｉに示すデコードパルスDC12と第10図Ｊに示
すデコードパルスDC66とが形成される。デコードパルス
DC3が“1"の期間でゲート回路63がオンし、加算器62か
ら得られるアドレス信号は、（AD2＋４）となる。ま
た、デコードパルスDC12が“1"の期間でゲート回路60が
オンし、加算器62から得られるアドレス信号は、（AD2
＋７）となる。更に、デコードパルスDC66が“1"の期間
で、ゲート回路57がオンし、加算器59により、（AD2＋6
6）の値とされたアドレス信号がアドレスカウンタ55に
セットされる。従って、アドレス信号AD2は、デコード
パルスDC66が“1"になると、第10図Ｅに示されるよう
に、アドレス信号AD1の値に（66）が加算される値とな
る。

タイミングパルスT1が“1"の期間にゲート回路65がオン
し、第10図Ｆに示すアドレス信号が発生する。このアド
レス信号によってバッファメモリ23からのコードデータ
がアレンジデータメモリ52に書き込まれる。また、タイ
ミングパルスT2が“1"の期間にゲート回路67がオンし、
第10図Ｇに示すアドレス信号が発生する。このアドレス
信号によって、バッファメモリ23からのコードデータの
同一のものがアレンジデータメモリ52に書き込まれる。
これらのワードクロックの１周期にゲート回路65及び67
から発生するアドレス信号によって、同一のデータがア
レンジデータメモリ52に２回書き込まれる。アレンジデ
ータメモリ52を読み出す時は、アレンジデータメモリ52
に対して（０〜1049）のワードアドレスが順番に供給さ
れる。

アレンジデータメモリ52に上述のように書き込まれた同
一のデータである２ワードは、アレンジデータメモリ52
から読み出されてPCMプロセッサ19a〜19fに供給される
ことにより第14図に示すデータ配列中で、記録位置がよ
り大きくなるようにインターリーブされる。従って、二
重記録されたデータの両者がドロップアウト等により発
生したバーストエラーによってエラーデータとなるおそ
れを低減することができる。

磁気ヘッド1A及び1Bにより再生されたディジタルデータ
は、チャンネル１〜チャンネル６の各チャンネル毎にPC
Mプロセッサ19a〜19fの夫々によりエラー訂正の処理を
受ける。PCMプロセッサ19a〜19fのディジタル出力端子3
5にエラー訂正の処理がされたデータが得られる。イン
ターフェース22では、ディジタルデータのワード毎に付
随しているエラーフラグを参照して正しいデータをバッ
ファメモリ23に書き込む。

一例として、二重記録されているデータD0及びD1を考え
ると、インターフェース22は、データD0が正しい時に
は、このデータD0をバッファメモリ23に書き込む。若
し、データD0がエラーデータで、データD1が正しいデー
タであれば、データD1がバッファメモリ23に書き込まれ
る。更に、データD0及びD1が共にエラーデータである場
合には、エラーフラグがセットされ、バッファメモリ23
へのデータの書き込みが禁止される。

f.変形例上述の一実施例と異なり、一個のPCMプロセッサを使用
し、１チャンネルを用いてコードデータを記憶するよう
にしても良い。

〔発明の効果〕

この発明は、ステレオPCM信号を記録／再生するための
８ミリVTRによりデータ記憶装置を実現することができ
る。つまり、この発明に依れば、コードデータを二重記
録すると共に、二重記録されるデータの記録位置を離し
ているので、ランダムエラー及びバーストエラーの両者
の影響を受けにくいものとでき、記憶されるデータの信
頼性を向上することができる。またこの発明は、ステレ
オPCM信号用のPCMプロセッサに殆ど変更を加える必要が
なく、既存のPCMプロセッサのICを利用できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の記録／再生回路の全体の
ブロック図、第２図はPCMプロセッサの一例のブロック
図、第３図，第４図，第５図，第６図及び第７図はコー
ドデータの記録時になされるデータのアレンジ動作の説
明に用いる略線図、第８図はこの発明の一実施例におけ
るデータのアレンジのための構成を示すブロック図、第
９図及び第10図はコードデータの記録時の動作説明に用
いるタイムチャート、第11図，第12図及び第13図はこの
発明の一実施例のヘッド及びテープ系とトラックパター
ンとを夫々示す略線図、第14図，第15図及び第16図は８
ミリVTRのエラー訂正符号の説明に用いる略線図であ
る。図面における主要な符号の説明 1A,1B:回転ヘッド、3:磁気テープ、11A,11B:記録アン
プ、12A,12B:再生アンプ、19a〜19f:PCMプロセッサ、2
2:インターフェース、23:バッファメモリ、25:ハードデ
ィスクメモリ。

Claims

【特許請求の範囲】

【請求項１】縦方向に整列する複数ワードからなるブロ
ックが横方向にＮ個（N:整数）並べられたマトリクス配
列中に、PCM信号の連続するワードが（N/M）（M:整数）
ブロックずつの間隔で位置するインターリーブ処理と、
上記PCM信号のエラー訂正符号化を行うPCMプロセッサを
有し、上記マトリクス配列のディジタルデータがブロッ
ク毎に順次記録されるようにしたデータ記憶装置におい
て、上記PCM信号の連続する２ワードに相当する二つのデー
タとして同一のデータを挿入すると共に、上記PCMプロ
セッサのインターリーブ処理の結果、上記同一のデータ
の夫々の記録位置の間隔が上記マトリクス配列内でなる
べく大きくなるようにディジタルデータを変換する手段
を上記PCMプロセッサの前段に設けたことを特徴とするP
CMプロセッサを用いたデータ記憶装置。