JPH07101931B2 - Image processing device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像処理装置に係り、特に、テレビジョンやVT
R等におけるピクチャーインピクチャーシステムの子画
面の画質を向上するに好適な画像処理装置に関する。The present invention relates to an image processing device, and more particularly to a television and a VT.
The present invention relates to an image processing apparatus suitable for improving the image quality of a child screen of a picture-in-picture system in R or the like.

〔従来の技術〕[Conventional technology]

従来の装置は、特開昭54−156420号に記載のように、大
画面、小画面用のフレーム（フィールド）検出回路を設
け、大画面のフィールド判別結果に従って２つ用意した
小画面用のメモリの一方から選択して適当な開始位相で
読出して、小画面のインタレース関係を保持しようと試
みている。しかし、大画面、小画面の信号位相は一致し
ていないのが一般的であるから、メモリの読み書きを同
時に行えるシステムにあっては、小画面の表示途中でメ
モリの内容が次のフィールド情報に書きかえられてしま
い、小画面上下に異なった画像が表示される。従来の装
置はかかる原因で生ずる小画面の途中で二枚の絵を継ぎ
合わせた目ざわりな画像を解消にまでは配慮がされてい
なかった。As described in Japanese Patent Laid-Open No. 54-156420, a conventional device is provided with a frame (field) detection circuit for a large screen and a small screen, and two small screen memories are prepared according to the result of field discrimination of the large screen. One of them is selected and read out at an appropriate start phase to try to maintain the interlace relation of the small screen. However, since the signal phases of the large screen and the small screen do not generally match, in a system that can read and write memory at the same time, the contents of the memory become the next field information during the display of the small screen. It was rewritten and different images are displayed on the top and bottom of the small screen. In the conventional device, no consideration has been given to eliminating a conspicuous image in which two pictures are joined in the middle of a small screen caused by such a cause.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上記従来技術は、非同期の大、小画面情報に対し、小画
面情報をメモリに書き込む途中で、大画面に同期して行
うメモリ読み出し位相が追越してしまうことによって生
ずる２フィールド画面の継ぎ合わせの点について配慮が
されておらず、早い動きの場面では上下に異なる絵柄が
表示される問題があった。In the above-mentioned conventional technique, in contrast to asynchronous large and small screen information, a two-field screen is spliced when the memory read phase that is performed in synchronization with the large screen is overtaken while the small screen information is being written to the memory. There was a problem that different patterns were displayed on the top and bottom in the scene of fast movement.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、従来２領域（あるいは２つ）から構成され
ていたメモリ領域を４領域とし、それぞれ第１、第２
（奇数、偶数）フィールド用に２領域ずつ割り当て、個
々のフィールドの読み書きが追越現象を生じないよう制
御する追越防止制御回路を設けることにより達成され
る。The above-mentioned object is to set the memory area, which was conventionally composed of two areas (or two areas), to four areas, and
This is achieved by providing two regions for (odd number and even number) fields and providing an overtaking prevention control circuit for controlling reading and writing of individual fields so as not to cause an overtaking phenomenon.

〔作用〕[Action]

本発明中、４つのメモリ領域は奇数、偶数フィールドの
情報読み書き用に２領域ずつ割り当てられ、追越防止制
御回路は、親画面の（奇・偶数）フィールド判別を行
い、その判別結果と一致したフィールド情報を記憶した
領域のうち、先に記憶した方から読出すように動作す
る。それによって、メモリ領域はファースト・イン・フ
ァースト・アウト（FIFO）で読み書きされ、フィールド
情報の読み書きは読出しが常に先行するので前述した追
越動作を防止できる。In the present invention, four memory areas are allocated for reading / writing information of odd / even fields, and the overtaking prevention control circuit performs the (odd / even) field determination of the parent screen, and the determination result matches. Of the areas in which the field information is stored, the one stored first is read out. As a result, the memory area is read and written in first-in first-out (FIFO), and reading and writing of field information always precedes reading, so that the above-mentioned overtaking operation can be prevented.

〔実施例〕〔Example〕

以下、本発明の一実施例を第１図により説明する。第１
図において、１は受信機、２はVTR再生装置、3,4は同期
分離回路、5,6はフィールド判別器、７は誤動作防止
器、８〜11は連動切換スイッチ、12は追越禁止回路、13
は小（子）画面記憶器、14は加算器、15はスイッチ８〜
11を切換制御する切換制御回路、16はテレビジョンセッ
トである。本実施例では、２はVTR再生装置としている
が、これは受信機１の受信信号と異なる受信信号の受信
機、あるいはVTR記録再生装置等、他の信号ソースに置
換可能である。また、第１図における連動スイッチ8,9
は第２図に示すように同期分離回路、3,4の前段に設け
ても良く、この場合連動スイッチ10,11は省略できる。
なお第１図、第２図の回路は動作的にほとんど類似して
いるので、第１図を代表させて以下に動作説明する。An embodiment of the present invention will be described below with reference to FIG. First
In the figure, 1 is a receiver, 2 is a VTR reproducing device, 3 and 4 are sync separation circuits, 5 and 6 are field discriminators, 7 is a malfunction prevention device, 8 to 11 are interlock changeover switches, and 12 is an overtaking prohibition circuit. ,13
Is a small (child) screen memory, 14 is an adder, and 15 is a switch 8 to
A switching control circuit for switching and controlling 11 and 16 is a television set. In the present embodiment, 2 is a VTR reproducing device, but this can be replaced with another signal source such as a receiver of a received signal different from the received signal of the receiver 1 or a VTR recording / reproducing device. Also, the interlocking switches 8 and 9 in FIG.
2 may be provided in front of the sync separation circuits 3 and 4 as shown in FIG. 2, in which case the interlocking switches 10 and 11 can be omitted.
Since the circuits of FIGS. 1 and 2 are almost similar in operation, the operation will be described below by typifying FIG.

第１図中の受信機１、VTR再生装置２から供給される映
像信号つまり大（親）画面信号と小（子）画面信号はそ
れぞれ同期分離回路3,4に供給され、該回路によって垂
直同期信号および水平同期信号とに分離され、さらにフ
ィールド判別回路5,6、スイッチ8,9を経て、追越禁止回
路12に印加されると同時に、VTR再生装置２からの例え
ば大（親）画面信号はスイッチ10を経て加算器14の一方
の入力端子に印加され、受信機１からの小（子）画面信
号はスイッチ11を経て記憶部13に供給され、該記憶器に
て時間軸圧縮されて、加算器14の他方の入力端子に印加
される。そして加算器14で大小合成された信号はテレビ
ジョンセット16に印加され、該セットにて２画面を表示
することによってピクチャー・イン・ピクチャー機能が
実現される。この概略動作に対し、誤動作防止回路７と
切換制御回路15は保護的な役目をはたし、これらは概
ね、同期信号がノイズで犯された際のフィールド判別の
誤判別、２画面を入れ換えた際の過渡的の円滑化をはか
るものであり、場合によっては簡略化、および削除可能
である。次に個々の要素の具体的構成や、要部波形図等
を交えて、より詳細な動作説明をする。The video signals supplied from the receiver 1 and the VTR reproducing device 2 in FIG. 1, that is, the large (parent) screen signal and the small (child) screen signal are respectively supplied to the sync separation circuits 3 and 4, and the vertical separation is performed by the circuits. Signal and horizontal sync signal, and further applied to the overtaking prohibition circuit 12 through the field discrimination circuits 5 and 6 and the switches 8 and 9, and at the same time, for example, a large (parent) screen signal from the VTR reproducing device 2. Is applied to one input terminal of the adder 14 via the switch 10, the small (child) screen signal from the receiver 1 is supplied to the storage unit 13 via the switch 11, and is time-axis compressed in the storage unit. , Is applied to the other input terminal of the adder 14. Then, the signals combined by the adder 14 are applied to the television set 16, and the picture-in-picture function is realized by displaying two screens on the set. Against this general operation, the malfunction prevention circuit 7 and the switching control circuit 15 play a protective role, and these are generally used when the sync signal is violated by noise and the field discrimination is erroneous and the two screens are replaced. It is intended to facilitate the transient transition of, and in some cases, can be simplified and deleted. Next, a more detailed operation will be described with reference to specific configurations of individual elements and waveform diagrams of main parts.

第３図は小（子）画面記憶部13の一構成例を示すブロッ
ク図である。図中、20はアナログ−ディジタル変換器
（A/D変換器と称す）、21はサンプリング回路、30は自
動位相制御器、31はクロック信号発生器、22,23は切換
スイッチ、24はメモリ、25〜28はメモリ領域、29はディ
ジタル−アナログ変換器（D/A変換器と称す）、32〜35
は電気信号である。以下に動作の概略を示す。まず、映
像信号32はA/D変換器20でディジタル量に変換された
後、クロック信号発生器31の発生するクロックを用い、
サンプリング回路21によりサンプリングされる。このと
き、クロック信号発生器31の発生するクロックは自動位
相制御器30により、映像信号32のバースト信号に位相同
期するよう制御された、バースト信号の２逓倍以上の周
波数信号である。次にサンプリングされた信号はフィー
ルド判別信号34に従ってメモリ領域25〜28のいずれかへ
書き込まれる。この動作と非同期に読み出し動作は行わ
れ、これは信号35によって制御される切換スイッチで選
択されたメモリ領域からである。さらにメモリ領域25〜
28からの読み出し信号をD/A変換器29にてD/A変換すれ
ば、結果的に信号32を時間軸圧縮した信号33を得ること
ができる。上記動作中、本発明のポイントとなる切換ス
イッチ22,23の制御信号34,35の詳細な発生方法は後述す
ることにし、まずは、子画面記憶器13の他の構成例を第
４図によって示しておく。第４図中40は輝度信号抽出
器、41は色差信号抽出器、42は自動位相同期制御回路、
43,48は切換スイッチ、47は色差、輝度親切換回路、49,
50はD/A変換器、18は加算回路である。本実施例の第３
図との相異点は映像入力信号32を輝度信号と色差信号と
に分解するか否かであり、その点で第３図、第４図のそ
れぞれをコンポジット方式、コンポーネント方式と呼ぶ
ことができる。以下にコンポーネント方式の概略動作を
示す。第４図中の信号32であるNTSC信号は周知のよう
に、そのバースト信号に対する位相差に２つの色情報を
変調する所謂直角二相変調で色差信号を変調しているの
で、この信号を復調するには、バースト信号に位相同期
したクロック信号が必要となる。これを発生する構成の
一例として本実施例では、自動位相同期制御回路42によ
りこの制御を行わせることとして、その詳細説明は省略
する。何れにしても色信号抽出器41はNTSC信号から色差
信号復調すればよく、これは周知の一般的な復調器にて
充分である。一方輝度信号は輝度信号抽出器40で抽出さ
れるが、これも一般的な低域通過型フィルタ（ロウパス
フィルタ）による構成で充分である。FIG. 3 is a block diagram showing a configuration example of the small (child) screen storage unit 13. In the figure, 20 is an analog-digital converter (referred to as A / D converter), 21 is a sampling circuit, 30 is an automatic phase controller, 31 is a clock signal generator, 22 and 23 are changeover switches, 24 is a memory, 25 to 28 are memory areas, 29 is a digital-analog converter (referred to as D / A converter), 32 to 35
Is an electrical signal. The outline of the operation is shown below. First, the video signal 32 is converted into a digital amount by the A / D converter 20, and then the clock generated by the clock signal generator 31 is used.
It is sampled by the sampling circuit 21. At this time, the clock generated by the clock signal generator 31 is a frequency signal which is controlled by the automatic phase controller 30 so as to be phase-synchronized with the burst signal of the video signal 32 and which is a frequency signal which is equal to or higher than double the burst signal. Then, the sampled signal is written in any of the memory areas 25 to 28 according to the field discrimination signal 34. A read operation is performed asynchronously with this operation, from the memory area selected by the changeover switch controlled by signal 35. Further memory area 25 ~
If the read signal from 28 is D / A converted by the D / A converter 29, as a result, the signal 33 obtained by time-axis-compressing the signal 32 can be obtained. During the above operation, a detailed method of generating the control signals 34 and 35 of the changeover switches 22 and 23, which is the point of the present invention, will be described later. First, another configuration example of the small screen memory 13 will be shown in FIG. Keep it. In FIG. 4, 40 is a luminance signal extractor, 41 is a color difference signal extractor, 42 is an automatic phase synchronization control circuit,
43 and 48 are changeover switches, 47 is color difference, luminance parent changeover circuit, 49,
50 is a D / A converter, and 18 is an adder circuit. Third of this embodiment
The difference from the figure is whether or not the video input signal 32 is decomposed into a luminance signal and a color difference signal, and in that respect, FIGS. 3 and 4 can be called a composite method and a component method, respectively. . The schematic operation of the component system is shown below. As is well known, the NTSC signal, which is the signal 32 in FIG. 4, modulates the color difference signal by so-called quadrature two-phase modulation that modulates two color information to the phase difference with respect to the burst signal, so this signal is demodulated. To do so, a clock signal that is phase-synchronized with the burst signal is required. In this embodiment, as an example of a configuration for generating this, the automatic phase synchronization control circuit 42 performs this control, and a detailed description thereof will be omitted. In any case, the color signal extractor 41 may demodulate the color difference signal from the NTSC signal, and a known general demodulator is sufficient. On the other hand, the luminance signal is extracted by the luminance signal extractor 40, but a general low-pass filter (low-pass filter) is also sufficient for this.

こうして輝度信号、色差信号に分解された入力信号はス
イッチ43を経てA/D変換器20に印加され、該A/D変換器に
て時分割手法をもってアナログ−ディジタル変換されて
しかるのちサンプリング回路21、スイッチ22を経てメモ
リ領域25〜28内に記憶される。これは、A/D変換器を１
つですますためであり、A/D変換器を複数個設ければス
イッチ回路43,48、色差、輝度切換回路47は不要とな
る。クロック信号発生器31の発生するクロックに同期し
て信号36により切換スイッチ43を切換えるとともにサン
プリング回路21でサンプリングを行うことになる。従っ
て切換スイッチ43が端子側にある時には輝度信号をA/
D変換し、サンプリング回路21でサンプリングし、メモ
リ領域25〜28に書き込みをする。また端子側にある時
には色差信号をサンプリングしメモリ領域25〜28に書き
込む。一方、読出し側では、メモリ領域25〜28の読み出
しに同期して切換スイッチ48を切換えるようにする。即
ち、読出しクロックを色差、輝度切換回路47で制御し
て、輝度、色差信号が所定の順番で読出されるように
し、このタイムングにあわせて、切換スイッチ48を切換
える。こうして輝度信号がメモリ領域から読出されるタ
イミングでは、切換スイッチ48は端子側に、色差信号
が読出されるタイミングでは端子側に切換えられるこ
とになり、それぞれD/A変換器49,50にてアナログ量に変
換された後に加算回路51で加算される。ここで謂う加算
はNTSC信号への変調を示し、これは一般的なNTSC信号へ
の変調器で充分である。The input signal thus decomposed into the luminance signal and the color difference signal is applied to the A / D converter 20 via the switch 43, and is subjected to analog-digital conversion by the A / D converter in a time-division manner, and then the sampling circuit 21. , And is stored in the memory areas 25 to 28 via the switch 22. This is one A / D converter
If a plurality of A / D converters are provided, the switch circuits 43 and 48 and the color difference / luminance switching circuit 47 become unnecessary. The changeover switch 43 is changed over by the signal 36 in synchronization with the clock generated by the clock signal generator 31, and the sampling circuit 21 performs sampling. Therefore, when the selector switch 43 is on the terminal side, the brightness signal is
D conversion is performed, sampling is performed by the sampling circuit 21, and writing is performed in the memory areas 25 to 28. When it is on the terminal side, the color difference signal is sampled and written in the memory areas 25 to 28. On the other hand, on the reading side, the changeover switch 48 is switched in synchronization with the reading of the memory areas 25 to 28. That is, the read clock is controlled by the color difference / luminance changeover circuit 47 so that the luminance / color difference signals are read out in a predetermined order, and the changeover switch 48 is changed over in accordance with this timing. In this way, the selector switch 48 is switched to the terminal side at the timing when the luminance signal is read from the memory area, and is switched to the terminal side at the timing when the color difference signal is read. After being converted into a quantity, the addition circuit 51 adds the quantity. The so-called addition here refers to the modulation to the NTSC signal, a modulator to the general NTSC signal is sufficient.

次に、追越禁止回路12の具体的構成例と概略動作を述べ
る。Next, a specific configuration example and schematic operation of the overtaking prohibition circuit 12 will be described.

第５図は追越禁止回路12の一構成例を示すブロック図で
あり、第６図はその説明のための画面図、第７図、第８
図は第５図の構成例の動作説明のための要部波形図であ
る。第５図中50はアンドゲート、51は子画面トリガ発生
器、52,53はフリップフロップ、54,55は復号器、60〜63
は電気信号である。第６図中56,57は画面、第７図、第
８図中70〜86は時間帯を示す。前述の事情により、大
（親）画面と小（子）画面のフィールド判別信号８′,
9′が追越禁止回路12の入力条件となる。FIG. 5 is a block diagram showing a configuration example of the overtaking prohibition circuit 12, and FIG. 6 is a screen diagram for explaining the same, FIG. 7, and FIG.
FIG. 7 is a waveform chart of essential parts for explaining the operation of the configuration example of FIG. In FIG. 5, 50 is an AND gate, 51 is a child screen trigger generator, 52 and 53 are flip-flops, 54 and 55 are decoders, and 60 to 63.
Is an electrical signal. 56 and 57 in FIG. 6 show screens, and 70 to 86 in FIG. 7 and FIG. 8 show time zones. Due to the above-mentioned circumstances, the field discrimination signal 8'of the large (parent) screen and the small (child) screen,
9'is the input condition for the overtaking prohibition circuit 12.

次に追越禁止回路の詳細な説明を加える。まずフィール
ド判別信号８′,9′のうち書込み側、即ち小（子）画面
側の情報９′は、フリップフロップ53で２分周され、信
号60となる。一方大（親）画面側の信号８′はアンドゲ
ート50により、子画面トリガ信号61とアンドされる。こ
こで言う画面トリガ信号61は画面56（第６図）を表示
中、走査線がa₁点に達した時点で立上るパルスであり、
子画面表示の開始時点を示す（立下りは任意）。この結
果、出力される信号62は、フリップフロップ52のデータ
とりこみトリガとなる。フリップフロップ52のデータ入
力ＤはフリップフロップのＱ出力つまり信号９′の分周
信号Ｑである信号60であるから、フリップフロップ52の
出力は信号63のようになる。時間帯70,73における信
号９′、信号60および時間帯74〜78における信号８′、
信号63の模様は表１のようになる。Next, a detailed description of the overtaking prohibition circuit will be added. First, of the field discrimination signals 8'and 9 ', the information 9'on the writing side, that is, the small (child) screen side is divided into two by the flip-flop 53 and becomes a signal 60. On the other hand, the signal 8'on the large (parent) screen side is ANDed with the child screen trigger signal 61 by the AND gate 50. The screen trigger signal 61 referred to here is a pulse that rises when the scanning line reaches point a ₁ while the screen 56 (FIG. 6) is being displayed.
Indicates the start time of the child screen display (fall is optional). As a result, the output signal 62 becomes a data capture trigger of the flip-flop 52. Since the data input D of the flip-flop 52 is the Q output of the flip-flop, that is, the signal 60 which is the divided signal Q of the signal 9 ', the output of the flip-flop 52 becomes the signal 63. Signal 9'in time zones 70, 73, signal 60 and signal 8'in time zones 74-78,
The pattern of signal 63 is shown in Table 1.

一方、親、子信号間の位相関係が変化して、第８図の如
くなった場合、時間帯79〜82における信号９′信号60の
模様と時間帯83〜86における信号８′信号63の模様は表
２のようになる。 On the other hand, when the phase relationship between the parent signal and the child signal is changed to be as shown in FIG. 8, the pattern of the signal 9 ′ signal 60 in the time zones 79 to 82 and the signal 8 ′ signal 63 in the time zones 83 to 86 are shown. The pattern is shown in Table 2.

今、信号９′,60,あるいは信号８′,63を印加して信号3
4,35によって第３図、第４図の切換スイッチ22,23の端
子を切換える復号器54,55の動作関係を次のように規定
する。 Now, apply signal 9 ', 60 or signal 8', 63 to signal 3
The operation relations of the decoders 54 and 55 for switching the terminals of the changeover switches 22 and 23 of FIGS. 3 and 4 by 4,35 are defined as follows.

すると、フィールド判別器5,6の出力８′,9′に従い、
メモリ領域24を構成する各メモリ25〜25のいずれかへの
書込み、いずれかからの読み出しが制御される。先の例
の場合、第８図に相当する位相では一つのメモリ領域に
対し読み書きの時間差は１フィールド走査分以上ある。
一方、第７図に相当する位相では読み書きの時間差は短
いが、一つのメモリに対する読み書きは常に読出しが先
行している。たとえば第７図の時刻t₁においては信号
９′，信号60は双方Ｌであるため、表３より書込み用の
切換スイッチ22は端子側に切換わっており、信号
８′,63についてはH,Hとなることから、端子側に切換
わる。この時、第６図の画面56のように小画面a₁に走査
が達すると同時に画面57b₁情報をメモリに書込むが、読
出しはメモリ28から、書込みはメモリ27から行われる。
次に第７図の時刻t₂では信号９′,60はH,Hとなってスイ
ッチ22は端子側に切換わる。ここで読み書きは同一の
メモリ領域27に行われるが、時間帯74においてはメモリ
領域27の読出しは常に先行しているため、書込み位相が
読出し位相を追越すことはない。そして時刻t₃において
メモリ領域27の読出しが終了し、しばらくたってから
（時間帯70を終了してから）メモリ領域27の書込みが終
了する。以上の事情から、同一のメモリ領域に対し、最
も読み書きの位相が接近するのは、信号９′,60,63の立
上りが一致した位相において（このとき信号８′はＨに
一義的に決まっている）であるが、この条件においても
メモリ領域の読み書きは初めの一瞬において同時である
ことを除いて常に読み出しが先行する。このように本発
明によって追越現象を防止できる。 Then, according to the outputs 8 ', 9'of the field discriminators 5, 6,
Writing to or reading from any of the memories 25 to 25 forming the memory area 24 is controlled. In the case of the above example, in the phase corresponding to FIG. 8, the time difference between reading and writing in one memory area is one field scanning or more.
On the other hand, in the phase corresponding to FIG. 7, the time difference between reading and writing is short, but reading and writing with respect to one memory is always preceded by reading. For example, at time t ₁ in FIG. 7, since both the signal 9 ′ and the signal 60 are L, the changeover switch 22 for writing is switched to the terminal side from Table 3, and the signals 8 ′ and 63 are H, Since it becomes H, it switches to the terminal side. At this time, as in the case of the screen 56 in FIG. 6, when the scan reaches the small screen a ₁ , the screen 57b ₁ information is written into the memory, but the reading is performed from the memory 28 and the writing is performed from the memory 27.
Then at time t ₂ of FIG. 7 signal 9 ', 60 switch 22 becomes H, and H is switched to the terminal side. Here, reading and writing are performed in the same memory area 27, but in the time zone 74, reading of the memory area 27 always precedes, so that the writing phase does not overtake the reading phase. Then, at time t ₃ , the reading of the memory area 27 is completed, and after a while (after the end of the time period 70), the writing of the memory area 27 is completed. From the above circumstances, the read and write phases are closest to the same memory area when the rising edges of the signals 9 ', 60 and 63 coincide with each other (at this time, the signal 8'is uniquely determined to be H). However, even under this condition, reading and writing in the memory area always precede the reading, except that reading and writing in the memory area are simultaneous at the first moment. Thus, the present invention can prevent the overtaking phenomenon.

最後にフィールド判別回路５、誤動作防止回路７（第１
図、第２図中）の具体的構成と動作概要を述べておく。
まずフィールド判別回路５と誤動作防止回路７の具体的
構成を第９図に示す。第９図中、100は水平同期分離
器、101は垂直同期分離器、102はパルス発生回路、103
はアップダウンカウンタ、104は論理回路、105はフリッ
プフロップ、106は分周カウンタ、107は判定回路、110
〜116は電気信号であり、このうち特に、114はアップダ
ウンカウンタ103のプリセットパルス、115はアップダウ
ンカウンタ103の出力のラッチパルスである。さて、本
構成例の動作を、要部波形図第10図にて説明する。まず
同期分離された信号110は水平同期分離器100、垂直同期
分離器101に印加され、該分離器にて水平同期信号111と
垂直同期信号112が抽出される。この垂直同期信号の期
間外の水平同期信号数はフィールド毎に変わるが、同様
に、垂直同期信号期間内の水平同期信号数もフィールド
毎に変わる。従っていずれかの期間の水平同期信号数を
カウンタ計数すればよいが、ビット数が少なくてすむ点
を考え、垂直同期信号期間内の水平同期信号数を計数す
る。このため、パルス発生回路102は垂直同期信号期間
の水平同期信号113を抽出し、アップダウンカウンタ103
にクロックとして印加する。アップダウンカウンタ103
は、連続した垂直同期期間の水平同期信号数の差を示
す。即ち、連続した垂直同期中の信号113の差によりフ
ィールド判別を行う。この走査を詳述すると、次のよう
になる。即ち、フリップフロップ105は垂直同期信号112
を分周するが、このＨ期間かつ垂直同期信号の立下り後
最初の水平同期信号をラッチパルス114、次の水平同期
信号をプリセットパルス115とする。今、アップダウン
カウンタ103が３ビット構成であり、そのカウント出力
をLSBからQ₁,Q₂,Q₃とし、プリセット値をQ₁,Q₂,Q₃全て
Ｈ、つまり７とする。この時アップダウンカウンタ103
は、分周信号116がＨでアップカウント、Ｌでダウンカ
ウントすると規定する。以上の条件からプリセットパル
ス115のｄ点でプリセットパルス115で７にプリセットさ
れたアップダウンカウンタ103は次の垂直同期信号112の
ｂ中の水平同期信号113をダウンカウントする（信号116
がＬだからダウンカウント）。従ってカウンタ103は7,
6,5,4とカウントし、次の垂直同期信号ｃ中の信号113を
アップカウントし、5,6,7,0なるカウント動作をする
（第10図117参照）。Finally, the field discrimination circuit 5 and the malfunction prevention circuit 7 (first
The concrete configuration of FIG. 2 and FIG. 2) and the operation outline will be described.
First, FIG. 9 shows specific configurations of the field discrimination circuit 5 and the malfunction prevention circuit 7. In FIG. 9, 100 is a horizontal sync separator, 101 is a vertical sync separator, 102 is a pulse generation circuit, and 103.
Is an up-down counter, 104 is a logic circuit, 105 is a flip-flop, 106 is a frequency division counter, 107 is a determination circuit, 110
˜116 are electric signals, of which 114 is a preset pulse of the up / down counter 103 and 115 is a latch pulse of the output of the up / down counter 103. Now, the operation of this configuration example will be described with reference to FIG. First, the signal 110 subjected to the sync separation is applied to the horizontal sync separator 100 and the vertical sync separator 101, and the horizontal sync signal 111 and the vertical sync signal 112 are extracted by the separator. The number of horizontal synchronization signals outside the period of the vertical synchronization signal changes for each field, and similarly, the number of horizontal synchronization signals within the vertical synchronization signal period also changes for each field. Therefore, the number of horizontal synchronization signals in any period may be counted, but the number of horizontal synchronization signals in the vertical synchronization signal period is counted considering that the number of bits is small. Therefore, the pulse generation circuit 102 extracts the horizontal synchronization signal 113 in the vertical synchronization signal period, and the up / down counter 103
As a clock. Up-down counter 103
Indicates the difference in the number of horizontal sync signals in consecutive vertical sync periods. That is, the field discrimination is performed based on the difference between the signals 113 during continuous vertical synchronization. The details of this scanning are as follows. That is, the flip-flop 105 has the vertical synchronization signal 112.
The first horizontal synchronizing signal is the latch pulse 114 and the next horizontal synchronizing signal is the preset pulse 115 after the falling of the vertical synchronizing signal during this H period. Now, the up-down counter 103 has a 3-bit configuration, and its count output is Q ₁ , Q ₂ , and Q ₃ from LSB, and the preset values are all Q ₁ , Q ₂ , and Q ₃ H, that is, 7. Up-down counter 103 at this time
Defines that the frequency-divided signal 116 counts up when H, and counts down when L. Under the above conditions, the up / down counter 103 preset to 7 by the preset pulse 115 at the point d of the preset pulse 115 down-counts the horizontal sync signal 113 in the next vertical sync signal 112 b (signal 116).
Is down because it is L). Therefore, the counter 103 is 7,
6,5,4 are counted, the signal 113 in the next vertical synchronizing signal c is up-counted, and counting operation of 5,6,7,0 is performed (see FIG. 117 in FIG. 10).

このカウント値をラッチパルス114のｅでラッチする。
この場合のように垂直同期内の水平同期数が多い周期
（信号112のa,c）で信号116がＨとなる時のカウントラ
ッチ値は０となる。一方、第11図のように垂直同期信号
112のa,b,c中の信号113の数が3,4,3なる場合、水平同期
数が多い周期（信号112のｂ）にて信号116がＬとなる時
のカウントラッチ値は７となる。上記の動作にてラッチ
動作を含み、カウント値を判別するのが論理回路104の
役目であり、簡単には例えば、Q₃をラッチした値がＨか
Ｌか判定するのみでよい。第10図と第11図における信号
116をフィールド判別信号とすれば両図のいずれかの場
合は誤判定であるからこの判定結果に従ってフリップフ
ロップ105の位相を継続あるいは反転すればよい。この
際、一回の判定結果のみでは同期信号等に混入するノイ
ズによる判定誤りが生ずるので、何回かの判定結果を総
合して誤りをなくす。この目的のために設けたのが誤動
作防止回路７であり、これは垂直同期信号112（分周信
号116等でも可）を計数し、その間の判定結果が常に一
定であるかどうか最終的に判定する判定回路107を含
む。これにより、何回かの計測により続けて誤判別とな
れば、フリップフロップ105を反転するよう制御でき、
ノイズに対する動作マージンが大きく増加する。This count value is latched by the latch pulse 114e.
As in this case, the count latch value becomes 0 when the signal 116 becomes H in a cycle (a, c of the signal 112) in which the number of horizontal synchronizations in the vertical synchronization is large. On the other hand, as shown in Fig. 11, the vertical sync signal
When the number of signals 113 in a, b, and c of 112 is 3, 4, and 3, the count latch value is 7 when the signal 116 becomes L in a cycle with a large number of horizontal synchronizations (b of the signal 112). Become. It is the role of the logic circuit 104 to determine the count value including the latch operation in the above operation, and it is only necessary to determine whether the latched value of Q ₃ is H or L, for example. Signals in Figures 10 and 11
If 116 is used as a field discrimination signal, an erroneous determination is made in either case of both figures. Therefore, the phase of the flip-flop 105 may be continued or inverted according to the determination result. At this time, a determination error due to noise mixed in the synchronization signal or the like occurs with only one determination result, so the error is eliminated by combining the determination results of several times. A malfunction prevention circuit 7 is provided for this purpose, which counts the vertical synchronization signal 112 (or the frequency-divided signal 116, etc.) and finally determines whether or not the determination result during that period is always constant. The determination circuit 107 is included. This makes it possible to control the flip-flop 105 to be inverted if misjudgment continues after several measurements.
The operation margin for noise is greatly increased.

本発明のポイントは以上の通りであるが、付加回線とし
て、切換制御回路15（第１図、第２図中）について述べ
れば、これは、２画面表示における大（親）画面と小
（子）画面とを交換する役目を果たし、これは、垂直同
期等に同期して動作せしめることにより円滑さを増すこ
とができるが、詳しくはかつあいする。The points of the present invention are as described above, but if the switching control circuit 15 (in FIG. 1 and FIG. 2) is described as an additional line, it is a large (parent) screen and a small (child) in the two-screen display. ) It plays a role of exchanging with the screen, which can be increased in smoothness by operating in synchronization with vertical synchronization or the like.

〔発明の効果〕 本発明によれば、従来、２画面表示システムの小画面表
示中、読み書き位相の追越により生じていた、画面上下
の２フィールド分のつぎはぎをなくし、早い動きでも常
に小画面表示内容は完結した１フィールド情報にできる
ので、性能向上の効果がある。[Advantages of the Invention] According to the present invention, the two-field patching at the top and bottom of the screen, which has been caused by the overtaking of the read / write phase during the small screen display of the two-screen display system, is eliminated, and even a fast movement is always small. The contents displayed on the screen can be one-field information that has been completed, which has the effect of improving performance.

【図面の簡単な説明】[Brief description of drawings]

第１図、第２図は本発明の一実施例を示すブロック図、
第３図〜第５図は上記一実施例の構成要素を示すブロッ
ク図、第６図は説明図、第７図、第８図は第５図のブロ
ック図の要部波形図、第９図は上記一実施例の別の構成
要素を説明するブロック図、第10図、第11図は第９図の
構成要素の要部波形図である。 5,6……フィールド判別回路、 ７……誤動作防止回路、 12……追越禁止回路、 13……小画面記憶部、 20……A/D変換器、 21……サンプリング回路、 24……メモリ、 25〜28……メモリ領域、 29……D/A変換器。1 and 2 are block diagrams showing an embodiment of the present invention,
3 to 5 are block diagrams showing the constituent elements of the above-mentioned embodiment, FIG. 6 is an explanatory diagram, FIG. 7 and FIG. 8 are main waveform diagrams of the block diagram of FIG. 5, and FIG. Is a block diagram for explaining another component of the above embodiment, and FIGS. 10 and 11 are waveform diagrams of main components of the component of FIG. 5,6 …… Field discrimination circuit, 7 …… Malfunction prevention circuit, 12 …… Overpass prohibition circuit, 13 …… Small screen storage area, 20 …… A / D converter, 21 …… Sampling circuit, 24 …… Memory, 25-28 …… Memory area, 29 …… D / A converter.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大坪 宏安 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (72)発明者 小野 公一 茨城県勝田市大字稲田1410番地 株式会社 日立製作所東海工場内 (56)参考文献 特開 昭56−64571（ＪＰ，Ａ) 実開 昭55−5605（ＪＰ，Ｕ) ─────────────────────────────────────────────────── --- Continuation of the front page (72) Hiroyasu Otsubo Inventor Hiroyasu Otsubo 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Home Appliance Research Institute Hitachi, Ltd. (72) Inventor Koichi Ono 1410 Inada, Katsuta-shi, Ibaraki Stock Hitachi, Ltd. Tokai factory (56) References Japanese Patent Laid-Open No. 56-64571 (JP, A) Actually developed 55-5605 (JP, U)

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】親画面と小画面の２画面表示の２個の映像
信号に対し、それぞれに第１、第２フィールド（奇数、
偶数フィールド）の判定をするフィールド判別手段と、
書き込みと読み出しとを非同期に制御でき、少なくとも
４個の部分領域からなる４フィールド分以上の容量を有
するメモリ領域と、該部分領域の数に基づいた所定容量
の連続した映像信号データを前記小画面のフィールド判
別手段の判別結果により決定する前記メモリ領域の各部
分領域に周期的に繰り返して書き込み、前記大画面のフ
ィールド判別手段の判別結果に一致した前記部分領域か
ら、書き込み時と同じ順序で周期的に読み出し、且つ、
前記部分領域での書き込みと読み出しとが略同じタイミ
ングで行われる場合に、前記読み出し順序を２フィール
ド分飛ばして前記メモリ領域から読み出すように制御す
る読み書きタイミング制御手段とを設けたことを特徴と
する画像処理装置。1. A first screen and a second field (odd number) for two video signals of a two-screen display of a main screen and a small screen.
Field determination means for determining even fields),
The writing and reading can be asynchronously controlled, and a memory area having a capacity of at least 4 fields including at least 4 partial areas and a continuous video signal data of a predetermined capacity based on the number of the partial areas are provided on the small screen. Periodically and repeatedly write to each partial area of the memory area determined by the determination result of the field determination means, and from the partial area that coincides with the determination result of the field determination means of the large screen, the cycle is the same as when writing. Read out, and
When writing and reading in the partial area are performed at substantially the same timing, there is provided a read / write timing control unit that controls the reading order by skipping two fields and reading from the memory area. Image processing device. 【請求項２】特許請求の範囲第１項記載の構成におい
て、前記読み書き制御手段を、前記小画面用のフィー
ルド判別結果を分周する第１の手段、大画面用のフィ
ールド判別結果と小画面表示開始信号との論理積を取る
手段、該論理積出力をトリガとして該分周手段の出力
をサンプリングする手段、該、大画面、小画面用のフ
ィールド判別結果と前記第一の分周出力と該サンプリン
グ出力とに従い、該メモリの少なくとも４個に分割した
部分領域のいずれかを選択する選択手段とにより構成す
ることを特徴とする画像処理装置。2. The structure according to claim 1, wherein the read / write control means divides the field discrimination result for the small screen by a first means, the field discrimination result for the large screen and the small screen. Means for obtaining a logical product with a display start signal, means for sampling the output of the frequency dividing means using the logical product output as a trigger, the field discrimination result for the large screen and small screen, and the first frequency division output An image processing apparatus, comprising: a selection unit that selects any one of the partial areas of the memory divided into at least four in accordance with the sampling output. 【請求項３】特許請求の範囲第１項記載の構成におい
て、前記フィールド判別手段を、大、小画面映像信号
の垂直同期信号期間内あるいは外の水平同期信号数を計
数するアップダウンカウンタ、該アップダウンカウン
タを垂直同期信号の２周期に１度プリセットする手段、
プリセット直前のアップダウンカウンタ値のサンプリ
ング保持手段、該垂直同期信号を分周する第二の分周
手段、該サンプリング・保持手段の出力に従い前記し
た第二の分周手段の分周位相を変化する分周位相制御手
段とにより構成することを特徴とする画像処理装置。3. The up-down counter according to claim 1, wherein said field discriminating means counts the number of horizontal synchronizing signals within or outside the vertical synchronizing signal period of the large and small screen video signals. Means for presetting the up / down counter once every two cycles of the vertical synchronizing signal,
Sampling and holding means for the up / down counter value immediately before presetting, second dividing means for dividing the vertical synchronizing signal, and changing the dividing phase of the second dividing means according to the output of the sampling / holding means. An image processing apparatus comprising a frequency division phase control means. 【請求項４】特許請求の範囲第３項記載の構成におい
て、垂直同期信号または前記した第二の分周手段出力
の計数器、該計数器の一定の計数期間にわたり該サン
プリング・保持手段変化するか否かを検出する変化検出
手段、該変化検出手段の変化検出時にのみ、前記した
分周位相制御手段による分周位相変化を動作させる手段
を付加したことを特徴とする画像処理装置。4. A counter according to claim 3, wherein the counter of the vertical synchronizing signal or the output of the second frequency dividing means, and the sampling / holding means change over a constant counting period of the counter. An image processing apparatus comprising: a change detecting unit for detecting whether or not the change detecting unit detects the change, and a unit for operating the frequency dividing phase change by the frequency dividing phase control unit only when the change detecting unit detects the change.