JPH0697767A - アナログ・サンプリング装置 - Google Patents
アナログ・サンプリング装置Info
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- JPH0697767A JPH0697767A JP5113759A JP11375993A JPH0697767A JP H0697767 A JPH0697767 A JP H0697767A JP 5113759 A JP5113759 A JP 5113759A JP 11375993 A JP11375993 A JP 11375993A JP H0697767 A JPH0697767 A JP H0697767A
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- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 アナログ入力信号の品質を保ちつつ、従来よ
り大幅にサンプリング速度を向上させる。 【構成】 CCD配列20aは、捕捉セルの組21aを
有している。捕捉セルの組21aは複数のCMOSトラ
ンジスタQ1A〜QNAと、これらの夫々接続された第1電
荷転送セル23a.1〜23a.Nから構成される。タ
ップ付き遅延線が複数の捕捉セルの夫々にサンプリング
信号を順次供給すると、対応CMOSトランジスタが導
通して第1電荷転送セル23がアナログ入力信号のデー
タをサンプリングする。第1電荷転送セル23がデータ
で満杯になると、位相の異なるクロックP1〜/P1に
従って各第1電荷転送セル23に直列に接続された多数
の電荷転送セル24の列に沿ってデータが転送される。
り大幅にサンプリング速度を向上させる。 【構成】 CCD配列20aは、捕捉セルの組21aを
有している。捕捉セルの組21aは複数のCMOSトラ
ンジスタQ1A〜QNAと、これらの夫々接続された第1電
荷転送セル23a.1〜23a.Nから構成される。タ
ップ付き遅延線が複数の捕捉セルの夫々にサンプリング
信号を順次供給すると、対応CMOSトランジスタが導
通して第1電荷転送セル23がアナログ入力信号のデー
タをサンプリングする。第1電荷転送セル23がデータ
で満杯になると、位相の異なるクロックP1〜/P1に
従って各第1電荷転送セル23に直列に接続された多数
の電荷転送セル24の列に沿ってデータが転送される。
Description
【0001】
【産業上の利用分野】本発明は、高速サンプリング/低
速出力(FISO)アナログ・サンプリング装置、特
に、CMOSトランジスタで制御する捕捉セル、ホール
ド信号を発生するタップ付き遅延線、及びデータ蓄積用
に電荷結合素子(CCD)配列を用いたアナログ・サン
プリング装置に関する。
速出力(FISO)アナログ・サンプリング装置、特
に、CMOSトランジスタで制御する捕捉セル、ホール
ド信号を発生するタップ付き遅延線、及びデータ蓄積用
に電荷結合素子(CCD)配列を用いたアナログ・サン
プリング装置に関する。
【0002】
【従来の技術】米国特許第5144525号(対応日本
出願、特開平4−305900号「アナログ・サンプリ
ング・システム」)は、FISO(Fast In Slow Out、
高速サンプリング/低速出力)アナログ・サンプリング
・システムを開示している。これによれば、タップ付き
遅延線(又は、狭い時間間隔でタイミング信号列を出力
するその他の信号源)からクロックを供給して、高速の
アナログ信号を複数のアナログ捕捉セルで捕捉し、さら
に大きなアナログ・メモリ配列へと転送している。例え
ば、対応日本出願、特開平4−305900号の図28
には、アナログ・バス12の静電容量を低減するために
複数のアナログ捕捉セル110でアナログ信号を捕捉
し、さらに大きなアナログ・メモリ配列112へと転送
することが開示されている。入力信号(データ)の取込
みを完了すると、アナログ・メモリ配列中に蓄積された
電圧が転送され、量子化される。また、この出願は、多
様なタップ付き遅延線、及びその他の狭い時間間隔でタ
イミング信号列を出力する信号源を開示している。
出願、特開平4−305900号「アナログ・サンプリ
ング・システム」)は、FISO(Fast In Slow Out、
高速サンプリング/低速出力)アナログ・サンプリング
・システムを開示している。これによれば、タップ付き
遅延線(又は、狭い時間間隔でタイミング信号列を出力
するその他の信号源)からクロックを供給して、高速の
アナログ信号を複数のアナログ捕捉セルで捕捉し、さら
に大きなアナログ・メモリ配列へと転送している。例え
ば、対応日本出願、特開平4−305900号の図28
には、アナログ・バス12の静電容量を低減するために
複数のアナログ捕捉セル110でアナログ信号を捕捉
し、さらに大きなアナログ・メモリ配列112へと転送
することが開示されている。入力信号(データ)の取込
みを完了すると、アナログ・メモリ配列中に蓄積された
電圧が転送され、量子化される。また、この出願は、多
様なタップ付き遅延線、及びその他の狭い時間間隔でタ
イミング信号列を出力する信号源を開示している。
【0003】上記出願において、アナログ捕捉セル及び
アナログ・メモリ配列は、いずれもコンデンサとCMO
Sトランジスタに基づいている。アナログ捕捉セルはア
ナログ・メモリ配列に電圧を転送しなけば成らないが、
このようなアナログ・メモリ配列のサイズを大きくする
とアナログ捕捉セルへの入力容量が増加してしまう。容
量が増加すると、取り込んだサンプル(データ)の品質
が低下し、結局システムのサンプリング速度を制限する
ことになる。
アナログ・メモリ配列は、いずれもコンデンサとCMO
Sトランジスタに基づいている。アナログ捕捉セルはア
ナログ・メモリ配列に電圧を転送しなけば成らないが、
このようなアナログ・メモリ配列のサイズを大きくする
とアナログ捕捉セルへの入力容量が増加してしまう。容
量が増加すると、取り込んだサンプル(データ)の品質
が低下し、結局システムのサンプリング速度を制限する
ことになる。
【0004】電荷結合素子(CCD)は入力容量が大変
小さく、アナログ・サンプリング・システムにおいて、
サンプリング素子及び蓄積素子として利用されてきた。
米国特許第4648072号(対応日本出願、特開昭6
1−250899号「電荷転送装置」)は、CCDを用
いたデータ取込み装置を開示している。その第2図を参
照すると、この装置では、サンプリングする入力信号を
夫々データ・チャンネルの入力である2つのダイオード
68及び70に印加している。各データ・チャンネル
は、直列入力レジスタ62及び62’を具えたCCDを
有している。CCD中の直列入力レジスタ62及び6
2’は、16個の電荷転送セルを有し、その夫々が16
×33個のCCDの並列レジスタ(蓄積配列)に信号を
供給する。並列レジスタは、16個の直列出力レジスタ
に順に信号を供給する。この直列−並列−直列(SP
S)構造によって、FISO(高速サンプリング/低速
出力)動作を実現できる。
小さく、アナログ・サンプリング・システムにおいて、
サンプリング素子及び蓄積素子として利用されてきた。
米国特許第4648072号(対応日本出願、特開昭6
1−250899号「電荷転送装置」)は、CCDを用
いたデータ取込み装置を開示している。その第2図を参
照すると、この装置では、サンプリングする入力信号を
夫々データ・チャンネルの入力である2つのダイオード
68及び70に印加している。各データ・チャンネル
は、直列入力レジスタ62及び62’を具えたCCDを
有している。CCD中の直列入力レジスタ62及び6
2’は、16個の電荷転送セルを有し、その夫々が16
×33個のCCDの並列レジスタ(蓄積配列)に信号を
供給する。並列レジスタは、16個の直列出力レジスタ
に順に信号を供給する。この直列−並列−直列(SP
S)構造によって、FISO(高速サンプリング/低速
出力)動作を実現できる。
【0005】取り込まれたデータは、4相クロック信号
に従って2チャンネルSPS構造の各部分(CCD配
列)を移動する。データのサンプリング速度は、2相サ
ンプリング・クロック周波数(S1/S3)で定まる。
これらのクロックに従って、各チャンネルの一端にある
入力ダイオードからCCDの直列入力レジスタに入力信
号をサンプリングする。このとき、S1とS3の位相を
ずらし、第1CCDの直列入力レジスタにサンプリング
・クロックの1サイクルにつき信号を2個サンプリング
する。つまり、入力信号の連続する2個(各チャンネル
に1個づつ)のサンプルが各転送クロック・サイクル中
に取り込まれる。続いて入ってくる信号を処理し続ける
ために、直列入力レジスタの転送電極にクロックφ1A
〜φ4Aを印加して直列入力レジスタに沿ってデータを
転送している。よって、これら転送クロックφ1A〜φ
4Aの速度は、サンプリング・クロック(S1/S3)
と同じ速度である必要がある。CCD中でデータを転送
させるための転送クロックは、その電圧振幅が大きくな
ければならない。高周波数でありながら電圧振幅が大き
ければ、スルーレートの高い増幅器が必要となる。結
局、システム全体のデータ取込み速度は、CCD配列の
転送クロック速度によって制限を受ける。
に従って2チャンネルSPS構造の各部分(CCD配
列)を移動する。データのサンプリング速度は、2相サ
ンプリング・クロック周波数(S1/S3)で定まる。
これらのクロックに従って、各チャンネルの一端にある
入力ダイオードからCCDの直列入力レジスタに入力信
号をサンプリングする。このとき、S1とS3の位相を
ずらし、第1CCDの直列入力レジスタにサンプリング
・クロックの1サイクルにつき信号を2個サンプリング
する。つまり、入力信号の連続する2個(各チャンネル
に1個づつ)のサンプルが各転送クロック・サイクル中
に取り込まれる。続いて入ってくる信号を処理し続ける
ために、直列入力レジスタの転送電極にクロックφ1A
〜φ4Aを印加して直列入力レジスタに沿ってデータを
転送している。よって、これら転送クロックφ1A〜φ
4Aの速度は、サンプリング・クロック(S1/S3)
と同じ速度である必要がある。CCD中でデータを転送
させるための転送クロックは、その電圧振幅が大きくな
ければならない。高周波数でありながら電圧振幅が大き
ければ、スルーレートの高い増幅器が必要となる。結
局、システム全体のデータ取込み速度は、CCD配列の
転送クロック速度によって制限を受ける。
【0006】米国特許第4951302号(対応日本出
願、特開平2−45941号「電荷結合素子及びシフト
・レジスタ」)は、データ取込み速度を向上させるため
に、4相の入力部分を有するCCDの2相シフト・レジ
スタを開示している。これも直列−並列−直列(SP
S)構造を採用している。
願、特開平2−45941号「電荷結合素子及びシフト
・レジスタ」)は、データ取込み速度を向上させるため
に、4相の入力部分を有するCCDの2相シフト・レジ
スタを開示している。これも直列−並列−直列(SP
S)構造を採用している。
【0007】
【発明が解決しようとする課題】上述のように、コンデ
ンサとCMOSトランジスタを用いたアナログ捕捉セル
のサイズを大きくすると、アナログ捕捉セルへの入力容
量が増加してしまう。容量が増加すると取り込んだサン
プル(データ)の品質が低下するため、サンプリング速
度を制限することになる。
ンサとCMOSトランジスタを用いたアナログ捕捉セル
のサイズを大きくすると、アナログ捕捉セルへの入力容
量が増加してしまう。容量が増加すると取り込んだサン
プル(データ)の品質が低下するため、サンプリング速
度を制限することになる。
【0008】また、SPS型CCD配列を用いた場合、
入力信号を直列入力レジスタの一端で受けている。よっ
て、直列入力レジスタ中でデータを転送するための転送
クロックφ1A〜φ4Aの速度は、サンプリング・クロ
ック(S1/S3)と同じ速度でなければならない。し
かし、CCD配列中でデータを転送するクロックは、そ
の電圧振幅が大きくなければならないので、スルーレー
トの高い増幅器が必要となり、高周波での使用が制限さ
れる。つまり、サンプリング速度がCCD配列に供給す
る転送クロックの速度によって制限されている。
入力信号を直列入力レジスタの一端で受けている。よっ
て、直列入力レジスタ中でデータを転送するための転送
クロックφ1A〜φ4Aの速度は、サンプリング・クロ
ック(S1/S3)と同じ速度でなければならない。し
かし、CCD配列中でデータを転送するクロックは、そ
の電圧振幅が大きくなければならないので、スルーレー
トの高い増幅器が必要となり、高周波での使用が制限さ
れる。つまり、サンプリング速度がCCD配列に供給す
る転送クロックの速度によって制限されている。
【0009】そこで、本発明の目的は、入力信号の品質
を保ちつつ、従来より大幅に信号の取込み速度を向上さ
せたアナログ・サンプリング装置を提供することであ
る。本発明の他の目的は、アナログ入力信号のサンプリ
ング速度がCCD配列中でサンプル(データ)を転送す
るための転送クロック速度に実質的に制限されないアナ
ログ・サンプリング装置を提供することである。
を保ちつつ、従来より大幅に信号の取込み速度を向上さ
せたアナログ・サンプリング装置を提供することであ
る。本発明の他の目的は、アナログ入力信号のサンプリ
ング速度がCCD配列中でサンプル(データ)を転送す
るための転送クロック速度に実質的に制限されないアナ
ログ・サンプリング装置を提供することである。
【0010】
【課題を解決するための手段及びその作用】本発明のア
ナログ・サンプリング装置は、複数の電荷転送セルの行
及び列で構成される電荷結合素子(CCD)配列を具え
ている。CCD配列の電荷転送セルの列は、CCD直列
シフト・レジスタ22として機能する。直列シフト・レ
ジスタ22は、夫々第1電荷転送セル(又は、第1行の
電荷転送セル)23と、この第1電荷転送セル23に夫
々直列に接続された多数の電荷転送セル24とを有し、
取り込まれたアナログ入力信号のサンプル(データ)
は、2つ以上の位相を有するクロックに従って電荷転送
セルの列に沿って転送され蓄積される。CCD配列を複
数用いる場合は、夫々異なる位相のクロックで動作させ
れば良い。タップ付き遅延線10は、マスター・サンプ
リング信号を受けると複数のサンプリング信号からなる
狭い等時間間隔のサンプリング信号列を生成する。ただ
し、他の信号源でサンプリング信号列を生成しても良
い。複数のCMOSトランジスタQの夫々は、順次サン
プリング信号を受け、このサンプリング信号に応答して
短時間導通し、対応する第1電荷転送セル23にサンプ
リングする入力信号を供給する。これによって、入力信
号を狭い時間間隔で連続してサンプリングしたデータ
(サンプル)を得ることができる。複数のCMOSトラ
ンジスタQは、サンプリング・ゲート(サンプリング手
段)として機能している。
ナログ・サンプリング装置は、複数の電荷転送セルの行
及び列で構成される電荷結合素子(CCD)配列を具え
ている。CCD配列の電荷転送セルの列は、CCD直列
シフト・レジスタ22として機能する。直列シフト・レ
ジスタ22は、夫々第1電荷転送セル(又は、第1行の
電荷転送セル)23と、この第1電荷転送セル23に夫
々直列に接続された多数の電荷転送セル24とを有し、
取り込まれたアナログ入力信号のサンプル(データ)
は、2つ以上の位相を有するクロックに従って電荷転送
セルの列に沿って転送され蓄積される。CCD配列を複
数用いる場合は、夫々異なる位相のクロックで動作させ
れば良い。タップ付き遅延線10は、マスター・サンプ
リング信号を受けると複数のサンプリング信号からなる
狭い等時間間隔のサンプリング信号列を生成する。ただ
し、他の信号源でサンプリング信号列を生成しても良
い。複数のCMOSトランジスタQの夫々は、順次サン
プリング信号を受け、このサンプリング信号に応答して
短時間導通し、対応する第1電荷転送セル23にサンプ
リングする入力信号を供給する。これによって、入力信
号を狭い時間間隔で連続してサンプリングしたデータ
(サンプル)を得ることができる。複数のCMOSトラ
ンジスタQは、サンプリング・ゲート(サンプリング手
段)として機能している。
【0011】複数のCCD配列の内の1つのCCD配列
の第1電荷転送セル23が満杯になったら、次のCCD
配列の第1電荷転送セル23の充填を開始する。各CC
D配列の第1電荷転送セル23が満杯になったら、第1
電荷転送セル23の先に接続された電荷転送セル24に
クロックを供給し、各第1電荷転送セル23に接続され
た直列シフト・レジスタ22に沿って取り込まれたデー
タをセル1個だけ転送する。複数のCCD配列のすべて
がデータで満杯になるまで、データのサンプリング及び
転送処理を高速に繰り返す。最後に、全てのCCD配列
の直列シフト・レジスタ22の終端に接続されている並
列入力/直列出力CCDシフト・レジスタ25から蓄積
されたサンプル(データ)を低速に読み出す。
の第1電荷転送セル23が満杯になったら、次のCCD
配列の第1電荷転送セル23の充填を開始する。各CC
D配列の第1電荷転送セル23が満杯になったら、第1
電荷転送セル23の先に接続された電荷転送セル24に
クロックを供給し、各第1電荷転送セル23に接続され
た直列シフト・レジスタ22に沿って取り込まれたデー
タをセル1個だけ転送する。複数のCCD配列のすべて
がデータで満杯になるまで、データのサンプリング及び
転送処理を高速に繰り返す。最後に、全てのCCD配列
の直列シフト・レジスタ22の終端に接続されている並
列入力/直列出力CCDシフト・レジスタ25から蓄積
されたサンプル(データ)を低速に読み出す。
【0012】
【実施例】図2は、本発明のアナログ・サンプリング装
置の一好適実施例のブロック図を示している。捕捉セル
の組21a〜21dは、夫々複数の捕捉セルから構成さ
れている。サンプリングするアナログ入力信号は、4つ
のCCD配列20a〜20dの捕捉セルの組21a〜2
1d内の個々の捕捉セルに夫々印加される。比較的低周
波数では、マスター・サンプリング(又はホールド)信
号HMはタップ付き遅延線10の入力端に印加される。
マスター・サンプリング信号HMに応答してタップ付き
遅延線10は、長くて狭い等時間間隔のサンプリング信
号H1A〜HNDの信号列(シーケンス)を生成する。これ
らサンプリング信号は、H1A〜HNA、H1B〜HNB、H1C
〜HNC、及びH1D〜HNDの4つの同様なグループに分割
できる。サンプリング信号のこれらグループは、1つの
サンプリング信号が夫々個々の捕捉セルに印加されると
いう形で、捕捉セルの組21a〜21dに印加される。
置の一好適実施例のブロック図を示している。捕捉セル
の組21a〜21dは、夫々複数の捕捉セルから構成さ
れている。サンプリングするアナログ入力信号は、4つ
のCCD配列20a〜20dの捕捉セルの組21a〜2
1d内の個々の捕捉セルに夫々印加される。比較的低周
波数では、マスター・サンプリング(又はホールド)信
号HMはタップ付き遅延線10の入力端に印加される。
マスター・サンプリング信号HMに応答してタップ付き
遅延線10は、長くて狭い等時間間隔のサンプリング信
号H1A〜HNDの信号列(シーケンス)を生成する。これ
らサンプリング信号は、H1A〜HNA、H1B〜HNB、H1C
〜HNC、及びH1D〜HNDの4つの同様なグループに分割
できる。サンプリング信号のこれらグループは、1つの
サンプリング信号が夫々個々の捕捉セルに印加されると
いう形で、捕捉セルの組21a〜21dに印加される。
【0013】図1は、図2に示したCCD配列の1つを
示した図である。捕捉セルの組21a〜21d、そして
これらを有するCCD配列20a〜20dには本質的な
違いがないので、CCD配列A”20a”についてのみ
図示している。これらCCD配列20a〜20dの違い
は、夫々の中でデータ(電荷)を転送させるために使用
する転送クロックの違いだけである。図1及び図2を参
照すると、クロック発生器15は、夫々90度づつ位相
をずらしたP1、P2、/P1、及び/P2の4つの転
送クロックを発生する。クロックP1及び/P1は、C
CD配列A20a及びCCD配列C20cの交互の電荷
転送セルに供給される。また、クロックP2及び/P2
は、CCD配列B20b及びCCD配列D20dの交互
の電荷転送セルに供給される。必要に応じて各CCD配
列に2相以上の転送クロックを供給するようにしても良
い。
示した図である。捕捉セルの組21a〜21d、そして
これらを有するCCD配列20a〜20dには本質的な
違いがないので、CCD配列A”20a”についてのみ
図示している。これらCCD配列20a〜20dの違い
は、夫々の中でデータ(電荷)を転送させるために使用
する転送クロックの違いだけである。図1及び図2を参
照すると、クロック発生器15は、夫々90度づつ位相
をずらしたP1、P2、/P1、及び/P2の4つの転
送クロックを発生する。クロックP1及び/P1は、C
CD配列A20a及びCCD配列C20cの交互の電荷
転送セルに供給される。また、クロックP2及び/P2
は、CCD配列B20b及びCCD配列D20dの交互
の電荷転送セルに供給される。必要に応じて各CCD配
列に2相以上の転送クロックを供給するようにしても良
い。
【0014】CCD配列20a〜20dは、夫々複数
(N個)の2相CCD直列シフト・レジスタ22a.1
〜22a.Nを有する。また、別の見方によれば、CC
D配列は複数の電荷転送セルの行及び列で構成され、電
荷転送セルの列が直列シフト・レジスタとして機能す
る。直列シフト・レジスタ22a.1〜22a.Nは、
夫々第1電荷転送セル(又は、CCD配列Aの第1行の
電荷転送セル)23a.1〜23a.Nと、これら第1
電荷転送セルに夫々直列に接続されたその他の多数の電
荷転送セル24a.1〜24a.Nで構成される。第1
電荷転送セルで取り込んだサンプル(アナログ入力信号
のデータ)は、転送クロックP1及び/P1に従って電
荷転送セル24a.1〜24a.Nの列に沿って夫々転
送される。他のCCD配列においても同様にデータが転
送される。各直列シフト・レジスタ22a.1〜22
a.Nの第1電荷転送セル23a.1〜23a.Nは、
NMOSトランジスタQ1A〜QNAに夫々接続されてい
る。トランジスタQ1A〜QNAのソースは、既存の拡散型
でもCCDチャネル型でも良い。NMOSトランジスタ
Q1A〜QNAの全てのドレインは、取込む信号の入力を受
ける。NMOSトランジスタQ1A〜QNAのゲートは、夫
々サンプリング信号H1A〜HNAで制御される。これらト
ランジスタは、サンプリング・ゲート(サンプリング手
段)として機能する。トランジスタQ1A〜QNAと、これ
らに夫々接続された第1電荷転送セル23a.1〜23
a.Nとで捕捉セルの組21aを構成している。
(N個)の2相CCD直列シフト・レジスタ22a.1
〜22a.Nを有する。また、別の見方によれば、CC
D配列は複数の電荷転送セルの行及び列で構成され、電
荷転送セルの列が直列シフト・レジスタとして機能す
る。直列シフト・レジスタ22a.1〜22a.Nは、
夫々第1電荷転送セル(又は、CCD配列Aの第1行の
電荷転送セル)23a.1〜23a.Nと、これら第1
電荷転送セルに夫々直列に接続されたその他の多数の電
荷転送セル24a.1〜24a.Nで構成される。第1
電荷転送セルで取り込んだサンプル(アナログ入力信号
のデータ)は、転送クロックP1及び/P1に従って電
荷転送セル24a.1〜24a.Nの列に沿って夫々転
送される。他のCCD配列においても同様にデータが転
送される。各直列シフト・レジスタ22a.1〜22
a.Nの第1電荷転送セル23a.1〜23a.Nは、
NMOSトランジスタQ1A〜QNAに夫々接続されてい
る。トランジスタQ1A〜QNAのソースは、既存の拡散型
でもCCDチャネル型でも良い。NMOSトランジスタ
Q1A〜QNAの全てのドレインは、取込む信号の入力を受
ける。NMOSトランジスタQ1A〜QNAのゲートは、夫
々サンプリング信号H1A〜HNAで制御される。これらト
ランジスタは、サンプリング・ゲート(サンプリング手
段)として機能する。トランジスタQ1A〜QNAと、これ
らに夫々接続された第1電荷転送セル23a.1〜23
a.Nとで捕捉セルの組21aを構成している。
【0015】図3は、図1及び図2に示した回路の動作
の時間関係を示すタイミング・チャートである。第1位
相クロックP1が高電位(ハイ)である期間において、
サンプリング信号H1A〜HNAがアクティブ・ハイにな
り、CCD配列A20aの各直列シフト・レジスタ22
a.1〜22a.Nの第1電荷転送セル23a.1〜2
3a.Nが能動状態になる。以下同様に、第2位相クロ
ックP2が高電位(ハイ)である期間において、サンプ
リング信号H1B〜HNBがアクティブ・ハイになり、CC
D配列B20bの各直列シフト・レジスタ22b.1〜
22b.Nの第1電荷転送セル23b.1〜23b.N
が能動状態になる。第3位相クロック/P1が高電位
(ハイ)である期間において、サンプリング信号H1C〜
HNCがアクティブ・ハイになり、CCD配列C20cの
各直列シフト・レジスタ22c.1〜22c.Nの第1
電荷転送セル23c.1〜23c.Nが能動状態にな
る。第4位相クロック/P2が高電位(ハイ)である期
間において、サンプリング信号H1D〜HNDがアクティブ
・ハイになり、CCD配列D20dの各直列シフト・レ
ジスタ22d.1〜22d.Nの第1電荷転送セル23
d.1〜23d.Nが能動状態になる。
の時間関係を示すタイミング・チャートである。第1位
相クロックP1が高電位(ハイ)である期間において、
サンプリング信号H1A〜HNAがアクティブ・ハイにな
り、CCD配列A20aの各直列シフト・レジスタ22
a.1〜22a.Nの第1電荷転送セル23a.1〜2
3a.Nが能動状態になる。以下同様に、第2位相クロ
ックP2が高電位(ハイ)である期間において、サンプ
リング信号H1B〜HNBがアクティブ・ハイになり、CC
D配列B20bの各直列シフト・レジスタ22b.1〜
22b.Nの第1電荷転送セル23b.1〜23b.N
が能動状態になる。第3位相クロック/P1が高電位
(ハイ)である期間において、サンプリング信号H1C〜
HNCがアクティブ・ハイになり、CCD配列C20cの
各直列シフト・レジスタ22c.1〜22c.Nの第1
電荷転送セル23c.1〜23c.Nが能動状態にな
る。第4位相クロック/P2が高電位(ハイ)である期
間において、サンプリング信号H1D〜HNDがアクティブ
・ハイになり、CCD配列D20dの各直列シフト・レ
ジスタ22d.1〜22d.Nの第1電荷転送セル23
d.1〜23d.Nが能動状態になる。
【0016】再び図1を参照すると、H1Aがハイ(高電
位)になったときトランジスタQ1Aは完全に導通し、信
号線40に現れる電圧にしたがってCCD直列シフト・
レジスタ22a.1の第1電荷転送セル23a.1のポ
テンシャル井戸が充電される。H1Aがロー(低電位)に
戻るとトランジスタQ1Aが非導通になり、CCD直列シ
フト・レジスタ22a.1の第1電荷転送セル23a.
1の電荷は他と絶縁(アイソレート)される。サンプリ
ング信号H2A〜HNAが来たときも同様に、直列シフト・
レジスタ22a.2〜22a.Nの第1電荷転送セル2
3a.2〜23a.Nに夫々電荷が蓄えられる。これら
の電荷は、アナログ入力信号の連続した狭い等時間間隔
における状態を表している。
位)になったときトランジスタQ1Aは完全に導通し、信
号線40に現れる電圧にしたがってCCD直列シフト・
レジスタ22a.1の第1電荷転送セル23a.1のポ
テンシャル井戸が充電される。H1Aがロー(低電位)に
戻るとトランジスタQ1Aが非導通になり、CCD直列シ
フト・レジスタ22a.1の第1電荷転送セル23a.
1の電荷は他と絶縁(アイソレート)される。サンプリ
ング信号H2A〜HNAが来たときも同様に、直列シフト・
レジスタ22a.2〜22a.Nの第1電荷転送セル2
3a.2〜23a.Nに夫々電荷が蓄えられる。これら
の電荷は、アナログ入力信号の連続した狭い等時間間隔
における状態を表している。
【0017】図2及び図3によれば、CCD配列Aの各
捕捉セルがデータの蓄積を終えたとき、サンプリング信
号HNAの後に来るサンプリング信号はH1Bである。HNA
とH1Bの間の遅延時間は、2つの任意のサンプリング信
号HXA(Xは任意の数)間の遅延時間と同じである。よ
って、異なるCCD配列に渡っていても、等時間間隔で
サンプリングすることができる。サンプリング信号H1B
〜HNBによって、CCD配列B20bの捕捉セルの組2
1bの夫々のセルでデータを捕捉する。同様の動作をサ
ンプリング信号H1C〜HNC及びH1D〜HNDについても続
け、CCD配列C及びDの20c及び20dの捕捉セル
の組21c及び21dの夫々のセルがデータを捕捉す
る。
捕捉セルがデータの蓄積を終えたとき、サンプリング信
号HNAの後に来るサンプリング信号はH1Bである。HNA
とH1Bの間の遅延時間は、2つの任意のサンプリング信
号HXA(Xは任意の数)間の遅延時間と同じである。よ
って、異なるCCD配列に渡っていても、等時間間隔で
サンプリングすることができる。サンプリング信号H1B
〜HNBによって、CCD配列B20bの捕捉セルの組2
1bの夫々のセルでデータを捕捉する。同様の動作をサ
ンプリング信号H1C〜HNC及びH1D〜HNDについても続
け、CCD配列C及びDの20c及び20dの捕捉セル
の組21c及び21dの夫々のセルがデータを捕捉す
る。
【0018】第2位相クロックP2がアクティブ・ハイ
(高電位)で且つサンプリング信号H1B〜HNBによって
CCD配列B20bの捕捉セルの組21bの夫々の捕捉
セルでデータを捕捉している期間中に、第1位相クロッ
クP1はインアクティブ・ロー(低電位)になり、第3
位相クロック/P1はアクティブ・ハイ(高電位)にな
る。これによって、CCD配列A20aの第1電荷転送
セル23a.1〜23a.N中の電荷がCCD直列シフ
ト・レジスタ22a.1〜22a.Nに沿ってセルを1
つ進む。
(高電位)で且つサンプリング信号H1B〜HNBによって
CCD配列B20bの捕捉セルの組21bの夫々の捕捉
セルでデータを捕捉している期間中に、第1位相クロッ
クP1はインアクティブ・ロー(低電位)になり、第3
位相クロック/P1はアクティブ・ハイ(高電位)にな
る。これによって、CCD配列A20aの第1電荷転送
セル23a.1〜23a.N中の電荷がCCD直列シフ
ト・レジスタ22a.1〜22a.Nに沿ってセルを1
つ進む。
【0019】同様に、第3位相クロック/P1がアクテ
ィブ・ハイ(高電位)で且つサンプリング信号H1C〜H
NCによってCCD配列C20cの捕捉セルの組21cの
夫々の捕捉セルでデータを捕捉している期間中に、第2
位相クロックP2はインアクティブ・ロー(低電位)に
なり、第4位相クロック/P2はアクティブ・ハイ(高
電位)になる。これによって、CCD配列B20bの第
1電荷転送セル23b.1〜23b.N中の電荷がCC
D直列シフト・レジスタ22b.1〜22b.Nに沿っ
てセルを1つ進む。
ィブ・ハイ(高電位)で且つサンプリング信号H1C〜H
NCによってCCD配列C20cの捕捉セルの組21cの
夫々の捕捉セルでデータを捕捉している期間中に、第2
位相クロックP2はインアクティブ・ロー(低電位)に
なり、第4位相クロック/P2はアクティブ・ハイ(高
電位)になる。これによって、CCD配列B20bの第
1電荷転送セル23b.1〜23b.N中の電荷がCC
D直列シフト・レジスタ22b.1〜22b.Nに沿っ
てセルを1つ進む。
【0020】第4位相クロック/P2がアクティブ・ハ
イ(高電位)で且つサンプリング信号H1D〜HNDによっ
てCCD配列D20dの捕捉セルの組21dの夫々のセ
ルでデータを捕捉している期間中に、第3位相クロック
/P1はインアクティブ・ロー(低電位)になり、第3
位相クロック/P3はアクティブ・ハイ(高電位)にな
る。これによって、CCD配列C20cの第1電荷転送
セル23c.1〜23c.N中の電荷がCCD直列シフ
ト・レジスタ22c.1〜22c.Nに沿ってセルを1
つ進む。
イ(高電位)で且つサンプリング信号H1D〜HNDによっ
てCCD配列D20dの捕捉セルの組21dの夫々のセ
ルでデータを捕捉している期間中に、第3位相クロック
/P1はインアクティブ・ロー(低電位)になり、第3
位相クロック/P3はアクティブ・ハイ(高電位)にな
る。これによって、CCD配列C20cの第1電荷転送
セル23c.1〜23c.N中の電荷がCCD直列シフ
ト・レジスタ22c.1〜22c.Nに沿ってセルを1
つ進む。
【0021】第1位相クロックP1がアクティブ・ハイ
(高電位)で且つサンプリング信号H1A〜HNAによって
CCD配列A20aの捕捉セルの組21aの夫々のセル
でデータを捕捉している期間中に、第4位相クロック/
P2はインアクティブ・ロー(低電位)になり、第2位
相クロックP2はアクティブ・ハイ(高電位)になる。
これによって、CCD配列D20dの第1電荷転送セル
23d.1〜23d.N中の電荷がCCD直列シフト・
レジスタ22d.1〜22d.Nに沿ってセルを1つ進
む。
(高電位)で且つサンプリング信号H1A〜HNAによって
CCD配列A20aの捕捉セルの組21aの夫々のセル
でデータを捕捉している期間中に、第4位相クロック/
P2はインアクティブ・ロー(低電位)になり、第2位
相クロックP2はアクティブ・ハイ(高電位)になる。
これによって、CCD配列D20dの第1電荷転送セル
23d.1〜23d.N中の電荷がCCD直列シフト・
レジスタ22d.1〜22d.Nに沿ってセルを1つ進
む。
【0022】同じ配列構成でサンプリング(データ取込
み)速度を遅くしたければ、全てのCCD配列に関して
その捕捉セルを一部だけ使用するようにすれば良い。こ
れについては、上述の米国特許第5144525号に開
示されている。
み)速度を遅くしたければ、全てのCCD配列に関して
その捕捉セルを一部だけ使用するようにすれば良い。こ
れについては、上述の米国特許第5144525号に開
示されている。
【0023】上述の処理を続けると、最終的にCCD配
列20a〜20dはデータ(サンプル)でいっぱいにな
る。このデータは、M×fclk、又は4×N×fclkの速
度で取り込まれたものである。ここでfclkは4相のク
ロックP1〜/P2の周波数、Mはタップ付き遅延線1
0のタップの個数、Nは捕捉セルの組21a〜21d内
の捕捉セル(第1電荷転送セル)の個数であり、M=4
Nである。よって、従来のCCDを用いた装置の最高デ
ータ・サンプリング速度がサンプリング・クロック周波
数の2又は4倍であったことと比較すると大幅に改善さ
れることがわかる。本発明の最高データ・サンプリング
速度は、タップ付き遅延線10の連続するタップの間隔
をいかに狭くできるかで定まる。サンプリング信号を発
生させる際の問題点及びその限界については、上述の米
国特許第5144525号に開示されている。
列20a〜20dはデータ(サンプル)でいっぱいにな
る。このデータは、M×fclk、又は4×N×fclkの速
度で取り込まれたものである。ここでfclkは4相のク
ロックP1〜/P2の周波数、Mはタップ付き遅延線1
0のタップの個数、Nは捕捉セルの組21a〜21d内
の捕捉セル(第1電荷転送セル)の個数であり、M=4
Nである。よって、従来のCCDを用いた装置の最高デ
ータ・サンプリング速度がサンプリング・クロック周波
数の2又は4倍であったことと比較すると大幅に改善さ
れることがわかる。本発明の最高データ・サンプリング
速度は、タップ付き遅延線10の連続するタップの間隔
をいかに狭くできるかで定まる。サンプリング信号を発
生させる際の問題点及びその限界については、上述の米
国特許第5144525号に開示されている。
【0024】CCD配列A〜Dに関して上述してきたの
は、FISO(高速サンプリング/低速出力)動作の内
の高速サンプリング(fast in)動作についてである。
CCD配列が満杯になったときには、低速出力(slow o
ut)動作を行うことができる。図2を参照すると、4つ
のCCD配列20a〜20dは、その出力信号を夫々並
列入力/直列出力CCD出力シフト・レジスタA〜D2
5a〜25dに印加する。この出力シフト・レジスタ2
5a〜25dは、実際には図2での破線が示すように出
力シフト・レジスタA〜D25a〜25dの4つが連続
的に接続された1つのレジスタである。CCD出力シフ
ト・レジスタA〜D25a〜25dは2相クロック”
R”及び”/R”でM回クロックされ、取り込んだデー
タを直列形式にしてバッファ増幅器Ao30を介して出
力する。すると、CCD配列20a〜20dに再び転送
クロックが供給され、CCD出力シフト・レジスタA〜
Dからの直列形式のデータ読出しが繰り返される。この
並列及び直列クロック出力処理は、蓄積したデータを全
て読み出すまで続けられる。上述のCCD直列シフト・
レジスタでは、2相クロックに従って動作するものを記
載したが、より多位相のクロックをCCD直列シフト・
レジスタに印加して動作させるようにすることもでき
る。
は、FISO(高速サンプリング/低速出力)動作の内
の高速サンプリング(fast in)動作についてである。
CCD配列が満杯になったときには、低速出力(slow o
ut)動作を行うことができる。図2を参照すると、4つ
のCCD配列20a〜20dは、その出力信号を夫々並
列入力/直列出力CCD出力シフト・レジスタA〜D2
5a〜25dに印加する。この出力シフト・レジスタ2
5a〜25dは、実際には図2での破線が示すように出
力シフト・レジスタA〜D25a〜25dの4つが連続
的に接続された1つのレジスタである。CCD出力シフ
ト・レジスタA〜D25a〜25dは2相クロック”
R”及び”/R”でM回クロックされ、取り込んだデー
タを直列形式にしてバッファ増幅器Ao30を介して出
力する。すると、CCD配列20a〜20dに再び転送
クロックが供給され、CCD出力シフト・レジスタA〜
Dからの直列形式のデータ読出しが繰り返される。この
並列及び直列クロック出力処理は、蓄積したデータを全
て読み出すまで続けられる。上述のCCD直列シフト・
レジスタでは、2相クロックに従って動作するものを記
載したが、より多位相のクロックをCCD直列シフト・
レジスタに印加して動作させるようにすることもでき
る。
【0025】特開昭61−250899号「電荷転送装
置」などに示されたSPS型CCD配列の直列入力直列
シフト・レジスタでは、その一端で入力信号を受けてい
るのに対し、本発明の捕捉セルの組は、複数の捕捉セル
の夫々が入力信号を受けている。そして、複数の捕捉セ
ルの夫々が狭い時間間隔で発生する複数のサンプリング
信号を順次受け、入力信号をサンプリングして保持す
る。例えば、好適実施例においては、サンプリング信号
列がタップ付き遅延線のタップ数Mと同じM個のサンプ
リング信号H1A〜HNDから構成されている。よって、従
来の最高データ・サンプリング速度と比べて本発明のサ
ンプリング速度は大幅に高速化される。
置」などに示されたSPS型CCD配列の直列入力直列
シフト・レジスタでは、その一端で入力信号を受けてい
るのに対し、本発明の捕捉セルの組は、複数の捕捉セル
の夫々が入力信号を受けている。そして、複数の捕捉セ
ルの夫々が狭い時間間隔で発生する複数のサンプリング
信号を順次受け、入力信号をサンプリングして保持す
る。例えば、好適実施例においては、サンプリング信号
列がタップ付き遅延線のタップ数Mと同じM個のサンプ
リング信号H1A〜HNDから構成されている。よって、従
来の最高データ・サンプリング速度と比べて本発明のサ
ンプリング速度は大幅に高速化される。
【0026】
【発明の効果】本発明のアナログ・サンプリング装置
は、複数のサンプリング手段がサンプリング信号を順次
受け、サンプリング手段に夫々接続されたCCD配列の
第1行の電荷転送セルにアナログ入力信号のサンプルを
取り込んでいる。よって、従来のSPS型CCD配列の
直列入力シフト・レジスタがその一端で入力信号を受け
ていたのと比較して、サンプリング速度を大幅に高速化
することできる。つまり、CCDを用いた従来装置の最
高サンプリング速度が、サンプリング・クロック周波数
の2又は4倍であったことと比較するとサンプリング手
段が複数あるために大幅に高速化される。また、従来と
異なり、サンプリング信号の速度はCCD配列に供給さ
れる転送クロックの速度によって制限を受けず、サンプ
リング信号が発生する時間間隔を狭くすることにより、
比較的容易にサンプリング速度を高速化することができ
る。その一方で、CCD配列の使用により入力容量を小
さく保つことができるので、アナログ入力信号の品質を
保ちつつサンプリング速度を大幅に高速化できる。
は、複数のサンプリング手段がサンプリング信号を順次
受け、サンプリング手段に夫々接続されたCCD配列の
第1行の電荷転送セルにアナログ入力信号のサンプルを
取り込んでいる。よって、従来のSPS型CCD配列の
直列入力シフト・レジスタがその一端で入力信号を受け
ていたのと比較して、サンプリング速度を大幅に高速化
することできる。つまり、CCDを用いた従来装置の最
高サンプリング速度が、サンプリング・クロック周波数
の2又は4倍であったことと比較するとサンプリング手
段が複数あるために大幅に高速化される。また、従来と
異なり、サンプリング信号の速度はCCD配列に供給さ
れる転送クロックの速度によって制限を受けず、サンプ
リング信号が発生する時間間隔を狭くすることにより、
比較的容易にサンプリング速度を高速化することができ
る。その一方で、CCD配列の使用により入力容量を小
さく保つことができるので、アナログ入力信号の品質を
保ちつつサンプリング速度を大幅に高速化できる。
【図1】本発明のアナログ・サンプリング装置の一好適
実施例のCCD配列の1つを簡略化して示した図であ
る。
実施例のCCD配列の1つを簡略化して示した図であ
る。
【図2】本発明のアナログ・サンプリング装置の一好適
実施例を示すブロック図である。
実施例を示すブロック図である。
【図3】図1及び図2に示した回路の動作の時間関係を
示すタイミング・チャートである。
示すタイミング・チャートである。
10 タップ付き遅延線(サンプリング信号供給手段) 15 クロック発生器 20a〜20d CCD配列A〜D 21a〜21d 捕捉セルの組 22a〜22d CCD直列シフト・レジスタ 23 第1行の電荷転送セル 24 電荷転送セル 25a〜25d 出力シフト・レジスタA〜D 40 信号線(入力信号供給手段)
Claims (1)
- 【請求項1】 複数の電荷転送セルの行及び列を有する
電荷結合素子配列と、 該電荷結合素子配列の第1行の上記電荷転送セルに夫々
接続された複数のサンプリング手段と、 該複数のサンプリング手段に順次サンプリング信号を供
給するサンプリング信号供給手段と、 上記複数のサンプリング手段にアナログ入力信号を供給
する入力信号供給手段と、 上記電荷結合素子配列の上記電荷転送セルの列に沿って
上記アナログ入力信号のサンプルを転送させるクロック
を発生するクロック発生手段とを具えるアナログ・サン
プリング装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/836,436 US5200983A (en) | 1992-04-17 | 1992-04-17 | Fiso analog signal acquisition system employing CCD array storage |
US836436 | 1992-04-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0697767A true JPH0697767A (ja) | 1994-04-08 |
Family
ID=25271964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5113759A Pending JPH0697767A (ja) | 1992-04-17 | 1993-04-16 | アナログ・サンプリング装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5200983A (ja) |
JP (1) | JPH0697767A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5557618A (en) * | 1993-01-19 | 1996-09-17 | Tektronix, Inc. | Signal sampling circuit with redundancy |
US6963626B1 (en) | 1998-10-02 | 2005-11-08 | The Board Of Trustees Of The Leland Stanford Junior University | Noise-reducing arrangement and method for signal processing |
US6091619A (en) * | 1999-04-23 | 2000-07-18 | Tektronix, Inc. | Array architecture for long record length fast-in slow-out (FISO) analog memory |
DE10140821A1 (de) * | 2001-08-20 | 2003-03-06 | Grieshaber Vega Kg | Verfahren und Vorrichtung zur direkten Digitalisierung von Mikrowellensignalen |
US6581460B1 (en) * | 2002-01-28 | 2003-06-24 | Vega Grieshaber Kg | Method and device for direct digitizing microwave signals |
FR2930993B1 (fr) * | 2008-05-07 | 2010-04-23 | Commissariat Energie Atomique | Dispositif de numerisation a ligne de propagation |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5386545A (en) * | 1977-01-10 | 1978-07-31 | Hitachi Ltd | Transversal filter using electric charge transfer element |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4223233A (en) * | 1977-05-26 | 1980-09-16 | Raytheon Company | Charge transfer device input circuitry |
US4612522A (en) * | 1982-05-10 | 1986-09-16 | Fairchild Camera & Instrument Corporation | Mask programmable charge coupled device transversal filter |
US4803710A (en) * | 1986-01-09 | 1989-02-07 | General Electric Company | Storage registers with charge packet accumulation capability, as for solid-state imagers |
US4951302A (en) * | 1988-06-30 | 1990-08-21 | Tektronix, Inc. | Charge-coupled device shift register |
US5144525A (en) * | 1990-09-27 | 1992-09-01 | Tektronix, Inc. | Analog acquisition system including a high speed timing generator |
-
1992
- 1992-04-17 US US07/836,436 patent/US5200983A/en not_active Expired - Fee Related
-
1993
- 1993-04-16 JP JP5113759A patent/JPH0697767A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5386545A (en) * | 1977-01-10 | 1978-07-31 | Hitachi Ltd | Transversal filter using electric charge transfer element |
Also Published As
Publication number | Publication date |
---|---|
US5200983A (en) | 1993-04-06 |
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