JPH0697453A - 再変更可能な低消費電力の電気的に消去可能な相補形不揮発性プログラマブルメモリセル - Google Patents

再変更可能な低消費電力の電気的に消去可能な相補形不揮発性プログラマブルメモリセル

Info

Publication number
JPH0697453A
JPH0697453A JP11474992A JP11474992A JPH0697453A JP H0697453 A JPH0697453 A JP H0697453A JP 11474992 A JP11474992 A JP 11474992A JP 11474992 A JP11474992 A JP 11474992A JP H0697453 A JPH0697453 A JP H0697453A
Authority
JP
Japan
Prior art keywords
node
floating gate
gate
write
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11474992A
Other languages
English (en)
Inventor
John E Turner
イー ターナー ジョン
Richard G Cliff
ジー クリフ リチャード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of JPH0697453A publication Critical patent/JPH0697453A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/045—Floating gate memory cells with both P and N channel memory transistors, usually sharing a common floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/10—Floating gate memory cells with a single polysilicon layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】 複雑な検知回路を不要にできる、ＰＬＤを構
成する電気的に消去可能なＣＭＯＳ不揮発性プログラマ
ブルメモリセル（ＥＥセル）を提供する。 【構成】 ＣＭＯＳインバータ４５は、フローティング
ゲート２１，３１をそれぞれ有するｎチャネルＭＯＳＦ
ＥＴ２０とｐチャネルＭＯＳＦＥＴ３０により形成す
る。パストランジスタ８２を介して書込みライン８０と
接続されるトンネルコンデンサ１３は、フローティング
ゲートに対する電荷の供給或いは電荷の除去を可能にす
る。更に、フローティングゲートにはコンデンサ１１を
介して制御ゲート１０を接続する。フローティングゲー
トは不揮発性の電荷蓄積を与える。ＣＭＯＳインバータ
はフローティングゲート上の電荷の有無を検知し、増幅
された反転出力を出力ノード６０に供給する。出力ノー
ド６０はパストランジスタ７２を介して照合ライン７０
に接続される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、プログラマブル論理
デバイス（ＰＬＤ）の構成に関する。更に詳細には、こ
の発明はＰＬＤを構成する電気的に消去可能なＣＭＯＳ
不揮発性メモリセルに関する。
【０００２】
【従来の技術】ＰＬＤは、読出し専用メモリ（ＲＯＭ）
のようなプログラマブルアレイ内に含まれる、フローテ
ィングゲートメモリセルをプログラミングすることによ
り構成される。メモリセルのプログラムされた状態また
はプログラムされていない状態が、論理素子間の接続が
閉じているか開いているかを制御するために使用され
る。プログラムされたセルとプログラムされていないセ
ルとの差を識別するために、そしてこの差を検出するの
に十分な大きさの電圧振幅に変換するために、複雑な検
知及び増幅回路が要求される。そのような小さな振幅を
検出するために必要な検知回路は、チップ上のかなりの
場所を占有すると共に本質的に電力を使用し、従って他
の諸目的のために利用できる場所および電力を制限す
る。
【０００３】
【発明が解決しようとする課題】前述した観点から、複
雑なセンス回路を排除する改良された構成セルを提供で
きることが望まれる。
【０００４】更に、出力電圧が十分に振幅する改良され
た構成セルを提供できることが望まれる。
【０００５】更にまた、スイッチングしていないとき
に、本質的に電力消費が零である改良された構成セルを
提供できることが望まれる。
【０００６】尚更に、チップ上でより小さな占有面積と
する改良された構成セルを提供できることが望まれる。
【０００７】また更に、電気的に消去可能な構成セルを
提供できることが望まれる。
【０００８】尚また更に、セルの電荷保持能力の余裕を
照合できる改良された構成セルを提供できることが望ま
れる。
【０００９】従って、この発明の目的は複雑なセンス回
路を排除する改良された構成セルを提供することであ
る。
【００１０】更に、この発明の目的は出力電圧が十分に
振幅する改良された構成セルを提供することである。
【００１１】更にまた、この発明の目的はスイッチング
していないときに、本質的に電力消費が零である改良さ
れた構成セルを提供することである。
【００１２】尚更に、この発明の目的はチップ上でより
小さな占有面積とする改良された構成セルを提供するこ
とである。
【００１３】また更に、この発明の目的は電気的に消去
可能な構成セルを提供することである。
【００１４】尚また更に、この発明の目的はセルの電荷
保持能力の余裕を照合できる改良された構成セルを提供
することである。
【００１５】
【課題を解決するための手段】この発明によれば、電気
的に消去可能なＣＭＯＳの不揮発性プログラマブル構成
セルが提供される。２個の相補のＭＯＳトランジスタが
フローティングゲート上に蓄積された電荷の有無を検知
し、そのフローティングゲートの状態を表わす出力を提
供する。フローティングゲートは、トンネルコンデンサ
を通して転送される電子を介して充電および放電され
る。コンデンサによりフローティングゲートから分離さ
れた制御ゲートは、セルに対する基準電圧を確立する手
段を提供する。書込み選択信号によりゲート制御される
第１のパストランジスタは、書込み信号をトンネルコン
デンサに接続する手段を提供する。照合選択信号により
ゲート制御される第２のパストランジスタは、２個のＭ
ＯＳトランジスタの出力を照合ラインに接続する手段を
提供する。
【００１６】この発明の上記および他の諸目的並びに利
益は、添付図面と共に次の詳細な説明を考慮することに
より明らかとなるであろう。尚、図において同じ参照符
号は同じ構成要素を示す。
【００１７】
【実施例】この発明は、ＰＬＤを構成する電気的に消去
可能なＣＭＯＳの不揮発性プログラマブルメモリセル
（ＥＥセル）を提供する。併合されたポリシリコンのフ
ローティングゲート領域を有するｎチャネルＭＯＳＦＥ
ＴとｐチャネルＭＯＳＦＥＴを製造することにより、Ｃ
ＭＯＳインバータが形成される。この併合形フローティ
ングゲートに結合されたコンデンサは、ＥＥセル用の制
御ゲートを提供する。トンネルコンデンサは、併合形フ
ローティングゲートを充電および放電するために提供さ
れる。パストランジスタのゲートに印加される書込み選
択信号は、トンネルコンデンサを介してフローティング
ゲートをプログラミングしたり、消去するのを制御す
る。ＣＭＯＳインバータは、フローティングゲート上の
電荷の有無を検知し、増幅された反転出力を供給する。
このＣＭＯＳインバータは非常に低消費電力で、かつ十
分な電圧振幅を供給する。第２のパストランジスタのゲ
ートに印加される照合選択信号は、ＥＥセルの状態を照
合する手段を提供する。
【００１８】図１は、再変更可能で低消費電力の電気的
に消去可能な相補形不揮発性プログラマブルセル（ＥＥ
セル）の好適な実施例を示す。フローティングゲート２
１、ドレイン２２、およびソース２３を有するｎチャネ
ルＭＯＳＦＥＴ２０と、フローティングゲート３１、ド
レイン３２、およびソース３３を有するｐチャネルＭＯ
ＳＦＥＴ３０とが、単結晶シリコン基板上に周知の技術
により製造される。ｎチャネルＭＯＳＦＥＴ２０はｐ形
基板を必要とし、ｐチャネルＭＯＳＦＥＴ３０はｎ形基
板を必要とする。当分野で周知であるように、ｎチャネ
ルとｐチャネルＭＯＳデバイスは、タブまたはウェルを
用いることにより、同じシリコン基板上に製造すること
ができる。単一ウェルプロセスではｎ形基板を形成する
ためにｎ形不純物がシリコン基板中に拡散され、次いで
ｐウェルを形成するためにｐ形不純物がｎ形基板内の領
域に拡散される。ｎウェルを形成するプロセスとは逆で
ある。もっと好適な実施例は、ｐウェルとｎウェル領域
の両方を形成するツインウェルプロセスを提供する。ｎ
チャネルＭＯＳＦＥＴ２０はｐウェル基板内に形成さ
れ、ｐチャネルＭＯＳＦＥＴ３０はｎウェル基板内に形
成される。ｎチャネルＭＯＳＦＥＴ２０の基板は、ソー
ス対基板接続２４により図示されるようにソース２３に
接続される。ｐチャネルＭＯＳＦＥＴ３０の基板は、ソ
ース対基板接続３４により図示されるようにソース３３
に接続される。
【００１９】ｎチャネルＭＯＳＦＥＴ２０とｐチャネル
ＭＯＳＦＥＴ３０は、ＣＭＯＳインバータ４５を形成す
るよう接続される。フローティングゲート２１とフロー
ティングゲート３１とは、併合形フローティングゲート
１２を形成するため、併合される。フローティングゲー
ト１２は、周知の技術により、多結晶シリコン（ポリシ
リコン）層として製造される。ドレイン２２は併合形ド
レインを形成するためにドレイン３２に接続され、出力
ノード６０として示される。ｐチャネルデバイスのソー
ス３３は、ノード４０を介して第１の電圧源に接続され
る。ｎチャネルデバイスのソース２３は、ノード５０を
介して第２の電圧源に接続される。
【００２０】コンデンサ１１は、制御ゲート１０からフ
ローティングゲート１２を切り離す。コンデンサ１１は
周知の技術に従って、フローティングゲート１２のポリ
シリコンと、不純物が導入された基板９９の第１のｎ形
ドープ領域９１との間の酸化膜層の厚さ、典型的には本
実施例では約２００Åであるが、これを制御することに
より形成できる。リンおよびヒ素を含む種々の物質を、
注入のために使用することができる。特に好適な実施例
では、リンおよびヒ素は約１０18／ｃｍ3 の不純物濃度
を達成するためにイオン注入プロセスを介して注入され
る。
【００２１】トンネルコンデンサ１３は、書込みノード
１４からフローティングゲート１２を切り離す。このト
ンネルコンデンサ１３は、フローティングゲート１２の
ポリシリコンと第２の注入領域９２との間の酸化膜の厚
さ−−本実施例では典型的には約８０Åであるが、これ
を制御することにより形成できる。
【００２２】パストランジスタ７２は、好適な実施例で
はｎチャネルＭＯＳデバイスであるが、周知の方法によ
り製造される。照合選択ノード７４（パストランジスタ
７２のゲートである）に印加される照合選択信号は、照
合ライン７０に対する出力ノード６０の接続を制御す
る。
【００２３】パストランジスタ８２は、好適な実施例で
はｎチャネルＭＯＳデバイスであるが、周知の方法によ
り製造される。書込み選択ノード８４（パストランジス
タ８２のゲートである）に印加される書込み選択信号
は、書込みノード１４に対する書込みライン８０の接続
を制御する。
【００２４】図２は、本発明の一実施例のシリコン基板
上のレイアウトを示す平面図である。ｎチャネルＭＯＳ
ＦＥＴ２０とｐチャネルＭＯＳＦＥＴ３０とは、ドレイ
ン３２に接続されると共に出力ノード６０に接続される
ドレイン２２を備えて、シリコン基板上の隣接したウェ
ル２４，３４内に製造される。フローティングゲート１
２は、ｎチャネルＭＯＳＦＥＴ２０とｐチャネルＭＯＳ
ＦＥＴ３０のチャネル領域上を覆って配置されるポリシ
リコン層として形成され、そしてコンデンサ１１の一方
の側とトンネルコンデンサ１３の一方の側を形成するた
めにさらに延長される。
【００２５】図３によれば、第１のｎ形ドープ領域９１
は周知の技術を用いてシリコン基板９９内に形成され
る。領域９１は、酸化膜９５によりフローティングゲー
ト１２から切り離される。コンデンサ１１の容量は酸化
膜９５の厚さ−−この実施例では約２００Å−−と、領
域９１内に導入された不純物濃度とによって決定され
る。酸化膜の厚さと不純物濃度は変更でき、それでも満
足する容量を達成することができる。この発明の実施例
は、２ｆＦ／μｍ2 の容量を利用する。当業者らに知ら
れているように、イオン注入または拡散により不純物を
第１のｎ形ドープ領域９１内に導入することができる
が、より高精度のドーピングを提供できることから、イ
オン注入技術の方がもっと好適な実施例である。
【００２６】トンネルコンデンサ１３は、より薄い、典
型的には８０Åの酸化膜９７がフローティングゲート１
２から第２のｎ形ドープ領域９２を切り離すことを除い
ては、コンデンサ１１と同様に製造される。好適な実施
例では、第１と第２のｎ形ドープ領域９１，９２は同じ
濃度にドープされる。
【００２７】構成セルは４つの動作をする。：プログラ
ム，消去，照合および読出しである。セルをプログラミ
ングすることは、電荷を共通フローティングゲート上に
置くことを伴う。このセルをプログラムするためには、
Ｖｐｐの電圧（典型的には１２Ｖ）を書込みライン８０
に印加し、Ｖｐｐの電圧（典型的には１２Ｖ）を書込み
選択ノード８４に印加し、Ｖｃｃの電圧（典型的には５
Ｖ）を照合選択ノード７４に印加し、そしてＧＮＤ（典
型的には０Ｖ）を制御ゲート１０，電圧ノード４０，電
圧ノード５０および照合ノード７０に印加する。これに
より、電子はフローティングゲート１２からノード１４
へトンネル酸化膜を横切ってトンネルすることとなる。
【００２８】書込み選択ノード８４にＶｐｐより大きい
かまたは等しい電圧を、典型的には１４Ｖを印加するこ
とによりトランジスタ８２がオン状態となるので、書込
みノード１４における電圧は書込みライン８０での電圧
（Ｖｐｐ）に，本発明では典型的には１２Ｖになる。従
って、書込みノード１４における電圧は１２Ｖとなる。
トランジスタ７２がオン状態となるので、トランジスタ
３０および２０のドレイン３２，２２は本実施例ではＧ
ＮＤに引っ張られる。そのうえ、ＧＮＤの電圧は電圧ノ
ード４０，５０に印加されているので、トランジスタ２
０，３０のソースは０Ｖである。これにより、電子をフ
ローティングゲート１２からトンネルコンデンサ１３の
薄いトンネル酸化膜９７を横切ってトンネルさせること
となり、その結果セルを充電する。
【００２９】フローティングゲート上に蓄積された電荷
を消去するには、ＧＮＤの電圧を書込みライン８０に印
加し、Ｖｃｃを書込み選択ノード８４，照合選択ノード
７４，および照合ノード７０に印加し、そしてＶｐｐの
電圧を制御ゲート１０，電圧ノード４０および電圧ノー
ド５０に印加する。これにより、電子はノード１４から
フローティングゲート１２へトンネル酸化膜９７を横切
ってトンネルすることとなる。
【００３０】Ｖｃｃの電圧を書込み選択ノード８４へ印
加するとトランジスタ８２はオン状態となり、その結
果、書込みノード１４の電圧は約０Ｖへ降下する。Ｖｃ
ｃまたはＶｐｐの高電圧が残りのノード１０，４０，５
０，７０および７４に印加されるので、電子は書込みノ
ード１４からフローティングゲート１２へトンネルコン
デンサ１３の薄いトンネル酸化膜を横切って反対方向に
トンネルし、その結果負の電荷がフローティングゲート
上に置かれる。
【００３１】このＥＥセルを読み出すには、Ｖｃｃ／２
の電圧−−本実施例では約２．５Ｖ−−を書込みライン
８０および制御ゲート１０に印加する。Ｖｃｃの電圧を
書込み選択ノード８４および電圧ノード４０に印加し、
そしてＧＮＤを電圧ノード５０および照合選択ノード７
４に印加する。トランジスタ８２がオン状態となり、こ
のため書込みノード１４における電圧は約Ｖｃｃ／２と
なる。制御ゲートの電圧もまた、Ｖｃｃ／２である。こ
れらの値は、フローティングゲートの読出し障害条件を
避けるために、トンネルコンデンサ１３を横切って印加
される電圧が零となるように選択される。所望の条件
は、負の電荷がフローティングゲート１２上に蓄積され
た場合に出力６０がＶｃｃとなるような条件である。正
の電荷がフローティングゲート１２上に蓄積された場合
には、出力６０はＧＮＤとなる。この結果、次のように
出力ノード６０にデータが現れる。正の電荷がフローテ
ィングゲート１２上に蓄積された場合、ｎチャネルＭＯ
ＳＦＥＴ２０はオン状態となり、ｐチャネルトランジス
タ３０はオフ状態となり、そして出力ノード６０はロー
状態（０Ｖ）となる。負の電荷がフローティングゲート
１２上に蓄積された場合、ｎチャネルＭＯＳＦＥＴ２０
はオフ状態となり、ｐチャネルトランジスタ３０はオン
状態となり、そして出力６０はＶｃｃまで引き上げられ
る。従って、出力６０は十分に、すなわちＶｃｃと接地
間を振幅することができる。そのうえ、２個のＭＯＳＦ
ＥＴのうちの１個は常にオフ状態となり、ノード４０か
らノード５０への電流経路を遮断するので、スイッチン
グするときを除いて、このセルは非常に低い電力消費で
ある。
【００３２】フローティングゲート１２上に蓄積された
電荷量を照合するために、ＧＮＤとＶｃｃとの間の余裕
電圧、好適な実施例ではＶｃｃ／２を書込みライン８０
と制御ゲート１０に印加し、Ｖｃｃを書込み選択ノード
８４と電圧ノード４０に印加し、ＧＮＤを電圧ノード５
０に印加し、およびＶｃｃを応答指令信号が送られるべ
きセルの照合選択ノード７４に印加すると、データが照
合ノード７０に現れる。トランジスタ７２がオン状態と
なることを除いて照合動作は読出し動作のように同じ方
法で機能し、それにより出力６０を照合ノード７０に接
続する。
【００３３】ある実施例では、十分に充電されたセルは
少なくとも１０年間その電荷を保持する。セルが十分に
充電され、その電荷を保持していることを確実にするた
めに、このセルの余裕が照合される。ＥＥセルに対する
公称バイアス条件はＶｃｃ／２、典型的には２．５Ｖが
制御ゲート１０に印加される電圧である。ＥＥセルの余
裕を照合するには、不完全に充電されたセルを落とす原
因となるであろうバイアス条件のもとでセルに応答指令
信号を送ることである。余裕照合モードでは、制御ゲー
ト１０に印加される電圧は、５．５Ｖと同じ高さに上昇
されるか或いは０Ｖと同じ低さに下げられる。適正に充
電されたセルは、これらの条件下でさえ正しい出力を生
成するであろう；しかしながら、不完全に充電されたセ
ルすなわち不十分な電荷保持を有するセルは生成しない
であろう。
【００３４】上記した詳細な実施例は本発明の原理を説
明するだけであり、本発明の範囲および精神にそれるこ
となく、当業者らにより種々の修正が為され得ること、
そして頭書の特許請求の範囲によってのみ限定されるこ
とは理解されるであろう。
【図面の簡単な説明】
【図１】本発明に係るＥＥセルの一実施例を示す回路図
である。
【図２】本発明に係るＥＥセルのシリコン基板上のレイ
アウトを示す平面図である。
【図３】図２に示した３−３線における本発明のコンデ
ンサおよびトンネルコンデンサの実施例の断面図であ
る。
【符号の説明】
１０ 制御ゲート １１ コンデン
サ １２ フローティングゲート １３ トンネル
コンデンサ １４ 書込みノード ２０ ｎチャネ
ルＭＯＳＦＥＴ ２１ フローティングゲート ２２ ドレイン ２３ ソース ２４ ソース対
基板接続 ３０ ｐチャネルＭＯＳＦＥＴ ３１ フローテ
ィングゲート ３２ ドレイン ３３ ソース ３４ ソース対基板接続 ４０ 電圧ノー
ド ４５ ＣＭＯＳインバータ ５０ 電圧ノー
ド ６０ 出力ノード ７０ 照合ライ
ン ７２ パストランジスタ ７４ 照合選択
ノード ８０ 書込みライン ８２ パストラ
ンジスタ ８４ 書込み選択ノード ９１ 第１のｎ
形ドープ領域 ９２ 第２のｎ形ドープ領域 ９５ 酸化膜 ９７ 酸化膜 ９９ シリコン
基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 Ｈ０３Ｋ 19/173 １０１ 9383−5Ｊ 8225−4Ｍ Ｈ０１Ｌ 21/82 Ａ (72)発明者 リチャード ジー クリフ アメリカ合衆国、カリフォルニア 95051、 サンタ クララ、282、グラナダ アベニ ュー 3480

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 共通フローティングゲートと、 出力ノードと、 書込みノードと、 制御ゲートと、 第１の電圧に接続されたソース、前記出力ノードに接続
    されたドレイン、および前記共通フローティングゲート
    に接続されたゲートを有するｐチャネルＭＯＳデバイス
    と、 前記出力ノードに接続されたドレイン、第２の電圧に接
    続されたソース、前記共通フローティングゲートに接続
    されたゲートを有するｎチャネルＭＯＳデバイスと、 前記共通フローティングゲートに接続された一方の端子
    と前記書込みノードに接続された他方の端子とを有す
    る、前記フローティングゲートへの電荷供給用および前
    記フローティングゲートからの電荷除去用のトンネルコ
    ンデンサと、 前記共通フローティングゲートに接続された一方の端子
    と前記制御ゲートのノードに接続された他方の端子とを
    有するコンデンサと、 からなるプログラマブル論理デバイスにおける構成セ
    ル。
  2. 【請求項２】 共通フローティングゲートと、 出力ノードと、 書込みノードと、 制御ゲートと、 前記制御ゲートに接続された第１の端子と前記共通フロ
    ーティングゲートに接続された第２の端子とを有する、
    電荷蓄積用コンデンサと、 前記書込みノードに接続された第１の端子と前記共通フ
    ローティングゲートに接続された第２の端子とを有す
    る、前記共通フローティングゲートを充電および放電す
    るためのトンネルコンデンサと、 第１の電圧ノードに接続されたソース、前記ソースに接
    続された基板、前記出力ノードに接続されたドレイン、
    およびソースとドレインとの間のチャネル上を覆って配
    置された前記共通フローティングゲートを有するｎチャ
    ネルＭＯＳデバイスと、 第２の電圧ノードに接続されたソース、前記ソースに接
    続された基板、前記出力ノードに接続されたドレイン、
    およびソースとドレインとの間のチャネル上を覆って配
    置された前記共通フローティングゲートを有するｐチャ
    ネルＭＯＳデバイスと、 からなる構成セル。
  3. 【請求項３】 ゲートに接続された書込み選択信号を有
    する第１のパストランジスタが前記書込みノードを外部
    の書き込みラインに接続し、ゲートに接続された照合信
    号を有する第２のパストランジスタが前記出力ノードを
    外部の照合ラインに接続する請求項２記載のデバイス。
  4. 【請求項４】 制御ゲートと、 蓄積ノードと、 書込みノードと、 出力ノードと、 第１の電圧に接続されたソース、前記出力ノードに接続
    されたドレイン、および前記蓄積ノードに接続されたゲ
    ートを有するｐチャネルＭＯＳＦＥＴと、 前記出力ノードに接続されたドレイン、第２の電圧に接
    続されたソースおよび前記蓄積ノードに接続されたゲー
    トを有するｎチャネルＭＯＳＦＥＴと、 前記蓄積ノードに接続された一方の端子と前記書込みノ
    ードに接続された他方の端子とを有する、前記蓄積ノー
    ドへの電荷供給用および前記蓄積ノードからの電荷除去
    用のトンネルコンデンサと、 前記蓄積ノードに接続された一方の端子と前記制御ゲー
    トに接続された他方の端子とを有する、電荷蓄積用コン
    デンサと、 からなるプログラマブル論理デバイスにおける構成セ
    ル。
  5. 【請求項５】 蓄積ノードと、 出力ノードと、 制御ゲートと、 書込みノードと、 書込み選択ノードと、 照合ノードと、 照合選択ノードと前記蓄積ノードに接続された入力と前
    記出力ノードに接続された出力とを有するＣＭＯＳトラ
    ンジスタと、 前記蓄積ノードに接続された第１の端子と前記制御ゲー
    トに接続された第２の端子とを有するコンデンサと、 前記蓄積ノードに接続された第１の端子と前記第１のパ
    ストランジスタのソースに接続された第２の端子とを有
    するトンネルコンデンサと、 前記書込みノードに接続されたドレイン、前記書込み選
    択ノードに接続されたゲートおよび前記トンネルコンデ
    ンサの第２の端子に接続されたソースを有する第１のパ
    ストランジスタと、 前記照合ノードに接続されたソース、前記照合選択ノー
    ドに接続されたゲート、および前記出力ノードに接続さ
    れたドレインとを有する第２のパストランジスタと、 からなる構成セル。
  6. 【請求項６】 電荷蓄積用のフローティングゲート手段
    と、 フロティングゲートの充電および放電用のトンネルコン
    デンサを含むプログラミング手段と、 フローティングゲート上の電荷を検知し、電荷を表わす
    増幅された出力を供給する手段と、 からなる構成セル。
  7. 【請求項７】 プログラミング手段は、入力を書込みノ
    ードから前記トンネルコンデンサに接続するための書き
    込み選択信号によりゲート制御されるパストランジスタ
    を含む請求項６記載の構成セル。
  8. 【請求項８】 フローティングゲート上の電荷を検知
    し、電荷を表わす増幅された出力を供給する手段は、Ｃ
    ＭＯＳトランジスタからなる請求項７記載の構成セル。
  9. 【請求項９】 出力手段は、ＣＭＯＳトランジスタの出
    力を照合ノードに接続するための照合選択信号によりゲ
    ート制御されるパストランジスタを含む請求項８記載の
    構成セル。
  10. 【請求項１０】 電圧余裕を照合するための手段を含む
    請求項９記載の構成セル。
JP11474992A 1991-05-10 1992-05-07 再変更可能な低消費電力の電気的に消去可能な相補形不揮発性プログラマブルメモリセル Pending JPH0697453A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/698,084 US5272368A (en) 1991-05-10 1991-05-10 Complementary low power non-volatile reconfigurable EEcell
US07/698084 1991-05-10

Publications (1)

Publication Number Publication Date
JPH0697453A true JPH0697453A (ja) 1994-04-08

Family

ID=24803842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11474992A Pending JPH0697453A (ja) 1991-05-10 1992-05-07 再変更可能な低消費電力の電気的に消去可能な相補形不揮発性プログラマブルメモリセル

Country Status (3)

Country Link
US (1) US5272368A (ja)
EP (1) EP0515039A2 (ja)
JP (1) JPH0697453A (ja)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3342730B2 (ja) * 1993-03-17 2002-11-11 富士通株式会社 不揮発性半導体記憶装置
US5365479A (en) * 1994-03-03 1994-11-15 National Semiconductor Corp. Row decoder and driver with switched-bias bulk regions
US5548228A (en) * 1994-09-28 1996-08-20 Altera Corporation Reconfigurable programmable logic device having static and non-volatile memory
US5587603A (en) * 1995-01-06 1996-12-24 Actel Corporation Two-transistor zero-power electrically-alterable non-volatile latch
JP2961126B2 (ja) * 1995-02-13 1999-10-12 セントラル硝子株式会社 三次元光メモリーガラス素子からなる記録媒体及びその記録方法
US5596524A (en) * 1995-04-21 1997-01-21 Advanced Micro Devices, Inc. CMOS memory cell with gate oxide of both NMOS and PMOS transistors as tunneling window for program and erase
WO1996033496A1 (en) * 1995-04-21 1996-10-24 Advanced Micro Devices, Inc. Reference for cmos memory cell having pmos and nmos transistors with a common floating gate
US5754471A (en) * 1995-06-06 1998-05-19 Advanced Micro Devices, Inc. Low power CMOS array for a PLD with program and erase using controlled avalanche injection
US5581501A (en) * 1995-08-17 1996-12-03 Altera Corporation Nonvolatile SRAM cells and cell arrays
US5615150A (en) * 1995-11-02 1997-03-25 Advanced Micro Devices, Inc. Control gate-addressed CMOS non-volatile cell that programs through gates of CMOS transistors
US5587945A (en) * 1995-11-06 1996-12-24 Advanced Micro Devices, Inc. CMOS EEPROM cell with tunneling window in the read path
US5666309A (en) * 1995-11-17 1997-09-09 Advanced Micro Devices, Inc. Memory cell for a programmable logic device (PLD) avoiding pumping programming voltage above an NMOS threshold
US6005806A (en) 1996-03-14 1999-12-21 Altera Corporation Nonvolatile configuration cells and cell arrays
US5646901A (en) * 1996-03-26 1997-07-08 Advanced Micro Devices, Inc. CMOS memory cell with tunneling during program and erase through the NMOS and PMOS transistors and a pass gate separating the NMOS and PMOS transistors
US6018476A (en) * 1996-09-16 2000-01-25 Altera Corporation Nonvolatile configuration cells and cell arrays
US5909049A (en) 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US5844912A (en) * 1997-04-01 1998-12-01 Advanced Micro Devices, Inc. Fast verify for CMOS memory cells
US5847993A (en) * 1997-06-23 1998-12-08 Xilinx, Inc. Non-volatile programmable CMOS logic cell and method of operating same
US6201734B1 (en) 1998-09-25 2001-03-13 Sandisk Corporation Programmable impedance device
US6118693A (en) * 1999-05-26 2000-09-12 Lattice Semiconductor Corporation Electrically erasable non-volatile memory cell with integrated SRAM cell to reduce testing time
US6281708B1 (en) * 1999-06-15 2001-08-28 National Semiconductor Corporation Tri-state bus amplifier-accelerator
US6845044B2 (en) * 2002-01-29 2005-01-18 Lattice Semiconductor Corporation Method of preventing high Icc at start-up in zero-power EEPROM cells for PLD applications
US7221596B2 (en) * 2002-07-05 2007-05-22 Impinj, Inc. pFET nonvolatile memory
US7283390B2 (en) 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
US8111558B2 (en) * 2004-05-05 2012-02-07 Synopsys, Inc. pFET nonvolatile memory
US7099189B1 (en) * 2004-10-05 2006-08-29 Actel Corporation SRAM cell controlled by non-volatile memory cell
US7301194B1 (en) 2004-11-15 2007-11-27 Xilinx, Inc. Shrinkable and highly coupled double poly EEPROM with inverter
US7301811B1 (en) 2004-11-15 2007-11-27 Xilinx, Inc. Cost efficient nonvolatile SRAM cell
US7257033B2 (en) * 2005-03-17 2007-08-14 Impinj, Inc. Inverter non-volatile memory cell and array system
US7679957B2 (en) * 2005-03-31 2010-03-16 Virage Logic Corporation Redundant non-volatile memory cell
US7671396B2 (en) * 2006-01-04 2010-03-02 Tower Semiconductor Ltd. Three-dimensional control-gate architecture for single poly EPROM memory devices fabricated in planar CMOS technology
US8122307B1 (en) 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
US7558111B2 (en) * 2006-09-01 2009-07-07 Catalyst Semiconductor, Inc. Non-volatile memory cell in standard CMOS process
US8378407B2 (en) * 2006-12-07 2013-02-19 Tower Semiconductor, Ltd. Floating gate inverter type memory cell and array
US7700994B2 (en) * 2006-12-07 2010-04-20 Tower Semiconductor Ltd. Single poly CMOS logic memory cell for RFID application and its programming and erasing method
US7679119B2 (en) * 2006-12-11 2010-03-16 Tower Semiconductor Ltd. CMOS inverter based logic memory
US7719896B1 (en) 2007-04-24 2010-05-18 Virage Logic Corporation Configurable single bit/dual bits memory
KR100812080B1 (ko) * 2007-06-26 2008-03-07 주식회사 동부하이텍 비휘발성 메모리 소자 및 그 제조 방법
US7646638B1 (en) * 2007-09-06 2010-01-12 National Semiconductor Corporation Non-volatile memory cell that inhibits over-erasure and related method and memory array
US7545144B2 (en) * 2007-11-14 2009-06-09 Hitachi Medical Systems America, Inc. Vertical field MRI shoulder coil
US7746696B1 (en) 2008-03-04 2010-06-29 Xilinx, Inc. CMOS twin cell non-volatile random access memory
US7894261B1 (en) 2008-05-22 2011-02-22 Synopsys, Inc. PFET nonvolatile memory
US7776677B1 (en) * 2009-03-30 2010-08-17 Semiconductor Components Industries, Llc Method of forming an EEPROM device and structure therefor
US8018768B2 (en) 2009-08-18 2011-09-13 United Microelectronics Corp. Non-volatile static random access memory (NVSRAM) device
US8159877B2 (en) * 2010-03-25 2012-04-17 National Semiconductor Corporation Method of directly reading output voltage to determine data stored in a non-volatile memory cell
DE102010049503B4 (de) * 2010-10-27 2012-05-31 Texas Instruments Deutschland Gmbh Elektronische Schaltung mit einem Transistor mit potentialfreiem Gate und Verfahren zum vorübergehenden Deaktivieren eines Transistors mit potentialfreiem Gate
FR3011123B1 (fr) * 2013-09-20 2016-12-23 Semiconsultor Cellule de memoire non volatile, procede de programmation d'effacement et de lecture d'une telle cellule et dispositif de memoire non volatile
TWI824467B (zh) 2016-12-14 2023-12-01 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4885719A (en) * 1987-08-19 1989-12-05 Ict International Cmos Technology, Inc. Improved logic cell array using CMOS E2 PROM cells
US4858185A (en) * 1988-01-28 1989-08-15 National Semiconductor Corporation Zero power, electrically alterable, nonvolatile latch
US5047814A (en) * 1988-02-05 1991-09-10 Emanuel Hazani E2 PROM cell including isolated control diffusion
US5101378A (en) * 1988-06-15 1992-03-31 Advanced Micro Devices, Inc. Optimized electrically erasable cell for minimum read disturb and associated method of sensing
GB8916019D0 (en) * 1989-07-13 1989-08-31 Hughes Microelectronics Ltd A non-volatile ram bit cell
JPH0664920B2 (ja) * 1989-10-20 1994-08-22 株式会社東芝 不揮発性メモリ

Also Published As

Publication number Publication date
EP0515039A3 (ja) 1994-01-12
US5272368A (en) 1993-12-21
EP0515039A2 (en) 1992-11-25

Similar Documents

Publication Publication Date Title
JPH0697453A (ja) 再変更可能な低消費電力の電気的に消去可能な相補形不揮発性プログラマブルメモリセル
US6920067B2 (en) Integrated circuit embedded with single-poly non-volatile memory
US6711064B2 (en) Single-poly EEPROM
US5847993A (en) Non-volatile programmable CMOS logic cell and method of operating same
US6954377B2 (en) Non-volatile differential dynamic random access memory
US5095461A (en) Erase circuitry for a non-volatile semiconductor memory device
EP0782748B1 (en) Non-volatile memory cells using only positive charge to store data
US4888630A (en) Floating-gate transistor with a non-linear intergate dielectric
US4207615A (en) Non-volatile ram cell
US6457108B1 (en) Method of operating a system-on-a-chip including entering a standby state in a non-volatile memory while operating the system-on-a-chip from a volatile memory
WO1990012402A1 (en) Improved novram cell using two differential, decouplable nonvolatile memory elements
US5047814A (en) E2 PROM cell including isolated control diffusion
JPS5833638B2 (ja) メモリ装置
US6985386B1 (en) Programming method for nonvolatile memory cell
US6477103B1 (en) Reprogrammable fuse and method of operating
US7075127B2 (en) Single-poly 2-transistor based fuse element
US6100746A (en) Electrically programmable fuse
US20080055965A1 (en) Non-Volatile Memory Cell In Standard CMOS Process
JP2500871B2 (ja) 半導体不揮発性ｒａｍ
US6291862B1 (en) Supply voltage reduction circuit for integrated circuit
US5247346A (en) E2 PROM cell array including single charge emitting means per row
JPS6120958B2 (ja)
JPH0794613A (ja) 半導体装置及びその製造方法
US7020027B1 (en) Programming method for nonvolatile memory cell
JP2006236560A (ja) 半導体デバイスおよび半導体デバイスの動作方法