JPH0696036A

JPH0696036A - 並列プロセッサ

Info

Publication number: JPH0696036A
Application number: JP4242160A
Authority: JP
Inventors: Mitsuharu Oki; 光晴大木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-10
Filing date: 1992-09-10
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】少ないインストラクション数で所望の演算結
果を得る。【構成】入力端子１０からの映像信号が直接に第１の
入力用シフトレジスタ１に格納されると共に、第２の演
算回路１１にも供給され、所望の計算された信号が第２
の入力用シフトレジスタ１２に格納される。これらのシ
フトレジスタ１、１２の信号が各入力側メモリ２₁〜２
_Mに供給される。また第１の演算回路４₁〜４_Mは対応
する入力側メモリ２₁〜２_Mとその両隣からのデータが
セレクタ３ ₁〜３_Mを介して供給され、対応する出力側
メモリ６₁〜６_Mとその両隣からのデータもセレクタ５
₁〜５_Mを介して供給される。そして各演算回路４₁〜
４_Mからの出力結果はメモリ２₁〜２_Mあるいは６₁〜
６_Mに書き込まれる。さらに各出力側メモリ６₁〜６_M
がそれぞれ出力用シフトレジスタ７に格納され、このシ
フトレジスタ７から演算処理された映像信号が出力端子
８に取り出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号のディジタル
処理等に用いられる並列プロセッサに関するものであ
る。

【０００２】

【従来の技術】映像信号のディジタル処理を行う装置と
して、例えば「ＳＶＰ：ＳＥＲＩＡＬＶＩＤＥＯＰＲ
ＯＣＥＳＳＯＲ／Ｐｒｏｃｅｅｄｉｎｇｓｏｆｔｈ
ｅＩＥＥＥ１９９０ＣＵＳＴＯＭＩＮＴＥＧＲＡ
ＴＥＤＣＩＲＣＵＩＴＳＣＯＮＦＥＲＥＮＣＥ／Ｐ．
１７．３．１〜４」に示される装置が知られている。

【０００３】この装置は、具体的には例えば図８に示す
ような並列プロセッサで構成されている。即ち、図にお
いて、例えば各画素がそれぞれ複数ビットで構成される
映像信号がワード（画素）シリアルで供給（入力端子８
０）され、１水平期間（１Ｈ）分の容量（Ｍ）を有する
入力用シフトレジスタ（シリアル／パラレル変換器）８
１内のＭ個のレジスタに格納される。この入力用シフト
レジスタ８１内のレジスタがそれぞれＭ個の入力側メモ
リ８２₁〜８２_Mに接続されている。

【０００４】Ｍ個の演算回路８４₁〜８４_Mは、それぞ
れ対応する入力側メモリ８２₁〜８２_Mとその両隣の入
力側メモリからのデータがセレクタ（ＳＥＬ）８３₁〜
８３ _Mを介して供給され、さらに、Ｍ個ある出力側メモ
リ８６₁〜８６_Mの内それぞれ対応する出力側メモリ８
６₁〜８６_Mとその両隣の出力側メモリからのデータも
セレクタ（ＳＥＬ）８５₁〜８５_Mを介して供給され
る。

【０００５】各演算回路８４₁〜８４_Mからの出力結果
は、入力側メモリ８２₁〜８２_Mあるいは出力側メモリ
８６₁〜８６_Mに書き込まれる。各出力側メモリ８６₁
〜８６_Mがそれぞれ出力用シフトレジスタ（パラレル／
シリアル変換器）８７内のＭ個のレジスタに接続されて
いる。そして、この出力用シフトレジスタ８７からは、
例えば各画素がそれぞれ複数ビットで構成される演算処
理された映像信号がワード（画素）シリアルで出力（端
子８８）される。

【０００６】従って、この装置において、水平期間毎に
入力用シフトレジスタ８１に供給された映像信号の各画
素のデータは、その後の水平ブランキング期間内に入力
側メモリ８２₁〜８２_Mに書き込まれる。この入力側メ
モリに書き込まれたデータが次の１水平期間の間に演算
回路８４₁〜８４_Mに供給され、演算処理された値が出
力側メモリに書き込まれる。そして、その後の水平ブラ
ンキング期間内に、出力側メモリ８６₁〜８６_Mのデー
タが出力用シフトレジスタ８７に書き込まれ、各水平期
間毎に演算処理された映像信号が取り出される。このよ
うにして例えば映像信号のディジタル処理が行われる。

【０００７】また、入力側、出力側メモリのアドレスの
制御、及び、演算回路での演算の制御、及び、セレクタ
の制御をするための制御回路８９は、１つのみであり、
Ｍ個全ての入力側メモリ８２₁〜８２_M、出力側メモリ
８６₁〜８６_M、演算回路８４₁〜８４_M、及びセレク
タ８３₁〜８３_M、８５₁〜８５_Mに共通のものであ
る。即ち、図８はＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒ
ｕｃｔｉｏｎＭｕｌｔｉｐｌｅＤａｔａ）方式であ
る。ビデオ信号処理においては全ての画素に対して同じ
演算処理をすることが多いので、全ての演算回路に同一
の処理命令を与えるＳＩＭＤ方式で充分に対応でき不便
はない。そして、ＳＩＭＤ方式ならば制御回路は１つで
済み回路規模が小さくなるという利点がある。

【０００８】セレクタ８３_m、８５_mの制御により、ｍ
番目の演算回路８４_mは、ｍ番目の入力側メモリ８２_m
と出力側メモリ８６_m内に格納されているデータ（１水
平期間（１Ｈ）分の映像信号の内ｍ番目の画素データ）
の演算のみならず、その両隣のデータ（ｍ−１番目とｍ
＋１番目の画素データ）との演算も可能としている。

【０００９】一組の入力側メモリ８２_m、出力側メモリ
８６_mとセレクタ８３_m、８５_m及び演算回路８４_mを
プロセッサエレメントと呼び、図８は、このプロセッサ
エレメントが複数個あるので並列プロセッサと呼ばれて
いる。

【００１０】さて、具体的な演算、即ち、縦方向の２タ
ップのフィルタ計算Ｒｍ＝ａ×Ｄｍ＋ｂ×Ｅｍ但し、ａ，ｂはフィルタ係数で、例えばａ＝２９、ｂ＝
１９Ｄｍ、Ｅｍは入力データである。を行う場合について詳
しく述べることにする。

【００１１】入力端子８０からシリアルに入力されてく
る１Ｈ分の映像信号（Ｄ１、Ｄ２、Ｄ３、．．．、Ｄ
Ｍ）が、入力用シフトレジスタ８１に供給される。そし
て、続く水平ブランキング期間でＤ１〜ＤＭはそれぞれ
対応する入力側メモリ８２₁〜８２_Mに移される。

【００１２】その次にシリアルに供給されてくる１Ｈ分
の映像信号（Ｅ１、Ｅ２、Ｅ３、．．．、ＥＭ）も、入
力用シフトレジスタ８１に供給され、続く水平ブランキ
ング期間でそれぞれ対応する入力側メモリ８２₁〜８２
_Mに移される。

【００１３】例えば、縦方向の２タップのフィルタ計算
は、以下のようにして行われる。即ち、ｍ（ｍ＝１〜
Ｍ）番目の入力側メモリ８２_mに上述のようにしてＤｍ
とＥｍが格納されている。これらデータは、ｍ番目のセ
レクタ８３_mを介してｍ番目の演算回路８４_mにて、フ
ィルタ計算（Ｒｍ＝ａ×Ｄｍ＋ｂ×Ｅｍ：ａ，ｂはフィ
ルタ係数）が演算され、ｍ番目の出力側メモリ８６_mに
Ｒｍが格納される。そして、出力側メモリ８６_mに格納
されたＲｍは、続く水平ブランキング期間に出力用シフ
トレジスタ８７に格納され、さらに次の１水平期間にＲ
１からＲＭまで順にシリアルに出力される。このように
して、縦方向の２タップのフィルタ計算は行われる。

【００１４】この時、ａ＝２９、ｂ＝１９の場合、制御
回路から次に示す命令が各プロセッサエレメントに与え
られ、計算されていく。

【００１５】命令１）ｍ（ｍ＝１〜Ｍ）番目の入力側
メモリ８２_mからＤｍを読み出し、ｍ番目のセレクタ８
３_mを介してｍ番目の演算回路８４_mにＤｍを供給し、
ｍ番目の演算回路８４_mにてＤｍを１ビットシフトした
値にＤｍをたす計算｛Ｄｍ：１ビットシフト｝＋Ｄｍ＝２×Ｄｍ＋Ｄｍ＝３
×Ｄｍを行わせ、その加算結果（Ｆｍとする）をｍ番目の入力
側メモリ８２_mに格納する。

【００１６】命令２）ｍ番目の入力側メモリ８２_mか
らＤｍとＦｍを読み出し、ｍ番目のセレクタ８３_mを介
してｍ番目の演算回路８４_mにＤｍとＦｍを供給し、ｍ
番目の演算回路８４_mにてＤｍを５ビットシフトした値
からＦｍを引く計算｛Ｄｍ：５ビットシフト｝−Ｆｍ＝３２×Ｄｍ−３×Ｄ
ｍ＝２９×Ｄｍを行わせ、その減算結果（Ｇｍとする）を出力側８６_m
メモリに格納する。

【００１７】命令３）ｍ番目の入力側メモリ８２_mか
らＥｍを読み出し、ｍ番目のセレクタ８３_mを介してｍ
番目の演算回路８４_mにＥｍを供給し、ｍ番目の演算回
路８４_mにてＥｍを１ビットシフトした値にＥｍをたす
計算｛Ｅｍ：１ビットシフト｝＋Ｅｍ＝２×Ｅｍ＋Ｅｍ＝３
×Ｅｍを行わせ、その加算結果（Ｈｍとする）をｍ番目の入力
側メモリ８２_mに格納する。

【００１８】命令４）ｍ番目の入力側メモリ８２_mか
らＥｍとＨｍを読み出し、ｍ番目のセレクタ８３_mを介
してｍ番目の演算回路８４_mにＥｍとＨｍを供給し、ｍ
番目の演算回路８４_mにてＥｍを４ビットシフトした値
にＨｍをたす計算｛Ｅｍ：４ビットシフト｝＋Ｈｍ＝１６×Ｅｍ＋３×Ｅ
ｍ＝１９×Ｅｍを行わせ、その加算結果（Ｉｍとする）を出力側メモリ
８６_mに格納する。

【００１９】命令５）ｍ番目の出力側メモリ８６_mか
らＧｍとＩｍを読み出し、ｍ番目のセレクタ８５_mを介
してｍ番目の演算回路８４_mにＧｍとＩｍを供給し、ｍ
番目の演算回路８４_mにてＧｍにＩｍをたす計算Ｇｍ＋Ｉｍ＝２９×Ｄｍ＋１９×Ｅｍ＝ａ×Ｄｍ＋ｂ×
Ｅｍ＝Ｒｍを行わせ、その加算結果（Ｒｍ）を出力側メモリ８６_m
に格納する。

【００２０】このように、入力データＤｍ、ＥｍからＲ
ｍを計算するのに、５つの制御信号（命令１）〜５））
を、順次、制御回路から各プロセッサエレメントに供給
しなくてはいけなかった。これは、演算回路８４_mで、
５つの計算Ｆｍ＝｛Ｄｍ：１ビットシフト｝＋ＤｍＧｍ＝｛Ｄｍ：５ビットシフト｝−ＦｍＨｍ＝｛Ｅｍ：１ビットシフト｝＋ＥｍＩｍ＝｛Ｅｍ：４ビットシフト｝＋ＨｍＲｍ＝Ｇｍ＋Ｉｍを計算しなくてはいけなかったからである。

【００２１】また、本願発明者は、先に、図８を改良し
て入力用シフトレジスタ（シリアル／パラレル変換器）
と出力用シフトレジスタ（パラレル／シリアル変換器）
を兼用する回路構成（図９）を発明している（特願平４
−３２２４９号参照）。

【００２２】図９の構成においては、入力用シフトレジ
スタと出力用シフトレジスタの代わりに、シリアル入力
端子、パラレル入力端子、シリアル出力端子、パラレル
出力端子を有するシフトレジスタ（図１０）を用いてい
る。

【００２３】図１０において、シリアル入力端子から入
力されてくる１水平期間（１Ｈ）分の画像データは、ス
イッチ制御回路によりスイッチＡ群のスイッチが１番目
から順にＭ番目までオンされていき１番目のレジスタか
ら順に格納されていく。そして、これらのデータが格納
された後、各データはパラレル出力端子から出力され対
応する入力側メモリにそれぞれ格納される。そして、上
記１Ｈ分の画像データより前のデータにより各演算回路
で計算されてしまっている処理後の各データが、パラレ
ル入力端子よりパラレルロード信号によりロードされ、
スイッチ制御回路によりスイッチＢ群のスイッチが１番
目から順にＭ番目までオンされていき，処理後の各デー
タがシリアル出力端子からシリアルに出力される。

【００２４】このような装置においても、５つの制御信
号（命令１）〜５））は上述の従来の装置と同様であ
る。

【００２５】

【発明が解決しようとする課題】解決しようとする問題
点は、入力データから所望の演算結果を得るために、各
プロセッサエレメントでは多くの演算を行わなくてはい
けなく、インストラクション数が増え、演算結果を得る
のに時間がかかり過ぎていたというものである。

【００２６】

【課題を解決するための手段】本発明による第１の手段
は、入力端子１０から入力されてくる複数のデータを複
数のプロセッサエレメントに供給し、これらのデータが
上記プロセッサエレメントにて演算処理され、上記プロ
セッサエレメントから出力される演算処理された複数の
データを出力端子８から出力する並列プロセッサにおい
て、上記入力端子と上記プロセッサエレメントの間に演
算回路１１を設けたことを特徴とする並列プロセッサで
ある。

【００２７】本発明による第２の手段は、入力端子１０
から入力されてくる複数のデータを複数のプロセッサエ
レメントに供給し、これらのデータが上記プロセッサエ
レメントにて演算処理され、上記プロセッサエレメント
から出力される演算処理された複数のデータを出力端子
８から出力する並列プロセッサにおいて、上記プロセッ
サエレメントと上記出力端子の間に演算回路２１を設け
たことを特徴とする並列プロセッサである。

【００２８】本発明による第３の手段は、上記演算回路
１１、２１は、データの値を３倍にする演算回路である
ことを特徴とする第１の手段または第２の手段記載の並
列プロセッサである。

【００２９】本発明による第４の手段は、上記演算回路
１１、２１は、データの値を５倍にする演算回路である
ことを特徴とする第１の手段または第２の手段記載の並
列プロセッサである。

【００３０】本発明による第５の手段は、上記演算回路
１１、２１は、隣接データ間の値の加減算を行う演算回
路であることを特徴とする第１の手段または第２の手段
記載の並列プロセッサである。

【００３１】

【作用】これによれば、入力データを入力端子から入力
してから各入力側メモリに格納する間に、頻繁に使用さ
れる計算を第２の演算回路にて行い、その計算結果を各
入力側メモリに入力することにより、各第１の演算回路
（従来でいうところの演算回路）での演算量を少なくす
ることが出来るので、各プロセッサエレメントでは少な
いインストラクション数で（短い時間で）所望の演算結
果を得ることができる。

【００３２】また、これによれば、出力データを各出力
側メモリから出力してから出力端子に到達する間に、第
３の演算回路にて計算を行い、その計算結果を出力端子
から出力することにより、各第１の演算回路での演算量
を少なくすることが出来るので、各プロセッサエレメン
トでは少ないインストラクション数で（短い時間で）所
望の演算結果を得ることができる。

【００３３】

【実施例】本発明の第１の実施例を図１に示す。図１に
おいては、第２の演算回路１１と第２のシフトレジスタ
１２が付加された以外は、従来例（図８）と同じであ
る。即ち、図において、例えば各画素がそれぞれ複数ビ
ットで構成される映像信号がワード（画素）シリアルで
供給（入力端子１０）され、１水平期間（１Ｈ）分の容
量（Ｍ）を有する入力用第１のシフトレジスタ（シリア
ル／パラレル変換器）１内のＭ個のレジスタに格納され
る。この入力用シフトレジスタ１内のレジスタがそれぞ
れＭ個の入力側メモリ２₁〜２_Mに接続されている。

【００３４】Ｍ個の第１の演算回路４₁〜４_Mは、それ
ぞれ対応する入力側メモリ２₁〜２ _Mとその両隣の入力
側メモリからのデータがセレクタ（ＳＥＬ）３₁〜３_M
を介して供給され、さらに、Ｍ個ある出力側メモリ６₁
〜６_Mの内それぞれ対応する出力側メモリ６₁〜６_Mと
その両隣の出力側メモリからのデータもセレクタ（ＳＥ
Ｌ）５₁〜５_Mを介して供給される。

【００３５】各演算回路４₁〜４_Mからの出力結果は、
入力側メモリ２₁〜２_Mあるいは出力側メモリ６₁〜６
_Mに書き込まれる。各出力側メモリ６₁〜６_Mがそれぞ
れ出力用シフトレジスタ（パラレル／シリアル変換器）
７内のＭ個のレジスタに接続されている。そして、この
出力用シフトレジスタ７からは、例えば各画素がそれぞ
れ複数ビットで構成される演算処理された映像信号がワ
ード（画素）シリアルで出力（端子８）される。

【００３６】また、入力側、出力側メモリのアドレスの
制御、及び、演算回路での演算の制御、及び、セレクタ
の制御をするための制御回路９は、１つのみであり、Ｍ
個全ての入力側メモリ２₁〜２_M、出力側メモリ６₁〜
６_M、演算回路４₁〜４_M、及びセレクタ３₁〜３_M、
５₁〜５_Mに共通のものである。

【００３７】さらにセレクタ３_m、５_mの制御により、
ｍ番目の演算回路４_mは、ｍ番目の入力側メモリ２_mと
出力側メモリ６_m内に格納されているデータ（１水平期
間（１Ｈ）分の映像信号の内ｍ番目の画素データ）の演
算のみならず、その両隣のデータ（ｍ−１番目とｍ＋１
番目の画素データ）との演算も可能としている。この一
組の入力側メモリ２_m、出力側メモリ６_mとセレクタ３
_m、５_m及び演算回路４_mをプロセッサエレメントと呼
ぶ。

【００３８】本発明（図１）では、入力端子から入力さ
れてきた入力データは、直接に第１の入力用シフトレジ
スタ１に供給され、従来と同様に各入力側メモリ２₁〜
２_Mに供給される。また、入力データは第２の演算回路
１１にも供給され、第２の演算回路１１にて、例えば｛入力データ：１ビットシフト｝＋｛入力データ｝＝２×入力データ＋入力データ＝３×入力データが計算され、この値が第２の入力用シフトレジスタ１２
に供給され、各入力側メモリ２₁〜２_Mに供給される。

【００３９】従って、各入力側メモリには、演算を開始
する前に、既に、３×入力データという値が格納されて
いることになる。これにより、従来必要であった命令
２）と命令４）が本発明では必要なくなり、それだけ各
プロセッサエレメントで行う演算を少なくすることが出
来る。

【００４０】さて、従来と同じ演算、即ち、縦方向の２
タップのフィルタ計算Ｒｍ＝ａ×Ｄｍ＋ｂ×Ｅｍ但し、ａ，ｂはフィルタ係数で、例えばａ＝２９、ｂ＝
１９Ｄｍ、Ｅｍは入力データである。を行う場合について詳
しく述べることにする。

【００４１】入力端子１０からシリアルに入力されてく
る１Ｈ分の映像信号（Ｄ１、Ｄ２、Ｄ３、．．．、Ｄ
Ｍ）が、第１の入力用シフトレジスタ１に供給され、そ
れぞれ第１の入力用シフトレジスタ１内のＭ個のレジス
タに格納される。

【００４２】同時に、入力端子１０からシリアルに入力
されてくるデータ（Ｄ１、Ｄ２、Ｄ３、．．．、ＤＭ）
は、第２の演算回路１１にも供給されており、この第２
の演算回路１１にてＦ１＝３×Ｄ１、Ｆ２＝３×Ｄ２、
Ｆ３＝３×Ｄ３、．．．、ＦＭ＝３×ＤＭが順次計算さ
れ、そして、データ（Ｆ１、Ｆ２、Ｆ３．．．、ＦＭ）
は、シリアルに第２の入力用シフトレジスタ１２に供給
され、それぞれ第２の入力用シフトレジスタ１２内のＭ
個のレジスタに格納される。

【００４３】そして、続く水平ブランキング期間でＤ１
〜ＤＭは第１の入力用シフトレジスタ１から、Ｆ１〜Ｆ
Ｍは第２の入力用シフトレジスタ１２から、それぞれ対
応する入力側メモリ２₁〜２_Mに移される。

【００４４】その次にシリアルに供給されてくる１Ｈ分
の映像信号（Ｅ１、Ｅ２、Ｅ３、．．．、ＥＭ）も、第
１の入力用シフトレジスタ１に供給され、それぞれ第１
の入力用シフトレジスタ１内のＭ個のレジスタに格納さ
れる。

【００４５】同時に、入力端子１０からシリアルに入力
されてくるデータ（Ｅ１、Ｅ２、Ｅ３、．．．、ＥＭ）
は、第２の演算回路１１にも供給されており、この第２
の演算回路１１にてＨ１＝３×Ｅ１、Ｈ２＝３×Ｅ２、
Ｈ３＝３×Ｅ３、．．．、ＨＭ＝３×ＥＭが順次計算さ
れ、そして、データ（Ｈ１、Ｈ２、Ｈ３．．．、ＨＭ）
は、シリアルに第２の入力用シフトレジスタ１２に供給
され、それぞれ第２の入力用シフトレジスタ１２内のＭ
個のレジスタに格納される。

【００４６】そして、続く水平ブランキング期間でＥ１
〜ＥＭは第１の入力用シフトレジスタ１から、Ｈ１〜Ｈ
Ｍは第２の入力用シフトレジスタ１２から、それぞれ対
応する入力側メモリ２₁〜２_Mに移される。

【００４７】従って、この時点において入力側メモリ２
₁〜２_Mには、図１に示すデータ（Ｄｍ、Ｅｍ、Ｆｍ、
Ｈｍ：ｍ＝１〜Ｍ）が格納されていることになる。

【００４８】例えば、縦方向の２タップのフィルタ計算
（Ｒｍ＝ａ×Ｄｍ＋ｂ×Ｅｍ：ａ，ｂはフィルタ係数）
は、以下のようにして行われる。但し、ａ＝２９、ｂ＝
１９とする。

【００４９】即ち、上述のようにデータ（Ｄｍ、Ｅｍ、
Ｆｍ、Ｈｍ：ｍ＝１〜Ｍ）がｍ番目の入力側メモリに格
納されている状態において、制御回路から次に示す命令
が各プロセッサエレメントに与えられ、計算されてい
く。

【００５０】命令２）ｍ番目の入力側メモリ２_mから
ＤｍとＦｍを読み出し、ｍ番目のセレクタ３_mを介して
ｍ番目の演算回路４_mにＤｍとＦｍを供給し、ｍ番目の
演算回路４_mにてＤｍを５ビットシフトした値からＦｍ
を引く計算｛Ｄｍ：５ビットシフト｝−Ｆｍ＝３２×Ｄｍ−３×Ｄ
ｍ＝２９×Ｄｍを行わせ、その減算結果（Ｇｍとする）を出力側メモリ
６_mに格納する。

【００５１】命令４）ｍ番目の入力側メモリ２_mから
ＥｍとＨｍを読み出し、ｍ番目のセレクタ３_mを介して
ｍ番目の演算回路４_mにＥｍとＨｍを供給し、ｍ番目の
演算回路４_mにてＥｍを４ビットシフトした値にＨｍを
たす計算｛Ｅｍ：４ビットシフト｝＋Ｈｍ＝１６×Ｅｍ＋３×Ｅ
ｍ＝１９×Ｅｍを行わせ、その加算結果（Ｉｍとする）を出力側メモリ
６_mに格納する。

【００５２】命令５）ｍ番目の出力側メモリ６_mから
ＧｍとＩｍを読み出し、ｍ番目のセレクタ５_mを介して
ｍ番目の演算回路４_mにＧｍとＩｍを供給し、ｍ番目の
演算回路４_mにてＧｍにＩｍをたす計算Ｇｍ＋Ｉｍ＝２９×Ｄｍ＋１９×Ｅｍ＝ａ×Ｄｍ＋ｂ×
Ｅｍ＝Ｒｍを行わせ、その加算結果（Ｒｍ）を出力側メモリ６_mに
格納する。

【００５３】このように、入力データＤｍ、ＥｍからＲ
ｍを計算するのに、３つの制御信号（命令２）、４）、
５））を、順次、制御回路から各プロセッサエレメント
に供給することで、計算は行われる。これは、５つの計
算Ｆｍ＝｛Ｄｍ：１ビットシフト｝＋ＤｍＧｍ＝｛Ｄｍ：５ビットシフト｝−ＦｍＨｍ＝｛Ｅｍ：１ビットシフト｝＋ＥｍＩｍ＝｛Ｅｍ：４ビットシフト｝＋ＨｍＲｍ＝Ｇｍ＋Ｉｍの内、第２の演算回路１１でＦｍ、Ｈｍの計算を行って
しまっており、残るＧｍ、Ｉｍ、Ｒｍの計算のみを第１
の演算回路４₁〜４_Mで行えば良いからである。

【００５４】この例から分かるように、従来、５つの計
算をプロセッサエレメントにて計算していたのに対し、
本発明では、３つの計算で済み、短い時間で計算が可能
となる。

【００５５】計算途中結果として「３×入力データ」と
いう値は、今の例（縦方向の２タップのフィルタ計算
（Ｒｍ＝ａ×Ｄｍ＋ｂ×Ｅｍ））以外でも、よく使用さ
れるので、入力データを３倍する第２の演算回路１１を
設けておくことは有意義である。

【００５６】また、第２の演算回路として、外部からの
コントロール信号により、「３×入力データ」を計算さ
せるか、あるいは、「５×入力データ」を計算させるか
を選択出来るようにしておいても良い。この場合、計算
途中結果として「３×入力データ」という値を必要とす
る計算においては、コントロール信号により第２の演算
回路１１で「３×入力データ」を計算させ、計算途中結
果として「５×入力データ」という値を必要とする計算
においては、コントロール信号により第２の演算回路１
１で「５×入力データ」を計算させるようにすることに
より、この並列プロセッサで計算できる範囲が広がる。

【００５７】図２は、本発明の第２の実施例の図であ
る。図２においては、第２の演算回路１１で、入力デー
タに対し「３×入力データ」、「５×入力データ」、
「単位遅延素子（図中のＲ）を挟んだ２つのデータの加
算、即ち、水平方向に隣接する画素データ同士の加算」
の３つの計算を行って、それぞれ第２〜第４の入力用シ
フトレジスタ１２、１３、１４を介して、対応する入力
側メモリ２₁〜２_Mに供給している。これにより、各プ
ロセッサエレメントで計算をし始める前に、既に、「３
×入力データ」、「５×入力データ」、「水平方向に隣
接する画素データ同士の加算したデータ」が入力側メモ
リ２₁〜２_Mに格納されているので、これらデータを使
用することにより、各プロセッサエレメントでの計算時
間を短くすることが出来る。

【００５８】但し、図２では、制御回路、セレクタ、演
算回路、出力側メモリ、出力用シフトレジスタ、出力端
子は、図示省略してある。

【００５９】さらに、図３は、本発明の第１、第２の実
施例を一般化した回路図である。図３における第２の演
算回路１１は、計算途中結果として使用されるデータを
計算するための回路であり、第２の演算回路１１の出力
（計算途中結果として使用されるデータ）が第１〜第ｎ
の入力用シフトレジスタ１、１２、１３・・・１ｎを介
して、対応する入力側メモリ２₁〜２_Mに供給される。
これにより、各プロセッサエレメントでの計算時間を短
くすることが出来る。

【００６０】但し、図３では、制御回路、セレクタ、演
算回路、出力側メモリ、出力用シフトレジスタ、出力端
子は、図示省略してある。

【００６１】図４は、本発明の第３の実施例の図であ
る。第１の実施例（図１）においては入力用シフトレジ
スタ１、１２の前に第２の演算回路を設けていたのに対
し、第３の実施例（図４）においては入力用シフトレジ
スタ１の後に第２の演算回路１１₁〜１１_Mを設けてい
る。この方式においても、各入力側メモリ２₁〜２_Mに
「入力データ」と「３×入力データ」を供給することが
出来る。

【００６２】但し、図４では、制御回路、セレクタ、演
算回路、出力側メモリ、出力用シフトレジスタ、出力端
子は、図示省略してある。

【００６３】さらに、図５は、本発明の第３の実施例を
一般化した回路図である。これは、丁度、第１の実施例
（図１）を一般化して図３にしたのと同様に、第３の実
施例（図４）を一般化したものであり、その詳細は省略
する。

【００６４】但し、図５では、制御回路、セレクタ、演
算回路、出力側メモリ、出力用シフトレジスタ、出力端
子は、図示省略してある。

【００６５】こうして上述の装置によれば、入力データ
を入力端子１０から入力してから各入力側メモリ２₁〜
２_Mに格納する間に、頻繁に使用される計算を第２の演
算回路１１にて行い、その計算結果を各入力側メモリ２
₁〜２_Mに入力することにより、各第１の演算回路４₁
〜４_Mでの演算量を少なくすることが出来るので、各プ
ロセッサエレメントでは少ないインストラクション数で
（短い時間で）所望の演算結果を得ることができるもの
である。

【００６６】また、本発明の第４の実施例を図６に示
す。図６においては、第３の演算回路２１を出力用シフ
トレジスタ７と出力端子８の間に設けている。これによ
り、計算時間が足りないために各プロセッサエレメント
で計算しきれずに、最終的な所望の計算結果ではなく計
算途中結果を各出力側メモリ６₁〜６_Mから出力用シフ
トレジスタ７を介して出力してしまうときに、第３の演
算回路２１で、この計算途中結果を入力とし最終的な所
望の計算結果を計算して、出力端子８から最終的な所望
の計算結果を出力するようにしてある。

【００６７】図７は、本発明の第５の実施例の図であ
る。第４の実施例（図６）においては出力用シフトレジ
スタ７の後に第３の演算回路２１を設けていたのに対
し、第５の実施例（図７）においては出力用シフトレジ
スタ７の前に第３の演算回路２１ ₁〜２１_Mを設けてい
る。この方式においても、各出力側メモリ６₁〜６_Mか
ら出力してしまう計算途中結果を入力として、第３の演
算回路２１₁〜２１_Mで最終的な所望の計算結果を計算
することが出来、出力用シフトレジスタ７を介して出力
端子８から最終的な所望の計算結果を出力できる。ま
た、各第３の演算回路２１₁〜２１_Mは、対応する出力
側メモリ６₁〜６_Mの出力の他にも近隣の出力側メモリ
の出力も入力しておき、近隣のデータをも使用して計算
できるようにしてある。

【００６８】こうして上述の装置によれば、出力データ
を各出力側メモリ６₁〜６_Mから出力してから出力端子
８に到達する間に、第３の演算回路２１にて計算を行
い、その計算結果を出力端子８から出力することによ
り、各第１の演算回路４₁〜４_Mでの演算量を少なくす
ることが出来るので、各プロセッサエレメントでは少な
いインストラクション数で（短い時間で）所望の演算結
果を得ることができるものである。

【００６９】また上述の従来の技術で述べた図９の回路
においても、本発明は適用できる。即ち、図９における
シフトレジスタのシリアル入力端子の前、及びシリアル
出力端子の後にそれぞれ第２、第３の演算回路を設けて
も良い。また、シフトレジスタのパラレル出力端子と入
力側メモリとの間に第２の演算回路を設けても良い。ま
た、出力側メモリとシフトレジスタのパラレル入力端子
との間に第３の演算回路を設けても良い。

【００７０】

【発明の効果】この発明によれば、入力データを入力端
子から入力してから各入力側メモリに格納する間に、頻
繁に使用される計算を第２の演算回路にて行い、その計
算結果を各入力側メモリに入力することにより、各第１
の演算回路（従来でいうところの演算回路）での演算量
を少なくすることが出来るので、各プロセッサエレメン
トでは少ないインストラクション数で（短い時間で）所
望の演算結果を得ることができるようになった。

【００７１】また、この発明によれば、出力データを各
出力側メモリから出力してから出力端子に到達する間
に、第３の演算回路にて計算を行い、その計算結果を出
力端子から出力することにより、各第１の演算回路での
演算量を少なくすることが出来るので、各プロセッサエ
レメントでは少ないインストラクション数で（短い時間
で）所望の演算結果を得ることができるようになった。

【図面の簡単な説明】

【図１】本発明による並列プロセッサの一例の構成図で
ある。

【図２】本発明による並列プロセッサの他の例の構成図
である。

【図３】本発明による並列プロセッサの一般化例の構成
図である。

【図４】本発明による並列プロセッサのさらに他の例の
構成図である。

【図５】本発明による並列プロセッサの他の一般化例の
構成図である。

【図６】本発明による並列プロセッサのさらに他の例の
構成図である。

【図７】本発明による並列プロセッサのさらに他の例の
構成図である。

【図８】従来の並列プロセッサの構成図である。

【図９】従来の並列プロセッサの他の構成図である。

【図１０】その説明のための図である。

【符号の説明】

１第１のシフトレジスタ２₁〜２_M 入力側メモリ３₁〜３_M、５₁〜５_M セレクタ（ＳＥＬ）４₁〜４_M 第１の演算回路６₁〜６_M 出力側メモリ７出力用シフトレジスタ８出力端子９制御回路１０入力端子１１第２の演算回路１２第２のシフトレジスタ

Claims

【特許請求の範囲】

【請求項１】入力端子から入力されてくる複数のデー
タを複数のプロセッサエレメントに供給し、これらのデ
ータが上記プロセッサエレメントにて演算処理され、上
記プロセッサエレメントから出力される演算処理された
複数のデータを出力端子から出力する並列プロセッサに
おいて、上記入力端子と上記プロセッサエレメントの間に演算回
路を設けたことを特徴とする並列プロセッサ。
【請求項２】入力端子から入力されてくる複数のデー
タを複数のプロセッサエレメントに供給し、これらのデ
ータが上記プロセッサエレメントにて演算処理され、上
記プロセッサエレメントから出力される演算処理された
複数のデータを出力端子から出力する並列プロセッサに
おいて、上記プロセッサエレメントと上記出力端子の間に演算回
路を設けたことを特徴とする並列プロセッサ。
【請求項３】上記演算回路は、データの値を３倍にす
る演算回路であることを特徴とする請求項１または請求
項２記載の並列プロセッサ。
【請求項４】上記演算回路は、データの値を５倍にす
る演算回路であることを特徴とする請求項１または請求
項２記載の並列プロセッサ。
【請求項５】上記演算回路は、隣接データ間の値の加
減算を行う演算回路であることを特徴とする請求項１ま
たは請求項２記載の並列プロセッサ。