JPH0696007A - Dma transfer system - Google Patents
Dma transfer systemInfo
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- JPH0696007A JPH0696007A JP24786292A JP24786292A JPH0696007A JP H0696007 A JPH0696007 A JP H0696007A JP 24786292 A JP24786292 A JP 24786292A JP 24786292 A JP24786292 A JP 24786292A JP H0696007 A JPH0696007 A JP H0696007A
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- transfer
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- dma
- transfer control
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＤＭＡ転送方式に係り、
特に、メモリ上の転送制御情報に従ってＤＭＡ（ダイレ
クトメモリアクセス）転送を行うディスクリプタ構成の
ＤＭＡ転送方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DMA transfer system,
In particular, the present invention relates to a descriptor DMA transfer method that performs DMA (direct memory access) transfer according to transfer control information on a memory.
【０００２】近年、コンピュータシステムの高速化に伴
い、データ転送を行う際のメモリアクセス時間の短縮
と、中央処理装置（ＣＰＵ）の負荷軽減が要求されてい
る。このため、ディスクリプタ構成のＤＭＡ転送方式が
用いられているが、転送制御情報を読み込む時間の短縮
が必要とされている。[0002] In recent years, as computer systems have become faster, there has been a demand for shortening the memory access time for data transfer and reducing the load on the central processing unit (CPU). For this reason, although the DMA transfer method of the descriptor structure is used, it is necessary to shorten the time for reading the transfer control information.
【０００３】[0003]
【従来の技術】図８は、従来のＤＭＡ転送方式の構成図
を示す。図８に示すように、ＣＰＵ１１、入力出力装置
１２、転送データを記憶するＲＡＭ２８、ＤＭＡ転送を
行うための転送制御情報を記憶するＲＡＭ２９、及びＤ
ＭＡ転送の制御を行うＤＭＡ制御装置４４が、データバ
ス１、アドレスバス２、コントロールバス３で接続され
ている。2. Description of the Related Art FIG. 8 is a block diagram of a conventional DMA transfer system. As shown in FIG. 8, a CPU 11, an input / output device 12, a RAM 28 for storing transfer data, a RAM 29 for storing transfer control information for performing DMA transfer, and D.
A DMA controller 44 for controlling MA transfer is connected by a data bus 1, an address bus 2 and a control bus 3.
【０００４】ＲＡＭ２９には、４バイトからなる転送制
御情報（ディスクリプタ）が、所定の番地（アドレス）
から連続して複数記憶される。図８では、番地“０００
０”Ｈ（Ｈは１６進表示を示す）から４バイトずつ連続
して記憶されている状態を示している。Transfer control information (descriptor) consisting of 4 bytes is stored in the RAM 29 at a predetermined address.
Are continuously stored. In FIG. 8, the address "000
It shows a state in which 4 bytes are continuously stored from 0 "H (H indicates hexadecimal display).
【０００５】ＤＭＡ制御装置４４は、転送制御情報をＲ
ＡＭ２９から読み込む制御レジスタ４６と、ＤＭＡ転送
の制御、及び制御レジスタ４６の制御を行うＤＭＡ制御
回路４５とからなる。The DMA controller 44 transfers the transfer control information to the R
The control register 46 is read from the AM 29, and the DMA control circuit 45 controls the DMA transfer and controls the control register 46.
【０００６】次に図８のＤＭＡ転送方式のＤＭＡ制御装
置４４の動作について説明する。図９はＤＭＡ制御装置
４４のＤＭＡ制御回路４５の動作フローチャートを示
す。このフローチャートは、ＲＡＭ２９に転送制御情報
が設定された後にスタートする。Next, the operation of the DMA controller 44 of the DMA transfer system shown in FIG. 8 will be described. FIG. 9 shows an operation flowchart of the DMA control circuit 45 of the DMA control device 44. This flowchart starts after the transfer control information is set in the RAM 29.
【０００７】ステップ３０１では、転送制御情報のアド
レスポインタであるＩに先頭番地の“００００”Ｈを設
定する。次のステップ３０２では、ＲＡＭ２９のＩ番地
から転送制御情報４バイトを制御レジスタ４６に読み込
む。In step 301, the leading address "0000" H is set in I which is the address pointer of the transfer control information. In the next step 302, 4 bytes of transfer control information are read from the address I of the RAM 29 into the control register 46.
【０００８】次のステップ３０３〜ステップ３０５で
は、ステップ３０２で制御レジスタ４６に読み込んだ転
送制御情報に基づいて、ＤＭＡ転送を行う。ステップ３
０３では、ＣＰＵ１１、又は入出力装置１２からＤＭＡ
転送要求が有るかを調べ、ＤＭＡ転送要求が有るとき、
次のステップ３０４に進む。ステップ３０４では、ＣＰ
Ｕ１１、又は入力出力装置１２からＤＭＡ転送要求を受
けて、制御レジスタ４６に保持している転送制御情報に
基づいて、入出力装置１２とＲＡＭ２８との間でＤＭＡ
転送を実行する。In the next steps 303 to 305, DMA transfer is performed based on the transfer control information read in the control register 46 in step 302. Step 3
03, DMA from the CPU 11 or the input / output device 12
Check if there is a transfer request, and if there is a DMA transfer request,
Proceed to next step 304. In step 304, the CP
A DMA transfer request is received from U11 or the input / output device 12, and the DMA is transferred between the input / output device 12 and the RAM 28 based on the transfer control information held in the control register 46.
Perform the transfer.
【０００９】次のステップ３０５では、制御レジスタ４
６に保持している転送制御情報に基づくＤＭＡ転送が全
て終了したかどうかを判断する。ＤＭＡ転送が全て終了
したときは、ステップ３０６へ進み、終了しないとき
は、ステップ３０３へ戻り、ＤＭＡ転送を続ける。In the next step 305, the control register 4
It is determined whether or not all DMA transfers based on the transfer control information held in No. 6 are completed. When all the DMA transfers are completed, the process proceeds to step 306, and when not completed, the process returns to step 303 to continue the DMA transfer.
【００１０】ステップ３０６では、ＲＡＭ２９のＩ番地
に転送終了後のステータスを書き出す。ステップ３０７
では、アドレスポインタＩの値を４増やして、後続の転
送制御情報の先頭番地を示すようにする。In step 306, the status after the transfer is written to the address I of the RAM 29. Step 307
Then, the value of the address pointer I is incremented by 4 so as to indicate the head address of the subsequent transfer control information.
【００１１】ステップ３０７の終了後、ステップ３０２
へ戻り、次の転送制御情報に基づくＤＭＡ転送を行う。
ＤＭＡ制御装置４４は、全ての転送制御情報に基づくＤ
ＭＡ転送が終了するまで、このフローチャートに示す動
作を続ける。After step 307, step 302
Then, the DMA transfer based on the next transfer control information is performed.
The DMA controller 44 uses the D based on all transfer control information.
The operation shown in this flowchart is continued until the MA transfer is completed.
【００１２】図１０はＤＭＡ制御装置４４の動作タイミ
ングチャートを示す。図１０（Ａ）は転送制御情報を制
御レジスタ４６に読み込むタイミングを示し、図１０
（Ｂ）は転送終了後のステータスをＲＡＭ２９に書き出
すタイミングを示す。また、図１０（Ｃ）は、ＣＰＵ、
又は入出力装置１２からのＤＭＡ転送要求のタイミング
を示し、図１０（Ｄ）はデータバス上に現れる有効なデ
ータのタイミングを示している。FIG. 10 shows an operation timing chart of the DMA controller 44. FIG. 10A shows the timing of reading the transfer control information into the control register 46.
(B) shows the timing at which the status after the transfer is written to the RAM 29. In addition, FIG.
Alternatively, the timing of a DMA transfer request from the input / output device 12 is shown, and FIG. 10D shows the timing of valid data appearing on the data bus.
【００１３】このタイミングチャートは、ＲＡＭ２９に
転送制御情報が設定されて、図９のフローチャートの初
めからスタートした場合の一例を示している。状態
（１）では、ＲＡＭ２９の“００００”Ｈ番地からの４
バイトの転送制御情報を制御レジスタ４６に読み込んで
いる。This timing chart shows an example in which the transfer control information is set in the RAM 29 and the operation is started from the beginning of the flowchart of FIG. In the state (1), 4 from the "0000" H address of the RAM 29
The byte transfer control information is read into the control register 46.
【００１４】次の状態（２）では、ＤＭＡ転送要求が生
じるのを待っている。次の状態（３）では、ＤＭＡ転送
要求により入出力装置１２とＲＡＭ２８との間の１回目
のＤＭＡ転送を行う。同様に状態（５）では２回目のＤ
ＭＡ転送、状態（７）では３回目のＤＭＡ転送を行う。
また、状態（４）、状態（６）では、状態（２）と同様
に、ＤＭＡ転送要求が生じるのを待っている。In the next state (2), it waits for a DMA transfer request to occur. In the next state (3), the first DMA transfer between the input / output device 12 and the RAM 28 is performed by the DMA transfer request. Similarly, in state (5), the second D
In the MA transfer, state (7), the third DMA transfer is performed.
Further, in the state (4) and the state (6), similarly to the state (2), it waits for a DMA transfer request to occur.
【００１５】“００００”Ｈ番地からの転送制御情報に
よるＤＭＡ転送は、状態（７）の３回目で終了し、状態
（８）では、転送終了後のステータスをＲＡＭ２９の
“００００”Ｈ番地 に書き出している。The DMA transfer by the transfer control information from the address "0000" H is completed at the third time of the state (7), and in the state (8), the status after the transfer is written to the address "0000" H of the RAM 29. ing.
【００１６】次の状態（９）では、“０００４”Ｈ番地
からの４バイトの転送制御情報を制御レジスタ４６に読
み込んでいる。このとき、すでにＤＭＡ転送要求が生じ
ているが、転送制御情報を制御レジスタ４４に読み込み
中なので、ＤＭＡ転送は行えない。In the next state (9), the 4-byte transfer control information from the address "0004" H is read into the control register 46. At this time, although a DMA transfer request has already occurred, DMA transfer cannot be performed because the transfer control information is being read into the control register 44.
【００１７】次の状態（１０）では、生じているＤＭＡ
転送要求により、制御レジスタ４６に保持されている転
送制御情報に基づいてＤＭＡ転送を行う。状態（１０）
では、１回のＤＭＡ転送でＤＭＡ転送が終了している。
次の状態（１１）では、ＤＭＡ転送終了後のステータス
をＲＡＭ２９の“０００４”Ｈ番地 に書き出してい
る。In the next state (10), the DMA that is occurring
In response to the transfer request, the DMA transfer is performed based on the transfer control information held in the control register 46. State (10)
Then, the DMA transfer is completed by one DMA transfer.
In the next state (11), the status after completion of the DMA transfer is written to the address “0004” H of the RAM 29.
【００１８】[0018]
【発明が解決しようとする課題】しかるに、従来のＤＭ
Ａ転送方式では、上記のように、現在の転送制御情報に
基づくＤＭＡ転送が終了しないと、後続の転送制御情報
をＤＭＡ制御装置に読み込みことができず、転送制御情
報をＤＭＡ制御装置に読み込む時間が必ず必要となり、
ＤＭＡ転送の時間短縮の妨げとなるという問題点があっ
た。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In the A transfer method, as described above, if the DMA transfer based on the current transfer control information is not completed, the subsequent transfer control information cannot be read into the DMA control device, and the time required to read the transfer control information into the DMA control device. Is always required,
There is a problem that it becomes an obstacle to shortening the time for DMA transfer.
【００１９】本発明は、上記の点に鑑みてなされたもの
で、現在の転送制御情報に基づくＤＭＡ転送が終了後
の、後続の転送制御情報の読み込み時間の短縮ができる
ＤＭＡ転送方式を提供することを目的とする。The present invention has been made in view of the above points, and provides a DMA transfer method capable of shortening the read time of subsequent transfer control information after the completion of the DMA transfer based on the current transfer control information. The purpose is to
【００２０】[0020]
【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、複数の転送制御情報を転送制御情報
記憶手段１８の連続する番地に予め記憶しておき、ＤＭ
Ａ制御手段１４が制御用記憶手段１６に上記転送制御情
報を個別に読み込み、ＤＭＡ転送要求が発生したとき、
上記制御用記憶手段１６に読み込んだ転送制御情報に基
づいてＤＭＡ転送を行う。FIG. 1 is a block diagram showing the principle of the present invention. In the figure, a plurality of transfer control information are stored in advance in consecutive addresses of the transfer control information storage means 18, and DM
When the A control means 14 individually reads the transfer control information into the control storage means 16 and a DMA transfer request is generated,
DMA transfer is performed based on the transfer control information read into the control storage means 16.
【００２１】ＤＭＡ制御手段１４に設けられたプリフェ
ッチ手段１７には、上記制御用記憶手段１６に記憶され
ている現在の転送制御情報の後続の転送制御情報が、転
送制御情報記憶手段１８から前もって読み込まれる。現
在の転送制御情報に基づくＤＭＡ転送が終了したとき
に、上記後続の転送制御情報を上記プリフェッチ手段１
７から上記制御用記憶手段１６に取り込む。In the prefetch means 17 provided in the DMA control means 14, the transfer control information subsequent to the current transfer control information stored in the control storage means 16 is read in advance from the transfer control information storage means 18. Be done. When the DMA transfer based on the current transfer control information is completed, the subsequent transfer control information is transferred to the prefetch means 1.
It is loaded into the control storage means 16 from 7.
【００２２】[0022]
【作用】本発明のＤＭＡ制御手段１４は、制御用記憶手
段１６に記憶されている現在の転送制御情報の後続の転
送制御情報を前もってプリフェッチ手段１７に読み込
み、現在の転送制御情報に基づくＤＭＡ転送が終了した
ときに、前もって読み込んだ後続の転送制御情報を制御
用記憶手段１６に取り込む。このため、後続の転送制御
情報の読み込み時間の短縮を可能とする。The DMA control means 14 of the present invention reads the subsequent transfer control information of the current transfer control information stored in the control storage means 16 into the prefetch means 17 in advance, and performs the DMA transfer based on the current transfer control information. When the above is completed, the subsequent transfer control information read in advance is taken into the control storage means 16. Therefore, it is possible to shorten the read time of the subsequent transfer control information.
【００２３】[0023]
【実施例】図２は本発明の第１実施例の構成図を示す。
同図中、図８と同一構成部分には同一符号を付し、適宜
説明を省略する。図２に示すように、ＣＰＵ１１、入力
出力装置１２、転送データ記憶手段１３であるＲＡＭ２
８、転送制御情報記憶手段１８であるＲＡＭ２９、及び
ＤＭＡ制御手段１４であるＤＭＡ制御装置２４が、デー
タバス１、アドレスバス２、コントロールバス３で接続
されている。FIG. 2 is a block diagram of the first embodiment of the present invention.
8, those parts that are the same as those corresponding parts in FIG. 8 are designated by the same reference numerals, and a description thereof will be omitted. As shown in FIG. 2, a CPU 11, an input / output device 12, and a RAM 2 which is a transfer data storage unit 13.
8, a RAM 29 which is the transfer control information storage means 18, and a DMA control device 24 which is the DMA control means 14 are connected by a data bus 1, an address bus 2 and a control bus 3.
【００２４】ＲＡＭ２９には、４バイトからなる転送制
御情報（ディスクリプタ）が、所定の番地（アドレス）
から連続して複数記憶される。図２では、番地“０００
０”Ｈから４バイトずつ連続して記憶されている状態を
示している。Transfer control information (descriptor) consisting of 4 bytes is stored in the RAM 29 at a predetermined address.
Are continuously stored. In FIG. 2, the address "000
It shows a state in which 4 bytes are continuously stored from 0 "H.
【００２５】ＤＭＡ制御装置２４は、制御用記憶手段１
６である制御レジスタ２６、プリフェッチ手段１７であ
るフェッチ回路２７、及び制御部１５であるＤＭＡ制御
回路２５とからなる。なお、制御レジスタ２６、フェッ
チ回路２７は、共に４バイトの記憶容量を持つ。また、
ＤＭＡ制御回路２５はＤＭＡ転送の制御、制御レジスタ
２６、及びフェッチ回路２７の制御を行う。The DMA controller 24 is a storage means for control 1
6, a control register 26, a fetch circuit 27 that is the prefetch means 17, and a DMA control circuit 25 that is the control unit 15. The control register 26 and the fetch circuit 27 both have a storage capacity of 4 bytes. Also,
The DMA control circuit 25 controls DMA transfer, and controls the control register 26 and the fetch circuit 27.
【００２６】次に図２のＤＭＡ転送方式のＤＭＡ制御装
置２４の動作について説明する。図３はＤＭＡ制御装置
２４のＤＭＡ制御回路２５の動作フローチャートを示
す。このフローチャートは、ＲＡＭ２９に転送制御情報
が設定された後にスタートする。Next, the operation of the DMA controller 24 of the DMA transfer system of FIG. 2 will be described. FIG. 3 shows an operation flowchart of the DMA control circuit 25 of the DMA control device 24. This flowchart starts after the transfer control information is set in the RAM 29.
【００２７】ステップ１０１では、転送制御情報のアド
レスポインタであるＩに先頭番地の“００００”Ｈを設
定する。次のステップ１０２〜ステップ１０４では、制
御レジスタ２６に転送制御情報の４バイトを読み込む。
ステップ１０２では、フェッチ回路２７に次に読み込む
べき転送制御情報が保持されているかどうかを調べ、転
送制御情報が保持されておらず、フェッチ回路が空の場
合は、ステップ１０３へ進み、転送制御情報が保持され
ている場合は、ステップ１０４へ進む。In step 101, the head address "0000" H is set in I which is the address pointer of the transfer control information. In the next steps 102 to 104, 4 bytes of the transfer control information are read into the control register 26.
In step 102, it is checked whether or not the transfer control information to be read next is held in the fetch circuit 27. If the transfer control information is not held and the fetch circuit is empty, the process proceeds to step 103 to transfer control information. If is held, the process proceeds to step 104.
【００２８】ステップ１０３では、ＲＡＭ２９のＩ番地
から、次に読み込むべき後続の転送制御情報４バイトを
制御レジスタ２６に読み込む。ステップ１０４では、フ
ェッチ回路２７から、次に読み込むべき転送制御情報４
バイトを制御レジスタ２６に取り込む。In step 103, the subsequent transfer control information of 4 bytes to be read next is read from the address I of the RAM 29 into the control register 26. In step 104, the transfer control information 4 to be read next from the fetch circuit 27.
The byte is taken into the control register 26.
【００２９】このフェッチ回路２７から制御レジスタ２
６への転送制御情報の取り込みに掛かる時間は、ＲＡＭ
２９から制御レジスタ２６に転送制御情報を読み込む時
間に比べて極めて短い。従って、前もってフェッチ回路
２７に次に読み込みべき転送制御情報を保持しておくこ
とで、転送制御情報の制御レジスタ２６への読み込み時
間を短縮することができる。From the fetch circuit 27 to the control register 2
The time required to fetch the transfer control information to RAM 6 is RAM
It is extremely short compared with the time required to read the transfer control information from 29 to the control register 26. Therefore, by holding the transfer control information to be read next in the fetch circuit 27 in advance, the time required to read the transfer control information into the control register 26 can be shortened.
【００３０】次のステップ１０５〜ステップ１０９で
は、ステップ１０３、又はステップ１０４で制御レジス
タ２６に読み込んだ転送制御情報に基づいて、ＤＭＡ転
送を行い、且つ、ＤＭＡ要求が無いときに、フェッチ回
路２７に、後続の転送制御情報を読み込む。In the next steps 105 to 109, DMA transfer is performed based on the transfer control information read in the control register 26 in step 103 or step 104, and when there is no DMA request, the fetch circuit 27 is instructed. , Read the subsequent transfer control information.
【００３１】ステップ１０５では、ＣＰＵ１１、又は入
出力装置１２からＤＭＡ転送要求が有るかを調べ、ＤＭ
Ａ転送要求が有るとき、次のステップ１０８に進み、Ｄ
ＭＡ転送要求が無いときは、ステップ１０６へ進む。In step 105, it is checked whether there is a DMA transfer request from the CPU 11 or the input / output device 12, and DM
When there is an A transfer request, the process proceeds to the next step 108, and D
If there is no MA transfer request, the process proceeds to step 106.
【００３２】ステップ１０８では、ＣＰＵ１１、又は入
力出力装置１２からＤＭＡ転送要求を受けて、制御レジ
スタ２６に保持している転送制御情報に基づいて、入出
力装置１２とＲＡＭ２８との間でＤＭＡ転送を実行す
る。In step 108, a DMA transfer request is received from the CPU 11 or the input / output device 12, and DMA transfer is performed between the input / output device 12 and the RAM 28 based on the transfer control information held in the control register 26. Run.
【００３３】次のステップ１０９では、制御レジスタ２
６に保持している転送制御情報に基づくＤＭＡ転送が全
て終了したかどうかを判断する。ＤＭＡ転送が全て終了
したときは、ステップ１１０へ進み、終了しないとき
は、ステップ１０５へ戻り、ＤＭＡ転送を続ける。In the next step 109, the control register 2
It is determined whether or not all DMA transfers based on the transfer control information held in No. 6 are completed. If all the DMA transfers are completed, the process proceeds to step 110. If not completed, the process returns to step 105 to continue the DMA transfer.
【００３４】ステップ１０５でＤＭＡ転送要求が無いと
きは、ステップ１０６でフェッチ回路２７に転送制御情
報を読み込む空きがあるかどうかを調べる。フェッチ回
路２７に空きが無いときはステップ１０５へ戻り、ＤＭ
Ａ転送要求を待つ。When there is no DMA transfer request in step 105, it is checked in step 106 whether the fetch circuit 27 has a space for reading the transfer control information. When the fetch circuit 27 has no free space, the process returns to step 105 and DM
A Wait for transfer request.
【００３５】フェッチ回路２７に空きがあるときは、ス
テップ１０７で、ＲＡＭ２９のＩ＋４番地から記憶され
ている後続の転送制御情報をフェッチ回路２７に読み込
む。この際、転送制御情報４バイト全部を必ずしも一度
に読み込まず、ＤＭＡ転送要求の無い時間で読み込める
バイト数の転送制御情報を読み込み、読み込めなかった
分は、次の機会に読み込む。ステップ１０７が終わる
と、ステップ１０５へ戻る。When the fetch circuit 27 has a free space, the subsequent transfer control information stored from the address I + 4 of the RAM 29 is read into the fetch circuit 27 in step 107. At this time, the entire 4 bytes of the transfer control information are not necessarily read at one time, the transfer control information having the number of bytes that can be read in the time when there is no DMA transfer request is read, and the portion that cannot be read is read at the next opportunity. When step 107 ends, the process returns to step 105.
【００３６】ステップ１１０では、ＲＡＭ２９のＩ番地
に転送終了後のステータスを書き出す。ステップ１１１
では、アドレスポインタＩの値を４増やして、後続の転
送制御情報の先頭番地を示すようにする。In step 110, the status after the transfer is completed is written in the address I of the RAM 29. Step 111
Then, the value of the address pointer I is incremented by 4 so as to indicate the head address of the subsequent transfer control information.
【００３７】ステップ１１１の終了後、ステップ１０２
へ戻り、次の転送制御情報に基づくＤＭＡ転送を行う。
ＤＭＡ制御装置２４は、全ての転送制御情報に基づくＤ
ＭＡ転送が終了するまで、このフローチャートに示す動
作を続ける。After completion of step 111, step 102
Then, the DMA transfer based on the next transfer control information is performed.
The DMA controller 24 uses the D based on all transfer control information.
The operation shown in this flowchart is continued until the MA transfer is completed.
【００３８】上記のように、ＤＭＡ転送要求がないと
き、ステップ１０６、ステップ１０７で、前もって後続
の転送制御情報をＲＡＭ２９からフェッチ回路２７に読
み込んでおき、ステップ１０４で、フェッチ回路２７か
ら制御レジスタ２６に、上記後続の転送制御情報を極め
て短時間で取り込むため、転送制御情報を制御レジスタ
２６に読み込む時間を大幅に短縮することができる。As described above, when there is no DMA transfer request, the subsequent transfer control information is read from the RAM 29 into the fetch circuit 27 in advance in steps 106 and 107, and in step 104, the fetch circuit 27 controls the control register 26. Moreover, since the subsequent transfer control information is fetched in an extremely short time, the time required to read the transfer control information into the control register 26 can be greatly shortened.
【００３９】図４はＤＭＡ制御装置２４の動作タイミン
グチャートを示す。図４（Ａ）は転送制御情報を制御レ
ジスタ２６に読み込むタイミングを示し、図４（Ｂ）は
転送終了後のステータスをＲＡＭ２９に書き出すタイミ
ングを示す。また、図４（Ｃ）は、フェッチ回路２７に
後続の転送制御情報を読み込む空きが有るかどうかを示
し、図４（Ｄ）は、ＣＰＵ１１、又は入出力装置１２か
らのＤＭＡ転送要求のタイミングを示す。また、図４
（Ｅ）はデータバス１上に現れる有効なデータのタイミ
ングを示している。FIG. 4 shows an operation timing chart of the DMA controller 24. 4A shows the timing of reading the transfer control information into the control register 26, and FIG. 4B shows the timing of writing the status after the transfer is completed to the RAM 29. Further, FIG. 4C shows whether or not the fetch circuit 27 has a space to read the subsequent transfer control information, and FIG. 4D shows the timing of the DMA transfer request from the CPU 11 or the input / output device 12. Show. Also, FIG.
(E) shows the timing of valid data appearing on the data bus 1.
【００４０】このタイミングチャートは、ＲＡＭ２９に
転送制御情報が設定されて、図３のフローチャートの初
めからスタートした場合の一例を示している。状態
（１）では、ＲＡＭ２９の“００００”Ｈ番地からの４
バイトの転送制御情報を制御レジスタ２６に読み込む次
の状態（２）では、ＤＭＡ転送要求が無いので、ＲＡＭ
２９の“０００４”Ｈ番地からの後続の転送制御情報４
バイトのうちの２バイトを、フェッチ回路２７に読み込
む。次の状態（３）では、ＤＭＡ転送要求により、“０
０００”Ｈ番地からの４バイトの転送制御情報に基づ
き、入出力装置１２とＲＡＭ２８との間の１回目のＤＭ
Ａ転送を行う。This timing chart shows an example in which the transfer control information is set in the RAM 29 and the operation is started from the beginning of the flowchart of FIG. In the state (1), 4 from the "0000" H address of the RAM 29
In the next state (2) of reading the byte transfer control information into the control register 26, there is no DMA transfer request, so the RAM
Subsequent transfer control information 4 from address "0004" H of 29
Two of the bytes are read into the fetch circuit 27. In the next state (3), "0" is issued by a DMA transfer request.
The first DM between the input / output device 12 and the RAM 28 based on the 4-byte transfer control information from the address 000 "H.
A transfer is performed.
【００４１】次の状態（４）では、ＤＭＡ転送要求が無
いので、ＲＡＭ２９の“０００４”Ｈ番地からの４バイ
トの転送制御情報のうち、状態（２）で読み込めなかっ
た残りの２バイトを、フェッチ回路２７に読み込む。こ
の読み込みで、フェッチ回路２７には、４バイトの転送
制御情報が記憶されて、空きがなくなる。In the next state (4), since there is no DMA transfer request, of the 4-byte transfer control information from the address "0004" H of the RAM 29, the remaining 2 bytes that could not be read in the state (2) are It is read into the fetch circuit 27. By this reading, 4-byte transfer control information is stored in the fetch circuit 27, and there is no space.
【００４２】次の状態（５）では“００００”Ｈ番地か
らの４バイトの転送制御情報に基づく２回目のＤＭＡ転
送、状態（７）では３回目のＤＭＡ転送を行う。また、
状態（６）では、ＤＭＡ転送要求が生じるのを待ってい
る。In the next state (5), the second DMA transfer based on the 4-byte transfer control information from the address "0000" H is performed, and in the state (7) the third DMA transfer is performed. Also,
In state (6), it waits for a DMA transfer request to occur.
【００４３】“００００”Ｈ番地からの転送制御情報４
バイトに基づくＤＭＡ転送は、状態（７）の３回目で終
了し、状態（８）では、転送終了後のステータスをＲＡ
Ｍ２９の“００００”Ｈ番地 に書き出している。Transfer control information 4 from address "0000" H
The byte-based DMA transfer ends at the third time in the state (7), and in the state (8), the status after the transfer is RA
It is written in the address "0000" of M29.
【００４４】次の状態（９）では、状態（２）、及び
（４）でフェッチ回路２７に読み込み保持してある後続
の転送制御情報４バイトを、制御レジスタ２６に取り込
む。ＲＡＭ２９から転送制御情報を制御レジスタ２６に
読み込むのに比べて、フェッチ回路２７から制御レジス
タ２６への転送制御情報の取り込みは、極めて短時間で
行える。In the next state (9), the following 4 bytes of transfer control information read and held by the fetch circuit 27 in the states (2) and (4) are fetched into the control register 26. Compared to reading the transfer control information from the RAM 29 into the control register 26, the transfer control information can be fetched from the fetch circuit 27 into the control register 26 in an extremely short time.
【００４５】次の状態（１０）では、生じているＤＭＡ
転送要求により、制御レジスタ２６に保持されている
“０００４”Ｈ番地からの転送制御情報４バイトに基づ
いてＤＭＡ転送を行う。状態（１０）では、１回のＤＭ
Ａ転送でＤＭＡ転送が終了している。次の状態（１１）
では、ＤＭＡ転送終了後のステータスをＲＡＭ２９の
“０００４”Ｈ番地 に書き出している。In the next state (10), the DMA that has occurred
In response to the transfer request, DMA transfer is performed based on 4 bytes of transfer control information from the address "0004" H held in the control register 26. In state (10), one DM
The DMA transfer is completed by the A transfer. Next state (11)
Then, the status after the completion of the DMA transfer is written in the address “0004” H of the RAM 29.
【００４６】上記のように、第１実施例のＤＭＡ転送方
式では、ＤＭＡ転送要求が無いときに、フェッチ回路２
７に前もって後続の転送制御情報を読み込んでおき、現
在の転送制御情報に基づくＤＭＡ転送の終了後に、フェ
ッチ回路２７から制御レジスタ２６に、この前もって読
み込んだ後続の転送制御情報を取り込む。このため、転
送制御情報を制御レジスタ２６に読み込む時間を大幅に
短縮することができる。従って、ＤＭＡ転送の所要時間
を短縮することができる。As described above, in the DMA transfer system of the first embodiment, when there is no DMA transfer request, the fetch circuit 2
In step 7, the subsequent transfer control information is read in advance, and after the DMA transfer based on the current transfer control information is completed, the fetch circuit 27 loads the previously read subsequent transfer control information into the control register 26. Therefore, the time required to read the transfer control information into the control register 26 can be significantly reduced. Therefore, the time required for the DMA transfer can be shortened.
【００４７】なお、フェッチ回路２７の記憶容量は、第
１実施例の値に限られず、より大きな記憶容量とするこ
とも可能である。The storage capacity of the fetch circuit 27 is not limited to the value of the first embodiment, and a larger storage capacity can be used.
【００４８】図５は本発明の第２実施例の構成図を示
す。同図中、図２と同一構成部分には同一符号を付し、
適宜説明を省略する。図５に示すように、ＣＰＵ１１、
入力出力装置１２、転送データ記憶手段１３であるＲＡ
Ｍ２８、転送制御情報記憶手段１８であるＲＡＭ２９、
及びＤＭＡ制御手段であるＤＭＡ制御装置３４が、デー
タバス１、アドレスバス２、コントロールバス３で接続
されている。FIG. 5 shows a block diagram of the second embodiment of the present invention. In the figure, the same components as those in FIG.
Description is omitted as appropriate. As shown in FIG. 5, the CPU 11,
RA which is the input / output device 12 and the transfer data storage means 13.
M28, RAM 29 which is the transfer control information storage means 18,
A DMA control device 34, which is a DMA control means, is connected to the data bus 1, the address bus 2, and the control bus 3.
【００４９】ＲＡＭ２９には、４バイトからなる転送制
御情報（ディスクリプタ）が、所定の番地（アドレス）
から連続して複数記憶される。図５では、番地“０００
０”Ｈから４バイトずつ連続して記憶されている状態を
示している。Transfer control information (descriptor) consisting of 4 bytes is stored in the RAM 29 at a predetermined address.
Are continuously stored. In FIG. 5, the address "000
It shows a state in which 4 bytes are continuously stored from 0 "H.
【００５０】ＤＭＡ制御装置３４は、制御用記憶手段１
６である制御レジスタ３６、プリフェッチ手段１７を構
成するフェッチ回路３７とＦＩＦＯ（ファーストインフ
ァーストアウト）３８、及び制御部１５であるＤＭＡ制
御回路３５とからなる。なお、制御レジスタ３６、フェ
ッチ回路３７は、共に４バイトの記憶容量を持ち、ＦＩ
ＦＯ３８は８バイトの記憶容量を持つ。また、ＤＭＡ制
御回路３５はＤＭＡ転送の制御、制御レジスタ３６、フ
ェッチ回路３７、及びＦＩＦＯ３８の制御を行う。The DMA control device 34 includes the control storage means 1
6, a control register 36, a fetch circuit 37 and a FIFO (first-in first-out) 38 that form the prefetch means 17, and a DMA control circuit 35 that is the control unit 15. The control register 36 and the fetch circuit 37 both have a storage capacity of 4 bytes, and
The FO 38 has a storage capacity of 8 bytes. The DMA control circuit 35 also controls DMA transfer, and controls the control register 36, the fetch circuit 37, and the FIFO 38.
【００５１】次に図５のＤＭＡ転送方式のＤＭＡ制御装
置３４の動作について説明する。図６はＤＭＡ制御装置
３４のＤＭＡ制御回路３５の動作フローチャートを示
す。このフローチャートは、ＲＡＭ２９に転送制御情報
が設定された後にスタートする。Next, the operation of the DMA controller 34 of the DMA transfer system of FIG. 5 will be described. FIG. 6 shows an operation flowchart of the DMA control circuit 35 of the DMA control device 34. This flowchart starts after the transfer control information is set in the RAM 29.
【００５２】第２実施例のＤＭＡ制御装置３４では、Ｉ
とＪの２つのアドレスポインタを持っており、Ｉは現在
の転送制御情報の番地を示し、Ｊは次にＦＩＦＯ３８に
読み込むべき転送制御情報の番地を示す。In the DMA controller 34 of the second embodiment, I
It has two address pointers, J and J, I indicates the address of the current transfer control information, and J indicates the address of the transfer control information to be read into the FIFO 38 next.
【００５３】ステップ２０１では、転送制御情報のアド
レスポインタであるＩに先頭番地の“００００”Ｈを設
定し、アドレスポインタＪに後続の転送制御情報の番地
の“０００４”Ｈを設定する。次のステップ２０２〜ス
テップ２０６では、制御レジスタ３６に転送制御情報の
４バイトを読み込む。In step 201, the leading address "0000" H is set in I, which is the address pointer of the transfer control information, and the address "0004" H, which is the address of the subsequent transfer control information, is set in the address pointer J. In the next steps 202 to 206, 4 bytes of the transfer control information are read into the control register 36.
【００５４】ステップ２０２では、フェッチ回路３７に
次に読み込むべき後続の転送制御情報が保持されている
かどうかを調べ、転送制御情報が保持されておらず、フ
ェッチ回路が空の場合は、ステップ２０３へ進み、転送
制御情報が保持されている場合は、ステップ２０５へ進
む。In step 202, it is checked whether or not the subsequent transfer control information to be read next is held in the fetch circuit 37. If the transfer control information is not held and the fetch circuit is empty, go to step 203. If the transfer control information is held, the process proceeds to step 205.
【００５５】ステップ２０３では、ＦＩＦＯ３８に次に
読み込むべき後続の転送制御情報が保持されているかど
うかを調べ、転送制御情報が保持されておらず、ＦＩＦ
Ｏ３８が空の場合は、ステップ２０６へ進み、転送制御
情報が保持されている場合は、ステップ２０４へ進む。In step 203, it is checked whether or not the subsequent transfer control information to be read next is held in the FIFO 38, and the transfer control information is not held,
If O38 is empty, the process proceeds to step 206, and if the transfer control information is held, the process proceeds to step 204.
【００５６】フェッチ回路３７、ＦＩＦＯ３８が共に空
のときは、ステップ２０６で、ＲＡＭ２９のＩ番地か
ら、次に読み込むべき後続の転送制御情報４バイトを制
御レジスタ２６に読み込む。When both the fetch circuit 37 and the FIFO 38 are empty, the subsequent transfer control information 4 bytes to be read next from the address I of the RAM 29 is read into the control register 26 in step 206.
【００５７】フェッチ回路３７に転送制御情報が保持さ
れている場合は、ステップ２０５で、フェッチ回路３７
から次に読み込むべき後続の転送制御情報４バイトを制
御レジスタ３６に取り込む。If the transfer control information is held in the fetch circuit 37, in step 205, the fetch circuit 37.
4 bytes of subsequent transfer control information to be read next are fetched into the control register 36.
【００５８】ＦＩＦＯ３８に後続の転送制御情報が保持
されている場合は、ステップ２０４で、ＦＩＦＯ３８か
ら次に読み込むべき後続の転送制御情報４バイトをフェ
ッチ回路３７に取り込み、その後、ステップ２０５で、
フェッチ回路３７から上記後続の転送制御情報４バイト
を制御レジスタ３６に取り込む。If the subsequent transfer control information is held in the FIFO 38, in step 204, the subsequent transfer control information of 4 bytes to be read next from the FIFO 38 is fetched into the fetch circuit 37, and then in step 205,
The subsequent transfer control information of 4 bytes is fetched from the fetch circuit 37 into the control register 36.
【００５９】ＦＩＦＯ３８からフェッチ回路３７への転
送制御情報の取り込みに掛かる時間、及び、フェッチ回
路２７から制御レジスタ２６への転送制御情報の取り込
みに掛かる時間は、ＲＡＭ２９から制御レジスタ２６に
転送制御情報を読み込む時間に比べて極めて短い。従っ
て、前もって、ＦＩＦＯ３８、フェッチ回路２７に次に
読み込みべき後続の転送制御情報を保持しておくこと
で、転送制御情報の制御レジスタ３６への読み込み時間
を短縮することができる。The transfer control information is transferred from the RAM 29 to the control register 26 for the time required to fetch the transfer control information from the FIFO 38 to the fetch circuit 37 and the time required to fetch the transfer control information from the fetch circuit 27 to the control register 26. It is extremely short compared to the reading time. Therefore, by holding the subsequent transfer control information to be read next in the FIFO 38 and the fetch circuit 27 in advance, the time required to read the transfer control information into the control register 36 can be shortened.
【００６０】次のステップ２０７〜ステップ２１５で
は、ステップ２０６、又はステップ２０５で制御レジス
タ３６に読み込んだ転送制御情報に基づいて、ＤＭＡ転
送を行う。且つ、ＤＭＡ要求が無いときに、ＦＩＦＯ３
８に、後続の転送制御情報を読み込み、フェッチ回路３
７が空のときは、ＦＩＦＯ３８に保持している転送制御
情報をフェッチ回路３７に取り込む。In the next steps 207 to 215, DMA transfer is performed based on the transfer control information read in the control register 36 in step 206 or step 205. In addition, when there is no DMA request, FIFO3
8, the subsequent transfer control information is read, and the fetch circuit 3
When 7 is empty, the transfer control information held in the FIFO 38 is fetched in the fetch circuit 37.
【００６１】ステップ２０７では、ＣＰＵ１１、又は入
出力装置１２からＤＭＡ転送要求が有るかを調べ、ＤＭ
Ａ転送要求が有るとき、次のステップ２１４に進み、Ｄ
ＭＡ転送要求が無いときは、ステップ２０８へ進む。At step 207, it is checked whether there is a DMA transfer request from the CPU 11 or the input / output device 12, and DM
When there is an A transfer request, the process proceeds to the next step 214, and D
If there is no MA transfer request, the process proceeds to step 208.
【００６２】ステップ２１４では、ＣＰＵ１１、又は入
力出力装置１２からＤＭＡ転送要求を受けて、制御レジ
スタ３６に保持している転送制御情報に基づいて、入出
力装置１２とＲＡＭ２８との間でＤＭＡ転送を実行す
る。In step 214, the DMA transfer request is received from the CPU 11 or the input / output device 12, and the DMA transfer is performed between the input / output device 12 and the RAM 28 based on the transfer control information held in the control register 36. Run.
【００６３】次のステップ２１５では、制御レジスタ３
６に保持している転送制御情報に基づくＤＭＡ転送が全
て終了したかどうかを判断する。ＤＭＡ転送が全て終了
したときは、ステップ２１６へ進み、終了しないとき
は、ステップ２０７へ戻り、ＤＭＡ転送を続ける。In the next step 215, the control register 3
It is determined whether or not all DMA transfers based on the transfer control information held in No. 6 are completed. If all the DMA transfers are completed, the process proceeds to step 216. If not completed, the process returns to step 207 to continue the DMA transfer.
【００６４】ステップ２０７でＤＭＡ転送要求が無いと
きは、ステップ２０８でＦＩＦＯ３８に後続の転送制御
情報を読み込む空きがあるかどうかを調べる。ＦＩＦＯ
３８に空きが無いときはステップ２０７へ戻り、ＤＭＡ
転送要求を待つ。If there is no DMA transfer request in step 207, it is checked in step 208 whether the FIFO 38 has a space for reading the subsequent transfer control information. FIFO
When there is no space in 38, the process returns to step 207 and DMA
Wait for transfer request.
【００６５】ＦＩＦＯ３８に空きがあるときは、ステッ
プ２０９で、ＲＡＭ２９のＪ番地から記憶されている、
次にＦＩＦＯ３８に読み込むべき後続の転送制御情報を
ＦＩＦＯ３８に読み込む。この際、転送制御情報４バイ
ト全部を必ずしも一度に読み込まず、ＤＭＡ転送要求の
無い時間で読み込めるバイト数の転送制御情報を読み込
み、読み込めなかった分は、次の機会に読み込む。ステ
ップ２０９が終わると、ステップ２１０へ進む。When the FIFO 38 has a free space, it is stored from the address J of the RAM 29 in step 209.
Next, the subsequent transfer control information to be read into the FIFO 38 is read into the FIFO 38. At this time, the entire 4 bytes of the transfer control information are not necessarily read at one time, but the transfer control information of the number of bytes that can be read in the time when there is no DMA transfer request is read. When step 209 ends, the process proceeds to step 210.
【００６６】ステップ２１０では、Ｊ番地からの転送制
御情報４バイトを全て読み込めたかどうかを判断し、全
て読み込めたときは、ステップ２１１で、アドレスポイ
ンタＪが次に読み込むべき番地を示すようにアドレスポ
インタＪを４進めた後、ステップ２１２へ進み、４バイ
ト読み込めていないときは、ステップ２１２へ進む。At step 210, it is judged whether or not all 4 bytes of transfer control information from address J have been read. If all 4 bytes have been read, at step 211, the address pointer J indicates the address to be read next. After advancing J by 4, proceed to step 212 and proceed to step 212 when 4 bytes cannot be read.
【００６７】ステップ２１２では、フェッチ回路３７
に、次に制御レジスタ３６に読み込むべき後続の転送制
御情報が保持されているかどうかを調べ、転送制御情報
が保持されている場合は、ステップ２０７へ戻り、転送
制御情報が保持されておらず、フェッチ回路が空の場合
は、ステップ２１３へ進む。In step 212, the fetch circuit 37
Then, it is checked whether or not the subsequent transfer control information to be read in the control register 36 is held. If the transfer control information is held, the process returns to step 207, and the transfer control information is not held, If the fetch circuit is empty, the process proceeds to step 213.
【００６８】ステップ２１３では、ＦＩＦＯ３８に、４
バイトで１組の転送制御情報が１組以上保持されている
ときは、ＦＩＦＯ３８からフェッチ回路３７に後続の転
送制御情報４バイトを取り込む。ステップ２１３が終わ
ると、ステップ２０７へ戻る。In step 213, the FIFO 38 is set to 4
When one or more sets of transfer control information are held in bytes, the subsequent transfer control information of 4 bytes is fetched from the FIFO 38 to the fetch circuit 37. When step 213 ends, the process returns to step 207.
【００６９】ステップ２１６では、ＲＡＭ２９のＩ番地
に転送終了後のステータスを書き出す。ステップ２１７
では、アドレスポインタＩの値を４増やして、後続の転
送制御情報の先頭番地を示すようにする。At step 216, the status after the transfer is written to the address I of the RAM 29. Step 217
Then, the value of the address pointer I is incremented by 4 so as to indicate the head address of the subsequent transfer control information.
【００７０】ステップ２１８では、次に制御レジスタ３
６に読み込むべき転送制御情報の番地を示すアドレスポ
インタのＩと、次にＦＩＦＯ３８に読み込む転送制御情
報の番地を示すべきアドレスポインタＪを比較する。In step 218, the control register 3
The address pointer I indicating the address of the transfer control information to be read in 6 is compared with the address pointer J indicating the address of the transfer control information to be read next in the FIFO 38.
【００７１】アドレスポインタＪの値がアドレスポイン
タＩの値より大きいときは、Ｊは正しい番地を示してい
るので、そのままステップ２０２へ戻り、アドレスポイ
ンタＪの値がアドレスポインタＩの値以下のときは、ス
テップ２１９で、アドレスポインタＪの値をＩ＋４とし
て正しい番地を示すようにした後、ステップ２０２へ戻
る。When the value of the address pointer J is larger than the value of the address pointer I, J indicates the correct address. Therefore, the process directly returns to step 202, and when the value of the address pointer J is equal to or less than the value of the address pointer I. In step 219, the value of the address pointer J is set to I + 4 to indicate the correct address, and then the process returns to step 202.
【００７２】ステップ２１８、又は２１９の終了後、ス
テップ２０２へ戻り、後続の転送制御情報に基づくＤＭ
Ａ転送を行う。ＤＭＡ制御装置３４は、全ての転送制御
情報に基づくＤＭＡ転送が終了するまで、このフローチ
ャートに示す動作を続ける。After completion of step 218 or 219, the process returns to step 202, and DM based on the subsequent transfer control information is executed.
A transfer is performed. The DMA control device 34 continues the operation shown in this flowchart until the DMA transfer based on all the transfer control information is completed.
【００７３】上記のように、ＤＭＡ転送要求がないとき
に、制御レジスタ３６に記憶されている現在の転送制御
情報の後続の転送制御情報を、前もってステップ２０９
で、ＲＡＭ２９からＦＩＦＯ３８に読み込んでおく。As described above, when there is no DMA transfer request, the transfer control information subsequent to the current transfer control information stored in the control register 36 is set in advance in step 209.
Then, it is read from the RAM 29 to the FIFO 38.
【００７４】この後、ステップ２１３、又はステップ２
０４で、ＦＩＦＯ３８に読み込んだ転送制御情報をフェ
ッチ回路３７に取り込む。そしてこの後、ステップ２０
５で、フェッチ回路３７から制御レジスタ３６に、上記
後続の転送制御情報を極めて短時間で取り込むため、転
送制御情報を制御レジスタ３６に読み込む時間を大幅に
短縮することができる。After this, step 213 or step 2
In 04, the transfer control information read in the FIFO 38 is fetched in the fetch circuit 37. And after this, step 20
In step 5, since the subsequent transfer control information is fetched from the fetch circuit 37 to the control register 36 in an extremely short time, the time required to read the transfer control information into the control register 36 can be greatly shortened.
【００７５】図７はＤＭＡ制御装置３４の動作タイミン
グチャートを示す。図７（Ａ）は転送制御情報を制御レ
ジスタ３６に読み込むタイミングを示し、図７（Ｂ）は
転送終了後のステータスをＲＡＭ２９に書き出すタイミ
ングを示す。また、図７（Ｃ）は、フェッチ回路３７が
空で空いており、後続の転送制御情報をＦＩＦＯ３８か
ら取り込めるかどうかを示し、図７（Ｄ）は、ＦＩＦＯ
３８に、後続の転送制御情報をＲＡＭ２９より読み込
む、空きの領域が有るかどうかを示している。また、図
７（Ｅ）は、ＣＰＵ１１、又は入出力装置１２からのＤ
ＭＡ転送要求のタイミングを示し、図７（Ｆ）はデータ
バス１上に現れる有効なデータのタイミングを示してい
る。FIG. 7 shows an operation timing chart of the DMA controller 34. 7A shows the timing of reading the transfer control information into the control register 36, and FIG. 7B shows the timing of writing the status after the transfer is completed to the RAM 29. Further, FIG. 7C shows whether or not the fetch circuit 37 is empty and can fetch the subsequent transfer control information from the FIFO 38, and FIG. 7D shows the FIFO.
38 shows whether or not there is an empty area in which the subsequent transfer control information is read from the RAM 29. Further, FIG. 7E shows D from the CPU 11 or the input / output device 12.
The timing of the MA transfer request is shown, and FIG. 7 (F) shows the timing of valid data appearing on the data bus 1.
【００７６】このタイミングチャートは、ＲＡＭ２９に
転送制御情報が設定されて、図６のフローチャートの初
めからスタートした場合の一例を示している。状態
（１）では、ＲＡＭ２９の“００００”Ｈ番地からの４
バイトの転送制御情報を制御レジスタ３６に読み込む 次の状態（２）では、ＤＭＡ転送要求が無いので、ＲＡ
Ｍ２９の“０００４”Ｈ番地からの後続の転送制御情報
４バイトを、ＦＩＦＯ３８に読み込み、この後、すぐ
に、ＦＩＦＯ３８に読み込んだ転送制御情報をフェッチ
回路３７に取り込む。ＦＩＦＯ３８からフェッチ回路３
７に、この転送制御情報を取り込んだ時点で、フェッチ
回路３７は空き無しとなる。This timing chart shows an example in which the transfer control information is set in the RAM 29 and the process starts from the beginning of the flowchart of FIG. In the state (1), 4 from the "0000" H address of the RAM 29
Read the byte transfer control information into the control register 36. In the next state (2), since there is no DMA transfer request, RA
The subsequent 4 bytes of transfer control information from the address "0004" H of M29 are read into the FIFO 38, and immediately thereafter, the transfer control information read into the FIFO 38 is fetched into the fetch circuit 37. Fetch circuit 3 from FIFO 38
At the time when this transfer control information is fetched in 7, the fetch circuit 37 becomes empty.
【００７７】次の状態（３）では、ＤＭＡ転送要求によ
り、制御レジスタ３６に記憶された“００００”Ｈ番地
からの４バイトの転送制御情報に基づき、入出力装置１
２とＲＡＭ２８との間の１回目のＤＭＡ転送を行う。次
の状態（４）では、ＤＭＡ転送要求が無いので、ＲＡＭ
２９の“０００８”Ｈ番地からの４バイトの転送制御情
報のうち、２バイトを、ＦＩＦＯ３８に読み込む。In the next state (3), the I / O device 1 is requested by the DMA transfer request based on the 4-byte transfer control information from the address "0000" H stored in the control register 36.
The first DMA transfer between the RAM 2 and the RAM 28 is performed. In the next state (4), since there is no DMA transfer request, the RAM
Of the 4-byte transfer control information from the address “0008” H of 29, 2 bytes are read into the FIFO 38.
【００７８】次の状態（５）では、“００００”Ｈ番地
からの４バイトの転送制御情報に基づく２回目のＤＭＡ
転送を行う。次の状態（６）では、ＤＭＡ転送要求が無
いので、ＲＡＭ２９の“０００８”Ｈ番地からの４バイ
トの転送制御情報のうち、状態（４）で読み込めなかっ
た残りの２バイトを、ＦＩＦＯ３８に読み込む。In the next state (5), the second DMA based on the 4-byte transfer control information from the address "0000" H.
Transfer. In the next state (6), since there is no DMA transfer request, the remaining 2 bytes that could not be read in the state (4) of the 4-byte transfer control information from the address “0008” H of the RAM 29 are read into the FIFO 38. .
【００７９】次の状態（７）では、“００００”Ｈ番地
からの４バイトの転送制御情報に基づく３回目のＤＭＡ
転送を行う。次の状態（８）では、ＤＭＡ転送要求が無
いので、ＲＡＭ２９の“０００Ｃ”Ｈ番地からの４バイ
トの転送制御情報のうち、２バイトを、ＦＩＦＯ３８に
読み込む。In the next state (7), the third DMA based on the 4-byte transfer control information from the address "0000" H.
Transfer. In the next state (8), since there is no DMA transfer request, 2 bytes of the 4-byte transfer control information from the address “000C” H of the RAM 29 are read into the FIFO 38.
【００８０】次の状態（９）では、“００００”Ｈ番地
からの４バイトの転送制御情報に基づく４回目のＤＭＡ
転送を行う。次の状態（１０）では、ＤＭＡ転送要求が
無いので、ＲＡＭ２９の“０００Ｃ”Ｈ番地からの４バ
イトの転送制御情報のうち、状態（８）で読み込めなか
った残りの２バイトを、ＦＩＦＯ３８に読み込む。この
読み込み終了時点で、ＦＩＦＯには後続２組の転送制御
情報８バイトが記憶されて、ＦＩＦＯ３８には、空きの
領域がなくなる。In the next state (9), the fourth DMA based on the 4-byte transfer control information from the address "0000" H.
Transfer. In the next state (10), since there is no DMA transfer request, the remaining 2 bytes, which cannot be read in the state (8), of the 4-byte transfer control information from the address “000C” H of the RAM 29 are read into the FIFO 38. . At the end of this reading, the subsequent two sets of transfer control information of 8 bytes are stored in the FIFO, and the FIFO 38 has no free area.
【００８１】次の状態（１１）では、“００００”Ｈ番
地からの４バイトの転送制御情報に基づく５回目のＤＭ
Ａ転送を行う。“００００”Ｈ番地からの転送制御情報
４バイトに基づくＤＭＡ転送は、状態（１１）の５回目
で終了し、状態（１２）では、転送終了後のステータス
をＲＡＭ２９の“００００”Ｈ番地 に書き出してい
る。In the next state (11), the fifth DM based on the 4-byte transfer control information from the address "0000" H.
A transfer is performed. The DMA transfer based on 4 bytes of the transfer control information from the address "0000" H ends at the fifth time in the state (11). In the state (12), the status after the transfer is written to the address "0000" H in the RAM 29. ing.
【００８２】次の状態（１３）では、状態（２）でフェ
ッチ回路３７に取り込み保持してある後続の転送制御情
報４バイトを、制御レジスタ３６に取り込む。ＲＡＭ２
９から転送制御情報を制御レジスタ３６に読み込むのに
比べて、フェッチ回路３７から制御レジスタ３６への転
送制御情報の取り込みは、極めて短時間で行える。In the next state (13), the subsequent 4 bytes of transfer control information fetched and held in the fetch circuit 37 in the state (2) are fetched in the control register 36. RAM2
The transfer control information can be fetched from the fetch circuit 37 to the control register 36 in an extremely short time, as compared with the case where the transfer control information is read into the control register 36 from 9.
【００８３】次の状態（１４）では、ＤＭＡ転送要求が
生じるのを待っている。次の状態（１５）では、生じた
ＤＭＡ転送要求により、制御レジスタ３６に保持されて
いる転送制御情報（“０００４”Ｈ番地からの転送制御
情報４バイト）に基づいてＤＭＡ転送を行う。状態（１
５）では、１回のＤＭＡ転送でＤＭＡ転送が終了してい
る。次の状態（１６）では、ＤＭＡ転送終了後のステー
タスをＲＡＭ２９の“０００４”Ｈ番地 に書き出して
いる。In the next state (14), it waits for a DMA transfer request. In the next state (15), the generated DMA transfer request causes the DMA transfer based on the transfer control information (4 bytes of transfer control information from the address “0004” H) held in the control register 36. State (1
In 5), the DMA transfer is completed with one DMA transfer. In the next state (16), the status after the completion of the DMA transfer is written to the address “0004” H of the RAM 29.
【００８４】次の状態（１７）では、ＦＩＦＯ３８に保
持してある後続の転送制御情報（“０００８”Ｈ番地か
らの転送制御情報４バイト）をフェッチ回路３７に取り
込み、その直後にフェッチ回路３７の転送制御情報を制
御レジスタ３６に取り込む。従って、次に制御レジスタ
３６に読み込むべき、“０００８”Ｈ番地からの転送制
御情報４バイトが、極めて短時間に制御レジスタ３６に
読み込める。In the next state (17), the subsequent transfer control information (4 bytes of transfer control information from the address "0008" H) held in the FIFO 38 is fetched into the fetch circuit 37 and immediately thereafter. The transfer control information is fetched in the control register 36. Therefore, the transfer control information of 4 bytes from the address “0008” H, which should be read into the control register 36 next, can be read into the control register 36 in an extremely short time.
【００８５】上記のように、第２実施例のＤＭＡ転送方
式では、ＤＭＡ転送要求が無いときに、現在制御レジス
タ３６に記憶されている転送制御情報の後続の転送制御
情報を、ＦＩＦＯ３８に前もって読み込んでおき、その
後、ＦＩＦＯ３８に読み込んだ転送制御情報をフェッチ
回路３７に取り込む。As described above, in the DMA transfer method of the second embodiment, when there is no DMA transfer request, the transfer control information subsequent to the transfer control information currently stored in the control register 36 is read into the FIFO 38 in advance. Then, the transfer control information read in the FIFO 38 is fetched in the fetch circuit 37.
【００８６】その後、現在の転送制御情報に基づくＤＭ
Ａ転送の終了後に、フェッチ回路３７から制御レジスタ
３６に、この前もって読み込んだ転送制御情報を極めて
短時間で取り込む。このため、転送制御情報を制御レジ
スタ３６に読み込む時間を大幅に短縮することができ
る。従って、ＤＭＡ転送の所要時間を短縮することがで
きる。Then, DM based on the current transfer control information
After the A transfer is completed, the transfer control information read in advance is fetched from the fetch circuit 37 to the control register 36 in an extremely short time. Therefore, the time required to read the transfer control information into the control register 36 can be greatly shortened. Therefore, the time required for the DMA transfer can be shortened.
【００８７】なお、フェッチ回路３７、ＦＩＦＯ３８の
記憶容量は、第２実施例での記憶容量に限られず、より
大きな記憶容量とすることも可能である。The storage capacities of the fetch circuit 37 and the FIFO 38 are not limited to the storage capacities of the second embodiment, and larger storage capacities can be used.
【００８８】[0088]
【発明の効果】上述の如く、本発明によれば、ＤＭＡ制
御手段は、制御用記憶手段に記憶されている現在の転送
制御情報の後続の転送制御情報を前もってプリフェッチ
手段に読み込み、現在の転送制御情報に基づくＤＭＡ転
送が終了したときに、前もって読み込んだ後続の転送制
御情報を制御用記憶手段に取り込むため、現在の転送制
御情報に基づくＤＭＡ転送が終了後の、後続の転送制御
情報の読み込み時間の短縮ができる等の特長を有する。As described above, according to the present invention, the DMA control means reads in advance the transfer control information subsequent to the current transfer control information stored in the control storage means to the prefetch means, and transfers the current transfer. When the DMA transfer based on the control information is completed, the subsequent transfer control information read in advance is loaded into the control storage means, so that the subsequent transfer control information is read after the DMA transfer based on the current transfer control information is completed. It has features such as reduced time.
【図１】本発明の原理構成図である。FIG. 1 is a principle configuration diagram of the present invention.
【図２】本発明の第１実施例の構成図である。FIG. 2 is a configuration diagram of a first embodiment of the present invention.
【図３】第１実施例のＤＭＡ制御装置の動作フローチャ
ートである。FIG. 3 is an operation flowchart of the DMA control device of the first embodiment.
【図４】第１実施例のＤＭＡ制御装置のタイミングチャ
ートである。FIG. 4 is a timing chart of the DMA control device of the first embodiment.
【図５】本発明の第２実施例の構成図である。FIG. 5 is a configuration diagram of a second embodiment of the present invention.
【図６】第２実施例のＤＭＡ制御装置の動作フローチャ
ートである。FIG. 6 is an operation flowchart of the DMA control device of the second embodiment.
【図７】第２実施例のＤＭＡ制御装置のタイミングチャ
ートである。FIG. 7 is a timing chart of the DMA control device of the second embodiment.
【図８】従来のＤＭＡ転送方式の構成図である。FIG. 8 is a configuration diagram of a conventional DMA transfer method.
【図９】従来のＤＭＡ制御装置の動作フローチャートで
ある。FIG. 9 is an operation flowchart of a conventional DMA control device.
【図１０】従来のＤＭＡ制御装置のタイミングチャート
である。FIG. 10 is a timing chart of a conventional DMA control device.
１ データバス ２ アドレスバス ３ コントロールバス １１ 中央処理装置（ＣＰＵ） １２ 入出力装置 １３ 転送データ記憶手段 １４ ＤＭＡ制御手段 １５ 制御部 １６ 制御用記憶手段 １７ プリフェッチ手段 １８ 転送制御情報記憶手段 ２４ ＤＭＡ制御装置 ２５ ＤＭＡ制御回路 ２６ 制御レジスタ ２７ フェッチ回路 ２８ ＲＡＭ ２９ ＲＡＭ ３４ ＤＭＡ制御装置 ３５ ＤＭＡ制御回路 ３６ 制御レジスタ ３７ フェッチ回路 ３８ ＦＩＦＯ 1 Data Bus 2 Address Bus 3 Control Bus 11 Central Processing Unit (CPU) 12 Input / Output Device 13 Transfer Data Storage Means 14 DMA Control Means 15 Control Unit 16 Control Storage Means 17 Prefetch Means 18 Transfer Control Information Storage Means 24 DMA Control Devices 25 DMA control circuit 26 Control register 27 Fetch circuit 28 RAM 29 RAM 34 DMA control device 35 DMA control circuit 36 Control register 37 Fetch circuit 38 FIFO
Claims (3)
手段（１８）の連続する番地に予め記憶しておき、ＤＭ
Ａ制御手段（１４）が制御用記憶手段（１６）に上記転
送制御情報を個別に読み込み、ＤＭＡ転送要求が発生し
たとき、上記制御用記憶手段（１６）に読み込んだ転送
制御情報に基づいてＤＭＡ転送を行うＤＭＡ転送方式に
おいて、 ＤＭＡ制御手段（１４）は、上記制御用記憶手段（１
６）に記憶されている現在の転送制御情報の後続の転送
制御情報が転送制御情報記憶手段（１８）から前もって
読み込まれるプリフェッチ手段（１７）を有し、 現在の転送制御情報に基づくＤＭＡ転送が終了したとき
に、上記後続の転送制御情報を上記プリフェッチ手段
（１７）から上記制御用記憶手段（１６）に取り込む構
成としたことを特徴とするＤＭＡ転送方式。1. A plurality of transfer control information is stored in advance in consecutive addresses of a transfer control information storage means (18), and DM
When the A control means (14) individually reads the transfer control information into the control storage means (16) and a DMA transfer request is generated, the DMA is performed based on the transfer control information read into the control storage means (16). In the DMA transfer method for transferring, the DMA control means (14) is the control storage means (1
The transfer control information subsequent to the current transfer control information stored in 6) has prefetch means (17) which is pre-read from the transfer control information storage means (18), and DMA transfer based on the current transfer control information is performed. A DMA transfer system, characterized in that, when completed, the subsequent transfer control information is fetched from the prefetch means (17) into the control storage means (16).
の転送制御情報を記憶することを特長とする請求項１記
載のＤＭＡ転送方式。2. The DMA transfer system according to claim 1, wherein the prefetch means (17) stores a plurality of transfer control information.
転送要求が発生しないときに、前記後続の転送制御情報
を転送制御情報記憶手段（１８）から前もってプリフェ
ッチ手段（１７）に読み込むことを特徴とする請求項１
記載のＤＭＡ転送方式。3. The DMA control means (14) is a DMA controller.
2. A transfer control information storage means (18) which reads the subsequent transfer control information into a prefetch means (17) in advance when a transfer request is not generated.
The described DMA transfer method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24786292A JPH0696007A (en) | 1992-09-17 | 1992-09-17 | Dma transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24786292A JPH0696007A (en) | 1992-09-17 | 1992-09-17 | Dma transfer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696007A true JPH0696007A (en) | 1994-04-08 |
Family
ID=17169749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24786292A Withdrawn JPH0696007A (en) | 1992-09-17 | 1992-09-17 | Dma transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696007A (en) |
Cited By (8)
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|---|---|---|---|---|
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-
1992
- 1992-09-17 JP JP24786292A patent/JPH0696007A/en not_active Withdrawn
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|---|---|---|---|
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