JPH0693628B2 - PLL lock detection circuit - Google Patents
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- 238000001514 detection method Methods 0.000 title claims description 68
- 238000005070 sampling Methods 0.000 claims description 20
- 230000010355 oscillation Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000009499 grossing Methods 0.000 description 10
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 この発明は、PLL（フエーズ・ロツクド・ループ）周波
数シンセサイザにおけるPLLロツク検出回路に関する。The present invention relates to a PLL lock detection circuit in a PLL (phase locked loop) frequency synthesizer.
PLL周波数シンセサイザにおけるPLLループを構成するデ
イジタル式の位相検波回路として例えば、第１図に示す
ような位相検波回路１が米国特許4,110,694号公報によ
つて公知である。As a digital type phase detection circuit constituting a PLL loop in a PLL frequency synthesizer, for example, a phase detection circuit 1 as shown in FIG. 1 is known from US Pat. No. 4,110,694.
この位相検波回路１の出力PD1,PD2をNAND回路G10に入
し、その出力をＮチヤンネルMISFET（絶縁ゲート型電界
効果トランジスタ）Ｑのゲート電極に印加して、MISFET
Qのドレイン出力信号を平滑回路R1,C1で平滑することに
よりPLLロツク検出信号を得ることが、この発明に先立
つて提案されている。The outputs PD 1 and PD 2 of this phase detection circuit 1 are input to a NAND circuit G 10 , and the output is applied to the gate electrode of an N channel MISFET (insulated gate type field effect transistor) Q to produce a MISFET.
Prior to the present invention, it has been proposed to obtain a PLL lock detection signal by smoothing a drain output signal of Q with smoothing circuits R 1 and C 1 .
上記回路において、PLLループがロツク状態では、周知
のように位相検波出力PD1,PD2は一致するものである
が、多少の時間ずれによりNAND回路G10の出力には、ヒ
ゲ状のパルスが出力される。そこで、平滑回路で平滑す
ることにより、平均値を求めてPLLロツク検出信号を得
るものである。In the above circuit, when the PLL loop is in the locked state, the phase detection outputs PD 1 and PD 2 match as is well known, but due to a slight time lag, a whisker-like pulse appears in the output of the NAND circuit G 10. Is output. Therefore, the PLL lock detection signal is obtained by obtaining the average value by smoothing with a smoothing circuit.
またこの提案回路は平滑回路を必要とするものであるの
で、モノリシツクIC化に際して、外付端子P1及び外付部
品R1,C1が必要となるという欠点及び判定レベルのバラ
ツキの影響を受けるという欠点がある。Further, since the proposed circuit requires a smoothing circuit, it is affected by the defect that the external terminal P 1 and the external components R 1 and C 1 are required when making a monolithic IC, and the variation in the determination level. There is a drawback that.
この発明の目的は、高精度のPLLロツク検出信号を得る
とともに、平滑回路を削除することができるPLLロツク
（又はアンロツク）検出回路を提供することにある。An object of the present invention is to provide a PLL lock (or unlock) detection circuit capable of obtaining a highly accurate PLL lock detection signal and eliminating the smoothing circuit.
この発明の基本的特徴によれば、PLL周波数シンセサイ
ザにおけるプログラマブルカウンタの1/N分周出力パル
ス幅の略1/2に相当する時間だけ遅らせて形成されたパ
ルス信号が、基準周波数パルスによつてサンプリングさ
れる。According to the basic feature of the invention, the pulse signal formed by delaying by the time corresponding to approximately 1/2 of the 1 / N frequency division output pulse width of the programmable counter in the PLL frequency synthesizer is generated by the reference frequency pulse. Sampled.
この発明の他の基本的特徴によれば、PLL周波数シンセ
サイザを構成する位相検波回路、又はこれと同様な構成
の位相検波回路の出力パルスが所定のタイミング信号で
サンプリングされたパルス列における連続したロツク状
態をもつてPLLロツク検出信号とされる。According to another basic feature of the present invention, the output pulse of the phase detection circuit that constitutes the PLL frequency synthesizer, or the phase detection circuit of the same configuration as this is a continuous lock state in the pulse train sampled with a predetermined timing signal. Is used as the PLL lock detection signal.
以下、この発明を実施例とともに詳細に説明する。Hereinafter, the present invention will be described in detail together with examples.
第２図は、この発明の一実施例を示すブロツク図であ
る。FIG. 2 is a block diagram showing an embodiment of the present invention.
この実施例では、プログラマブルカウンタ２は、1/N分
周出力言い換えればＮ個のパルス計数出力信号が入力端
子Ｄに印加され、プログラマブルカウンタ２の入力信号
FINがクロツク端子φに印加されたＤ型フリツプフロツ
プ回路３を設けて、このフリツプフロツプ回路３の出力
Ｑから入力信号FINの一周期に相当するパルス幅を有
し、1/Nに分周された を形成し、Ｎ値プリセツトゲートパルスとして用いると
ともにインバータ回路IVにより反転して、第１図に示し
た位相検波回路１の一方の入力Fiに印加する。In this embodiment, the programmable counter 2 outputs 1 / N divided output, in other words, N pulse count output signals are applied to the input terminal D, and
The D-type flip-flop circuit 3 in which F IN is applied to the clock terminal φ is provided, and the output Q of the flip-flop circuit 3 has a pulse width corresponding to one cycle of the input signal F IN and is divided into 1 / N. Was Is formed, is used as an N-valued preset gate pulse, is inverted by the inverter circuit IV, and is applied to one input Fi of the phase detection circuit 1 shown in FIG.
この位相検波回路１の他方の入力には、基準周波数REF
が印加され、その出力PD1,PD2はｎチヤンネルMISFET
（絶縁ゲート型電界効果トランジスタ）Q2,pチヤンネル
MISFETQ1のゲートにそれぞれ印加され、それぞれのドレ
インが共通に出力端子P2に接続される。The reference frequency REF is applied to the other input of the phase detection circuit 1.
Is applied and its outputs PD 1 and PD 2 are n-channel MISFETs.
(Insulated gate type field effect transistor) Q 2 , p channel
It is applied to the gate of MISFETQ 1 , and the drains of them are commonly connected to the output terminal P 2 .
そして、この出力回路を通した位相検波出力はループフ
イルタ６で直流電圧化され、電圧制御型発振回路（以
下、VCOと略す）７の制御入力端子に印加される。このV
CO7の出力は、端子P3を介してプログラマブルカウンタ
２の入力信号FINとして印加されるとともに、例えば、
ラジオ受信装置における局部発振周波数信号fLOCとして
用いられる。Then, the phase detection output passing through this output circuit is converted into a DC voltage by the loop filter 6 and applied to a control input terminal of a voltage control type oscillation circuit (hereinafter abbreviated as VCO) 7. This V
The output of CO7 is applied as an input signal F IN of the programmable counter 2 via the terminal P 3, and, for example,
It is used as the local oscillation frequency signal f LOC in the radio receiver.
上記PLLループの動作により、位相検波回路１の入力信
号FiとREFとの周波数（位相）が一致するように、VCO7
は制御される。したがつて、VCO7の発振周波数は、PLL
ループがロツクしたときに、Ｎ倍の基準周波数REFと等
しくすることができる。By the operation of the PLL loop described above, the VCO7
Is controlled. Therefore, the oscillation frequency of VCO7 is
It can be equal to N times the reference frequency REF when the loop is locked.
このようなPLL周波数シンセサイザにおいてPLLロツク検
出回路を構成するため、この実施例では、上記Ｄ型フリ
ツプフロツプ回路３の が入力端子Ｄに印加され、プログラマブルカウンタ２の
入力信号FINの反転信号がクロツク端子φに印加された
Ｄ型フリツプフロツプ回路４と、このフリツプフロツプ
回路４の が入力端子Ｄに印加され、反転された基準周波数信号RE
Fがクロツク端子φに印加されたＤ型フリツプフロツプ
回路５とが設けられる。そして、このフリツプフロツプ
回路５の出力Ｑより、ロツク検出信号LOCKを得るもので
ある。In order to configure the PLL lock detection circuit in such a PLL frequency synthesizer, in the present embodiment, the D-type flip-flop circuit 3 described above is used. Is applied to the input terminal D, and an inverted signal of the input signal F IN of the programmable counter 2 is applied to the clock terminal φ, and the flip-flop circuit 4 of the D-type flip-flop circuit 4 Is applied to the input terminal D and the inverted reference frequency signal RE
A D-type flip-flop circuit 5 in which F is applied to the clock terminal φ is provided. The lock detection signal LOCK is obtained from the output Q of the flip-flop circuit 5.
以下、この実施例回路の動作を第３図に示された動作波
形図を参照して説明する。The operation of this embodiment circuit will be described below with reference to the operation waveform diagram shown in FIG.
プログラマブルカウンタ２からの分周出力は、通常カウ
ントアツプ又はカウントダウンのクリア信号として得ら
れる。この実施例では、特に限定されないが、ダウンカ
ウンタ回路が用いられ、その計数内容が２のときにロー
レベルとなる出力信号ｎがフリツプフロツプ回路３に伝
えられる。The frequency-divided output from the programmable counter 2 is normally obtained as a clear signal for counting up or counting down. In this embodiment, although not particularly limited, a down counter circuit is used, and the output signal n which becomes low level when the count content is 2 is transmitted to the flip-flop circuit 3.
このときに、この出力信号ｎのローレベルの立ち下りに
は遅れ時間tdがあるため、フリツプフロツプ回路３は、
このローレベルを次の周期の入力パルスFINの立ち上り
エツジで読み取りローレベルとなる。したがつて、フリ
ツプフロツプ回路３の は、プログラマブルカウンタ２の計数内容が１のときに
ローレベルとなる。そして、この でプリセツトゲート回路を開いてプログラマブルカウン
タ２にＮ値をセツトする。このためプログラマブルカウ
ンタ２の内容は１からＮに変化する。また、このＮ値の
入力により、あるいはカウンタの計数内容が１になるこ
とより、いずれか早い方のタイミングに従つてプログラ
マブルカウンタ２の出力信号ｎはハイレベルに変化す
る。このときにも上記同様の遅れ時間があるため、フリ
ツプフロツプ回路３の は、次の周期の入力パルスFINの立ち上りエツジで上記
ハイレベル読み取る。したがつて、入力パルスFINの一
周期間ローレベルとなる が得られる。この のハイレベルでプログラマブルカウンタ２のプリセツト
状態が解除されるため、プリセツト内容Ｎ′からダウン
カウント動作を行なう。この動作説明では、新たなＮ
値、例えばＮ＋１＝Ｎ′がセツトされた場合を示してい
る。At this time, since there is a delay time td in the fall of the output signal n to the low level, the flip-flop circuit 3
This low level is read at the rising edge of the input pulse F IN of the next cycle and becomes low level. Therefore, the flip-flop circuit 3 Becomes low level when the count content of the programmable counter 2 is 1. And this Then, the preset gate circuit is opened to set the N value in the programmable counter 2. Therefore, the content of the programmable counter 2 changes from 1 to N. Further, the output signal n of the programmable counter 2 changes to the high level according to the earlier timing, by the input of this N value or the count content of the counter becoming 1. At this time as well, since there is a delay time similar to the above, the flip-flop circuit 3 Reads the high level at the rising edge of the input pulse F IN of the next cycle. Therefore, it becomes low level for one cycle of the input pulse F IN. Is obtained. this At the high level, the programmable counter 2 is released from the preset state, and the down count operation is performed from the preset contents N '. In this operation explanation, a new N
A case where a value, for example N + 1 = N ', is set is shown.
一方、上記のようにして形成された がｐ型フリツプフロツプ回路４の入力端子Ｄに印加さ
れ、かつ上記入力信号FINの反転信号を形成するインバ
ータ回路INの出力信号がＤ型フリツプフロツプ回路４の
クロツク端子φに印加されるとＤ型フリツプフロツプ回
路４の は、上記 に対して上記入力信号FINの半周期分遅らされたものと
なる。すなわち、Ｄ型フリツプフロツプ回路４は、クロ
ツクパルスのフロントエツジで入力信号を取り込むもの
である。On the other hand, formed as described above Is applied to the input terminal D of the p-type flip-flop circuit 4 and the output signal of the inverter circuit IN forming the inverted signal of the input signal F IN is applied to the clock terminal φ of the D-type flip-flop circuit 4, the D-type flip-flop circuit Circuit 4 Is above In contrast, the input signal F IN is delayed by a half cycle. That is, the D-type flip-flop circuit 4 takes in the input signal at the front edge of the clock pulse.
そして、このクロツクパルスは、インバータ回路INで入
力信号FINを反転させたものであることより入力信号FIN
についてみれば、そのバツクエツジ（立ち下り）で、Ｄ
型フリツプフロツプ回路４が、上記 を取り込むこととなるからである。Since this clock pulse is the input signal F IN inverted by the inverter circuit IN, the input signal F IN
If you look at it, you will see D
The type flip-flop circuit 4 is It will be taken in.
したがつて、Ｄ型フリツプフロツプ回路４の は、上記 に対してそのパルス幅の1/2に相当する時間だけ遅延さ
せられたパルス幅（ローレベル期間）とすることができ
る。Therefore, the D-type flip-flop circuit 4 Is above On the other hand, the pulse width (low level period) can be delayed by a time corresponding to 1/2 of the pulse width.
一方、PLLロツク状態では、基準周波数信号REFと、上記 を反転回路IVで反転させ位相検波回路１へ入力して得ら
れるパルスFiとの位相が一致する。具体的に言うと、両
パルスREF,Fiのバツクエツジ（立ち下り）が一致する。On the other hand, in the PLL lock state, the reference frequency signal REF Is inverted by the inversion circuit IV and input to the phase detection circuit 1, and the phase thereof matches the pulse Fi obtained. Specifically, the back edges (falling edges) of both pulses REF and Fi match.
このロツク状態は、Ｄ型フリツプフロツプ回路５により
高精度に検出できる。Ｄ型フリツプフロツプ回路５の入
力端子Ｄには、上記Ｄ型フリツプフロツプ回路４の が印加され、クロツク端子φには、反転回路IVで反転さ
れた が印加されている。したがつて、Ｄ型フリツプフロツプ
回路５は、基準周波数信号REFについてみれば、その立
ち下りエツジに同期して、上記 を取り込むものである。そして、PLLロツク状態では、
上述のように両パルスREF,Fiのバツクエツジが一致して
おり、上記 のローレベル期間は、パルスFiに対して、そのパルス幅
（ハイレベル期間）の1/2に相当する時間だけ遅延させ
られている。This locked state can be detected with high accuracy by the D-type flip-flop circuit 5. The input terminal D of the D-type flip-flop circuit 5 is connected to the D-type flip-flop circuit 4 described above. Was applied to the clock terminal φ, which was inverted by the inverting circuit IV. Is being applied. Accordingly, the D-type flip-flop circuit 5 sees the reference frequency signal REF in synchronism with its falling edge, and Is to take in. And in the PLL lock state,
As described above, the back edges of both pulses REF and Fi match, The low level period of is delayed by a time corresponding to 1/2 of the pulse width (high level period) of the pulse Fi.
したがつて、Ｄ型フリツプフロツプ回路５のサンプリン
グタイミングである基準周波数REFのバツクエツジは、
取り込み入力信号である上記 のローレベル期間の中点に一致するものとなる。Therefore, the back edge of the reference frequency REF, which is the sampling timing of the D-type flip-flop circuit 5, is
The above which is the input signal It corresponds to the midpoint of the low level period.
例えば、以前の上述のようなＤ型フリツプフロツプ回路
５でのサンプリング動作によつて、基準周波数REFのバ
ツクエツジに対して、上記 がローレベルであるPLLロツク状態では、Ｄ型フリツプ
フロツプ回路５の非反転出力信号Ｑから得られるロツク
検出信号LOCKはローレベルのまま変化せず、反転出力端
子から得られるアンロツク検出信号▲▼はハ
イレベルのまま変化しない。For example, by the sampling operation in the D-type flip-flop circuit 5 as described above, with respect to the back edge of the reference frequency REF, In the PLL lock state where is low level, the lock detection signal LOCK obtained from the non-inverted output signal Q of the D-type flip-flop circuit 5 remains low level and the unlock detection signal ▲ ▼ obtained from the inverted output terminal is high. The level remains unchanged.
そして、上記のように新たなプリセツト情報Ｎ′（Ｎ＋
１）をプログラマブルカウンタ２に入力したときには、
基準周波数REFは一定の周期であるのに対してプログラ
マブルカウンタ回路２とフリツプフロツプ回路３とで形
成された は、入力パルスFNの一周期分だけ遅れる（△θ）。した
がつて、基準周波数REFのバツクエツジでの はハイレベルとなるため、上述のようなサンプリング動
作によつてＤ型フリツプフロツプ回路５から得られるロ
ツク検出信号LOCKはハイレベルに、アンロツク検出信号
▲▼はローレベルに変化して、アンロツク状態
の検出が行なわれる。上記基準周波数REFと分周出力Fi
とのバツクエツジの位相差△θは、位相検波回路１で検
出され、VCO7の発振周波数を高くする方向に制御する。
このようなPLLループの動作によつて再び両者の位相が
一致させられる。Then, as described above, the new preset information N '(N +
When 1) is input to the programmable counter 2,
The reference frequency REF has a constant cycle, but is formed by the programmable counter circuit 2 and the flip-flop circuit 3. Is delayed by one cycle of the input pulse F N (Δθ). Therefore, the reference frequency REF Becomes a high level, the lock detection signal LOCK obtained from the D-type flip-flop circuit 5 by the sampling operation as described above changes to a high level, and the unlock detection signal ▲ ▼ changes to a low level to detect an unlock state. Is performed. Reference frequency REF and frequency division output Fi
The phase difference Δθ between the back edge and the back edge is detected by the phase detection circuit 1 and is controlled to increase the oscillation frequency of the VCO 7.
By the operation of such a PLL loop, the phases of the both are made to coincide again.
この遅延された は、 に追従するものであるため、位相検波回路１における両
入力信号FiとREFとの位相差が、上記入力信号FINの半周
期以内の位相ずれにあるときは、ロツク状態であると判
定するものである。This was delayed Is Therefore, when the phase difference between both input signals Fi and REF in the phase detection circuit 1 is within a half cycle of the input signal F IN , it is determined to be a lock state. Is.
この実施例では、上述のようにデイジタル論理回路的な
信号処理によりPLLロツク状態を判別できるものである
ため、判定レベルのバラツキの影響を受けることなく、
かつ平滑回路を必要としない。In this embodiment, since the PLL lock state can be discriminated by the digital logic circuit-like signal processing as described above, without being affected by the variation in the decision level,
And no smoothing circuit is required.
したがつて、このPLLロツク検出回路を含むPLL周波数シ
ンセサイザをモノリシツクIC化する場合には、外付端
子，外付部品の削減を図ることができる。Therefore, when the PLL frequency synthesizer including the PLL lock detection circuit is formed into a monolithic IC, the number of external terminals and external components can be reduced.
なお、このPLLロツク検出信号は、例えば、PLL周波数シ
ンセサイザチユーナを有するFM/AMラジオ受信装置に適
用した場合、オートスキヤン動作におけるＮ値更新、又
は音声ミユートの制御信号等として利用される。When the PLL lock detection signal is applied to, for example, an FM / AM radio receiver having a PLL frequency synthesizer tuner, it is used as an N-value update in an auto scan operation or a control signal for a voice mute.
第４図は、この発明の他の一実施例を示すブロツク図で
ある。FIG. 4 is a block diagram showing another embodiment of the present invention.
この実施例ブロツク図には、PLLロツク検出回路のみが
示されている。Only the PLL lock detection circuit is shown in the block diagram of this embodiment.
この実施例では、前記第１図に示したPLLロツク検出回
路におけるＮチヤンネルMISFETQと平滑回路とに替え、
Ｄ型フリツプフロツプ回路８と、シフトレジスタ９と、
NORゲート回路G11とが用いられる。すなわち、前記説明
した位相検波回路１の出力信号PD1,PD2がそれぞれ入力
端子に印加されたNANDゲート回路G10と、このNANDゲー
ト回路G10の出力信号が入力端子Ｄに印加され、クロツ
ク端子φにサンプリングパルスφＳが印加されたＤ型フ
リツプフロツプ回路８と、上記サンプリングパルスφＳ
をシフトクロツクパルスとして、上記Ｄ型フリツプフロ
ツプ回路８の出力信号Ｑを受けるシフトレジスタ９と、
このシフトレジスタ９における各段の保持信号S1〜S5を
受けるNORゲート回路G11とによりPLLロツク検出回路が
構成される。上記サンプリングパルスφＳは、例えば前
記PLL回路における基準周波数信号REFと同一の周波数の
パルスとして形成される。In this embodiment, the N-channel MISFETQ and the smoothing circuit in the PLL lock detection circuit shown in FIG. 1 are replaced,
A D-type flip-flop circuit 8, a shift register 9,
NOR gate circuit G 11 is used. That is, the NAND gate circuit G 10 to which the output signals PD 1 and PD 2 of the phase detection circuit 1 described above are applied to the input terminals respectively, and the output signal of this NAND gate circuit G 10 is applied to the input terminal D, A D-type flip-flop circuit 8 to which a sampling pulse φ S is applied to the terminal φ, and the sampling pulse φ S
A shift register 9 for receiving the output signal Q of the D-type flip-flop circuit 8 as a shift clock pulse,
A PLL lock detection circuit is configured by the NOR gate circuit G 11 that receives the holding signals S 1 to S 5 of each stage in the shift register 9. The sampling pulse φ S is formed as a pulse having the same frequency as the reference frequency signal REF in the PLL circuit, for example.
この実施例回路の動作は、第５図の動作波形図に従つて
説明する。The operation of this embodiment circuit will be described with reference to the operation waveform chart of FIG.
位相検波回路１の各出力信号PD1,PD2の論理レベルが共
にローレベル（“1"）のとき、ロツク状態であり、NAND
ゲート回路G10の出力信号はハイレベル（“0"）にな
る。今、第１個目のサンプリングタイミングで、ロツク
状態を示すハイレベル信号がＤ型フリツプフロツプ回路
８に入力されると、このフリツプフロツプ回路８の出力
信号Ｑは、ハイレベルとなる。When the logical levels of the output signals PD 1 and PD 2 of the phase detection circuit 1 are both low level (“1”), it is in the lock state, and
The output signal of the gate circuit G 10 becomes high level (“0”). Now, at the first sampling timing, when a high level signal indicating the lock state is input to the D-type flip-flop circuit 8, the output signal Q of this flip-flop circuit 8 becomes high level.
そして、第２個目のサンプリングタイミングでシフトレ
ジスタ９の初段回路に上記ハイレベル信号を移送すると
ともに、第２回目のサンプリングを行なう、このとき、
ロツク状態から逸脱し、又は上記ロツク検出が誤動作に
より生じたものであることによつて、アンロツク状態の
ローレベルを取り込むと、フリツプフロツプ回路８の出
力信号Ｑは再びローレベルに変化する。Then, at the second sampling timing, the high level signal is transferred to the first-stage circuit of the shift register 9 and the second sampling is performed. At this time,
When the low level in the unlock state is taken in due to the deviation from the lock state or the lock detection being caused by a malfunction, the output signal Q of the flip-flop circuit 8 changes to the low level again.
次に、第３個目のサンプリングタイミングではシフトレ
ジスタ９では、初段回路のハイレベル保持レベルが第２
段回路に移送され、初段回路には上記ローレベルのフリ
ツプフロツプ回路８の出力信号が移送される。そして、
このサンプリングタイミングで再びロツク状態を示すハ
イレベルが形成されていると、このハイレベルがフリツ
プフロツプ回路に取り込まれる。Next, at the third sampling timing, in the shift register 9, the high level holding level of the first-stage circuit becomes the second level.
The output signal of the low-level flip-flop circuit 8 is transferred to the first stage circuit. And
If a high level indicating a locked state is formed again at this sampling timing, this high level is taken into the flip-flop circuit.
以下、連続してＤ型フリツプフロツプ回路８のサンプリ
ングによつてロツク状態を示すハイレベルが取り込まれ
ると、シフトレジスタ９でのデータ転送動作によつて、
第８個目のサンプリングタイミングで、第３個目のサン
プリングタイミングで取り込んだロツク状態を示すハイ
レベル信号が最終段回路まで伝えられる。Thereafter, when a high level indicating a lock state is continuously taken in by the sampling of the D-type flip-flop circuit 8, the data transfer operation in the shift register 9 causes
At the eighth sampling timing, the high level signal indicating the lock state fetched at the third sampling timing is transmitted to the final stage circuit.
このときに、シフトレジスタ９の各段の出力信号S1〜S5
がすべてハイレベル（“0"）となるため、NORゲート回
路G11からローレベルのロツク検出信号LOCKが形成され
る。At this time, the output signals S 1 to S 5 of the respective stages of the shift register 9 are
Are all at a high level (“0”), the low level lock detection signal LOCK is generated from the NOR gate circuit G 11 .
このようにして、この実施例では５回連続してロツク状
態がサンプリングされたことをもつて、初めてローレベ
ルのロツク検出信号LOCKが形成される。In this way, in this embodiment, the lock detection signal LOCK of low level is formed for the first time since the lock state is sampled five times in succession.
シフトレジスタ９をｎ段とすれば、ｎ回連続してロツク
状態がサンプリングされたことをもつてロツク検出信号
LOCKを形成することができる。If the shift register 9 has n stages, the lock detection signal indicates that the lock state is sampled continuously n times.
LOCK can be formed.
したがつて、このPLLロツク検出回路は、位相検波回路
１における出力信号PD1,PD2の出力レベルが、偶発的に
ロツク状態を示した場合等では応答せず、安定にロツク
状態にあるときのみ、ローレベルのロツク検出信号LOCK
を出力させることができ、PLLの安定なロツク状態を検
出することができる。Therefore, this PLL lock detection circuit does not respond when the output levels of the output signals PD 1 and PD 2 in the phase detection circuit 1 accidentally indicate a lock state, and when the lock state is stable. Only, low level lock detection signal LOCK
Can be output, and a stable lock state of the PLL can be detected.
このシフトレジスタ９は、実質的にサンプリングパルス
φＳを計数するものであることに着目して、カウンタ回
路を用いることにより等価な動作を行なわせることがで
きる。すなわち、上記サンプリングパルスφＳのような
一定のパルス信号を入力とするカウンタ回路のリセツト
信号として、上記NANDゲート回路におけるアンロツク検
出レベルを用いる。そして、このカウンタ回路のオーバ
ーフロー（カウントアツプ）信号をロツク検出信号LOCK
とする。この場合には、カウントアツプに要する時間だ
け、連続してロツク状態が継続しているか否かを判別す
るものである。このように、カウンタ回路を用いた場合
には、上記シフトレジスタを用いる場合に比べて回路の
簡素化を図ることができる。Focusing on that the shift register 9 substantially counts the sampling pulses φ S , it is possible to perform an equivalent operation by using a counter circuit. That is, the unlock detection level in the NAND gate circuit is used as the reset signal of the counter circuit to which a constant pulse signal such as the sampling pulse φ S is input. Then, the overflow (count up) signal of this counter circuit is set to the lock detection signal LOCK.
And In this case, it is determined whether or not the locked state continues for the time required for counting up. As described above, when the counter circuit is used, the circuit can be simplified as compared with the case where the shift register is used.
すなわち、シフトレジスタを用いる場合のシフトクロツ
クパルスを計数すべき入力パルス信号とする２進カウン
タでは、ｎ段のフリツプフロツプ回路によつて、2n段の
シフトレジスタに相当させることができるからである。That is, in the case of using the shift register, the binary counter which uses the shift clock pulse as the input pulse signal to be counted can be made to correspond to the 2n-stage shift register by the n-stage flip-flop circuit.
なお、これらの実施例回路は、前述のように平滑回路を
削減できることの他、位相検波回路１をPLLループを構
成する位相検波回路とは別に設けるものとする場合に
は、前述のようにデイジタル式の位相検波回路が複雑な
構成であることにより、第２図の実施例回路と組み合せ
ることによつて、PLLロツク検出回路としての回路の簡
素化をも図ることができる。In addition to the smoothing circuits being reduced as described above, the circuits of these embodiments are provided with the digital detection circuit as described above when the phase detection circuit 1 is provided separately from the phase detection circuit forming the PLL loop. Since the phase detection circuit of the formula has a complicated structure, the circuit as the PLL lock detection circuit can be simplified by combining it with the circuit of the embodiment shown in FIG.
第６図には、この発明をPLL周波数シンセサイザを利用
したFM/AMラジオ受信装置に適用した場合の一実施例を
示すブロツク図が示されている。FIG. 6 is a block diagram showing an embodiment when the present invention is applied to an FM / AM radio receiving apparatus using a PLL frequency synthesizer.
18fは、FMラジオチユーナ回路であり、RF増幅段，混合
段,FM中間周波増幅段,FM検波段及びFMステレオ復調段が
含まれる。18f is an FM radio tuner circuit, which includes an RF amplification stage, a mixing stage, an FM intermediate frequency amplification stage, an FM detection stage and an FM stereo demodulation stage.
18aは、AMラジオチユーナ回路であり、RF増幅段，混合
段,AM中間周波増幅段及びAM検波段が含まれる。Reference numeral 18a is an AM radio tuner circuit, which includes an RF amplification stage, a mixing stage, an AM intermediate frequency amplification stage, and an AM detection stage.
上記混合段への局部発振周波数fLF,fLAを形成するにあ
たり、PLL周波数シンセサイザが利用される。A PLL frequency synthesizer is used to form the local oscillation frequencies f LF and f LA to the mixing stage.
すなわち、これらの局部発振回路は、バラクタ等を利用
したVCO7f,7aによつてそれぞれ構成される。FM用の局部
発振周波数fLFは、高周波であることより、分周回路
（プリスケーラ）９によつて分周され、AM用の局部発振
周波数fLAとともに、それぞれ切り換え回路17に入力さ
れ、選択的にプログラムカウンタ２の入力信号FINとし
て印加される。このプログラムカウンタ２の出力側に
は、前記同様のフリツプフロツプ回路３が設けられ、そ
の出力パルスFiがインバータ回路IVで反転されて、位相
検波回路１の一方の入力に印加される。That is, these local oscillator circuits are respectively configured by VCOs 7f and 7a using varactors and the like. Since the local oscillation frequency f LF for FM is a high frequency, it is divided by the frequency dividing circuit (prescaler) 9 and input to the switching circuit 17 together with the local oscillation frequency f LA for AM to selectively Is applied as an input signal F IN of the program counter 2. A flip-flop circuit 3 similar to the above is provided on the output side of the program counter 2, and its output pulse Fi is inverted by the inverter circuit IV and applied to one input of the phase detection circuit 1.
一方、増幅回路11と、バイアス抵抗R2及び水晶振動子Ｘ
とコンデンサC4,C5とで構成された基準周波数発振回路
の出力信号は、分周回路12及び可変分周回路13を通して
分周され、位相検波回路１の他方の入力に印加される基
準周波数信号REFに変換される。この位相検波回路１の
検波出力は、ループフイルタ６によつて直流電圧VDCに
変換されて、上記局部発振回路を構成するVCO7f,7aの制
御入力端子及びRF増幅段における段間選択回路に印加さ
れる。On the other hand, the amplifier circuit 11, the bias resistor R 2 and the crystal unit X
The output signal of the reference frequency oscillating circuit composed of the capacitor and the capacitors C 4 and C 5 is divided by the frequency dividing circuit 12 and the variable frequency dividing circuit 13 and applied to the other input of the phase detection circuit 1. Converted to signal REF. The detection output of the phase detection circuit 1 is converted into a DC voltage V DC by the loop filter 6 and applied to the control input terminals of the VCOs 7f and 7a constituting the local oscillation circuit and the interstage selection circuit in the RF amplification stage. To be done.
上記可変分周回路13は、分周比切り換え回路14で制御さ
れ、複数種類の基準周波数信号REFを選択的に形成す
る。例えば、基準周波数発振回路の発振周波数を11.52M
Hzとすると、分周回路12で1/27に分周して90KHzに変換
する。そして、可変分周回路13で1/9,1/10,1/18,1/20に
選択的に分周して、10KHz,9KHz,5KHz,4.5KHzの異なる周
波数の基準周波数REFを選択的に形成する。The variable frequency dividing circuit 13 is controlled by the frequency dividing ratio switching circuit 14 and selectively forms a plurality of types of reference frequency signals REF. For example, set the oscillation frequency of the reference frequency oscillation circuit to 11.52M.
When Hz, the frequency dividing circuit 12 by 1/2 7-divided to be converted into 90 KHz. Then, the variable frequency dividing circuit 13 selectively divides the frequency into 1/9, 1/10, 1/18, and 1/20, and selectively selects the reference frequency REF of different frequencies of 10 KHz, 9 KHz, 5 KHz, and 4.5 KHz. To form.
したがつて、AM受信時には、Ｎ×REFの局部発振周波数f
LAが形成され、FM受信時には、プリスケーラ９の分周比
をＮ′とすると、Ｎ×Ｎ′×REFの局部発振周波数fLFが
形成される。Therefore, during AM reception, the local oscillation frequency f of N × REF
LA is formed, and at the time of FM reception, if the frequency division ratio of the prescaler 9 is N ′, a local oscillation frequency f LF of N × N ′ × REF is formed.
16は、プログラムカウンタ２のＮ値を保持するラツチ回
路であり、プログラムカウンタ２は、このＮ値を取り込
んで繰り返し計数動作を行なうことにより、1/N分周動
作がなされる。Reference numeral 16 is a latch circuit for holding the N value of the program counter 2, and the program counter 2 takes in the N value and repeatedly counts it to perform a 1 / N frequency dividing operation.
15は、制御回路であり、例えば、マイクロコンピユータ
で構成され、上記ラツチ回路12へのＮ値を２進化10進符
号BCDで送出したり、受信動作のための各種制御信号、
例えば、上記分周比切り換え制御信号C,FM/AM切り換え
制御信号等を形成する。Reference numeral 15 is a control circuit, which is composed of, for example, a micro computer, sends out the N value to the latch circuit 12 by a binary code BCD, and various control signals for receiving operation,
For example, the division ratio switching control signal C, the FM / AM switching control signal, and the like are formed.
この実施例において、PLLロツク検出回路として、前記
第２図に示したのと同様のフリツプフロツプ回路4,5が
設けられる。そして、前記説明したようなサンプリング
動作を行なうフリツプフロツプ回路５のロツク検出信号
におけるアンロツクレベルをリセツト信号としてカンウ
ンタ回路10に印加し、カウンタ回路10の入力端子INに
は、制御回路15の所定のタイミングパルスφＴが印加さ
れる。そして、このカウンタ回路10のオーバーフロー信
号OUTをロツク検出信号LOCKとして、制御回路15に入力
する。In this embodiment, flip-flop circuits 4 and 5 similar to those shown in FIG. 2 are provided as PLL lock detection circuits. Then, the unlock level in the lock detection signal of the flip-flop circuit 5 for performing the sampling operation as described above is applied to the counter circuit 10 as a reset signal, and the input terminal IN of the counter circuit 10 has a predetermined timing of the control circuit 15. A pulse φ T is applied. Then, the overflow signal OUT of the counter circuit 10 is input to the control circuit 15 as the lock detection signal LOCK.
このように、カウンタ回路10を設けたのは、前述したよ
うに安定したロツク状態であることを判別して、ロツク
検出信号LOCKを形成するためである。すなわち、アンロ
ツク状態の下での一時的なロツク検出信号LOCKが出力さ
れるのを防止するためである。The reason why the counter circuit 10 is provided in this manner is to form the lock detection signal LOCK by determining that the lock state is stable as described above. That is, this is to prevent the temporary lock detection signal LOCK from being output under the unlock state.
このロツク検出信号は、オートサーチ動作におけるＮ値
更新タイミング信号として利用される。This lock detection signal is used as an N value update timing signal in the auto search operation.
すなわち、Ｎ値更新に際して、PLLループがロツク状態
であり、かつ、受信局がないことを判別してＮ値を更新
させる必要があるからである。That is, when updating the N value, it is necessary to determine that the PLL loop is in the locked state and that there is no receiving station and update the N value.
また、FM/AMチユーナ回路1,2へのミユート信号を形成す
るため利用される。これは、局間における雑音出力を禁
止するものであり、例えば、PLLループがアンロツク状
態では、正確に同調が取れていないときであるので、局
間の雑音を消去するための音声出力をミユートする。Also, it is used to form a miute signal to the FM / AM tuner circuits 1 and 2. This prohibits noise output between stations. For example, when the PLL loop is in an unlocked state and is not accurately tuned, the voice output for canceling noise between stations is muted. .
なお、上述のようなオートサーチ動作時では、ロツク状
態でも受信局がない場合は、受信局検出信号によつてミ
ユート動作が行なわれる。In the automatic search operation as described above, if there is no receiving station even in the locked state, the miute operation is performed by the receiving station detection signal.
上記PLL周波数シンセサイザを構成する各回路ブロツク
のうち、点線ICで囲まれた部分は、周知の半導体製造方
法によつて、１チツプのシリコン基板上に形成される。
そして、丸で囲まれた数字は、端子番号を示している。
ただ、制御回路の入力端子６と７とは、端子群として構
成され、入力端子６は、選局データ（Ｎ値），及び各種
動作モード信号が入力され、端子７からは、受信局のデ
イジタル数字表示信号及び、ミユート制御信号等が出力
される。Of the circuit blocks constituting the PLL frequency synthesizer, the portion surrounded by the dotted line IC is formed on a single chip silicon substrate by a well-known semiconductor manufacturing method.
The numbers enclosed in circles indicate the terminal numbers.
However, the input terminals 6 and 7 of the control circuit are configured as a terminal group, and the input terminal 6 receives the tuning data (N value) and various operation mode signals, and the terminal 7 receives the digital signal of the receiving station. A numerical display signal, a muting control signal, etc. are output.
そして、各チユーナ回路18f,18aからの音声出力は、切
り換回路19を介して低周波電力増幅回路20に選択的に入
力される。なお、ステレオ再生のための低周波電力増幅
回路，スピーカは、省略されている。Then, the audio output from each of the tuner circuits 18f and 18a is selectively input to the low frequency power amplification circuit 20 via the switching circuit 19. The low frequency power amplifier circuit and the speaker for stereo reproduction are omitted.
この実施例回路のように、PLLロツク検出信号が、モノ
リシツクIC内で処理される場合には平滑回路の削減によ
つて、外付端子及び外付部品を削減することができる。
特に、この実施例のように、多機能を１チツプIC化とす
る場合には外付端子の制約が大きいため、上記外付端子
の削減を図ることは、極めて有役である。When the PLL lock detection signal is processed in the monolithic IC like the circuit of this embodiment, the number of external terminals and external components can be reduced by reducing the smoothing circuit.
In particular, when the multi-function is made into a one-chip IC as in this embodiment, the restriction of the external terminals is great, and it is extremely useful to reduce the number of external terminals.
この発明は、前記実施例回路に限定されず、1/N分周出
力パルスを、そのパルス幅の略1/2に遅延させる手段、
及び、PLLロツク検出のためのサンプリング手段は、前
述のような動作を行なうものであれば、何んであつても
よい。The present invention is not limited to the circuit of the embodiment, 1 / N frequency division output pulse, means for delaying to approximately 1/2 of the pulse width,
Also, any sampling means for detecting the PLL lock may be used as long as it performs the operation described above.
この発明は、PLL周波数シンセサイザにおけるPLLロツク
検出回路として広く利用できる。The present invention can be widely used as a PLL lock detection circuit in a PLL frequency synthesizer.
第１図は、この発明に先立つて提案されたPLLロツク検
出回路の回路図、第２図は、この発明の一実施例を示す
ブロツク図、第３図は、その動作波形図、第４図は、こ
の発明の他の一実施例を示すブロツク図、第５図は、そ
の動作波形図、第６図は、この発明をFM/AMラジオ受信
装置に適用した場合の一実施例を示すブロツク図であ
る。 １……位相検波回路、２……プログラムカウンタ、３〜
５……Ｄ型フリツプフロツプ回路、６……ループフイル
タ、7f,7a……VCO、８……Ｄ型フリツプフロツプ回路、
９……プリスケーラ、10……カウンタ回路、11……増幅
回路、12……分周回路、13……可変分周回路、14……分
周比切り換え回路、15……制御回路、16……ラツチ回
路、17……切り換え回路、18f……FMチユーナ回路、18a
……AMチユーナ回路、19……切り換え回路、20……低周
波電力増幅回路。1 is a circuit diagram of a PLL lock detection circuit proposed prior to the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, FIG. 3 is its operation waveform diagram, and FIG. Is a block diagram showing another embodiment of the present invention, FIG. 5 is an operation waveform diagram thereof, and FIG. 6 is a block diagram showing an embodiment when the present invention is applied to an FM / AM radio receiving apparatus. It is a figure. 1 ... Phase detection circuit, 2 ... Program counter, 3 ~
5 ... D-type flip-flop circuit, 6 ... loop filter, 7f, 7a ... VCO, 8 ... D-type flip-flop circuit,
9 ... Prescaler, 10 ... Counter circuit, 11 ... Amplifying circuit, 12 ... Dividing circuit, 13 ... Variable dividing circuit, 14 ... Dividing ratio switching circuit, 15 ... Control circuit, 16 ... Latch circuit, 17 …… Switching circuit, 18f …… FM tuner circuit, 18a
...... AM tuner circuit, 19 ... switching circuit, 20 ... low frequency power amplifier circuit.
Claims (3)
プがロック状態か非ロック状態かを示す出力信号を発す
る位相検波回路と、 上記出力信号を所定のタイミングでサンプリングし、該
タイミングでPLLループがロック状態か非ロック状態か
を示すサンプリング結果をパルス列として出力するサン
プリング回路と、 上記パルス列を受け、上記パルス列が所定回数連続して
上記ロック状態を示すことを検出し、PLLロック検出信
号を出力する論理回路を有することを特徴とするPLLロ
ック検出回路。1. A phase detection circuit that constitutes a PLL frequency synthesizer and outputs an output signal indicating whether the PLL loop is in a locked state or an unlocked state, and the output signal is sampled at a predetermined timing, and the PLL loop is A sampling circuit that outputs a sampling result indicating a locked state or an unlocked state as a pulse train, and receives the pulse train, detects that the pulse train continuously shows the locked state for a predetermined number of times, and outputs a PLL lock detection signal A PLL lock detection circuit having a logic circuit.
イミングで入力されるシフトレジスタと、該シフトレジ
スタにおける各段の保持信号の全てが上記ロック状態を
示すことを検出するゲート回路とを有することを特徴と
する特許請求の範囲第１項記載のPLLロック検出回路。2. The logic circuit includes a shift register to which the pulse train is input at a predetermined timing, and a gate circuit which detects that all the holding signals of each stage in the shift register indicate the lock state. The PLL lock detection circuit according to claim 1, wherein
れ、上記パルスが非ロック状態を示すことによってリセ
ットされるカウンタ回路を有することを特徴とする特許
請求の範囲第１項記載のPLLロック検出回路。3. The PLL lock detection according to claim 1, wherein the logic circuit has a counter circuit which is reset when the pulse train is input and the pulse indicates an unlocked state. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56079215A JPH0693628B2 (en) | 1981-05-27 | 1981-05-27 | PLL lock detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56079215A JPH0693628B2 (en) | 1981-05-27 | 1981-05-27 | PLL lock detection circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200256A Division JPH0736522B2 (en) | 1991-08-09 | 1991-08-09 | PLL lock detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57194637A JPS57194637A (en) | 1982-11-30 |
| JPH0693628B2 true JPH0693628B2 (en) | 1994-11-16 |
Family
ID=13683703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56079215A Expired - Lifetime JPH0693628B2 (en) | 1981-05-27 | 1981-05-27 | PLL lock detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693628B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047515A (en) * | 1983-08-26 | 1985-03-14 | Victor Co Of Japan Ltd | Pull in-decision circuit |
| JPS6382128A (en) * | 1986-09-26 | 1988-04-12 | Nec Corp | Phase locked loop circuit |
| FR2682237B1 (en) * | 1991-10-04 | 1993-11-19 | Alcatel Cit | DEVICE FOR DETECTING THE LOCKING OF A PHASE LOCKED LOOP. |
| KR100435556B1 (en) * | 1997-12-31 | 2004-10-14 | 서창전기통신 주식회사 | Power apply device of an rf-module, specially related to increasing usage time of a battery by controlling power applied to the rf-module |
| WO2004107750A1 (en) * | 2003-05-28 | 2004-12-09 | Matsushita Electric Industrial Co., Ltd. | Digital interface receiver apparatus |
| CN113225072B (en) * | 2021-05-19 | 2022-10-04 | 西安博瑞集信电子科技有限公司 | Over-sampling algorithm-based lock detection circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4287480A (en) * | 1980-01-10 | 1981-09-01 | Sperry Corporation | Phase locked loop out-of-lock detector |
-
1981
- 1981-05-27 JP JP56079215A patent/JPH0693628B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57194637A (en) | 1982-11-30 |
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