JPH0691208B2 - Semiconductor memory cell - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリ、特にα線による情報破壊に対す
る強度を改善したバイポーラメモリに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly to a bipolar memory having improved strength against information destruction due to α rays.

〔発明の背景〕[Background of the Invention]

パツケージ（半導体チツプを収容する容器）を構成する
材料から微量ながらα線粒子が放射され、そのα線粒子
が半導体基板に入射すると電子と正孔の対が発生し半導
体メモリの記憶情報が破壊されることは周知である。こ
のような情報破壊は、当初MOSメモリにおいて見出され
ソフトエラーと称されている。その後、このソフトエラ
ーは、バイポーラメモリにおいても発生することが見出
され、どのように対策を行なうか設計上の大きな問題と
なつている。A small amount of α-ray particles are radiated from the material forming the package (a container that houses the semiconductor chip), and when the α-ray particles enter the semiconductor substrate, electron-hole pairs are generated and the stored information in the semiconductor memory is destroyed. It is well known. Such information destruction was originally found in a MOS memory and is called a soft error. After that, this soft error was found to occur also in the bipolar memory, and how to take countermeasures has become a big design problem.

本発明の説明に入る前に、まず、バイポーラメモリの、
α線によるソフトエラーの発生機構について説明する。Before describing the present invention, first of all,
The mechanism of soft error generation by α rays will be described.

第１図は、従来広く使用されてきた代表的なバイポーラ
メモリセルの回路図である。このメモリセルの平面図を
模式的に第２図に示す。図中、Ｃはコレクタ、Ｂはベー
ス、Ｅはエミツタのそれぞれ接続端子を示している。こ
のメモリセルを、線ａ−ａ′に沿つて切つた断面図を第
３図に示す。この図において、n^-層（エピタキシヤル
層）36およびn⁺埋込み層（n⁺BL）30はコレクタ領域であ
り、第１図のダイオードはp⁺層31とn⁺BL30との間に形成
される。また、第１図の抵抗12はｐ層32で形成され、ト
ランジスタは、エミツタn⁺層33および34、ベースp⁺層35
とコレクタ層36とで形成される。FIG. 1 is a circuit diagram of a typical bipolar memory cell which has been widely used conventionally. A plan view of this memory cell is schematically shown in FIG. In the figure, C is a collector, B is a base, and E is an emitter connection terminal. A sectional view of this memory cell taken along line aa 'is shown in FIG. In this figure, the n ⁻ layer (epitaxial layer) 36 and the n ⁺ buried layer (n ⁺ BL) 30 are collector regions, and the diode of FIG. 1 is formed between the p ⁺ layer 31 and the n ⁺ BL 30. It Further, the resistor 12 in FIG. 1 is formed by the p layer 32, and the transistor has the emitter n ⁺ layers 33 and 34 and the base p ⁺ layer 35.
And collector layer 36.

ところで、第３図には、α線が入射した時の様子も示し
ている。α線がシリコン基板内に入射すると電子と正孔
の対が発生する。発生する電荷量は、図示するように、
トランジスタ等の活性領域内よりも、ｐ基板37内で発生
する方がはるかに多い。ｐ基板内で発生した対電荷のう
ち、電子は図示したようにn⁺BLに集まる。これが雑音電
流となり、その量が多いときには記憶情報が破壊され
る。つまり、電子が集まるn⁺BLが第１図のオフ側トラン
ジスタのコレクタであるとすると、第１図に示すよう
に、オフ側トランジスタのコレクタ即ちオン側トランジ
スタ18のベースに電子が入ることになり、トランジスタ
18のベース電圧が低下し、オン・トランジスタはオフへ
と向かう。この電子電荷量が多ければ、トランジスタ18
のベース電圧はトランジスタ19のベース電圧よりも低く
なり、記憶情報の反転が生ずる。この情報破壊を防ぐに
は、α線の入射を防ぐか、α線が入射しても集まる電荷
量が少なくなるようにするか、メモリセル自体雑音電流
に強い特性を持つようにするかのいずれかの方法がとら
れる。第１の方法としては、チツプ表面を、α線源を含
まぬ物質の数10μｍ以上の厚さの被膜で被う方法が知ら
れている。この方法はα線は物質内では最大70μｍ程度
しか浸入し得ないことを利用して、その浸入距離より厚
い被膜で被い、α線がシリコンに到達するのを防いでい
る。第２の方法としては、従来からシリコン基板内の不
純物濃度に適当な分布をもたせる等の方法が提案されて
いる。第３方法としては、メモリセルのコレクタ・ノー
ドとグラウンドまたは交流的にグラウントと等価と考え
てよいノードとの間にはコンデンサを挿入する方法があ
る。By the way, FIG. 3 also shows a state when α rays are incident. When α rays enter the silicon substrate, electron-hole pairs are generated. The amount of charge generated is, as shown in the figure,
Much more often occurs in the p-substrate 37 than in active regions such as transistors. Of the counter charges generated in the p substrate, the electrons gather at n ⁺ BL as shown. This becomes a noise current, and when the amount is large, the stored information is destroyed. That is, assuming that n ⁺ BL where electrons are collected is the collector of the off-side transistor in FIG. 1, electrons enter the collector of the off-side transistor, that is, the base of the on-side transistor 18, as shown in FIG. , Transistor
The base voltage of 18 drops and the on-transistor turns off. If this electron charge is large, the transistor 18
Has a lower base voltage than that of the transistor 19, causing inversion of stored information. In order to prevent this information destruction, it is necessary to prevent the incidence of α-rays, to reduce the amount of charges collected even when α-rays are incident, or to make the memory cell itself have a strong characteristic against noise current. That method is taken. As a first method, a method is known in which the surface of the chip is covered with a film of a substance not containing the α-ray source and having a thickness of several tens of μm or more. This method takes advantage of the fact that α rays can penetrate only about 70 μm at maximum in a substance, and a coating thicker than the penetration distance is used to prevent α rays from reaching silicon. As a second method, conventionally, a method has been proposed in which the impurity concentration in the silicon substrate has an appropriate distribution. A third method is to insert a capacitor between the collector node of the memory cell and a node which may be considered as ground or AC ground equivalent.

第４図は、このようなα線対策の例を示す。（ａ）は、
メモリセルのコレクタとグラウンドとの間にキヤパシタ
ンスを挿入した例である。このコンデンサの挿入するこ
とにより、雑音電流が流入してもコレクタの電位は変動
しにくくなり、情報破壊が生じにくくなる。ところで、
同図（ａ）のようにキヤパシタを挿入すると、α線によ
るソフトエラーに対しては強くなるがコレクタの時定数
が大きくなるためアクセス時間が大きくなり、バイポー
ラメモリの高速性が損われてしまう。そこで、同図
（ｂ）のようにキヤパシタを入れると、このキヤパシタ
はメモリセル駆動時にはいわゆるスピードアツプ・コン
デンサとして動作するため、高速性と耐α線強度の向上
を同時に達成できる。しかし、このコンデンサとしては
かなり大きな値（0.数pF以上）が必要となるため、セル
面積が大きくなり、実用的なメモリセルを構成すること
が難しい。第４図（ｂ）に示される例は特開昭54−2993
5号公報に開示されている。上記の問題点を解決した一
例が同図（ｃ）のメモリセルである。このメモリセルで
は、キヤパシタとしてシヨツトキーバリア・ダイオード
（以下SBDと略す）の空乏層容量を利用している。このS
BDでは、シリコンの不純物濃度を高くすることにより、
通常のpn接合よりも大きな容量を比較的容易に得ること
ができるからである。以上、メモリセルに対する３種類
の耐α線強化方法について述べてきたが、どれか１つの
方法のみでは充分な効果が得られず実際の製品では第１
の方法と第３方法とが組合わされて使用されている。第
４図（ｃ）に示される例は、特開昭53−79331号、及び
特開昭53−97343号公報に開示されている。FIG. 4 shows an example of such α ray countermeasure. (A) is
This is an example in which capacitance is inserted between the collector of the memory cell and the ground. By inserting this capacitor, even if a noise current flows in, the potential of the collector is less likely to change, and information destruction is less likely to occur. by the way,
If a capacitor is inserted as shown in FIG. 9A, the capacitor becomes stronger against a soft error caused by α rays, but the collector time constant becomes larger, so that the access time becomes longer and the high speed performance of the bipolar memory is impaired. Therefore, if a capacitor is inserted as shown in FIG. 2B, the capacitor operates as a so-called speed-up capacitor when the memory cell is driven, so that the high speed and the α-ray resistance can be improved at the same time. However, since this capacitor requires a considerably large value (more than 0.1 pF), the cell area becomes large and it is difficult to construct a practical memory cell. The example shown in FIG. 4 (b) is disclosed in JP-A-54-2993.
It is disclosed in Japanese Patent No. 5 publication. An example of solving the above problems is the memory cell in FIG. In this memory cell, the depletion layer capacitance of a Schottky barrier diode (hereinafter abbreviated as SBD) is used as a capacitor. This S
In BD, by increasing the impurity concentration of silicon,
This is because a capacitance larger than that of a normal pn junction can be obtained relatively easily. So far, three types of α-ray strengthening methods for memory cells have been described, but any one of them has no sufficient effect, and the actual product has the first method.
The above method and the third method are used in combination. The example shown in FIG. 4 (c) is disclosed in JP-A-53-79331 and JP-A-53-97343.

この他に、トランジスタのベース・エミッタ間に容量を
追加した例が、特開昭55−156363号公報および特開昭56
−134759号公報等に開示されている。In addition to this, an example in which a capacitance is added between the base and emitter of a transistor is disclosed in JP-A-55-156363 and JP-A-56.
-134759 gazette etc. are disclosed.

ところで、SBD等によつてキヤパシタンスを付加する方
法は、微細化があまり進まぬ状態ではSBDの面積がメモ
リセル全体に占める割合も10％程度以下と許容できるも
のであつた。しかし、耐α線強度を一定に保つには、キ
ヤパシタンスとしてほぼ一定の値が要求されるため、微
細化が進むに従つて、SBD等がメモリセル面積に占める
割合が多くなり、微細化の割にはセル面積が大きいまま
で留まるという不都合が生ずる。また、微細化に伴ない
メモリセルに付随する寄生容量が低減するのに対しSBD
の容量を一定量に保つため、SBDの容量値とその他の容
量の値との間に一桁以上もの隔たりが生じ、メモリセル
の動作が不安定となる（具体的には、メモリセルが選択
と非選択間で切換わる時、メモリセルの信号振幅が極端
に小さくなる）。By the way, in the method of adding capacitance by SBD or the like, the ratio of the area of the SBD to the entire memory cell is about 10% or less when the miniaturization does not proceed so much. However, in order to keep the α-ray resistance constant, a nearly constant value is required as the capacitance, so as the miniaturization progresses, the ratio of SBD etc. to the memory cell area increases and the miniaturization However, there is an inconvenience that the cell area remains large. In addition, as the miniaturization reduces the parasitic capacitance associated with memory cells, SBD
Since the capacity of the SBD is kept constant, there is a gap of one digit or more between the SBD capacity value and the value of other capacity, and the operation of the memory cell becomes unstable (specifically, the memory cell is selected. And when switching between non-selection, the signal amplitude of the memory cell becomes extremely small).

〔発明の目的〕[Object of the Invention]

従つて、本発明の目的は、キヤパシタの付加を必要とし
ない、小形の耐α線強化メモリセルを提供することであ
る。本発明の他の目的は、大きなキヤパシタンスの付加
を必要としない、したがつて動作の安定な耐α線強化メ
モリセルを提供することである。Accordingly, it is an object of the present invention to provide a small α-ray reinforced memory cell that does not require the addition of capacitors. Another object of the present invention is to provide an α-ray reinforced memory cell which is stable in operation and does not require the addition of a large capacitance.

〔発明の概要〕[Outline of Invention]

本発明は、トランジスタを逆方向動作させることによ
り、メモリへのα線の影響を最小にするものである。The present invention minimizes the effect of α rays on the memory by operating the transistor in the reverse direction.

更に本発明は、負荷素子と、トランジスタを、別々の分
離領域に形成し、動作速度の高速化を図るものである。Furthermore, the present invention aims to increase the operating speed by forming the load element and the transistor in separate isolation regions.

〔発明の実施例〕Example of Invention

以下、実施例を参照しながら本発明を詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to examples.

第５図は、本発明の一実施例によるメモリセルのダブル
エミツタ・トランジスタ部分の断面図を示したもので、
その等価的な回路図を第６図に示す。図示されているよ
うに、本発明においては、トランジスタのエミツタとし
て従来のコレクタを、またコレクタとして従来のエミツ
タを使用している。したがつて第５図のn⁺BL50は第６図
のエミツタ60に、n⁺BL51はエミツタ61にそれぞれ相当し
ている（エミツタ60,61はn⁺BLであり、そのことを太線
で示している）。従つて、n⁺BL50,51に集まつた電子
は、それぞれビツト線62、ワード線63に集ることにな
り、これらの電荷は情報破壊には寄与しなくなる。した
がつて、α線によるソフトエラーに対しては、n⁺BLより
上方のトランジスタ部分（第５図のn⁺,p,n^-部分）で発
生する電荷のみを考えればよいが、図から明らかなよう
に、この部分で発生する電荷量はシリコンのｐ基板内で
発生する電荷量に比べれば僅かである（実際、ワースト
ケースを考えても、このトランジスタ部分で発生する電
荷量はｐ基板内で発生する電荷量の約１桁程度少な
い）。従つて、本発明のメモリセルは、α線によるソフ
トエラーには本質的に強くなる。なお、第３図および第
５図等の断面図においては酸化物分離技術を用いた例を
示しているが、勿論分離技術としてどのようなものを用
いてもよい。FIG. 5 is a sectional view of a double-emitter transistor portion of a memory cell according to an embodiment of the present invention.
The equivalent circuit diagram is shown in FIG. As shown, the present invention uses a conventional collector as the transistor emitter and a conventional emitter as the collector. Therefore, n ⁺ BL50 in Fig. 5 corresponds to the EMITA 60 in Fig. 6, and n ⁺ BL51 corresponds to the EMITA 61 (Emittas 60 and 61 are n ⁺ BL, which is indicated by a thick line). Exist). Therefore, the electrons collected in n ⁺ BL50, 51 will be collected in the bit line 62 and the word line 63, respectively, and these charges will not contribute to the destruction of information. Therefore, for the soft error due to α-ray, it is necessary to consider only the charges generated in the transistor portion (n ⁺ , p, n ⁻ portion in FIG. 5) above n ⁺ BL, but it is clear from the figure. Thus, the amount of charge generated in this portion is small compared to the amount of charge generated in the silicon p substrate (actually, even in the worst case, the amount of charge generated in this transistor portion is in the p substrate). About one digit less than the amount of electric charge generated in). Therefore, the memory cell of the present invention is essentially resistant to soft errors due to α rays. Although sectional views such as FIG. 3 and FIG. 5 show examples using the oxide separation technique, of course, any separation technique may be used.

ところで、n⁺埋込み層をnpnトランジスタのエミツタ、
従来のエミツタをコレクタとして使用する例は、いわゆ
るI²Lとして周知である。第７図は、このI²Lで構成した
メモリセルの代表的な２例を示す。太線はn⁺埋込み層
（n⁺BL）を示す。（Wiedmann, S. K. “Injection−
Co−upled Memory: A High−Density Static Bipolar M
emory", IE³J. of Solid−State Circuits, SC−8,
pp. 332−337, Oct, 1973.およびKawarada,K.他“A
4K−bit Static I²L Memory", IE³ Trans. on Electr
on Devices, vol. ED−26, No. 4, pp. 886−89
2, June, 1979.）この図よりわかるように、I²Lメモ
リでは、負荷pnpトランジスタもビツト線との結合トラ
ンジスタ（npnまたはpnpトランジスタ）も、フリツプフ
ロツプも構成するnpnトランジスタと同一のn⁺BLを共有
して（つまり、同一のn⁺BL上に形成され、かつn⁺BLをデ
バイスの一部（トランジスタの一部）として使用して）
いる。従つて、I²Lメモリセルでは、耐α線強度につい
ては本発明とほぼ同等の強度が得られるものと考えられ
る。しかし、メモリセルを構成する全トランジスタが非
常に深く飽和することとおよびその本質的な動作機構よ
り、読出しおよび書込み高速で行なうことは不可能であ
る。By the way, the n ⁺ buried layer is the emitter of the npn transistor,
An example of using a conventional emitter as a collector is known as so-called I ² L. FIG. 7 shows ^two typical examples of the memory cell composed of this I ² L. The thick line shows the n ⁺ buried layer (n ⁺ BL). (Wiedmann, SK “Injection−
Co-upled Memory: A High-Density Static Bipolar M
emory ", IE ³ J. of Solid-State Circuits, SC-8,
pp. 332−337, Oct, 1973. and Kawarada, K. et al. “A
4K-bit Static I ² L Memory ", IE ³ Trans. On Electr
on Devices, vol. ED−26, No. 4, pp. 886−89
2, June, 1979.) As can be seen from this figure, in the I ² L memory, both the load pnp transistor, the coupling transistor with the bit line (npn or pnp transistor), and the same n ⁺ BL transistor as the flip-flop are also formed. Shared (that is, formed on the same n ⁺ BL and using n ⁺ BL as part of the device (part of the transistor))
There is. Therefore, it is considered that the I ² L memory cell can obtain an α ray resistance strength almost equal to that of the present invention. However, it is impossible to perform reading and writing at high speed due to the extremely deep saturation of all the transistors forming the memory cell and its essential operating mechanism.

本発明では、フリツプフロツプ用トランジスタのn⁺BL
と、負荷デバイスおよび／またはビツト線結合のデバイ
スのn⁺とを分離し、異なるシリコン・アイランド上に構
成するので、I²Lメモリセルよりも多少セル面積は大き
くなるものの、I²Lとは比較にならない高速性を得るこ
とができる。In the present invention, the flip-flop transistor n ⁺ BL
If, to separate the n ⁺ load devices and / or bit line coupling device, since the structure on different silicon island, although some cell area than I ² L memory cell increases, the I ² L is It is possible to obtain high speed that is not comparable.

第８図および第９図は、本発明を現在使用されている代
表的なメモリセルに適用した例である。第８図（ａ）
は、抵抗を負荷とするフリツプフロツプに、ビツト線結
合デバイスとしてnpnトランジスタを使用した例であ
り、本発明に従いフリツプフロツプ・トランジスタおよ
びビツト線への結合トランジスタが逆方向（n⁺BLをエミ
ツタとして）で使用されており、エミツタを太線で描い
てそのことを示している（以下の例でも同様に、太線の
エミツタはそれがn⁺BL層であり、逆方向で使用されてい
ることを示している）。なお、コレクタ負荷抵抗として
はどのようなものを使用してもよいが、α線による雑音
電流を受けない構造のもの、例えば多結晶シリコンで絶
縁層上に形成したものなどが好適である。同図（ｂ）は
第６図に示したものと同一のものである。ところで、こ
のメモリセルにおいて、ダイオードとして例えば第10図
（ａ）の従来型の接合ダイオードを使用すると陰極のn⁺
BLにα線により発生した電子が集まつてくる。勿論、ト
ランジスタ自体には雑音電流は極く僅かしか集まらない
ので、従来のメモリセルに比べればその分α線に強くな
る。しかし、更に強くするにはこの場合も、負荷抵抗お
よびダイオードは、α線による雑音電流を受けない構造
のものが望ましい。このようなダイオードとしては、例
えば絶縁膜上の多結晶シリコンでダイオードを形成すれ
ばよい。第８図（ｃ）は、メモリセル・トランジスタの
コレクタをシヨツトキーバリアダイオード（SBD）でク
ランプしたメモリセルである。このSBDとして第10図
（ｂ）のような従来型のSBDを使用すると陰極に電子が
集まつてくる。そこで、このSBDもα線による雑音電流
を受けない構造のものが望ましい。このようなSBDとし
て、例えば、本願と同日にて提出した同一発明者らによ
る出願（特願昭59−225736号）に記載されている構造の
ものを使用できる。第８図（ｄ）もSBDを使用したメモ
リセルであり、第８図（ｃ）と関連して述べたと同様な
構造のSBDを使用するのが望ましい。第８図（ｅ）およ
び（ｆ）はビツト線への結合デバイスとしてSBDを使用
した例で、破線で示したダイオードはあつてもなくても
よい。これらの場合も、負荷デバイスはα線による雑音
電流の影響を受けない構造のものが望ましい。第９図は
pnpトランジスタとnpnトランジスタで構成したpnpnスイ
ツチ（サイリスタ）を交さ接続したメモリセルであり、
本発明に従つて、npnトランジスタを逆方向で使用して
いる。従来、npnトランジスタとして順方向npnを使用し
た場合には、メモリセルを小形にするためpnpトランジ
スタとして第11図（ａ）に示すようなラテラルpnpトラ
ンジスタを使用していた。本発明に、このタイプのpnp
トランジスタを使用することは勿論可能である。この場
合、npnトランジスタ自体のコレクタにはα線による雑
音電流が集まらないため、その分耐α線強度は向上す
る。しかしpnpトランジスタのベースには雑音電流が集
まり、それが結局メモリセルのコレクタ節点に流入する
ため情報破壊が生ずる可能性がある。そこて、pnpトラ
ンジスタとして、基板からの雑音電流が集まらない構造
のものが望ましい。このような構造のpnpトランジスタ
としては、例えば第11図（ｂ）〜（ｅ）に示したよう
に、本願と同日に提出した、同一発明者らによる出願
（特願昭59−225736号の第４図乃至第７図）に記載され
ているものがある。いずれの構造においても、pnpトラ
ンジスタのエミッタ、ベース、コレクタがn⁺BLにより基
板と分離されている。このように基板から分離された構
造のpnpトランジスタを使用すれば、α線による雑音電
流は活性領域（npnおよびpnpトランジス領域）内のみで
発生する電荷のみに起因するものだけとなり、第８図の
実施例で基板からシールドされた負荷および結合デバイ
スを使用した場合と同様、最悪ケースを考えても雑音電
流は基板から電荷が集まる場合に比べ約一桁小さくな
る。第９図（ｂ），（ｃ），（ｄ）は、（ａ）の変形例
でありSBDを使用している。このSBDとしても、第８図の
場合と同様、基板からシールド（α線の電荷が集まらな
い）された構造のものを用いるのが望ましいことは言う
までもない。8 and 9 show examples in which the present invention is applied to a typical memory cell currently used. Figure 8 (a)
Is an example of using an npn transistor as a bit line coupling device in a flip-flop with a load as a load. In accordance with the present invention, the flip-flop transistor and the coupling transistor to the bit line are used in the reverse direction (n ⁺ BL as an emitter). This is shown by the thick line showing the emitter (also in the example below, the thick line emitter indicates that it is the n ⁺ BL layer and is used in the opposite direction). . Any collector load resistor may be used, but one having a structure that does not receive a noise current due to α rays, for example, one formed on an insulating layer of polycrystalline silicon is suitable. The same figure (b) is the same as that shown in FIG. Incidentally, in this memory cell, using conventional junction diode of e.g. FIG. 10 as a diode (a) a cathode of n ⁺
Electrons generated by α rays gather in BL. Of course, since a very small amount of noise current collects in the transistor itself, the noise current becomes stronger against α rays than that of the conventional memory cell. However, in order to make it even stronger, in this case as well, it is desirable that the load resistance and the diode have a structure that does not receive a noise current due to α rays. As such a diode, for example, the diode may be formed of polycrystalline silicon on an insulating film. FIG. 8C shows a memory cell in which the collector of the memory cell transistor is clamped by a Schottky barrier diode (SBD). When a conventional SBD as shown in FIG. 10 (b) is used as this SBD, electrons gather at the cathode. Therefore, it is desirable that this SBD also has a structure that does not receive a noise current due to α rays. As such an SBD, for example, one having the structure described in the application (Japanese Patent Application No. 59-225736) filed by the same inventors filed on the same day as the present application can be used. FIG. 8 (d) is also a memory cell using an SBD, and it is desirable to use an SBD having a structure similar to that described in connection with FIG. 8 (c). FIGS. 8 (e) and 8 (f) are examples in which SBD is used as a coupling device to the bit line, and the diode shown by the broken line may or may not be provided. Also in these cases, it is desirable that the load device has a structure that is not affected by the noise current due to α rays. Figure 9 shows
A memory cell in which a pnpn switch (thyristor) composed of a pnp transistor and an npn transistor is cross-connected.
According to the invention, npn transistors are used in the reverse direction. Conventionally, when the forward npn is used as the npn transistor, a lateral pnp transistor as shown in FIG. 11A is used as the pnp transistor in order to make the memory cell small. In this invention, this type of pnp
It is of course possible to use transistors. In this case, since the noise current due to α rays does not collect in the collector of the npn transistor itself, the α ray resistance strength is improved accordingly. However, noise current is collected at the base of the pnp transistor and eventually flows into the collector node of the memory cell, which may cause information destruction. Therefore, it is desirable that the pnp transistor has a structure in which noise current from the substrate does not collect. As a pnp transistor having such a structure, for example, as shown in FIGS. 11B to 11E, an application by the same inventors filed on the same day as the present application (Japanese Patent Application No. 59-225736). 4 to 7). In both structures, the emitter, base, and collector of the pnp transistor are separated from the substrate by n ⁺ BL. If a pnp transistor having such a structure separated from the substrate is used, the noise current due to α rays is only due to the charges generated only in the active region (npn and pnp transistor region). Similar to the case of using the load and the coupling device shielded from the substrate in the embodiment, the noise current is about one order of magnitude smaller than that in the case of collecting the charge from the substrate even in the worst case. 9 (b), (c), and (d) are modified examples of (a) and use SBDs. Needless to say, it is desirable to use, as the SBD, a structure in which the substrate is shielded (the charge of α rays is not collected) as in the case of FIG.

第12図は、本発明の実施例で、負荷および結合デバイス
に基板からシールドされた構造のものを使用した場合に
得られる耐α線強度の改善効果を示した。FIG. 12 shows the effect of improving the α-ray resistance strength obtained when the load and coupling device having the structure shielded from the substrate is used in the embodiment of the present invention.

従来例は、たとえば第４図（ｂ）のメモリセルに最悪ケ
ースのα線雑音電流が印加された場合を示しており、メ
モリセルのコレクタに0.5pFを付加しても情報破壊が生
ずることを示している。一方、本発明に従つたメモリセ
ル（第８図（ｂ）に相当）では、自然に入る寄生容量
（レイアウトにより異なるが0.03〜0.05pF）しか付加さ
れていない状態でも、最悪ケースの雑音電流に対しても
情報破壊は生じない。The conventional example shows a case where the worst case α-ray noise current is applied to the memory cell of FIG. 4 (b), for example. Even if 0.5 pF is added to the collector of the memory cell, information destruction occurs. Shows. On the other hand, in the memory cell according to the present invention (corresponding to FIG. 8 (b)), even when only parasitic capacitance (0.03 to 0.05 pF, which varies depending on the layout) is naturally added, the worst case noise current is generated. No information destruction will occur.

以上、本発明を第８図および第９図に示した特定のメモ
リセルに適用した実施例について説明してきたが、フリ
ツプフロツプ用トランジスタのn⁺BLと、負荷デバイスま
たはビツト線結合デバイスの片方または両方のn⁺BLとを
分離し異なるシリコンアイランド上に形成されている型
のメモリセルに対し、全て適用できるものであることは
言うまでもない。The embodiment in which the present invention is applied to the specific memory cell shown in FIGS. 8 and 9 has been described above. However, n ⁺ BL of the flip-flop transistor and one or both of the load device and the bit line coupling device are described. It is needless to say that the present invention can be applied to all types of memory cells that are formed on different silicon islands by separating n ⁺ BL of.

【図面の簡単な説明】[Brief description of drawings]

第１図は、従来型メモリセルの回路図、第２図は第１図
のメモリセルの平面図、第３図は、第２図をａ−ａ′に
沿つて切つた断面図、第４図は、従来型メモリセルにお
ける耐α線強化方法を示す図、第５図は、本発明のメモ
リセルの一実施例のフリツプフロツプトランジスタおよ
びビツト線結合用トランジスタの断面図、第６図は、本
発明のメモリセルの一実施例の回路図であり、耐α線強
度向上の理由を説明する図、第７図は、I²Lメモリセル
の回路図、第８図は、本発明の実施例、第９図は、本発
明の他の実施例、第10図は、従来型の接合ダイオードお
よびSBDの断面図、第11図（ａ）は、従来型のpnpトラン
ジスタの断面図、第11図（ｂ），（ｃ），（ｄ），
（ｅ）は、本発明に適用して効果的なpnpトランジスタ
の断面図、第12図は、本発明の効果を示す図である。 11……ダイオード、12……抵抗、18,19……トランジス
タ。FIG. 1 is a circuit diagram of a conventional memory cell, FIG. 2 is a plan view of the memory cell of FIG. 1, FIG. 3 is a cross-sectional view taken along the line aa 'in FIG. 2, and FIG. FIG. 6 is a diagram showing a method for strengthening .alpha.-ray resistance in a conventional memory cell, and FIG. 5 is a sectional view of a flip-flop transistor and a bit line coupling transistor of an embodiment of the memory cell of the present invention, FIG. FIG. 7 is a circuit diagram of an embodiment of the memory cell of the present invention, which is a diagram for explaining the reason for improving the α-ray resistance, FIG. 7 is a circuit diagram of an I ² L memory cell, and FIG. 8 is the present invention. FIG. 9 is another embodiment of the present invention, FIG. 10 is a sectional view of a conventional junction diode and SBD, and FIG. 11 (a) is a sectional view of a conventional pnp transistor. 11 (b), (c), (d),
(E) is a sectional view of a pnp transistor effectively applied to the present invention, and FIG. 12 is a view showing the effect of the present invention. 11 …… diode, 12 …… resistor, 18,19 …… transistor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 眞明 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 林田 哲哉 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久保 征治 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 相良 和彦 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masaaki Matsumoto 1-280 Higashi Koigakubo, Kokubunji, Tokyo Metropolitan Research Center, Hitachi, Ltd. (72) Inventor Tetsuya Hayashida 1-280 Higashi Koigakubo, Kokubunji, Tokyo Hitachi Ltd. (72) Inventor Seiji Kubo 1-280 Higashi Koigakubo, Kokubunji City, Tokyo Inside Hitachi Central Research Laboratory (72) Inventor Kazuhiko Sagara 1-280 Higashi Koigakubo, Kokubunji City, Tokyo Inside Hitachi Central Research Center Co., Ltd.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】互いのコレクタとベースとが交差接続され
た第１と第２のマルチエミッタバイポーラトランジスタ
と、それぞれのコレクタにそれぞれ接続された第１と第
２と負荷素子とからなるフリップフロップと、 該第１と第２のマルチエミッタバイポーラトランジスタ
のそれぞれの第１のエミッタにそれぞれ接続された第１
と第２のデータ線と、 該第１と第２のマルチエミッタバイポーラトランジスタ
のそれぞれの第２のエミッタに接続された共通のワード
線とを有し、 上記第１のマルチエミッタバイポーラトランジスタは、
ｐ型半導体基体に形成された第１と第２のn⁺埋込み層か
らなる第１と第２のエミッタと、該第１と第２のエミッ
タ上に順次形成されたｐ層からなるベースと、n⁺層から
なるコレクタとを有し、 上記第２のマルチエミッタバイポーラトランジスタは、
上記半導体基体に形成された第３と第４のn⁺埋込み層か
らなる第１と第２のエミッタと、該第１と第２のエミッ
タ上に順次形成されたｐ層からなるベースと、n⁺層から
なるコレクタとを有し、 上記第１と第２の負荷素子は、上記半導体基体にそれぞ
れ形成された第５と第６のn⁺埋込み層上にそれぞれ形成
され、 上記第２のn⁺埋込み層は上記第１及び第５のn⁺埋込み層
の少なくとも１者と互いに分離され、上記第４のn⁺埋込
み層は上記第３及び第６のn⁺埋込み層の少なくとも１者
と互いに分離されていることを特徴とする半導体記憶セ
ル。1. A first and a second multi-emitter bipolar transistor whose collectors and bases are cross-connected to each other, and a flip-flop composed of a first and a second load element which are respectively connected to their respective collectors. A first emitter connected to each first emitter of the first and second multi-emitter bipolar transistors
And a second data line, and a common word line connected to the respective second emitters of the first and second multi-emitter bipolar transistors, the first multi-emitter bipolar transistor comprising:
first and second emitters formed of first and second n ⁺ buried layers formed on a p-type semiconductor substrate, and a base formed of p layers sequentially formed on the first and second emitters, The second multi-emitter bipolar transistor has a collector made of an n ⁺ layer,
First and second emitters formed on the semiconductor substrate, which are third and fourth n ⁺ buried layers, a base formed on the first and second emitters, which are p layers, and n ^A collector made of a ⁺ layer, the first and second load elements are respectively formed on the fifth and sixth n ⁺ buried layers formed on the semiconductor substrate, and the second n element is formed. ^{The +} buried layer is separated from at least one of the first and fifth n ⁺ buried layers, and the fourth n ⁺ buried layer is separated from at least one of the third and sixth n ⁺ buried layers. A semiconductor memory cell characterized by being isolated. 【請求項２】互いのコレクタとベースとが交差接続され
た第１の第２のバイポーラトランジスタと、それぞれの
コレクタにそれぞれ接続された第１と第２と負荷素子と
からなるフリップフロップと、 該第１と第２のバイポーラトランジスタのそれぞれのコ
レクタにそれぞれ接続された第１と第２の結合素子と、 該第１と第２の結合素子にそれぞれ接続された第１と第
２のデータ線と、 該第１と第２のバイポーラトランジスタのそれぞれのエ
ミッタに接続された共通のワード線とを有し、 上記第１のバイポーラトランジスタは、ｐ型半導体基体
に形成された第１のn⁺埋込み層からなるエミッタと、該
エミッタ上に順次形成されたｐ層からなるベースと、n⁺
層からなるコレクタと有し、 上記第２のバイポーラトランジスタは、上記半導体基体
に形成された第２のn⁺埋込み層からなるエミッタと、該
エミッタ上に順次形成されたｐ層からなるベースと、n⁺
層からなるコレクタと有し、 上記第１と第２の負荷素子は、上記半導体基体に形成さ
れたそれぞれ第３と第４のn⁺埋込み層上に形成され、 上記第１と第２の結合素子は、上記半導体基体にそれぞ
れ形成された第５と第６のn⁺埋込み層上に形成され、 上記第１のn⁺埋込み層は上記第３及び第５のn⁺埋込み層
の少なくとも１者と互いに分離され、上記第２のn⁺埋込
み層は上記第４及び第６の埋込み層の少なくとも１者と
互いに分離されていることを特徴とする半導体記憶セ
ル。2. A first and second bipolar transistor having collectors and bases cross-connected to each other, and flip-flops composed of first and second and load elements respectively connected to respective collectors. First and second coupling elements respectively connected to collectors of the first and second bipolar transistors, and first and second data lines respectively connected to the first and second coupling elements , A common word line connected to the respective emitters of the first and second bipolar transistors, the first bipolar transistor comprising a first n ⁺ buried layer formed in a p-type semiconductor substrate. An emitter, a base composed of a p-layer sequentially formed on the emitter, and n ⁺
A second bipolar transistor having a collector made of a layer, the second bipolar transistor having an emitter made of a second n ⁺ buried layer formed on the semiconductor substrate, and a base made of ap layer formed in sequence on the emitter. n ⁺
A first layer and a second layer, and the first and second load elements are formed on the third and fourth n ⁺ buried layers formed on the semiconductor substrate, respectively. The device is formed on fifth and sixth n ⁺ buried layers respectively formed on the semiconductor substrate, and the first n ⁺ buried layer is at least one of the third and fifth n ⁺ buried layers. And the second n ⁺ buried layer is separated from at least one of the fourth and sixth buried layers. 【請求項３】上記第１と第２の結合素子は、それぞれシ
ョットキバリアダイオードからなることを特徴とする特
許請求の範囲第２項の記載の半導体記憶セル。3. The semiconductor memory cell according to claim 2, wherein each of the first and second coupling elements is a Schottky barrier diode. 【請求項４】互いのコレクタとベースとが交差接続され
た第１と第２のマルチエミッタバイポーラトランジスタ
と、それぞれのコレクタにそれぞれ接続された第１と第
２の負荷素子とからなるフリップフロップと、 該第１と第２のマルチエミッタバイポーラトランジスタ
のそれぞれの第１のエミッタにそれぞれ接続された第１
と第２のデータ線と、 該第１と第２のマルチエミッタバイポーラトランジスタ
のそれぞれの第２のエミッタに接続された共通のワード
線とを有し、 上記第１のマルチエミッタバイポーラトランジスタは、
ｐ型半導体基体に形成された第１と第２のn⁺埋込み層か
らなる第１と第２のエミッタと、該第１と第２のエミッ
タ上に順次形成されたｐ層からなるベースと、n⁺層から
なるコレクタとを有し、 上記第２のマルチエミッタバイポーラトランジスタは、
上記半導体基体に形成された第３と第４のn⁺埋込み層か
らなる第１と第２のエミッタと、該第１と第２のエミッ
タ上に順次形成されたｐ層からなるベースと、n⁺層から
なるコレクタとを有し、 上記第１と第２の負荷素子は、上記半導体基体上に形成
された絶縁膜上に形成された半導体層でそれぞれ形成さ
れ、 上記第２のn⁺埋込み層は上記第１のn⁺埋込み層と互いに
分離され、上記第４のn⁺埋込み層は上記第３のn⁺埋込み
層と互いに分離されていることを特徴とする半導体記憶
セル。4. A flip-flop comprising first and second multi-emitter bipolar transistors whose collectors and bases are cross-connected to each other, and first and second load elements which are respectively connected to their respective collectors. A first emitter connected to each first emitter of the first and second multi-emitter bipolar transistors
And a second data line, and a common word line connected to the respective second emitters of the first and second multi-emitter bipolar transistors, the first multi-emitter bipolar transistor comprising:
first and second emitters formed of first and second n ⁺ buried layers formed on a p-type semiconductor substrate, and a base formed of p layers sequentially formed on the first and second emitters, The second multi-emitter bipolar transistor has a collector made of an n ⁺ layer,
First and second emitters formed on the semiconductor substrate, which are third and fourth n ⁺ buried layers, a base formed on the first and second emitters, which are p layers, and n ^{A first} layer and a second layer, wherein the first and second load elements are respectively formed of a semiconductor layer formed on an insulating film formed on the semiconductor substrate, and the second n ⁺ buried layer is formed. A semiconductor memory cell, wherein a layer is separated from the first n ⁺ buried layer, and the fourth n ⁺ buried layer is separated from the third n ⁺ buried layer. 【請求項５】上記負荷素子は、抵抗とダイオードとの並
列回路からなることを特徴とする特許請求の範囲第１項
乃至第４項の何れかに記載の半導体記憶セル。5. The semiconductor memory cell according to claim 1, wherein the load element is composed of a parallel circuit of a resistor and a diode.