JPH0686256A - Encoder - Google Patents

Abstract

PURPOSE:To obtain an encoder suited to an IC by reducing the circuitry of a data amount estimating part and a quantizer selecting part. CONSTITUTION:At the time of estimating data amounts, the lower 4 bits of a 9 bit address counter which performs an access to a DELTAq memory 131 are assigned also to an address which performs an access to a q memory 123, and one address counter 3 can perform an access to both the memories in parallel. And also, the address space of the data storage of the DELTAq memory is constituted into a list, the lower 4 bits corresponding to a quantization number selected at the time of estimating the data amounts of the 9 bit address counter are fixed at the time of selecting a quantizer, the most significant bit of the pertinent counter is inverted by each 1 CLOCK, the values of the next 4 bits corresponding to a DCT number i are updated by each 2 CLOCK, the difference data of each DCT number of the first and second blocks are alternatively read, and added to the maximum value which is not beyond a CD.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、デジタル化された画像
信号の高能率化に用いる符号化装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a coding device used for improving the efficiency of a digitized image signal.

【０００２】[0002]

【従来の技術】近年、画像信号のデジタル化にともなっ
て高能率符号化技術が重要になってきている。高能率符
号化の有効な手段として、直交変換符号化が代表的であ
り、最近よく使用され始めている。直交変換とは入力さ
れる時系列信号を直交する成分（例えば周波数成分）に
変換するもので、フーリエ変換、離散コサイン変換（以
下ＤＣＴと略す）、アダマール変換等が有名である。特
にＤＣＴは画像情報に適した直交変換として注目されて
いる。2. Description of the Related Art In recent years, with the digitization of image signals, high efficiency coding technology has become important. Orthogonal transform coding is typical as an effective means of high-efficiency coding, and has recently started to be widely used. The orthogonal transform transforms an input time-series signal into orthogonal components (for example, frequency components), and is well known as Fourier transform, discrete cosine transform (hereinafter abbreviated as DCT), Hadamard transform, and the like. In particular, DCT is drawing attention as an orthogonal transform suitable for image information.

【０００３】この符号化装置としては、特開平４−９１
５８７号公報に記されている。この符号化装置の構成は
図６のブロック図で示される。同図の１００は小ブロッ
ク化部、１０１は大ブロック化部、１０２は直交変換
器、１０３はデータ量見積部、１０４は量子化器決定
部、１０５はデータバッファ、１０６は量子化部、１０
７は可変長符号化器、１０８は伝送部である。An example of this encoding device is Japanese Patent Laid-Open No. 4-91.
No. 587. The configuration of this encoding device is shown in the block diagram of FIG. In the figure, 100 is a small block conversion unit, 101 is a large block conversion unit, 102 is an orthogonal transformer, 103 is a data amount estimation unit, 104 is a quantizer determination unit, 105 is a data buffer, 106 is a quantization unit, 10
Reference numeral 7 is a variable length encoder, and 108 is a transmission unit.

【０００４】小ブロック化部１００は入力された画像信
号を水平８画素・垂直８画素の合計６４画素の標本値か
らなる小ブロック（この小ブロックが以降の信号処理の
最小単位となる）に分割する。各小ブロックは大ブロッ
ク化部１０１で３０個の小ブロックの集合毎に１つの大
ブロックにまとめられる。図８は大ブロック化部の構成
図で、１０９は輝度（Ｙ）信号入力部、１１０は色差信
号Ｒ−Ｙ（Ｃ_R）入力部、１１１は色差信号Ｂ−Ｙ
（Ｃ_B）入力部、１１２はフレームメモリ、１１３はア
ドレスコントローラである。輝度（Ｙ）信号入力部１０
９、色差信号Ｒ−Ｙ（Ｃ_R）入力部１１０、色差信号Ｂ
−Ｙ（Ｃ_B）入力部１１１より入力される小ブロック毎
の標本値はフレームメモリ１１２に一度蓄積された後、
アドレスコントローラ１１３に従って３０個の小ブロッ
クからなる大ブロック毎に直交変換器１０２に出力され
る。The small block forming unit 100 divides the input image signal into small blocks (samples of a total of 64 pixels of 8 horizontal pixels and 8 vertical pixels) (this small block is the minimum unit for subsequent signal processing). To do. The small blocks are grouped into one large block by the large block converting unit 101 for each set of 30 small blocks. Figure 8 is a block diagram of a large block unit, 109 luminance (Y) signal input unit, 110 is a color difference signal _R-Y (C R) input unit, 111 is a color difference signal B-Y
(C _B) input unit, 112 is a frame memory, 113 is an address controller. Luminance (Y) signal input unit 10
9, color difference signal RY ( _CR ) input unit 110, color difference signal B
-Y (C _B) after sampling value for each small block inputted from the input unit 111, which is once stored in the frame memory 112,
In accordance with the address controller 113, each large block composed of 30 small blocks is output to the orthogonal transformer 102.

【０００５】ここで図７の斜線で示されるブロックが小
ブロックを示しており、画面上のさまざまな位置のこの
小ブロックをシャフリングするように３０個集めて１つ
の大ブロック（以下ビデオセグメントという）を構成す
る。このようにシャフリングすることによって画面上の
情報量が分散されるため、各ビデオセグメントに含まれ
る情報量は大体等しくなる。従って画面上で場所によっ
て情報量に偏りがある場合にも効率よく圧縮出来るよう
になっている。Here, the shaded blocks in FIG. 7 indicate small blocks, and 30 small blocks at various positions on the screen are shuffled to form one large block (hereinafter referred to as a video segment). ). Since the amount of information on the screen is dispersed by such shuffling, the amount of information included in each video segment is approximately equal. Therefore, even if the amount of information is biased depending on the location on the screen, it can be efficiently compressed.

【０００６】直交変換器１０２は、入力される小ブロッ
ク化された標本値をその単位毎にディスクリート・コサ
イン変換（ＤＣＴ）によって２次元の直交変換を行う。
この直交変換器１０２では、まず小ブロックの水平方向
にＤＣＴされ、次に水平方向にＤＣＴされた直交成分
は、直交変換器１０２に内蔵された水平垂直並べ換え部
（不図示）で垂直方向に並べ換えられた後垂直方向にＤ
ＣＴされる。このようにして２次元ＤＣＴされた小ブロ
ック（以下ＤＣＴブロックという）毎の直交成分は、水
平方向、垂直方向共に低域を表す直交成分から順番にバ
ッファ１０５及びデータ量見積部１０３にビデオセグメ
ント単位で入力される。The orthogonal transformer 102 performs a two-dimensional orthogonal transformation on the input small-block sample value by discrete cosine transform (DCT) for each unit.
In this orthogonal transformer 102, the DCT of a small block in the horizontal direction is first performed, and then the orthogonal components subjected to the DCT in the horizontal direction are rearranged in the vertical direction by a horizontal / vertical rearrangement unit (not shown) built in the orthogonal transformer 102. Vertically after being cut
CT is done. The orthogonal components of each small block (hereinafter referred to as a DCT block) two-dimensionally DCTed in this manner are transmitted to the buffer 105 and the data amount estimation unit 103 in the video segment unit in order from the orthogonal component representing the low frequency in both the horizontal and vertical directions. Entered in.

【０００７】データ見積部１０３では、そこで予め準備
された１６個の量子化器に対するＤＣＴブロック単位で
の可変長符号化後のデータ量が計算され、その結果に基
づいて量子化器決定部１０４で、すべてのＤＣＴブロッ
クのデータ量の合計が伝送可能な総データ量を越えない
ようなＤＣＴブロック毎の量子化器が決定される。同時
にバッファ１０５に入力された直交成分は量子化器が決
定されるまで遅延させられる。バッファ１０５から出力
される直交成分は量子化部１０６で量子化器決定部１０
４によって決定（選択）される量子化器を用いて量子化
される。ところで、一般に人間の視覚は低域成分の歪に
敏感で、高域成分の歪には鈍感であるため、高域成分ほ
ど量子化幅の大きな量子化を行うことによって、視覚上
劣化を小さくしながら圧縮率を改善することが可能にな
る。このため、１６種類の量子化器からなる量子化部１
０６では、図９（ａ）に示すように（８×８）ＤＣＴブ
ロックの直交成分をＤＣ成分（斜線の部分）を除いてＡ
Ｃ成分を４つの帯域（図中の番号は各帯域の番号を示
す）に分割し、１６の量子化器におけるこの帯域と量子
化とに一定の関係を持たせている。その帯域と量子化の
関係を（表１）に示す。The data estimation unit 103 calculates the amount of data after variable length coding in DCT block units for the 16 quantizers prepared in advance, and the quantizer determination unit 104 calculates the data amount based on the result. , The quantizer for each DCT block is determined so that the total data amount of all DCT blocks does not exceed the total transmittable data amount. At the same time, the orthogonal components input to the buffer 105 are delayed until the quantizer is determined. The orthogonal component output from the buffer 105 is quantized by the quantizer 106 in the quantizer determination unit 10
4 is quantized using the quantizer determined (selected) by 4. By the way, in general, human vision is sensitive to distortion of low-frequency components and is insensitive to distortion of high-frequency components.Therefore, by performing quantization with a larger quantization width for higher-frequency components, visual deterioration is reduced. However, it is possible to improve the compression rate. Therefore, the quantizer 1 including 16 kinds of quantizers
In 06, as shown in FIG. 9A, the orthogonal component of the (8 × 8) DCT block is A except for the DC component (hatched portion).
The C component is divided into four bands (the numbers in the figure indicate the numbers of each band), and the bands and quantization in the 16 quantizers have a fixed relationship. The relationship between the band and the quantization is shown in (Table 1).

【０００８】[0008]

【表１】 [Table 1]

【０００９】（表１）において、縦方向が量子化器のＮ
ｏ（量子化Ｎｏ）を、横方向が４つの帯域を示してい
る。即ち、それぞれの量子化器は図９（ａ）に示す４つ
の帯域に対する量子化の組み合わせで構成されることを
示しており、表中の分数は量子化器と帯域に対する量子
化で実行される乗算の乗数を示している。また、ＤＣＴ
後のこれらのＡＣ成分は同図（ｂ）に示す番号順にジグ
ザグに量子化がなされ、順に出力される。In Table 1, the vertical direction is N of the quantizer.
o (quantization No.) indicates four bands in the horizontal direction. That is, each quantizer is shown to be configured by a combination of quantizations for the four bands shown in FIG. 9A, and the fractions in the table are executed by the quantizer and the quantizations for the bands. The multiplication factor is shown. Also, DCT
These subsequent AC components are quantized in zigzag in the order of numbers shown in FIG.

【００１０】次に量子化部１０６で量子化されたデータ
は可変長符号化器１０７で可変長符号化された後、伝送
部１０８を介して出力される。Next, the data quantized by the quantizer 106 is variable-length coded by the variable-length encoder 107 and then output via the transmitter 108.

【００１１】図１０はビデオセグメント化されたＤＣＴ
ブロックの伝送順番を示している。各ＤＣＴブロックは
図に示すＤＣＴＮｏ順即ち、 Ｙ→Ｙ→Ｃ_R→Ｙ→Ｙ→Ｃ_B→Ｙ→Ｙ→Ｃ_R→Ｙ→Ｙ→Ｃ_B
・・・・・・・ （ここで、Y：輝度信号のDCTフ゛ロック、C_R：R-Y信号のDCTフ
゛ロック、C_B：B-Y信号のDCTフ゛ロックである）の順に伝送され
る。また、ビデオセグメントは再生時のエラー修整（大
きなエラーが発生すると次に示すブロック毎に、エラー
のあったブロックが前のブロックデータに置き変える）
のことを考慮にいれて同図に示すように２つのブロック
（第１ブロックを前半１５ＤＣＴブロック、第２ブロッ
クを後半１５ＤＣＴブロックという）に分けて伝送され
る。FIG. 10 shows a video segmented DCT.
The transmission order of blocks is shown. Each DCT block DCTNo order words shown in _{FIG, Y → Y → C R →} Y → Y → C B → Y → Y → C R → Y → Y → C B
.. (where Y is the DCT block of the luminance signal, C _{R is} the DCT block of the RY signal, and C _B is the DCT block of the BY signal). Also, the video segment has error correction during playback (when a large error occurs, the block in error is replaced with the previous block data for each block shown below).
In consideration of the above, as shown in the figure, the data is divided into two blocks (the first block is called the first half 15DCT block and the second block is called the second half 15DCT block) and transmitted.

【００１２】またこのような符号化装置では、上記した
ように１ビデオセグメントの伝送可能なデータ量に制限
があり、そのデータ量は入力される画像に依存する。従
って、ＤＣＴによる圧縮に加え、更に直交成分データを
伝送可能なデータ量に量子化によって圧縮する必要があ
る。この時、伝送効率を可能な限り上げる必要があり、
このため（表１）で示した１６種類の量子化を行なった
場合の１ビデオセグメントの可変長符号化後の総データ
量を各量子化器毎にすべて求め、その中から伝送可能な
データ量を与える量子化器のうち、最大のデータ量を与
える量子化器を選択する。この動作を行うのがデータ量
見積部１０３と量子化器選択部１０４である。この量子
化器の選択過程については、本発明者らがすでに提案し
ているところの特願平３−１６９９２２号、特願平３−
２５８９１６号に記されている。以下にこれらを基に従
来の符号化装置におけるデータ量見積およびそれに基づ
く量子化器の選択過程について述べる。Further, in such an encoding device, the amount of data that can be transmitted in one video segment is limited as described above, and the amount of data depends on the input image. Therefore, in addition to the compression by the DCT, it is necessary to further compress the quadrature component data by quantization to a data amount that can be transmitted. At this time, it is necessary to increase the transmission efficiency as much as possible,
For this reason, when the 16 types of quantization shown in (Table 1) are performed, the total amount of data after variable length coding of one video segment is calculated for each quantizer, and the amount of data that can be transmitted Of the quantizers that give the maximum amount of data, the quantizer that gives the maximum amount of data is selected. The data amount estimation unit 103 and the quantizer selection unit 104 perform this operation. Regarding the process of selecting the quantizer, the present inventors have already proposed Japanese Patent Application Nos. 3-169922 and 3-169922.
258916. Based on these, the data amount estimation in the conventional encoder and the quantizer selection process based on it will be described below.

【００１３】図１２、図１３、図１５はデータ量見積部
１０３の詳細ブロック図であり、図１４、図１６はその
動作タイミング図である。12, 13, and 15 are detailed block diagrams of the data amount estimating unit 103, and FIGS. 14 and 16 are operation timing charts thereof.

【００１４】図１２、図１３、図１５において、１１４
は入力データに対して、×１／１６、×１／８、×１／
４、×１／２、×１の乗算を施す量子化器、１１５は
（表１）の１６種類の量子化を実現するために量子化器
１１４の出力を組み合わせるためのセレクタ、１１６は
入力されるクロック(CLOCK)を基に図９に示した帯域
（エリア）を判別するエリアカウンタ、１１７−１から
１１７−１６はセレクタの１６組の出力がそれぞれに接
続され、量子化値を可変長符号に変換したときの１ＤＣ
Ｔブロック分のデータ量を符号長テーブルを基に累積加
算する累積加算器、１１８−１から１１８−１６は累積
加算器１１７−１〜１１７−１６で計算される１ＤＣＴ
ブロック分のデータ量をラッチするレジスタ、１１９は
レジスタ１１８−１〜１１８−１６の出力を切り替える
セレクタ、１２０はセレクタ１１９の出力をラッチする
レジスタ、１２１は１ビデオセグメント分のデータ量を
計算する加算器、１２２は加算器１２１の出力をラッチ
するレジスタ、１２３は加算器１２１で計算されレジス
タ８を介して出力される１６種類の各量子化Ｎｏ.毎の
加算データ量を記憶するメモリ、１２４はｑメモリ１２
３（以下ｑメモリという）の出力をラッチするレジス
タ、１２５はｑメモリ１２３をコントロールするために
読みだし／書き込み信号及びアドレス信号を発生するメ
モリコントローラ、１２６はメモリコントローラ１２５
から出力されるアドレスをシフトするアドレスシフタ、
１２７はメモリコントローラ１２５のアドレス出力とア
ドレスシフタ１２６の出力を切り替え、後で述べるＲ／
Ｗパルスァが'Ｌ'の期間は端子(ア)に'Ｈ'の期間は端子
(イ)に接続されるスイッチ（ＳＷ）、１２８はＳＷ１２
７の出力をラッチするレジスタ、１２９はアドレスシフ
ターの出力を記憶するアドレスメモリレジスタ、１３０
は端子２０５に入力されるデータの値から端子２０６に
入力されるデータの値を減算する減算器、１３１は減算
器１３０の結果を記憶するメモリ、１３２はΔｑメモリ
１３１（以下Δｑメモリという）のアドレスとデータの
読みだし／書き込みを制御するメモリコントローラ、１
３３はΔｑメモリ１３１の出力をラッチするレジスタで
ある。114 in FIGS. 12, 13 and 15.
Is the input data × 1/16, × 1/8, × 1
A quantizer that performs multiplication of 4, × 1/2, and × 1, 115 is a selector for combining the outputs of the quantizer 114 to realize 16 kinds of quantization (Table 1), and 116 is input. The area counters 117-1 to 117-16 for discriminating the band (area) shown in FIG. 9 on the basis of the clock (CLOCK) are connected to the outputs of 16 sets of selectors, respectively. 1DC when converted to
Cumulative adders for cumulatively adding the data amount of T blocks based on the code length table, 118-1 to 118-16 are 1DCTs calculated by the cumulative adders 117-1 to 117-16.
A register for latching the data amount of the block, 119 is a selector for switching the output of the registers 118-1 to 118-16, 120 is a register for latching the output of the selector 119, and 121 is an adder for calculating the data amount of one video segment. , 122 is a register for latching the output of the adder 121, 123 is a memory for storing the amount of added data for each of the 16 types of quantization No. calculated by the adder 121 and output via the register 8, and 124 is q memory 12
A register for latching the output of 3 (hereinafter referred to as q memory), 125 is a memory controller for generating a read / write signal and an address signal for controlling the q memory 123, and 126 is a memory controller 125.
Address shifter that shifts the address output from
Reference numeral 127 switches the address output of the memory controller 125 and the output of the address shifter 126, and the R /
When the W pulser is'L ', it is at the terminal (a) and when it is'H', at the terminal
Switch (SW) connected to (a), 128 is SW12
7 is a register for latching the output of 7; 129 is an address memory register for storing the output of the address shifter;
Is a subtracter that subtracts the value of the data input to the terminal 206 from the value of the data input to the terminal 205, 131 is a memory that stores the result of the subtractor 130, and 132 is a Δq memory 131 (hereinafter referred to as Δq memory). Memory controller to control reading / writing of address and data, 1
Reference numeral 33 is a register for latching the output of the Δq memory 131.

【００１５】図１４、図１６においてａは本システムの
クロック（CLOCK）、ｂはレジスタ１１８−１〜１１８
−１６の出力である１ＤＣＴブロック分のデータ量Ｎ
_j(i)、ｃはメモリコントローラ１２５から出力されるア
ドレス信号（以下アドレスァという）、ｄはこのアドレ
スァ（ｃ）をアドレスシフタ１２６で２CLOCKシフト
（遅延）したアドレス信号（以下アドレスアという）、
ｅはCLOCKの倍の周期信号でｑメモリ１２３の読みだし
(R)／書き込み(W)を制御するＲ／Ｗパルスァ、ｆはレジ
スタ１２０の出力、ｇはレジスタ１２８の出力でｑメモ
リ１２３のＲ／Ｗアドレスを与えるメモリアドレス信
号、ｈはレジスタ１２４の出力信号、ｉは加算器１２１
の出力信号、ｊはレジスタ１２２の出力信号、ｋはｑメ
モリ１２３のそれぞれのアドレスのライト信号（Ｒ／Ｗ
パルスァの立ち上がりエッジでｑメモリ１２３に書き込
まれる）直後の内容の更新状態を示す、ｌは加算器１２
１が所定値を越えたときに発生するキャリー信号（キャ
リー１）、ｍはアドレスメモリレジスタ１２９の出力信
号、ｎはメモリコントローラ１３２から出力されるアド
レス信号（以下アドレスィという）、ｏはセレクタ１１
９の出力信号、ｐは減算器１３０の出力、ｑはメモリコ
ントローラ１３２から出力されΔｑメモリ１３１の読み
だし／書き込みを制御するＲ／Ｗパルスア、ｒはΔｑメ
モリ１３１のそれぞれのアドレスのライト信号（Ｒ／Ｗ
パルスアの立ち上がりエッジでΔｑメモリ１３１に書き
込まれる）直後の内容の更新状態を示すものである。In FIGS. 14 and 16, a is a clock (CLOCK) of this system, and b is registers 118-1 to 118.
Data amount N for 1 DCT block which is the output of −16
_j (i) and c are address signals output from the memory controller 125 (hereinafter referred to as addressers), and d is an address signal obtained by shifting the addressers (c) by 2 CLOCK (delayed) by the address shifter 126 (hereinafter referred to as addressers). ,
e is a periodic signal that is twice as long as CLOCK, and is read from the q memory 123.
R / W pulser for controlling (R) / write (W), f is the output of the register 120, g is the output of the register 128, a memory address signal for giving the R / W address of the memory 123, and h is the output of the register 124. Signal, i is adder 121
Output signal of the register 122, j is an output signal of the register 122, k is a write signal (R / W) of each address of the q memory 123.
Immediately after being written to the q memory 123 at the rising edge of the pulser), the update state of the content immediately after is shown, and l is the adder 12
A carry signal (carry 1) generated when 1 exceeds a predetermined value, m is an output signal of the address memory register 129, n is an address signal output from the memory controller 132 (hereinafter referred to as address), and o is the selector 11
9 is an output signal of p, p is an output of the subtractor 130, q is an R / W pulse signal which is output from the memory controller 132 and controls reading / writing of the Δq memory 131, and r is a write signal of each address of the Δq memory 131 ( R / W
It shows the updated state of the contents immediately after being written in the Δq memory 131 at the rising edge of pulse A).

【００１６】直交変換器１０２によってＤＣＴされたデ
ータは１ビデオセグメント単位で図１０で示したＤＣＴ
ブロックの順で量子化器１１４に入力される。量子化器
１４１では入力されるＤＣＴブロックの各直交成分の内
ＡＣ成分を周知の技術で１／１６、１／８、１／４、１
／２、１に量子化を行い、この５つの量子化値をセレク
タ１１５に出力する。セレクタ１１５は５種類の量子化
値と帯域を判別するエリアカウンタ１１６によって、
（表１）に示す１６種類の量子化を実現する。即ち、エ
リアカウンタ１１６の出力が帯域１を示しているとき、
累積加算器１１７−１〜１１７−４に×１／８の乗算が
されたデータが、累積加算器１１７−５〜１１７−８に
×１／４の乗算がされたデータが、累積加算器１１７−
９〜１１７−１２に×１／２の乗算がされたデータが、
累積加算器１１７−１３〜１１７−１６に×１の乗算が
されたデータがそれぞれ入力され、帯域２を示している
ときは、累積加算器１１７−１に×１／１６の乗算がさ
れたデータが、累積加算器１１７−２〜１１７−５に×
１／８の乗算がされたデータが、累積加算器１１７−６
〜１７−９に×１／４の乗算がされたデータが、累積加
算器１１７−１０〜１１７−１３に×１／２の乗算がさ
れたデータが、累積加算器１１７−１４〜１１７−１６
に×１の乗算がされたデータがそれぞれ入力される。帯
域３、４の場合もセレクタ１１５の同様な動作によっ
て、（表１）の量子化が実現される。ところで、エリア
カウンタ１１６はＤＣＴブロックの先頭データ（１CLOC
K毎にデータが更新される）から、入力するCLOCK(ａ)の
数を数え、図９からわかるようにCLOCKの数が１〜５
（ＤＣ成分の位置は０番目のCLOCKとする）のときは帯
域１、６〜２０のときは帯域２、２１〜４２のときは帯
域３、４３〜６３のときは帯域４を示す２ビットの信号
（'00'=帯域１、'01'=帯域２、'10'=帯域３、'11'=帯域
４）を発生させ、この信号をセレクタ１１５に出力す
る。The data DCTed by the orthogonal transformer 102 is the DCT shown in FIG. 10 in units of one video segment.
The signals are input to the quantizer 114 in the order of blocks. In the quantizer 141, the AC component of each orthogonal component of the input DCT block is converted into 1/16, 1/8, 1/4, 1 by a known technique.
/ 2, 1 is quantized, and the five quantized values are output to the selector 115. The selector 115 uses the area counter 116 for discriminating the five kinds of quantized values and the band.
16 types of quantization shown in (Table 1) are realized. That is, when the output of the area counter 116 indicates the band 1,
The data obtained by multiplying the cumulative adders 117-1 to 117-4 by x1 / 8 and the data obtained by multiplying the cumulative adders 117-5 to 117-8 by x1 / 4 are obtained by the cumulative adder 117. −
The data obtained by multiplying 9 to 117-12 by × 1/2 is
The data multiplied by x1 is input to each of the cumulative adders 117-13 to 117-16, and when band 2 is indicated, the data multiplied by x1 / 16 is added to the cumulative adder 117-1. To the cumulative adders 117-2 to 117-5
The data that has been multiplied by 1/8 is the cumulative adder 117-6.
To 17-9 are multiplied by x 1/4, and the cumulative adders 117-10 to 117-13 are multiplied by x 1/2, and cumulative adders 117-14 to 117-16.
The data multiplied by x1 is input to each. In the cases of bands 3 and 4, the quantization of (Table 1) is realized by the same operation of the selector 115. By the way, the area counter 116 displays the start data (1CLOC) of the DCT block.
The data is updated every K), the number of CLOCK (a) to be input is counted, and as shown in FIG.
2 bits indicating band 1 when the position of the DC component is the 0th CLOCK, band 2 when 6 to 20 and band 3 when 21 to 42, and band 4 when 43 to 63 A signal ('00' = Band 1, '01' = Band 2, '10' = Band 3, '11' = Band 4) is generated and this signal is output to the selector 115.

【００１７】累積加算器１１７−１〜１１７−１６は
（表１）の量子化Ｎｏ.に対応する１ＤＣＴブロックの
可変長符号化後のデータ量を計算するもので、まず入力
される量子化されたデータ（量子化値）列を不図示の符
号長テーブルを参照することにより周知の２次元ハフマ
ンによる可変長符号化したときのデータ量（符号長）に
変換する。次にそのデータ量次々に累積加算（当然のこ
とながら、ＤＣＴブロックが変わる毎にこの加算の初期
値は０にリセットされる）し、レジスタ１１８−１〜１
１８−１６に出力する。ここで、累積加算器１１８−１
〜１１８−１６の順に量子化Ｎｏ.０〜１５に対応して
いる。レジスタ１１８−１〜１１８−１６は１ＤＣＴブ
ロック分のデータ量の加算が終了すると、その加算値の
ラッチを行い、次のＤＣＴブロックの加算が終了するま
でその値を記憶しておく。ここでこのレジスタ１１８−
１〜１１８−１６の出力をＮ_j(i)で表す。ｊは量子化Ｎ
ｏ.をｉはＤＣＴＮｏ.を示す。例えばレジスタ１１８−
３のＤＣＴＮｏ.３に対応する出力は、このレジスタは
量子化Ｎｏ.２に対応するのでＮ₂(3)となる。The cumulative adders 117-1 to 117-16 are for calculating the amount of data after variable length coding of one DCT block corresponding to the quantization No. of (Table 1). The data (quantized value) sequence is converted into a data amount (code length) when variable length coding is performed by the well-known two-dimensional Huffman by referring to a code length table (not shown). Next, the amount of data is successively added (naturally, each time the DCT block changes, the initial value of this addition is reset to 0), and the registers 118-1 to 118-1 are added.
Output to 18-16. Here, the cumulative adder 118-1
Quantities Nos. 0 to 15 are corresponded in the order of 118 to 16-16. When the addition of the data amount for one DCT block is completed, the registers 118-1 to 118-16 latch the added value and store the value until the addition of the next DCT block is completed. This register 118-
The outputs from 1 to 118-16 are represented by N _j (i). j is the quantized N
i represents DCT No. For example, register 118-
The output corresponding to DCT No. 3 of No. 3 is N ₂ (3) because this register corresponds to quantization No. ₂ .

【００１８】次に各量子化Ｎｏ.における１ビデオセグ
メント分のデータ量の求め方について説明する。今、図
１４に示すように時刻ｔ₀でｉ番目のＤＣＴブロックの
データ量が計算されレジスタ群１１８−１〜１１８−１
６にラッチされると、メモリコントローラ１２５はセレ
クタコントロール信号（この信号は後述するアドレスァ
の信号と同一で出力されるタイミングが２CLOCK早いも
のである）を出力し、またアドレスァ(ｃ)の値（１６進
数で表現する）を時刻ｔ₂のタイミングで'０'に初期設
定する。セレクタ１１９はセレクタコントロール信号の
値をデコードしＮ₀(i)を選択して、Ｒ／Ｗパルスァ(ｅ)
の'Ｈ'の期間のCLOCKの立ち上がりエッジ（t=t₂）のタ
イミングでレジスタ１２０に出力する。Next, how to obtain the data amount for one video segment in each quantization No. will be described. Now, as shown in FIG. 14, at time t ₀ , the data amount of the i-th DCT block is calculated and the register groups 118-1 to 118-1 are calculated.
When latched at 6, the memory controller 125 outputs a selector control signal (this signal is the same as the addresser signal described later and the output timing is 2 CLOCK earlier), and the value of the addresser (c) is output. (Expressed in hexadecimal) is initialized to '0' at the timing of time t ₂ . The selector 119 decodes the value of the selector control signal, selects N ₀ (i), and outputs the R / W pulser (e).
It is output to the register 120 at the timing of the rising edge (t = t ₂ ) of CLOCK during the period of “H”.

【００１９】一方、Ｒ／Ｗパルスァ(ｅ)が'Ｌ'の期間、
端子(ア)が選択されるＳＷ１２７を介してアドレスァの
値'０'がt=t₃のCLOCKの立ち上がりエッジでレジスタ１
２８にラッチされる（図１４(ｇ)）。レジスタ１２８の
出力(ｇ)はｑメモリ１２３のアドレスであり、またこの
時Ｒ／Ｗパルスァ(ｅ)は'Ｈ'（読み出しモード）である
ので、アドレス０の内容が読み出され、その値は次のCL
OCK(ａ)の立ち上がりエッジ（t=t₄）でレジスタ１２４
にラッチされる（図１４(ｈ)）。On the other hand, when the R / W pulser (e) is'L ',
Register 1 is selected at the rising edge of CLOCK when the addresser value '0' is t = t ₃ via SW127 whose terminal (a) is selected.
28 is latched (FIG. 14 (g)). The output (g) of the register 128 is the address of the q memory 123, and at this time, the R / W pulser (e) is in the “H” (reading mode), so that the content of the address 0 is read and its value is Next CL
Register 124 at the rising edge (t = t ₄ ) of OCK (a)
Is latched to (FIG. 14 (h)).

【００２０】この値は量子化Ｎｏ.０のｉ−１番目まで
のデータ量の合計即ち、This value is the sum of the data amount up to the i-1th of quantization No. 0, that is,

【００２１】[0021]

【数１】 [Equation 1]

【００２２】である。このレジスタ１２４の出力(ｈ)は
加算器１２１に入力される。加算器１２１では、レジス
タ１２０の出力(ｆ)であるＮ₀(i)に（数１）を加え、ｉ
番目のＤＣＴブロックまでのデータ量を計算する。この
計算結果はＲ／Ｗパルスァ(ｅ)の'Ｈ'の期間のCLOCKの
立ち上がりエッジ（t=t₆）のタイミングで図１４(ｉ)に
示すようにレジスタ１２２にラッチされる（図１４
(ｊ)）。また、加算器１２１は上記の加算毎にその結果
と伝送可能な１ビデオセグメント分の総データ量（Ｃ
Ｄ）と比較を行い、加算結果がＣＤを越えておればキャ
リー信号（キャリー１）を発生させる。It is The output (h) of the register 124 is input to the adder 121. In the adder 121, (Equation 1) is added to N ₀ (i) which is the output (f) of the register 120 to obtain i
Calculate the amount of data up to the th DCT block. This calculation result is latched in the register 122 as shown in FIG. 14 (i) at the timing of the rising edge (t = t ₆ ) of the CLOCK during the'H 'period of the R / W pulser (e) (see FIG. 14).
(j)). In addition, the adder 121 outputs the result of each addition and the total amount of data (C
D) is compared, and if the addition result exceeds CD, a carry signal (carry 1) is generated.

【００２３】上記加算結果はレジスタ１２２を介してｑ
メモリ１２３に書き込まれるのであるがこの時の動作に
ついて次に説明する。アドレスシフタ１２６はメモリコ
ントローラ１２５の出力であるアドレスァ(ｃ)が入力さ
れると、Ｒ／Ｗパルスァ(ｅ)の'Ｈ'の期間のCLOCKの立
ち上がりエッジのタイミングで図１４(ｄ)に示すように
ラッチする。即ち、アドレスァ(ｃ)を２CLOCKシフト
し、アドレスア(ｄ)を出力する。従ってアドレス値'０'
はｔ₄〜t₆の期間アドレスシフタ１２６から出力され
る。このアドレス(ｄ)はＳＷ１２７の端子(イ)に送ら
れ、Ｒ／Ｗパルスァ(ｅ)の'Ｈ'の期間選択されて、次の
CLOCK(ａ)の立ち上がりエッジでレジスタ１２８にラッ
チされる。このアドレスア(ｄ)の値'０'は、時刻ｔ₆の
タイミングでラッチされ（図１４(ｇ)）、またこの時Ｒ
／Ｗパルスァ(ｅ)が'Ｌ'のためｑメモリ１２３は書き込
みモードとなり、ｑメモリ１２３のアドレス０にレジス
タ１２２の内容、即ちレジスタ１２２にラッチされてい
る量子化Ｎｏ.０のｉ番目のＤＣＴブロックまでのデー
タ量の合計がＲ／Ｗパルスァ(ｅ)の立ち上がりエッジの
タイミング（時刻ｔ₇）でｑメモリ１２３に書き込ま
れ、量子化Ｎｏ.０に対するデータ量の合計値が更新さ
れる（図１４(ｋ)）。またこの時、図１４に示すように
アドレスメモリレジスタ１５は加算器１２１の加算結果
によってキャリーｌが発生（'Ｈ'レベルの信号）しなけ
れば、アドレスシフタ１２の出力（アドレスア(ｄ)）を
時刻ｔ₆のタイミングでラッチする。The above addition result is output to q through the register 122.
Although written in the memory 123, the operation at this time will be described below. When the addresser (c) which is the output of the memory controller 125 is input to the address shifter 126, the timing of the rising edge of CLOCK during the'H 'period of the R / W pulser (e) is shown in FIG. To latch. That is, the addresser (c) is shifted by 2 CLOCK and the addresser (d) is output. Therefore, the address value is "0"
Is output from the address shifter 126 during the period of t ₄ to t ₆ . This address (d) is sent to the terminal (a) of SW127 and is selected during the "H" period of the R / W pulser (e),
It is latched in the register 128 at the rising edge of CLOCK (a). The value '0' this address A (d), is latched at time t ₆ (Fig. 14 (g)), and when the R
Since / W pulser (e) is'L ', the q memory 123 is in the write mode, and the content of the register 122 is stored in the address 0 of the q memory 123, that is, the i-th DCT of the quantization No. 0 latched in the register 122. The total amount of data up to the block is written to the q memory 123 at the timing (time t ₇ ) of the rising edge of the R / W pulser (e), and the total amount of data for the quantization No. 0 is updated (Fig. 14 (k)). At this time, as shown in FIG. 14, the address memory register 15 outputs the address shifter 12 (address adder (d)) unless the carry l is generated ('H' level signal) according to the addition result of the adder 121. Are latched at the timing of time t ₆ .

【００２４】メモリコントローラ１２５は、次の量子化
Ｎｏ.１に対応したデータ量を計算するために、アドレ
ス０の内容が読み出されレジスタ１２４にラッチされる
タイミング（時刻ｔ₄）で次のアドレス値'１'を出力す
る。以下上記したと同様のタイミングでレジスタ１２０
のＮ₁(i)の出力（時刻ｔ₆）、ｑメモリ１２３からのデ
ータの読みだしとレジスタ１２４でのラッチ、加算器１
２１での加算（ｔ₆〜ｔ₈）とレジスタ１２２でのラッチ
（時刻ｔ₈）、アドレス１の内容の更新（時刻ｔ₉）、ア
ドレスメモリレジスタ１２９の更新（時刻ｔ₈）が行わ
れる。以上の動作を、メモリコントローラ１２５の出力
アドレスァの値を図１４(ｃ)のように２CLOCK周期で更
新する毎に繰り返し、各量子化Ｎｏ.に対応するｉ番目
までのデータ量の合計を計算し、ｑメモリ１２３の内容
を更新していく。The memory controller 125 calculates the amount of data corresponding to the next quantization No. 1 at the timing (time t ₄ ) at which the content of the address 0 is read and latched in the register 124, and the next address is read. The value "1" is output. Hereinafter, at the same timing as described above, the register 120
N ₁ (i) output (time t ₆ ), reading of data from the q memory 123 and latching in the register 124, adder 1
21 is performed (t _{6 to} t ₈ ), the register 122 is latched (time t ₈ ), the contents of address 1 are updated (time t ₉ ), and the address memory register 129 is updated (time t ₈ ). The above operation is repeated every time the value of the output addresser of the memory controller 125 is updated in 2 CLOCK cycles as shown in FIG. 14C, and the total of the i-th data amount corresponding to each quantization No. is calculated. Then, the contents of the q memory 123 are updated.

【００２５】同時に加算器１２１での加算結果がどの量
子化Ｎｏ.までＣＤを越えないかをキャリー信号ｌ
（ｌ）で監視する。即ち、上記したようにキャリーｌ
（ｌ）が発生しなければ、アドレスメモリレジスタ１２
９はアドレスシフタ１２６の出力アドレスア(ｄ)をラッ
チして記憶し、加算結果がＣＤを越えキャリーｌ（ｌ）
が発生するとそのときの量子化Ｎｏ.に対応するアドレ
スア(ｄ)の値はラッチせず、前の値をホールドする。こ
のアドレスメモリレジスタ１２９のキャリー１(ｌ)信号
が'Ｌ'の時入力信号を、'Ｈ'の時自分自身の出力をCLOC
K(ａ)の立ち上がりエッジのタイミングでラッチするよ
うに構成されている。ここでセレクタ１１９（レジスタ
１２０）の出力Ｎ_j(i)とアドレスァの値との対応を（表
２）に示す。At the same time, the carry signal l indicates to which quantization No. the addition result of the adder 121 does not exceed CD.
Monitor with (l). That is, as described above, carry
If (l) does not occur, the address memory register 12
9 latches and stores the output address A (d) of the address shifter 126, and the addition result exceeds CD and carry l (l)
Occurs, the value of address A (d) corresponding to the quantization No. at that time is not latched, but the previous value is held. When the carry 1 (l) signal of the address memory register 129 is'L ', the input signal is output, and when it is'H', its own output is CLOC.
It is configured to latch at the timing of the rising edge of K (a). Here, the correspondence between the output N _j (i) of the selector 119 (register 120) and the value of the addresser is shown in (Table 2).

【００２６】[0026]

【表２】 [Table 2]

【００２７】図１４は、上記の動作によって各量子化化
Ｎｏ.に対応するｉ番目のＤＣＴブロックまでのデータ
量の計算を行っているとき、量子化Ｎｏ.９以降の演算
にキャリー１(ｌ)が発生したことを示しており、従って
アドレスメモリレジスタ１２９には、量子化Ｎｏ.８の
計算以降、このＤＣＴブロックの計算が終わるまでは
値'８'がラッチされる。即ちこの値は、このＤＣＴブロ
ックまでは、１つの量子化器（Ｎｏ.）で量子化する場
合、量子化Ｎｏ.８で量子化したときが伝送可能な最大
データ量であることを示している。In FIG. 14, when the data amount up to the i-th DCT block corresponding to each quantization No. is calculated by the above operation, the carry 1 (l) is used for the operations after the quantization No. 9. ) Has occurred, the value "8" is latched in the address memory register 129 after the calculation of the quantization No. 8 until the calculation of this DCT block is completed. That is, this value indicates that up to this DCT block, when quantizing with one quantizer (No.), the maximum amount of data that can be transmitted is when quantizing with quantizer No. 8. .

【００２８】（表３）は各量子化Ｎｏ.のＤＣＴＮｏ.が
更新されていく時のデータ量の変遷を示すもので、斜線
の部分がＣＤを越えた部分である。Table 3 shows the transition of the data amount when the DCT No. of each quantization No. is being updated, and the shaded portion is the portion beyond CD.

【００２９】[0029]

【表３】 [Table 3]

【００３０】ＤＣＴＮｏ.順に矢印Ｂの方向に進み、各
ＤＣＴブロック毎に矢印Ａの方向に順にデータ量を更新
していく。アドレスメモリレジスタ１２９では、（表
３）の例において、ＤＣＴＮｏ.２５の量子化Ｎｏ.１２
以降でＣＤを越えたので、この時点で、値'１１'がラッ
チされ、同様にＤＣＴＮｏ.２６では値'１０'が、ＤＣ
ＴＮｏ.２７では値'９'と順に、その値がその時点のデ
ータ量によって変化し、最後のＤＣＴＮｏ.２９の全て
の計算が終了した時点では値'８'がラッチされる。この
アドレスメモリレジスタ１２９の値は端子２０４を介し
て出力される。The DCT No. is sequentially advanced in the direction of arrow B, and the data amount is sequentially updated in the direction of arrow A for each DCT block. In the address memory register 129, in the example of (Table 3), the quantization No. 12 of DCT No. 25 is used.
Since it exceeded the CD after that, the value '11' is latched at this point, and the value '10' is DC in DCT No. 26.
In TNo. 27, the value changes in order from the value "9", and the value changes depending on the amount of data at that time, and the value "8" is latched at the time when all the calculations of the last DCT No. 29 are completed. The value of the address memory register 129 is output via the terminal 204.

【００３１】更にデータ量見積部１０３では上記した動
作と平行してＤＣＴＮｏ.毎に１つランクの異なる量子
化Ｎｏ.のデータ量の差（以下単に差分ともいう）即ち
［Ｎ_j(i)−Ｎ_j-1(i)］を求め記憶する動作を行う。この
データ量の差は各ＤＣＴＮｏ.毎に１５個の値が存在す
るため、（表４）に示す後述するΔｑメモリ１３１のア
ドレス空間に順に詰めて格納される。Further, in the data amount estimation unit 103, in parallel with the above operation, the difference in the data amount of the quantization No. having one rank different for each DCT No. (hereinafter also simply referred to as a difference), that is, [N _j (i)- N _j-1 (i)] is calculated and stored. Since there are 15 values for each DCT No. in the difference in the data amount, they are stored in the address space of the Δq memory 131 described later (Table 4) in order.

【００３２】[0032]

【表４】 [Table 4]

【００３３】例えば、ＤＣＴＮｏ.６場合、［Ｎ₁(6)−
Ｎ₀(6)］の値は05A番地に、［Ｎ₂(6)−Ｎ₁(6)］の値は0
5B番地というように順に格納され、最後の［Ｎ₁₅(6)−
Ｎ₁₄(6)］の値が068番地に格納される。For example, in the case of DCT No. 6, [N ₁ (6)-
The value of N ₀ (6)] is at address 05A, and the value of [N ₂ (6) -N ₁ (6)] is 0.
5B address is stored in order, and the last [N ₁₅ (6)-
The value of N ₁₄ (6)] is stored in address 068.

【００３４】次に図１５、図１６を基に動作を説明す
る。ここで図１６のタイミングＤＣＴＮｏ.６の場合を
示しており、図１４においてｉ＝６とすると図１４と図
１６の時刻時刻ｔ₀ 〜 ｔ₃₀は一致する。端子２０３
（図１２）に出力されたセレクタ１１９の出力（ｆ）は
端子２０５を介して減算器１３０の一方の端子に入力さ
れ、端子２０２（図１２）に出力されたレジスタ１２０
の出力は端子２０６を介して減算器１３０の他方の端子
に入力される。減算器１３０では端子２０５にＮ₁(6)、
端子２０６にＮ₀(6)が入力される時刻ｔ₄に［Ｎ₁(6)−
Ｎ₀(6)］が計算され、時刻ｔ₆には［Ｎ₂(6)−Ｎ₁(6)］
が、時刻ｔ₈には［Ｎ₃(6)−Ｎ₂(6)］というように、端
子２０５、２０６の入力値が更新される２CLOCK毎に新
たな減算を行い（図１６(p)）、これらの値はメモリコ
ントローラ１３２の制御によって、Δｑメモリ１３１に
順次書き込まれる。メモリコントローラ１３２は減算器
１３０の計算結果をΔｑメモリ１３１に書き込むために
アドレス（図１６、アドレスィ(n)）と書き込みパルス
（図１６(q)）を発生させるもので、まずＤＣＴＮｏ.６
の先頭の値であるＮ₁(6)−Ｎ₀(6)をアドレス'05A'番地
に格納するために、時刻ｔ₄に値'05A'をΔｑメモリ１３
１に出力（図１６(n)）し、Ｒ／Ｗパルスア（ｑ）の立
ち上がりエッジのタイミング（時刻ｔ₆）でｑメモリ１
２３に書き込む。従って、図１６（r）に示すようにΔ
ｑメモリ１３１のアドレス'05A'番地の内容は時刻ｔ₆に
更新される。次にメモリコントローラ１３２は次の減算
器１３０の出力Ｎ₂(6)−Ｎ₁(6)をΔｑメモリ１３１に格
納すべく、時刻ｔ₆でアドレス値を'05B'に１つ更新し、
Ｒ／Ｗパルスア（ｑ）の立ち上がりエッジのタイミング
（時刻ｔ ₈）でｑメモリ１２３の'05B'番地に書き込む。
同様の動作を繰り返して図１６に示すように減算器１３
０の出力（ｐ）を順次Δｑメモリ１３１に書き込んでい
く。以上の動作を各ＤＣＴＮｏ.毎に繰り返し、（表
４）に示したΔｑメモリ１３１のアドレス空間に各ＤＣ
ＴＮｏ.の差分が１ビデオセグメント分格納される。次
に、データ量見積部１０３で上記した１ビデオセグメン
ト分のデータ量の見積が終了すると、次に量子化器選択
部１０４で量子化器の決定がなされる。Next, the operation will be described with reference to FIGS.
It Here, in the case of the timing DCT No. 6 in FIG.
14 and FIG. 14 when i = 6 in FIG.
16 time time t₀ ~ T₃₀Match. Terminal 203
The output (f) of the selector 119 output to (FIG. 12) is
Input to one terminal of subtractor 130 via terminal 205.
And the register 120 output to the terminal 202 (FIG. 12)
Output from the other terminal of the subtractor 130 via the terminal 206
Entered in. In the subtractor 130, N is connected to the terminal 205.₁(6),
N at terminal 206₀Time t when (6) is input_FourTo [N₁(6)-
N₀(6)] is calculated and time t₆Is [N₂(6) -N₁(6)]
At time t₈Is [N₃(6) -N₂(6)], such as
Input value of child 205, 206 is updated every 2 CLOCKs updated
Performs another subtraction (Fig. 16 (p)), and these values are
Under the control of the controller 132, the Δq memory 131
It is written sequentially. The memory controller 132 is a subtractor
To write the calculation result of 130 to the Δq memory 131
Address (Figure 16, Address (n)) and write pulse
(Fig. 16 (q)) is generated. First, DCT No. 6
The first value of N₁(6) -N₀(6) to address '05A'
To store at time t_FourSet the value '05A' to Δq memory 13
1 (Fig. 16 (n)), and R / W pulse output (q) rises.
Timing of rising edge (time t₆) Q memory 1
Write in 23. Therefore, as shown in FIG.
q The contents of the address '05A' of the memory 131 is the time t₆To
Will be updated. The memory controller 132 then performs the next subtraction
Output N of the container 130₂(6) -N₁(6) is stored in the Δq memory 131.
Time t to pay₆Update one address value to '05B' with
R / W pulse (q) rising edge timing
(Time t ₈) Write in the address '05B' of the q memory 123.
By repeating the same operation, as shown in FIG.
The output (p) of 0 is sequentially written in the Δq memory 131.
Ku. The above operation is repeated for each DCT No.
Each DC in the address space of the Δq memory 131 shown in 4).
The difference of TNo. Is stored for one video segment. Next
In addition, one video segment described above in the data amount estimation unit 103
After estimating the amount of data for
The quantizer is determined by the unit 104.

【００３５】量子化器の決定の動作は、伝送可能データ
量の範囲内で出来る限り多くのデータを伝送させるた
め、上記のデータ量見積のアドレスメモリレジスタ１２
９で記憶された量子化Ｎｏ.ｑ−１（この量子化器です
べてのＤＣＴブロックを量子化したときＣＤを越えない
最大のデータ量となる）で全てのＤＣＴブロックを量子
化した総データ量がＣＤを越えない（まだデータが伝送
可能な）場合、総データ量がよりＣＤに近づくように、
前半１５ＤＣＴブロックと後半１５ＤＣＴブロック交互
に、ＤＣＴＮｏ.の小さい方から順に、量子化Ｎｏを１
つ上の値（以下１つ上のクラスという、ｑ：ｑ−１に比
べデータの丸め量が少ない）すなわち、量子化Ｎｏ.ｑ
−１での総データ量にｑ−１に対応した各ＤＣＴＮｏ.
の差分のデータ［Ｎ_q(i)−Ｎ_q-1(i)］を順次加算してい
き、ＣＤを越える直前のＤＣＴＮｏ.求めるものであ
る。ここで差分のデータを加える事は１つ上のクラスの
量子化Ｎｏ.でそのＤＣＴＮｏ.を量子化したときのデー
タ量Ｎ_q(i)に相当する。この結果の１例を図１１に示
す。同図において、第１ブロックはＤＣＴＮｏ.４ま
で、第２ブロックはＤＣＴＮｏ.１８までが量子化Ｎｏ.
ｑに更新されたことを示し、ＣＤを越えない最大のデー
タ量を伝送するために、量子化部１０６で量子化を行う
場合、第１ブロックはＤＣＴＮｏ.０からＤＣＴＮｏ.
４、第２ブロックはＤＣＴＮｏ.１５からＤＣＴＮｏ.１
８までが量子化Ｎｏｑの量子化器が、それ以降のＤＣＴ
ブロックについては量子化Ｎｏｑ−１の量子化器が選択
されることになる。ここでｑとｑ−１の境目をスイッチ
ングポイント（ＳＷＰ）と呼び、境目の直前のＤＣＴＮ
ｏ.で表す。また第２ブロックはＤＣＴＮｏ.１５を０と
する。従って、同図の場合はＳＷＰは第１ブロックが
４、第２ブロックが３となる。In the quantizer decision operation, in order to transmit as much data as possible within the range of the transmittable data amount, the address memory register 12 for estimating the above data amount is used.
The total amount of data obtained by quantizing all DCT blocks with the quantization No. q-1 (the maximum amount of data that does not exceed CD when all the DCT blocks are quantized by this quantizer) stored in 9. If does not exceed the CD (data can still be transmitted), the total amount of data should be closer to the CD,
Alternately, the first 15DCT block and the latter 15DCT block are set to the quantization No. 1 in order from the smallest DCT No.
Next higher value (hereinafter, one higher class, the amount of data rounding is smaller than q: q-1), that is, quantization No. q
Each DCT No. corresponding to q-1 in the total data amount in -1.
Of the difference data _{[N q (i) -N q} -1 (i)] will sequentially adding the one in which the immediately preceding DCTNo. Seek exceeding CD. Here, adding the difference data corresponds to the data amount N _q (i) when the DCT No. is quantized by the quantization No. of the class above. An example of this result is shown in FIG. In the figure, the first block up to DCT No. 4 and the second block up to DCT No. 18 are quantization numbers.
When the quantization is performed by the quantizing unit 106 in order to transmit the maximum amount of data that does not exceed the CD, the first block indicates DCTNo. 0 to DCTNo.
4, the second block is DCT No. 15 to DCT No. 1
Up to 8 quantizers with quantized Noq, DCT after that
For the block, the quantizer of quantized Noq-1 will be selected. Here, the boundary between q and q-1 is called a switching point (SWP), and DCTN immediately before the boundary is
Expressed as o. In the second block, DCT No. 15 is set to 0. Therefore, in the case of the figure, the SWP has 4 for the first block and 3 for the second block.

【００３６】図１８、図１９が量子化器選択部１０４の
詳細ブロック図で、図２０がその動作タイミング図で、
また図１７はメモリコントローラ１３２のうちΔｑメモ
リ１３１のアドレスを生成する部分の詳細ブロック図で
ある。18 and 19 are detailed block diagrams of the quantizer selection unit 104, and FIG. 20 is an operation timing chart thereof.
FIG. 17 is a detailed block diagram of a portion of the memory controller 132 that generates the address of the Δq memory 131.

【００３７】図１７、図１８、図１９において、１３５
はメモリ１３２の前半１５ＤＣＴブロックの差分のデー
タが格納されているアドレスを更新するための加算器、
１３６はメモリ１３２の後半１５ＤＣＴブロックの差分
のデータが格納されているアドレスを更新するための加
算器、１３４、１３７、１３９、１４３、１４５は信号
を選択するスイッチ（ＳＷ）、１３８、１４０はそれぞ
れＳＷ１３７、１３９の出力をラッチするレジスタ、１
４２はデータ量見積時、差分データを格納するためのア
ドレスを生成するためのカウンタ、１４４は加算器１２
１での計算結課がキャリー１（ｌ）を発生しない時、そ
の計算結果をラッチするレジスタ、１４６は、データ量
を加算する加算器、１４７は加算器１４６の加算結果を
ラッチし加算器１４６とともに累積加算器を構成するレ
ジスタ、１４８は主に図１９に示ブロックから構成され
上記したデータ量見積で導出された（最終的なアドレス
メモリレジスタ１２９にラッチされた値）量子化Ｎｏ
（量子化器）から更にどのＤＣＴＮｏ.まで量子化Ｎｏ.
を１つ上のクラスに更新できるかを検出するＳＷＰ検出
器、１４９は第１ブロックのＳＷＰを検出するカウン
タ、１５０は第２ブロックのＳＷＰを検出するカウンタ
である。図２０においてｓは加算器１３５の出力、ｔは
レジスタ１３８の出力、ｕはレジスタ１４０の出力、ｖ
はレジスタ１３３の出力、ｗはＳＷ１４５の選択出力、
ｘは加算器１４６の出力、ｙは加算器１４６での計算結
果発生するキャリー２、ｚはカウンタ１４９の動作を制
御するコントロール信号、ロはカウンタ１４９の出力、
ハはカウンタ１５０の出力である。In FIGS. 17, 18 and 19, 135
Is an adder for updating the address where the difference data of the first 15 DCT blocks of the memory 132 is stored,
Reference numeral 136 denotes an adder for updating the address in which the difference data of the latter half 15 DCT block of the memory 132 is stored, 134, 137, 139, 143, 145 denote switches (SW) for selecting signals, and 138, 140 respectively. Registers that latch the outputs of SW137 and 139, 1
42 is a counter for generating an address for storing difference data when estimating the data amount, and 144 is an adder 12
When the calculation result in 1 does not generate a carry 1 (l), a register for latching the calculation result, 146 for an adder for adding the data amount, 147 for latching the addition result of the adder 146 for adding 146 A register 148, which constitutes a cumulative adder, is mainly composed of blocks shown in FIG. 19 and is derived by the above-mentioned data amount estimation (final value latched in the address memory register 129) Quantization No.
(Quantizer) to any DCT No.
Is a SWP detector for detecting whether it can be updated to the class above by one, 149 is a counter for detecting the SWP of the first block, and 150 is a counter for detecting the SWP of the second block. 20, s is the output of the adder 135, t is the output of the register 138, u is the output of the register 140, and v
Is the output of the register 133, w is the selection output of the SW 145,
x is an output of the adder 146, y is a carry 2 generated as a result of calculation in the adder 146, z is a control signal for controlling the operation of the counter 149, and b is an output of the counter 149,
C is the output of the counter 150.

【００３８】データ量見積の動作時、ＳＷ１３７は
（イ）側が選択され、レジスタ１３８には端子２０７を
介して図１２、１３のデータ量見積部で選択された量子
化器（この例では量子化Ｎｏ.８）での総データ量に順
次加算を行っていく対応する第１ブロックの差分データ
の格納された先頭アドレス値を示すアドレスメモリレジ
スタ１２９の出力がラッチされる。同様にＳＷ１３９も
（イ）が選択され、レジスタ１４０には加算器１３６で
計算された第２ブロックの差分データの格納された先頭
アドレス値即ち、"アト゛レスレシ゛スタ129の出力" + "第2フ゛ロック
の差分テ゛ータの先頭アト゛レス("0E1")"の値がラッチされる。During the operation of estimating the data amount, the SW 137 is selected on the (a) side and the quantizer (quantization in this example, selected by the data amount estimating unit of FIGS. 12 and 13 is selected for the register 138 via the terminal 207. The output of the address memory register 129 indicating the start address value in which the difference data of the corresponding first block, which sequentially adds to the total data amount in No. 8), is latched. Similarly, (a) is also selected for SW139, and the head address value of the difference data of the second block calculated by the adder 136 is stored in the register 140, that is, "output of address register 129" + "second block The value of the first address ("0E1") "of the difference data is latched.

【００３９】以下、図２０に示すようにデータ量見積で
量子化Ｎｏ.８が選択されたとして説明する。この場
合、量子化Ｎｏ.８に対応する差分データ［Ｎ₉(i)−Ｎ₈
(i)］はΔｑメモリ１３１の次のアドレスに格納されて
いる。In the following, description will be made assuming that quantization No. 8 is selected in the data amount estimation as shown in FIG. In this case, the difference data [N ₉ (i) −N ₈ ) corresponding to the quantization No. _{8 is used.}
(i)] is stored in the next address of the Δq memory 131.

【００４０】DCT0 : 008、DCT1 : 017、DCT2 : 02
6、DCT3 : 035、DCT4 : 044 ・・・・・ DCT15 : 0E9、DCT16 : 0F7、DCT18 : 106、DCT19 : 11
5、DCT20 : 124 ・・・・・ そしてメモリコントロラー１３２は、このアドレスを交
互に出力するよう動作する。量子化器の選択動作を開始
する時刻ｔ₄₁でＳＷ１４３は（イ）から（ア）に切り替
わりこの時刻以降、ＳＷ１４１の出力即ちレジスタ１３
８の出力とレジスタ１４０の出力が交互に端子２０９を
介してΔｑメモリ１３１に読みだしアドレスとして入力
される。ＳＷ１４１は、コントロール信号（ｚ）によっ
てその接点が制御され、'Ｌ'の期間は（ア）が'Ｈ'の期
間は（イ）が選択される。またＳＷ１３７およびＳＷ１
３９は時刻ｔ₄₁以降は（ア）が選択され、レジスタ１３
８はコントロール信号（ｚ）の'Ｌ'の期間のＳＷ１３７
の出力をラッチし、レジスタ１４０は時刻ｔ₄₃以降コン
トロール信号（ｚ）の'Ｈ'の期間のＳＷ１３９の出力を
ラッチする。加算器１３５はＳＷ１３４とともに、コン
トロール信号（ｚ）が'Ｌ'の期間、レジスタ１３８の出
力と、'Ｈ'の期間、レジスタ１３９の出力と値'１５'を
加算する。以上のことから図２０に示すように、レジス
タ１３８は初期出力値'００８'で、時刻ｔ₄₂から２CLOC
K毎に'０１７'、'０２６'、'０３５'、・・・・・ と値を更
新し、またレジスタ１４０は初期出力値'０Ｅ９'で、時
刻ｔ₄₃から２CLOCK毎に'０Ｆ７'、'１０６'、'１１
５'、・・・・・ と値を更新する。従って端子２０９から読
みだしアドレスとして、時刻ｔ₄₁から１CLOCK毎に値'０
０８'、'０Ｅ９'、'０１７'、'０Ｆ７'、'０２６'、'１
０６'、・・・・・ がΔｑメモリ１３１に出力される（図２
０(n)）。DCT0: 008, DCT1: 017, DCT2: 02
6, DCT3: 035, DCT4: 044 ... DCT15: 0E9, DCT16: 0F7, DCT18: 106, DCT19: 11
5, DCT20: 124 ..... And the memory controller 132 operates so as to alternately output this address. At time t _{41 when} the selecting operation of the quantizer is started, the SW 143 switches from (a) to (a), and after this time, the output of the SW 141, that is, the register 13
8 and the output of the register 140 are alternately input to the Δq memory 131 via the terminal 209 as a read address. The contact of the SW 141 is controlled by the control signal (z), and (a) is selected during the period of “L” and (a) during the period of “H”. Also SW137 and SW1
39, (a) is selected after time t ₄₁ , and the register 13
8 is SW137 in the period of'L 'of the control signal (z)
And the register 140 latches the output of the SW 139 during the'H 'period of the control signal (z) after time t ₄₃ . The adder 135, together with the SW134, adds the output of the register 138 and the output of the register 139 to the value “15” during the period when the control signal (z) is “L” and during the period “H”. From the above, as shown in FIG. 20, the register 138 has the initial output value '008', and 2CLOC from time t ₄₂ .
The value is updated as' 017 ',' 026 ',' 035 ', ... for each K, and the register 140 has the initial output value' 0E9 ', and' 0F7 ',' every 2 CLOCKs from time t _43. 106 ', '11
5 ', ... Update the value. Therefore, as a read address from the terminal 209, a value of “0” is obtained every 1 CLOCK from time t _41.
08 ',' 0E9 ',' 017 ',' 0F7 ',' 026 ',' 1
06 ′, ... Are output to the Δq memory 131 (see FIG. 2).
0 (n)).

【００４１】Δｑメモリ１３１は入力されるアドレス値
の内容を出力し、次のCLOCK(a)の立ち上がりエッジでレ
ジスタ１３３にラッチする。時刻ｔ₄₂でレジスタ１３３
にラッチされたＤＣＴＮｏ.０の差分データが端子２０
８を介して加算器１４６の一方の端子に入力される。ま
たこの時刻にはＳＷ１４５は（イ）が選択されており、
加算器１４６の他方の端子にはレジスタ１４４の出力即
ちデータ量見積時に計算された量子化Ｎｏ.８ですべて
のＤＣＴブロックが量子化された時の総データ量が入力
されており、これらの値の加算結果（ｘ）が時刻ｔ₄₃の
CLOCK(a)の立ち上がりエッジでレジスタ１４７にラッチ
される。ＳＷ１４５は時刻ｔ₄₃以降、次のビデオセグメ
ントまで（ア）が選択され、従って時刻ｔ₄₃では加算器
１４６はレジスタ１４７の出力とＤＣＴＮｏ.１５の差
分データの加算を行い、この結果を時刻ｔ₄₄のCLOCK(a)
の立ち上がりエッジでレジスタ１４７にラッチする。次
に、時刻ｔ₄₄では、加算器１４６はレジスタ１４７の出
力とＤＣＴＮｏ.１の差分データの加算を行い、この結
果を時刻ｔ₄₄のCLOCK(a)の立ち上がりエッジでレジスタ
１４７にラッチする。時刻ｔ₄₅では、レジスタ１４７の
出力とＤＣＴＮｏ.１６の差分データの加算、時刻ｔ₄₆
では、レジスタ１４７の出力とＤＣＴＮｏ.２の差分デ
ータの加算というように、１CLOCK毎にデータ量の累積
値に第１ブロック、第２ブロックのＤＣＴＮｏ.の差分
データを順次交互に更新し加算していく。と同時に加算
器１４６は加算結果を監視しＣＤを越えるとキャリー２
（ｙ）を発生し、ＳＷＰ検出器に出力する。図２０はＤ
ＣＴＮｏ.１９の差分データを加算したとき、ＣＤを越
えキャリー２（ｙ）が発生したことを示している。即
ち、第１ブロックのＤＣＴＮｏ.４、第２ブロックのＤ
ＣＴＮｏ.１８までは、量子化器のクラスを１つ上（量
子化Ｎｏ.９）にしても、総データ量はＣＤを越えない
ことを示している。The Δq memory 131 outputs the content of the input address value and latches it in the register 133 at the next rising edge of CLOCK (a). Register 133 at time t ₄₂
The differential data of DCT No. 0 latched in
8 is input to one terminal of the adder 146. Also, at this time, the SW 145 is selected as (a),
To the other terminal of the adder 146, the output of the register 144, that is, the total data amount when all the DCT blocks are quantized by the quantization No. 8 calculated at the time of estimating the data amount, is input. Is the addition result (x) at time t ₄₃
It is latched in the register 147 at the rising edge of CLOCK (a). After the time t _{43, the} SW 145 selects (a) until the next video segment. Therefore, at the time t ₄₃ , the adder 146 adds the output of the register 147 and the difference data of the DCT No. 15 and outputs the result as the time t _44. CLOCK (a)
Latch in register 147 on the rising edge of Next, at time t _44, the adder 146 performs addition of the difference data output and DCTNo.1 register 147 is latched in the register 147 on the rising edge of CLOCK at time t ₄₄ the results (a). At time t ₄₅ , the output of the register 147 and the difference data of DCT No. 16 are added, and at time t ₄₆
Then, like the output of the register 147 and the difference data of DCT No. 2, the difference data of the DCT No. of the first block and the second block are sequentially alternately updated and added to the cumulative value of the data amount every 1 CLOCK. Go. At the same time, the adder 146 monitors the addition result and carries 2 when the CD is exceeded.
(Y) is generated and output to the SWP detector. Figure 20 is D
When the difference data of CT No. 19 is added, it indicates that a carry 2 (y) occurred across the CD. That is, DCT No. 4 of the first block and D of the second block
Up to CT No. 18, even if the class of the quantizer is increased by one (quantization No. 9), the total data amount does not exceed the CD.

【００４２】図１９のように構成されるＳＷＰ検出器１
４８では、カウンタ１４９はキャリー２（ｙ）が発生す
るまでの第１ブロックのＤＣＴＮｏ.の更新状態を検出
するもので、時刻ｔ₄₃から動作し、端子２１１から入力
されるキャリー２信号（ｙ）が'Ｌ'のときコントロール
信号（ｚ）が'Ｈ'期間のCLOCK(a)をカウントする。また
カウンタ１５０はキャリー２（ｙ）が発生するまでの第
２ブロックのＤＣＴＮｏ.の更新状態を検出するもの
で、時刻ｔ₄₄から動作し、キャリー２信号（ｙ）が'Ｌ'
のときコントロール信号（ｚ）が'Ｌ'期間のCLOCK(a)を
カウントし、値０がＤＣＴＮｏ.１５、値１がＤＣＴＮ
ｏ.１６ ・・・・・・に対応する。以上の動作の結果、図２０
に示すように、ＤＣＴＮｏ.１９でキャリー２（ｙ）が
発生すると、カウンタ１４９は値４で、同様にカウンタ
１５０は値３でカウント動作を停止し、端子２１２から
第１ブロックのＳＷＰ"４"、端子２１３から第２ブロッ
クのＳＷＰ"３"が出力され、量子化部１０６に送られ
る。量子化部１０６ではこのＳＷＰと、データ量見積で
求めた量子化Ｎｏ.を基に量子化を行う。上記の例の場
合、第１ブロックはＤＣＴＮｏ.４までが、第２ブロッ
クではＤＣＴＮｏ.１８までが量子化Ｎｏ.９で量子化さ
れ、それ以外のＤＣＴＮｏ.は量子化Ｎｏ.８で量子化さ
れる（図１１において、ｑ＝９）。SWP detector 1 constructed as shown in FIG.
At 48, the counter 149 detects the update state of the DCT No. of the first block until the carry 2 (y) is generated. The counter 149 operates from the time t ₄₃ and carries the carry 2 signal (y) input from the terminal 211. Is "L", the control signal (z) counts CLOCK (a) during the "H" period. Further, the counter 150 detects the update state of the DCT No. of the second block until the carry 2 (y) is generated, and it operates from the time t ₄₄ , and the carry 2 signal (y) is'L '.
At this time, the control signal (z) counts CLOCK (a) during the'L 'period, the value 0 is DCT No. 15, and the value 1 is DCTN.
Corresponding to o.16 .... As a result of the above operation, FIG.
When a carry 2 (y) occurs in DCT No. 19, the counter 149 stops counting at the value 4 and similarly the counter 150 stops at the value 3, as shown in FIG. , SWP “3” of the second block is output from the terminal 213 and sent to the quantization unit 106. The quantizer 106 quantizes based on this SWP and the quantized number obtained by the data amount estimation. In the above example, up to DCT No. 4 in the first block, up to DCT No. 18 in the second block are quantized with quantization No. 9, and other DCT Nos. Are quantized with quantization No. 8. (Q = 9 in FIG. 11).

【００４３】ここで、第１ブロック、第２ブロックの最
初のＤＣＴＮｏ.の差分データを加算した時点で総デー
タ量がＣＤを越えるときはＳＷＰの値を１４にする規定
からこれらカウンタ１４９、１５０の初期値は１４とな
っている。Here, when the total data amount exceeds CD at the time when the first DCT No. difference data of the first block and the second block is added, the SWP value is set to 14 because of the provision of these counters 149 and 150. The initial value is 14.

【００４４】[0044]

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ｑメモリ１２３とΔｑメモリ１３１のア
ドレスには相関関係が無く、またΔｑメモリ１３１には
差分データがＤＣＴＮｏ.０から順につめて格納されて
いるため、アドレス制御に別々のメモリコントローラー
が要ること、量子化器選択時、Δｑメモリ１３１から読
み出す際、その上記したようにそのアドレス値の発生が
複雑で、その実現のため加算器が２つ（１３５、１３
６）とその周辺にセレクタ（ＳＷ）（１３７、１３９、
１４０）が要ること、更にＳＷＰの検出に２つのカウン
タ（１４９、１５０）が要ること等から、ＩＣ化の際こ
の部分の回路実現には１０００ゲート近くを要し、ＩＣ
の回路規模を大きくする１つの要因として問題であっ
た。However, in the above configuration, there is no correlation between the addresses of the q memory 123 and the Δq memory 131, and the difference data is stored in the Δq memory 131 sequentially from DCT No. 0. Since a separate memory controller is required for address control, the generation of the address value is complicated as described above when reading from the Δq memory 131 when the quantizer is selected. There are two (135, 13
6) and its surroundings with selectors (SW) (137, 139,
140), and because two counters (149, 150) are needed for SWP detection, it requires about 1000 gates to implement the circuit in this IC.
Was a problem as one of the factors that increase the circuit scale of.

【００４５】本発明は懸かる点に鑑み、データ量見積部
および量子化器選択部の回路規模を縮小し、ＩＣ化に適
した符号化装置を提供することを目的とする。In view of the problems, it is an object of the present invention to reduce the circuit scale of the data amount estimating unit and the quantizer selecting unit and provide an encoding device suitable for IC implementation.

【００４６】[0046]

【課題を解決するための手段】上記課題を解決するため
に本発明の符号化装置は、入力信号の標本値を集めてｍ
×ｎの画素毎に小ブロック化する小ブロック化手段と、
ブロックを所定数集めて大ブロック化する大ブロック化
手段と、大ブロックを少なくとも２つ以上のグループに
分けるグループ化手段と、小ブロック毎に直交変換する
直交変換手段と、直交変換手段で得られる直交成分に対
して複数種類の量子化器を備えた量子化手段と、大ブロ
ックのデータをそれぞれの量子化器で量子化したデータ
の符号化後のデータ量を計算するブロックデータ量計算
手段と、ブロックデータ量計算手段での計算結果を記憶
するデータ量メモリと、各小ブロック毎に量子化器間の
符号化後の符号量の差を求める差分データ算出手段、差
分データ算出手段での計算結果を記憶する差分データメ
モリとを具備し、差分データメモリのアドレスを示すビ
ット列をその特定のビット列がデータ量メモリのアドレ
スをも並列に指定するよう構成した符号化装置である。In order to solve the above-mentioned problems, the coding apparatus of the present invention collects the sampled values of the input signal by m
Small block forming means for forming small blocks for each pixel of × n;
Large block forming means for collecting a predetermined number of blocks into large blocks, grouping means for dividing large blocks into at least two groups, orthogonal transforming means for orthogonal transforming each small block, and orthogonal transforming means. Quantizing means having a plurality of kinds of quantizers for orthogonal components, and block data amount calculating means for calculating the encoded data amount of data obtained by quantizing a large block of data with each quantizer, , A data amount memory for storing the calculation result in the block data amount calculating means, a difference data calculating means for obtaining the difference in the code amount after encoding between the quantizers for each small block, and a calculation in the difference data calculating means A differential data memory for storing the result is provided, and a bit string indicating the address of the differential data memory is specified in parallel with the specific bit string and the data amount memory address is also specified. It is so that configuration the encoder.

【００４７】また、入力信号の標本値を集めてｍ×ｎの
画素毎に小ブロック化する小ブロック化手段と、ブロッ
クを所定数集めて大ブロック化する大ブロック化手段
と、大ブロックを少なくとも２つ以上のグループに分け
るグループ化手段と、小ブロック毎に直交変換する直交
変換手段と、直交変換手段で得られる直交成分に対して
複数種類の量子化器を備えた量子化手段と、大ブロック
のデータをそれぞれの量子化器で量子化したデータの符
号化後のデータ量を計算するブロックデータ量計算手段
と、ブロックデータ量計算手段での計算結果を記憶する
データ量メモリと、各小ブロック毎に量子化器間の符号
化後の符号量の差を求める差分データ算出手段、差分デ
ータ算出手段での計算結果を記憶する差分データメモリ
とを具備し、差分データメモリのアドレスを示すビット
列をその特定のビット列がグループの番号に、ビット列
の中の別の特定のビット列がグループ毎に含まれる小ブ
ロックの番号に対応するよう構成した符号化装置であ
る。Further, at least the large block, at least the small block forming means for collecting the sampled values of the input signal and forming the small block for each m × n pixel, the large block forming means for collecting a predetermined number of blocks to make the large block. Grouping means for dividing into two or more groups, orthogonal transformation means for performing orthogonal transformation for each small block, quantization means provided with a plurality of types of quantizers for orthogonal components obtained by the orthogonal transformation means, and large A block data amount calculation means for calculating the data amount after encoding of the data obtained by quantizing the block data by each quantizer, a data amount memory for storing the calculation result by the block data amount calculation means, and each small The difference data calculation means for obtaining the difference in the code amount after encoding between the quantizers for each block, and the difference data memory for storing the calculation result by the difference data calculation means are provided. A bit string that indicates the address of the data memory to the number of the specific bit string group, an encoding device further particular bit sequence are configured to correspond to the number of small blocks included in each group in the bit string.

【００４８】[0048]

【作用】本発明は、上記した構成により、データ量見積
動作時、差分データを記憶する差分データメモリをアク
セスするアドレスカウンタの出力ビット列の特定のビッ
ト列をデータ量メモリをアクセスするアドレスに割当、
１つのアドレスカウンタで双方のメモリを並列にアクセ
スする。また量子化器選択動作時、アドレスカウンタを
各グループの小ブロックの番号ｉに対応したビット列を
固定し、グループの番号に対応したビット列を変化さ
せ、各グループの小ブロックｉに対応した差分データを
読みだした後、小ブロックの番号ｉに対応したビット列
の値をｉ＋１に更新して固定し、再度グループの番号に
対応したビット列を変化させて、各グループの小ブロッ
クｉ＋１に対応した差分データを読みだす。この動作を
繰り返して各グループの小ブロックに対応した差分デー
タを読みだしていく。According to the present invention, according to the above configuration, a specific bit string of the output bit string of the address counter for accessing the differential data memory for storing the differential data is assigned to the address for accessing the data amount memory during the data amount estimating operation,
Both memories are accessed in parallel by one address counter. During the quantizer selection operation, the address counter fixes the bit string corresponding to the number i of the small blocks in each group, changes the bit string corresponding to the number of the group, and outputs the difference data corresponding to the small block i of each group. After reading, the value of the bit string corresponding to the small block number i is updated to i + 1 and fixed, and the bit string corresponding to the group number is changed again to obtain the difference data corresponding to the small block i + 1 of each group. Read out. This operation is repeated to read out the difference data corresponding to the small blocks in each group.

【００４９】[0049]

【実施例】以下、本発明の一実施例について図面を用い
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【００５０】図１は本発明の一実施例における符号化装
置のデータ量見積部におけるｑメモリ周辺のブロック
図、図２は同実施例におけるアドレス切り替え部の構成
を示すブロック図、図３は同実施例におけるΔｑメモリ
のアドレス制御の動作タイミング図、図４は同実施例に
おけるＳＷＰ検出器のブロック図、図５はその動作タイ
ミング図である。これらの図において、従来例と同一機
能のブロックは同一番号を付して説明は省略する。図
１、図２、図４において、１はｑメモリ１２３とΔｑメ
モリ１３１を制御するメモリコントローラ、２はメモリ
コントローラ１のアドレス出力を必要なCLOCK数シフト
するアドレスシフタ、３は量子化器選択動作時Δｑメモ
リ１３１のアドレスの最上位ビットの値を反転させる１
ビットカウンタ、４は同じく量子化器選択動作時Δｑメ
モリ１３１のアドレス値の中位４ビット（ｂｉｔ４から
ｂｉｔ７）を出力するカウンタ、５、６、７はデータ量
見積時と量子化器選択時のアドレスを切り替えるＳＷ、
８は量子化器選択動作終了時第１ブロックのＳＷＰを出
力するレジスタ、９は同第２ブロックのＳＷＰを出力す
るレジスタである。図３において、ｎ'はＳＷ５、６、
７を介して出力されるΔｑメモリ１３１のアドレス信
号、（ニ）はカウンタ３の出力、（ホ）はカウンタ４の
出力、（ヘ）はレジスタ８の出力、（ト）はレジスタ９
の出力である。FIG. 1 is a block diagram of the periphery of the q memory in the data amount estimation unit of the encoding device in one embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of the address switching unit in the embodiment, and FIG. 3 is the same. FIG. 4 is an operation timing chart of address control of the Δq memory in the embodiment, FIG. 4 is a block diagram of the SWP detector in the embodiment, and FIG. 5 is an operation timing chart thereof. In these figures, the blocks having the same functions as those in the conventional example are designated by the same reference numerals and the description thereof will be omitted. 1, 2, and 4, 1 is a memory controller that controls the q memory 123 and the Δq memory 131, 2 is an address shifter that shifts the address output of the memory controller 1 by the required CLOCK number, and 3 is a quantizer selection operation. Time Δq Invert the value of the most significant bit of the address of the memory 131 1
Similarly, the bit counters 4 are counters for outputting the middle 4 bits (bit 4 to bit 7) of the address value of the Δq memory 131 during the quantizer selection operation, and 5, 6, and 7 are counters for estimating the data amount and selecting the quantizer. SW to switch the address,
Reference numeral 8 is a register for outputting the SWP of the first block at the end of the quantizer selection operation, and 9 is a register for outputting the SWP of the second block. In FIG. 3, n'is SW5, 6,
7, the address signal of the Δq memory 131 output via 7, the output of the counter 3 (d), the output of the counter 4 (e), the output of the register 8 (f), the register 9 (g)
Is the output of.

【００５１】また、本実施例では、Δｑメモリ１３１に
格納する差分データのアドレス空間は従来装置と異なり
（表５）に示すように設定する。即ち、それぞれのＤＣ
ＴＮｏの差分データを、アドレスの下位４ビットの値が
１６進数の'０'から'Ｅ'までの空間に格納し、アドレス
の中位４ビットの値をそれぞれのＤＣＴＮｏ.に対応
（第２ブロックののＤＣＴＮｏ.も先頭のＤＣＴＮｏ.１
５を０とする）させ、更にアドレスの上位１ビットの値
で第１ブロックと第２ブロックを区別するようにその空
間を割り付けている。Further, in the present embodiment, the address space of the differential data stored in the Δq memory 131 is set as shown in (Table 5) unlike the conventional device. That is, each DC
The difference data of the TNo is stored in the space where the lower 4 bits of the address are hexadecimal numbers "0" to "E", and the middle 4 bits of the address correspond to each DCT No. (second block). DCT No. is also the first DCT No. 1
5 is set to 0), and the space is allocated so that the first block and the second block are distinguished by the value of the upper 1 bit of the address.

【００５２】[0052]

【表５】 [Table 5]

【００５３】また（表５）にないアドレス例えば'００
Ｆ'にはメモリセル存在しない。（表６）にその詳細を
示す。（表６）に示すように差分データ［Ｎ_j+1(i)−Ｎ
_j(i)］の値が格納されているΔｑメモリ１３１のアドレ
スの下位４ビットはどのＤＣＴＮｏ.も全て同じ値ｊに
なる。また、（表６）からわかるようにアドレス下位４
ビットの値は、データ量見積時に選択される量子化Ｎ
ｏ.に対応する。即ち、量子化器選択動作時、下位４ビ
ットの値がデータ量見積で選択された量子化Ｎｏ.に等
しいアドレスに格納された差分データを順次読み出せば
よいように構成されている。Addresses not listed in (Table 5), for example, '00
There is no memory cell in F '. The details are shown in (Table 6). As shown in (Table 6), the difference data [N _{j + 1} (i) −N
The lower 4 bits of the address of the Δq memory 131 in which the value of _j (i)] is stored have the same value j for all DCT numbers. Also, as can be seen from (Table 6), the lower four addresses
The value of the bit is the quantization N selected when estimating the data amount.
Corresponds to o. That is, in the quantizer selection operation, the difference data stored in the address whose lower 4 bits are equal to the quantization No. selected in the data amount estimation may be sequentially read.

【００５４】[0054]

【表６】 [Table 6]

【００５５】以上のように構成された実施例について、
図面を基に以下説明する。図１に示すように、メモリコ
ントローラ１内の不図示の９ビットのアドレスカウンタ
の出力はアドレスシフタ２を経由して端子１１、１２、
１３を介して出力され、図２に示すアドレス切り替え部
の端子１５、１６、１７を経てＳＷ５、６、７の接点
（イ）に入力される。データ量見積の動作時は、これら
のＳＷ５、６、７は（イ）側が選択されいるため、端子
１８、１９、２０からこのアドレスカウンタの出力がΔ
ｑメモリ１３１のアドレスとして出力される。ここで、
９ビットのうち端子１８からは上位１ビットが、端子１
９からは中位４ビットが、端子２０からは下位４ビット
が出力される。またこのアドレスカウンタの出力の下位
４ビット（アドレスァ）およびアドレスシフタ２でシフ
トされた値（アドレスア）は、ＳＷ１２７およびレジス
タ１２８を経てｑメモリ１２３のアドレス値（図１４
（ｇ））になる。メモリコントローラ１は上記したと同
様の時刻ｔ₂のタイミングでアドレスァを出力するよう
に内部の９ビットのアドレスカウンタ（以下９ビットカ
ウンタという）を動作させる。アドレスシフタ２はこの
９ビットカウンタの出力を２CLOCKシフトするもので、
この結果アドレスアは上記同様の時刻ｔ₄のタイミング
で出力される。また図３（従来の説明と同様ＤＣＴＮ
ｏ.６の場合を示している）に示すように、上記同様の
時刻ｔ₄のタイミングでΔｑメモリ１３１に先頭のアド
レスを与えることになる。ここで従来装置と異なること
は、アドレスィの下位４ビットの値が各ＤＣＴＮｏ.と
も'０'から開始される点である（図３では'０６０'とな
る）。メモリコントローラ１の９ビットカウンタは、従
来装置のアドレスと同様以降２CLOCK毎に値を１つ更新
するので、以降はΔｑメモリのアドレス（アドレスィ
（ｎ'））の値が異なる以外は従来と全く同様の動作と
なる。９ビットカウンタはデータ量見積開始時即ちＤＣ
ＴＮｏ.０のデータ量の加算を開始する直前にに'００
０'にリセットされ、図１４に示したようにＤＣＴＮｏ.
０の時刻ｔ₄から２CLOCK毎に値を１つ更新（カウント）
し、下位４ビットの値がｑメモリ１２３の最後のアドレ
ス'Ｆ'になると動作を停止しその値を保持し、次のＤＣ
ＴＮｏ.の時刻ｔ₂からまたそのカウント動作を続けて、
ｑメモリ１２３のアドレスを再度'０'から繰り返すと共
に、Δｑメモリ１３１のアドレスを次の新たな値に更新
していく。Δｑメモリ１３１には下位４ビットの値が'
Ｆ'になるアドレスにはメモリセルがなく、データの書
き込みはない。また９ビットカウンタは'０ＥＦ'の次
は'０Ｆ０'ではなく'１００'に値が飛ぶように周知の技
術で構成される。Regarding the embodiment configured as described above,
It will be described below with reference to the drawings. As shown in FIG. 1, the output of a 9-bit address counter (not shown) in the memory controller 1 passes through the address shifter 2 and the terminals 11, 12,
It is output via 13 and is input to the contact (a) of SW 5, 6, and 7 via terminals 15, 16, and 17 of the address switching unit shown in FIG. During the operation of estimating the amount of data, since the SWs 5, 6, and 7 are selected on the side (a), the output of this address counter from the terminals 18, 19 and 20 is Δ.
It is output as the address of the q memory 131. here,
Of the 9 bits, the upper 1 bit from the terminal 18 is the terminal 1
The middle 4 bits are output from 9 and the lower 4 bits are output from the terminal 20. Further, the lower 4 bits (addresser) of the output of the address counter and the value (address A) shifted by the address shifter 2 pass through the SW 127 and the register 128, and the address value of the q memory 123 (FIG. 14).
(G)). The memory controller 1 operates an internal 9-bit address counter (hereinafter referred to as a 9-bit counter) so as to output the addresser at the same timing t ₂ as described above. The address shifter 2 shifts the output of this 9-bit counter by 2 CLOCK,
As a result, the address A is output at the timing of time t ₄ similar to the above. In addition, as shown in FIG.
6), the head address is given to the Δq memory 131 at the timing of time t ₄ similar to the above. The difference from the conventional device is that the value of the lower 4 bits of the address starts from "0" for each DCT No. (it becomes "06 0 " in FIG. 3). Since the 9-bit counter of the memory controller 1 updates one value every 2 CLOCKs like the address of the conventional device, it is completely different from the conventional one except that the value of the address (address (n ')) of the Δq memory is different thereafter. The same operation is performed. 9-bit counter is DC at the start of data amount estimation
Immediately before starting the addition of the data amount of TNo.
It is reset to 0 ', and DCT No. as shown in FIG.
Update one value every 2 CLOCKs from time t _{4 of} 0 (count)
Then, when the value of the lower 4 bits reaches the last address'F 'of the q memory 123, the operation is stopped and the value is held, and the next DC
The counting operation is continued again from time t _{2 of} TNo.
The address of the q memory 123 is repeated from '0' again, and the address of the Δq memory 131 is updated to the next new value. The value of the lower 4 bits is stored in the Δq memory 131.
There is no memory cell at the address that becomes F ′, and no data is written. Further, the 9-bit counter is configured by a known technique so that the value jumps to "100" instead of "0F0" after "0EF".

【００５６】次に本実施例における量子化選択時の動作
について説明する。量子化選択動作時、図２のアドレス
選択部のＳＷ５、６、７は全て（ア）が選択される。Ｓ
Ｗ５の接点（ア）にはカウンタ３の出力が、ＳＷ６の接
点（ア）にはカウンタ４の出力が接続される。またＳＷ
７の接点（ア）には端子１４を介してアドレスメモリレ
ジスタ１２９の出力が接続される。従って、量子化選択
動作時、Δｑメモリ１３１のアドレス下位４ビットは、
アドレスメモリレジスタ１２９の出力値即ち、データ量
見積動作時に選択された量子化Ｎｏ.の値に固定される
ことになる。以降従来例の説明と同様、その値が８であ
ったと仮定して説明する。量子化選択動作を開始する時
刻ｔ₈₀にカウンタ３は、図５に示すように'Ｈ'から'Ｌ'
になりその後１CLOCK毎に反転を繰り返す。また、カウ
ンタ３の出力（ニ）が'Ｈ'レベルの時にカウントを１つ
更新するカウンタ４は、この時刻に'０'にリセットされ
る。従って、時刻ｔ₈₀にΔｑメモリ１３１はアドレスィ
（ｎ'）'００８'番地がアクセスされ、対応するＤＣＴ
Ｎｏ.０の差分データ［Ｎ₉(0)−Ｎ₈(0)］が出力され、
時刻ｔ₈₁のCLOCK(a)の立ち上がりエッジでレジスタ１３
３にラッチされる（図５(v)）。次に時刻ｔ₈₁になる
と、カウンタ３の出力（ニ）は'Ｌ'レベルであるので、
Δｑメモリ１３１はアドレスィ（ｎ'）'１０８'番地が
アクセスされ、対応するＤＣＴＮｏ.１５の差分データ
［Ｎ₉(15)−Ｎ₈(15)］が出力され、時刻ｔ₈₂のCLOCK(a)
の立ち上がりエッジでレジスタ１３３にラッチされる。
と同時にカウンタ４の出力値（ホ）が１つ更新され、時
刻ｔ₈₂ではΔｑメモリ１３１はアドレスィ（ｎ'）'０１
８'番地がアクセスされ、対応するＤＣＴＮｏ.１の差分
データ［Ｎ₉(1)−Ｎ₈(1)］が出力され、時刻ｔ₈₃のCLOC
K(a)の立ち上がりエッジでレジスタ１３３にラッチされ
る。このようにして図５に示すように、レジスタ１３３
には時刻ｔ₈₁から１CLOCK毎に、Δｑメモリ１３１か
ら、アドレスメモリレジスタ１２９の出力値に対応した
差分データ（この例では、（表６）の下線を引いた部
分）が第１ブロック、第２ブロック交互に出力され、ラ
ッチされる。Next, the operation when quantization is selected in this embodiment will be described. At the time of the quantization selection operation, SW5, 6, and 7 of the address selection unit of FIG. S
The output of the counter 3 is connected to the contact (a) of W5, and the output of the counter 4 is connected to the contact (a) of SW6. Also SW
The output of the address memory register 129 is connected to the contact point (7) of 7 through the terminal 14. Therefore, during the quantization selection operation, the lower 4 bits of the address of the Δq memory 131 are
The output value of the address memory register 129, that is, the value of the quantization No. selected during the data amount estimation operation, is fixed. Hereinafter, similar to the description of the conventional example, description will be made assuming that the value is 8. At time t ₈₀ when the quantization selection operation is started, the counter 3 changes from “H” to “L” as shown in FIG.
After that, the inversion is repeated every 1 CLOCK. Further, the counter 4, which updates the count by 1 when the output (d) of the counter 3 is at the “H” level, is reset to “0” at this time. Therefore, at time t ₈₀ , the Δq memory 131 is accessed at the address (n ′) '008' and the corresponding DCT
The difference data [N ₉ (0) -N ₈ (0)] of No. 0 is output,
At the rising edge of CLOCK (a) at time t ₈₁ , register 13
3 is latched (Fig. 5 (v)). Next, at time t ₈₁ , since the output (d) of the counter 3 is at the “L” level,
Δq memory 131 address I (n ')' 108 'address is accessed, the differential data _{[N 9 (15) -N 8} (15)] of the corresponding DCTNo.15 is output, at time t ₈₂ CLOCK (a )
Latched in register 133 on the rising edge of.
At the same time, the output value (e) of the counter 4 is updated by one, and at time t ₈₂ , the Δq memory 131 has the address (n ′) ′ 01.
Address 8'is accessed, the corresponding difference data [N ₉ (1) -N ₈ (1)] of DCT No. 1 is output, and CLOC at time t ₈₃ .
It is latched in the register 133 at the rising edge of K (a). In this way, as shown in FIG.
Every 1 CLOCK from time t _81, the difference data (in this example, the underlined portion of (Table 6)) corresponding to the output value of the address memory register 129 is output from the Δq memory 131 in the first block and the second block. The blocks are alternately output and latched.

【００５７】このレジスタ１３３の出力値が図１８に示
す端子２０８を介して加算器１４６の一方の端子に入力
され、従来例と同様データ量見積動作時にレジスタ１４
４にラッチされた値に順次累積加算をしていき、その累
積値がＣＤを越した時点でキャリー２（ｙ）を発生させ
る。The output value of the register 133 is input to one terminal of the adder 146 via the terminal 208 shown in FIG. 18, and the register 14 is used in the data amount estimating operation as in the conventional example.
The value latched in 4 is sequentially cumulatively added, and when the cumulative value exceeds CD, a carry 2 (y) is generated.

【００５８】このように、データ量見積で求めたＣＤを
越えない最大の、In this way, the maximum value that does not exceed the CD obtained by the data amount estimation,

【００５９】[0059]

【数２】 [Equation 2]

【００６０】Δｑメモリ１３１の下位４ビットの値がｑ
−１のアドレスに格納されている差分データ［Ｎ_q(i)−
Ｎ_q-1(i)］を順次加算することは、各ＤＣＴＮｏ.のデ
ータ量を１つ上（ｑ）のクラスの量子化Ｎｏ.のデータ
量Ｎ_q(i)に置き換えることであり、加算時キャリー２
（ｙ）が発生しなければ、そのＤＣＴＮｏ.ｉの量子化
クラスを１つ上げても総データ量がＣＤを越えないこと
を意味する。The value of the lower 4 bits of the Δq memory 131 is q.
Difference data [N _q (i) − stored at the address −1
N _q−1 (i)] is sequentially added to replace the data amount of each DCT No. with the data amount N _q (i) of the quantization No. of the class (q) one higher. Carry 2
If (y) does not occur, it means that the total data amount does not exceed CD even if the quantization class of DCT No. i is increased by one.

【００６１】次に本実施例におけるＳＷＰ検出器の動作
にて説明する。図４において、レジスタ８には端子２１
を介してカウンタの３の出力（ニ）と端子２２を介して
加算器１４６のキャリー２（ｙ）と端子２３を介してカ
ウンタ４の出力（ホ）が入力される。またレジスタ９に
は、同様にカウンタ３の出力（ニ）とキャリー２（ｙ）
そしてレジスタ８の出力（ヘ）が入力される。レジスタ
８は時刻ｔ₈₂から動作を開始し、キャリー２（ｙ）が'
Ｌ'レベルで、カウンタ３の出力（ニ）が'Ｈ'レベルの
時CLOCK(a)の立ち上がりエッジでカウンタ４の出力
（ホ）をラッチする。またレジスタ９は時刻ｔ₈₃から動
作を開始し、キャリー２（ｙ）が'Ｌ'レベルで、カウン
タ３の出力（ニ）が'Ｌ'レベルの時CLOCK(a)の立ち上が
りエッジでレジタ８の出力（ヘ）をラッチする。今、図
５のようにキャリー２がＤＣＴＮｏ.１９の差分データ
を加算した結果、発生したとする（時刻ｔ₉₀とｔ₉₁の
間）と、レジスタ８の出力は'０'、'１'、'２'、'
３'、'４'と変化し、キャリー２（ｙ）が発生する直前
の値'４'がホールドされ、第１ブロックのＳＷＰとして
端子２４から量子化部１０６に出力される。またレジス
タ９は'０'、'１'、'２'、'３'と変化し、キャリー２
（ｙ）が発生する直前の値'３'がホールドされ、第２ブ
ロックのＳＷＰとして端子２５から量子化部１０６に出
力される。量子化部１０６はこの情報を基に従来例と同
様各ＤＣＴブロックの量子化を行う。ここで、第１ブロ
ック、第２ブロックの最初のＤＣＴＮｏ.の差分データ
を加算した時点で総データ量がＣＤを越えるときはＳＷ
Ｐの値を１４にすることからこれらレジスタ８、９の初
期値は１４となっている。Next, the operation of the SWP detector in this embodiment will be described. In FIG. 4, the register 21 has a terminal 21.
The output (3) of the counter 4 is input via the terminal 22, the carry 2 (y) of the adder 146 via the terminal 22, and the output (e) of the counter 4 via the terminal 23. Similarly, the output of the counter 3 (d) and the carry 2 (y) are stored in the register 9.
Then, the output (f) of the register 8 is input. Register 8 starts operation at time t ₈₂ , and carry 2 (y) becomes'
At the L level, when the output (d) of the counter 3 is at the “H” level, the output (e) of the counter 4 is latched at the rising edge of CLOCK (a). Further, the register 9 starts operating at time t _83, and when the carry 2 (y) is at the “L” level and the output (d) of the counter 3 is at the “L” level, the register 8 of the register 8 is output at the rising edge of CLOCK (a). Latch the output (f). Assuming that this occurs as a result of carry 2 adding the difference data of DCT No. 19 as shown in FIG. 5 (between times t ₉₀ and t ₉₁ ), the output of register 8 is “0”, “1”, '2', '
The value "4" immediately before the carry 2 (y) is generated is held, and is output from the terminal 24 to the quantizer 106 as the SWP of the first block. Also, the register 9 changes to "0", "1", "2", "3", and the carry 2
The value '3' immediately before the occurrence of (y) is held and output from the terminal 25 to the quantization unit 106 as the SWP of the second block. The quantizer 106 quantizes each DCT block based on this information as in the conventional example. Here, if the total data amount exceeds the CD at the time when the first DCT No. difference data of the first block and the second block is added, SW
Since the value of P is set to 14, the initial value of these registers 8 and 9 is 14.

【００６２】以上のように本実施例によれば、Δｑメモ
リ１３１のアドレス空間即ち各ＤＣＴＮｏ.の差分デー
タの格納領域を上記した（表５）、（表６）のように設
定することにより、ｑメモリのアドレスにΔｑメモリの
アドレスの１部を共通に使用することが可能となり、従
来装置に比べｑメモリのメモリコントローラを削減する
事が出来る。As described above, according to this embodiment, by setting the address space of the Δq memory 131, that is, the storage area of the differential data of each DCT No., as shown in (Table 5) and (Table 6) above, It is possible to commonly use a part of the address of the Δq memory for the address of the q memory, and it is possible to reduce the memory controller of the q memory as compared with the conventional device.

【００６３】また、量子化器選択時のΔｑメモリのアド
レスの発生回路は、主に１ビットと４ビットのカウンタ
のみで構成でき、従来装置のように２つの加算器やその
結果をラッチするレジスタ群が要らず、回路の大幅な削
減が出来る。Further, the address generation circuit of the Δq memory when the quantizer is selected can be composed mainly of only 1-bit and 4-bit counters, and it has two adders and a register for latching the result as in the conventional device. A large number of circuits can be reduced without the need for groups.

【００６４】さらに、ＳＷＰ検出器に、従来装置のよう
に２つの４ビットカウンタでなく、２つの４ビットレジ
スタで構成でき、ァア同様に回路規模の削減が出来る。Furthermore, the SWP detector can be configured with two 4-bit registers instead of the two 4-bit counters used in the conventional device, and the circuit scale can be reduced as in the case of the device.

【００６５】等から、従来装置に比べ、データ量見積
部、量子化器選択部の回路規模が大幅な削減（８０％程
度減）が可能となる。From the above, the circuit scale of the data amount estimation unit and the quantizer selection unit can be significantly reduced (about 80% reduction) as compared with the conventional device.

【００６６】[0066]

【発明の効果】以上説明したように、本発明を用いるこ
とにより、データ量見積部および量子化器選択部の回路
規模を従来装置に比べ大幅に縮小する事が出来、ＩＣ化
に適した符号化装置を提供できるので、その効果は大な
るものがある。As described above, by using the present invention, the circuit scale of the data amount estimating unit and the quantizer selecting unit can be significantly reduced as compared with the conventional device, and a code suitable for IC integration can be obtained. The effect can be great because the apparatus can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例における符号化装置のデータ
量見積部におけるｑメモリ周辺のブロック図FIG. 1 is a block diagram around a q memory in a data amount estimation unit of an encoding device according to an embodiment of the present invention.

【図２】同実施例におけるアドレス切り替え部の構成を
示すブロック図FIG. 2 is a block diagram showing a configuration of an address switching unit in the same embodiment.

【図３】実施例におけるΔｑメモリのアドレス制御の動
作タイミング図FIG. 3 is an operation timing chart of address control of the Δq memory in the embodiment.

【図４】同実施例におけるＳＷＰ検出器のブロック図FIG. 4 is a block diagram of a SWP detector in the same embodiment.

【図５】同実施例におけるＳＷＰ検出の動作タイミング
図FIG. 5 is an operation timing chart of SWP detection in the embodiment.

【図６】符号化装置全体を説明するためのブロック図FIG. 6 is a block diagram for explaining the entire encoding device.

【図７】画像信号の１フレームとＤＣＴブロックの関係
を示す模式図FIG. 7 is a schematic diagram showing a relationship between one frame of an image signal and a DCT block.

【図８】大ブロック化部の構成図FIG. 8 is a block diagram of a large block conversion unit.

【図９】ＤＣＴされた成分の帯域、及び直交変換器から
のデータの出力順を示す模式図FIG. 9 is a schematic diagram showing a band of DCT components and an output order of data from an orthogonal transformer.

【図１０】ビデオセグメント化されたＤＣＴブロックの
伝送順番を示す図FIG. 10 is a diagram showing the transmission order of DCT blocks that are video segmented.

【図１１】各ＤＣＴブロックと量子化器Ｎｏ．の関係を
示す説明図FIG. 11 is a block diagram of each DCT block and quantizer No. Explanatory diagram showing the relationship of

【図１２】従来のデータ量見積部の詳細ブロック図FIG. 12 is a detailed block diagram of a conventional data amount estimation unit.

【図１３】従来のデータ量見積部の詳細ブロック図FIG. 13 is a detailed block diagram of a conventional data amount estimation unit.

【図１４】従来のデータ量見積部の動作タイミング図FIG. 14 is an operation timing chart of a conventional data amount estimation unit.

【図１５】従来のデータ量見積部の詳細ブロック図FIG. 15 is a detailed block diagram of a conventional data amount estimation unit.

【図１６】従来のデータ量見積部の動作タイミング図FIG. 16 is an operation timing chart of the conventional data amount estimation unit.

【図１７】従来のΔｑメモリのメモリコントローラの１
部示すブロック図FIG. 17 is a memory controller 1 of a conventional Δq memory.
Block diagram

【図１８】量子化器選択部のブロック図FIG. 18 is a block diagram of a quantizer selection unit.

【図１９】従来のＳＷＰ検出器のブロック図FIG. 19 is a block diagram of a conventional SWP detector.

【図２０】量子化器選択部の動作タイミング図FIG. 20 is an operation timing chart of the quantizer selection unit.

【符号の説明】[Explanation of symbols]

１ メモリコントローラ ２ アドレスシフタ ３ １ビットカウンタ ４ ４ビットカウンタ ８ ４ビットレジスタ ９ ４ビットレジスタ 1 memory controller 2 address shifter 3 1-bit counter 4 4-bit counter 8 4-bit register 9 4-bit register

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 入力信号の標本値を集めてｍ×ｎの画素
毎に小ブロック化する小ブロック化手段と、前記小ブロ
ックを所定数集めて大ブロック化する大ブロック化手段
と、前記大ブロックを少なくとも２つ以上のグループに
分けるグループ化手段と、前記小ブロック毎に直交変換
する直交変換手段と、前記直交変換手段で得られる直交
成分に対して複数種類の量子化器を備えた量子化手段
と、前記大ブロックのデータをそれぞれの前記量子化器
で量子化したデータの符号化後のデータ量を計算するブ
ロックデータ量計算手段と、前記ブロックデータ量計算
手段での計算結果を記憶するデータ量メモリと、前記各
小ブロック毎に前記量子化器間の符号化後の符号量の差
を求める差分データ算出手段と、前記差分データ算出手
段での計算結果を記憶する差分データメモリとを具備
し、前記差分データメモリのアドレスを示すビット列を
その特定のビット列が前記データ量メモリのアドレスを
も並列に指定するよう構成したことを特徴とする符号化
装置。1. A small block forming means for collecting sampled values of an input signal into small blocks for each of m × n pixels, a large block forming means for collecting a predetermined number of the small blocks to form a large block, and the large block. A grouping means for dividing a block into at least two or more groups, an orthogonal transformation means for orthogonally transforming each of the small blocks, and a quantum including a plurality of kinds of quantizers for the orthogonal components obtained by the orthogonal transformation means. Storage means, a block data amount calculation means for calculating a data amount after encoding of the data obtained by quantizing the large block data by each of the quantizers, and a calculation result in the block data amount calculation means. A data amount memory for storing, a difference data calculating unit for obtaining a difference in code amount between the quantizers after encoding for each of the small blocks, and a calculation result in the difference data calculating unit That includes a differential data memory, the encoding apparatus characterized by a bit string indicating the address of the differential data memory that particular bit sequence is configured to specify in parallel also an address of the data amount memory. 【請求項２】 入力信号の標本値を集めてｍ×ｎの画素
毎に小ブロック化する小ブロック化手段と、前記小ブロ
ックを所定数集めて大ブロック化する大ブロック化手段
と、前記大ブロックを少なくとも２つ以上のグループに
分けるグループ化手段と、前記小ブロック毎に直交変換
する直交変換手段と、前記直交変換手段で得られる直交
成分に対して複数種類の量子化器を備えた量子化手段
と、前記大ブロックのデータをそれぞれの前記量子化器
で量子化したデータの符号化後のデータ量を計算するブ
ロックデータ量計算手段と、前記ブロックデータ量計算
手段での計算結果を記憶するデータ量メモリと、前記各
小ブロック毎に前記量子化器間の符号化後の符号量の差
を求める差分データ算出手段と、前記差分データ算出手
段での計算結果を記憶する差分データメモリとを具備
し、前記差分データメモリのアドレスを示すビット列を
その特定のビット列が前記グループの番号に、前記ビッ
ト列の中の別の特定のビット列が前記グループ毎に含ま
れる小ブロックの番号に対応するよう構成したことを特
徴とする符号化装置。2. A small block forming means for collecting sampled values of an input signal into small blocks for each m × n pixels, a large block forming means for collecting a predetermined number of the small blocks into a large block, and the large block. A grouping means for dividing a block into at least two or more groups, an orthogonal transformation means for orthogonally transforming each of the small blocks, and a quantum including a plurality of kinds of quantizers for the orthogonal components obtained by the orthogonal transformation means. Storage means, a block data amount calculation means for calculating a data amount after encoding of the data obtained by quantizing the large block data by each of the quantizers, and a calculation result in the block data amount calculation means. A data amount memory for storing, a difference data calculating unit for obtaining a difference in code amount between the quantizers after encoding for each of the small blocks, and a calculation result in the difference data calculating unit A differential data memory having a specific bit string indicating the address of the differential data memory, the specific bit string is the number of the group, and another specific bit string in the bit string is included in each of the groups. An encoding device configured to correspond to a number.