JPH0686187A - 表示装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、表示させる画面数や画面のアスペ
クト比等に応じた効率的で自由度の高い多画面表示を行
ない得る表示装置を提供することを目的としている。 【構成】複数のテレビジョン信号を同一ディスプレイ上
に多画面表示する表示装置において、複数のテレビジョ
ン信号の数及び方式に応じて各テレビジョン信号のディ
スプレイ上における画面サイズ及び表示位置を規定する
規定手段と、この規定手段で規定された画面サイズに応
じて各テレビジョン信号に選択的に間引き処理または補
間処理を施して画面サイズを調整する調整手段と、この
調整手段で画面サイズの調整された各テレビジョン信号
を規定手段で規定された表示位置に配置する配置手段と
を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばＮＴＳＣやＭ
ＵＳＥ等のような各種方式を含む複数のテレビジョン信
号を選択的に処理し、ＣＲＴ（カソード・レィ・チュー
ブ）や液晶プロジェクタ等のディスプレイに多画面表示
させるための表示装置に関する。

【０００２】

【従来の技術】周知のように、複数の画像を同一ディス
プレイ上に多画面表示させるために、従来より、図１６
（ａ），（ｂ），（ｃ），（ｄ）に示すように、１画面
を互いに等しい大きさの４画面，９画面，１６画面及び
１２画面にそれぞれ分割することが考えられている（例
えば特開平１−２３８３８９号公報参照）。

【０００３】しかしながら、このような従来の多画面表
示手段では、１画面を予め規定された互いに等しい大き
さの複数の画面に分割しているため、例えば５種類のチ
ャンネルの画像を同一ディスプレイで多画面表示させる
には、図１６（ｂ）に示す９画面分割のうちの５画面を
利用して画像表示を行ない、残りの４画面を無表示にし
ているので、不要な分割画面が多くなり効率的な多画面
表示を行なえないという問題が生じている。

【０００４】また、ＮＴＳＣ方式のアスペクト比４：３
を持つディスプレイを等分割するのに最適な分割数は、
４，９，１６であり、図１６（ｄ）に示すように１２分
割すると、分割された各画面のアスペクト比が１：１に
なってしまい、１つ１つの画面の両脇の画像が欠落する
という不都合も生じる。さらに、近時では、アスペクト
比が４：３である従前のＮＴＳＣ放送の他に、アスペク
ト比が１６：９であるＭＵＳＥ方式の放送も加えられて
おり、１画面を互いに等しい大きさの複数の画面に分割
する従来の多画面表示手段では、アスペクト比の異なる
画像を多画面表示させることができないという恨みもあ
る。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
多画面表示手段では、１画面を予め規定された互いに等
しい大きさの複数の画面に分割しているため、多画面表
示させる画像の数によっては効率的な多画面表示が行な
えず、画面の分割数にも制限が生じるとともに、アスペ
クト比の異なる画像を多画面表示させることができない
という問題を有している。

【０００６】そこで、この発明は上記事情を考慮してな
されたもので、表示させる画面数や画面のアスペクト比
等に応じた効率的で自由度の高い多画面表示を行ない得
る極めて良好な表示装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る表示装置
は、複数のテレビジョン信号を同一ディスプレイ上に多
画面表示するものを対象としている。そして、複数のテ
レビジョン信号の数及び方式に応じて各テレビジョン信
号のディスプレイ上における画面サイズ及び表示位置を
規定する規定手段と、この規定手段で規定された画面サ
イズに応じて各テレビジョン信号に選択的に間引き処理
または補間処理を施して画面サイズを調整する調整手段
と、この調整手段で画面サイズの調整された各テレビジ
ョン信号を規定手段で規定された表示位置に配置する配
置手段とを備えるようにしたものである。

【０００８】

【作用】上記のような構成によれば、表示させるべきテ
レビジョン信号の数や方式に応じて、各画面のサイズと
表示位置とが規定され、その規定に沿うように各画面の
テレビジョン信号を間引き処理または補間処理して画面
サイズを縮小または拡大し、この画面サイズの調整され
た各テレビジョン信号を規定された表示位置に配置する
ようにしたので、表示させる画面数や画面のアスペクト
比等に応じた効率的で自由度の高い多画面表示を行なう
ことができる。

【０００９】

【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、ＵＨＦ／ＶＨＦ
放送の各テレビジョン信号は、アンテナ１１にて受信さ
れた後、チューナ１２，１３によりそれぞれ選局されて
ベースバンド信号に変換される。これらチューナ１２，
１３は、システムコントローラ１４内のＣＰＵ（中央演
算処理装置）１５から出力される制御信号が、データバ
ス１６及びＩ／Ｏ（入出力）制御回路１７を介して供給
されることにより制御される。なお、これらのチューナ
１２，１３は、通常のＮＴＳＣ信号だけでなくＥＤＴＶ
信号を受信して処理する機能も有している。

【００１０】また、ＢＳ放送のテレビジョン信号は、ア
ンテナ１８にて受信された後、チューナ１９により選局
されてベースバンド信号に変換される。このチューナ１
９もＣＰＵ１５から出力される制御信号が、データバス
１６及びＩ／Ｏ制御回路１７を介して供給されることに
より制御される。なお、このチューナ１９は、通常のＮ
ＴＳＣ信号やＥＤＴＶ信号の他に、ハイビジョン放送の
ＭＵＳＥ信号も受信して処理する機能を有している。

【００１１】そして、各チューナ１２，１３，１９から
出力されたベースバンド信号は、スイッチ回路２０に供
給されるとともに方式判別回路２１に供給される。この
方式判別回路２１は、入力されたベースバンド信号の種
類つまりＮＴＳＣ信号かＭＵＳＥ信号かの判別を行なう
もので、その判別結果は、Ｉ／Ｏ制御回路２２及びデー
タバス１６を介して方式メモリ２３に書き込まれる。ま
た、スイッチ回路２０は、チューナ１２，１３，１９か
ら出力される各ベースバンド信号を、ＮＴＳＣデコーダ
２４，２５とＭＵＳＥデコーダ２６とに振り分けて供給
するように動作される。このスイッチ回路２０の動作
は、方式判別結果に基づいてＣＰＵ１５から出力される
制御信号が、データバス１６及びＩ／Ｏ制御回路２７を
介して供給されることにより制御される。

【００１２】ここで、この実施例では、チューナ１２，
１３が共にＮＴＳＣ信号を受信していて、チューナ１２
の出力がＮＴＳＣデコーダ２４に供給され、チューナ１
３の出力がＮＴＳＣデコーダ２５に供給されるととも
に、チューナ１９がＭＵＳＥ信号を受信していて、その
出力がＭＵＳＥデコーダ２６に供給されているように、
スイッチ回路２０が切り替え制御されているものとす
る。すると、ＮＴＳＣデコーダ２４からは、色信号
Ｒ₁ ，Ｇ₁ ，Ｂ₁ とクロックＣＫ₁ ，水平同期信号Ｈ₁
及び垂直同期信号Ｖ₁ とがそれぞれ出力される。また、
ＮＴＳＣデコーダ２５からは、色信号Ｒ₂ ，Ｇ₂ ，Ｂ₂
とクロックＣＫ₂ ，水平同期信号Ｈ₂ 及び垂直同期信号
Ｖ₂ とがそれぞれ出力される。さらに、ＭＵＳＥデコー
ダ２６からは、色信号Ｒ₃ ，Ｇ₃ ，Ｂ₃ とクロックＣＫ
₃ ，水平同期信号Ｈ₃ ，垂直同期信号Ｖ₃とがそれぞれ
出力される。

【００１３】このうち、色信号Ｒ₁ ，Ｇ₁ ，Ｂ₁ は、時
間軸変換メモリ２８に書き込まれ、クロックＣＫ₁ ，水
平同期信号Ｈ₁ 及び垂直同期信号Ｖ₁ は、書き込みアド
レス発生回路２９に供給される。また、色信号Ｒ₂ ，Ｇ
₂ ，Ｂ₂ は、時間軸変換メモリ３０に書き込まれ、クロ
ックＣＫ₂ ，水平同期信号Ｈ₂ 及び垂直同期信号Ｖ
₂は、書き込みアドレス発生回路３１に供給される。さ
らに、色信号Ｒ₃ ，Ｇ₃ ，Ｂ₃ は、時間軸変換メモリ３
２に書き込まれ、クロックＣＫ₃ ，水平同期信号Ｈ₃ ，
垂直同期信号Ｖ₃ は、書き込みアドレス発生回路３３に
供給される。

【００１４】書き込みアドレス発生回路２９は、入力さ
れたクロックＣＫ₁ ，水平同期信号Ｈ₁ 及び垂直同期信
号Ｖ₁ に基づいて、色信号Ｒ₁ ，Ｇ₁ ，Ｂ₁ を時間軸変
換メモリ２８に書き込むための書き込みアドレスを生成
するもので、生成された書き込みアドレスはバッファ３
４を介して時間軸変換メモリ２８に供給される。書き込
みアドレス発生回路３１は、入力されたクロックＣ
Ｋ₂ ，水平同期信号Ｈ₂ 及び垂直同期信号Ｖ₂ に基づい
て、色信号Ｒ₂ ，Ｇ₂ ，Ｂ₂ を時間軸変換メモリ３０に
書き込むための書き込みアドレスを生成するもので、生
成された書き込みアドレスはバッファ３５を介して時間
軸変換メモリ３０に供給される。書き込みアドレス発生
回路３３は、入力されたクロックＣＫ₃ ，水平同期信号
Ｈ₃ ，垂直同期信号Ｖ₃ に基づいて、色信号Ｒ₃ ，
Ｇ₃ ，Ｂ₃ を時間軸変換メモリ３２に書き込むための書
き込みアドレスを生成するもので、生成された書き込み
アドレスはバッファ３６を介して時間軸変換メモリ３２
に供給される。

【００１５】そして、時間軸変換メモリ２８には、読み
出しアドレス発生回路３７で生成される読み出しアドレ
スが、バッファ３８を介して供給されることにより、色
信号Ｒ₁ ，Ｇ₁ ，Ｂ₁ が読み出される。また、時間軸変
換メモリ３０には、読み出しアドレス発生回路３９で生
成される読み出しアドレスが、バッファ４０を介して供
給されることにより、色信号Ｒ₂ ，Ｇ₂ ，Ｂ₂ が読み出
される。さらに、時間軸変換メモリ３２には、読み出し
アドレス発生回路４１で生成される読み出しアドレス
が、バッファ４２を介して供給されることにより、色信
号Ｒ₃ ，Ｇ₃ ，Ｂ₃ が読み出される。なお、バッファ３
４，３８、３５，４０、３６，４２は、それぞれ読み出
しアドレス発生回路３７，３９，４１によって制御され
ている。

【００１６】ここで、読み出しアドレス発生回路３７，
３９，４１による読み出しアドレスの生成は、マスター
同期発生回路４３で発生されるクロックＣＫ，水平同期
信号Ｈ，垂直同期信号Ｖと、Ｉ／Ｏ制御回路４４から出
力されるエリア指定信号Ｅ₁，Ｅ₂ ，Ｅ₃ とによって行
なわれる。このエリア指定信号Ｅ₁ ，Ｅ₂ ，Ｅ₃ は、時
間軸変換メモリ２８，３０，３２から読み出す色信号Ｒ
₁ ，Ｇ₁ ，Ｂ₁ 、Ｒ_{2,G 2} ，Ｂ₂ 及びＲ₃ ，Ｇ₃ ，Ｂ₃
を、後述する表示メモリ４５のどの記憶領域に書き込む
かを指定するもので、ＣＰＵ１５から出力されデータバ
ス１６を介してＩ／Ｏ制御回路４４にセットされる。ま
た、マスター同期発生回路４３からは、図示しないディ
スプレイを駆動するための同期信号ＳＹＮＣが発生さ
れ、出力端子４６を介してディスプレイに供給される。

【００１７】このようにして、時間軸変換メモリ２８，
３０，３２から読み出された各色信号Ｒ₁ ，Ｇ₁ ，
Ｂ₁ 、Ｒ₂ ，Ｇ₂ ，Ｂ₂ 及びＲ₃ ，Ｇ₃ ，Ｂ₃ は、間引
き補間回路４７，４８，４９にそれぞれ供給される。こ
れら間引き補間回路４７，４８，４９は、ＣＰＵ１５か
ら出力されデータバス１６を介してＩ／Ｏ制御回路５０
にセットされた間引き率または補間率データＡ₁ ，
Ａ₂ ，Ａ₃ に基づいて、入力された色信号Ｒ₁ ，Ｇ₁ ，
Ｂ₁ 、Ｒ₂ ，Ｇ₂ ，Ｂ₂ 及びＲ₃ ，Ｇ₃ ，Ｂ₃ に対し
て、それぞれ間引き処理（縮小処理）または補間処理
（拡大処理）を実行する。

【００１８】そして、間引き補間回路４７，４８，４９
で間引き処理または補間処理された各色信号Ｒ₁ ，
Ｇ₁ ，Ｂ₁ 、Ｒ₂ ，Ｇ₂ ，Ｂ₂ 及びＲ₃ ，Ｇ₃ ，Ｂ
₃ は、スイッチ回路５１に供給されて選択的に上記表示
メモリ４５に導出される。このスイッチ回路５１の選択
動作は、マスター同期発生回路４３で発生されるクロッ
クＣＫ，水平同期信号Ｈ，垂直同期信号Ｖと、Ｉ／Ｏ制
御回路４４から出力されるエリア指定信号Ｅ₁ ，Ｅ₂ ，
Ｅ₃ とが供給される切換制御回路５２によって制御され
ている。

【００１９】また、表示メモリ４５は、マスター同期発
生回路４３で発生されるクロックＣＫ，水平同期信号
Ｈ，垂直同期信号Ｖが供給される駆動アドレス発生回路
５３から出力されるアドレスに基づいて、スイッチ回路
５１から導出された色信号Ｒ₁，Ｇ₁ ，Ｂ₁ 、Ｒ₂ ，Ｇ
₂ ，Ｂ₂ またはＲ₃ ，Ｇ₃ ，Ｂ₃ を書き込んだ後読み出
し出力端子５４を介してディスプレイに出力する。

【００２０】なお、前記システムコントローラ１４内に
は、ＣＰＵ１５に与えるプログラムが格納されたプログ
ラムＲＯＭ（リードオンリーメモリ）５５と、ＣＰＵ１
５の演算時に使用される演算ＲＡＭ（ランダムアクセス
メモリ）５６と、エリア情報，間引き情報，補間情報等
が格納されたＲＯＭ５７と、使用者が操作するリモート
コントロール操作部５８からの操作データを受けてＣＰ
Ｕ１５に取り込むためのＩ／Ｏ制御回路５９とが設けら
れている。

【００２１】ここで、図２（ａ），（ｂ），（ｃ）は、
それぞれアスペクト比が８：３のディスプレイに多画面
表示を行なった例を示している。まず、図２（ａ）は、
８チャンネルのＮＴＳＣ信号ＮＴ₁ 〜ＮＴ₈ と１チャン
ネルのＭＵＳＥ信号ＭＵ₁ とを同一ディスプレイ上に多
画面表示した場合を示し、図２（ｂ）は、１２チャンネ
ルのＮＴＳＣ信号ＮＴ₁ 〜ＮＴ₁₂と３チャンネルのＭＵ
ＳＥ信号ＭＵ₁ 〜ＭＵ₃ とを同一ディスプレイ上に多画
面表示した場合を示し、図２（ｃ）は、６チャンネルの
ＮＴＳＣ信号ＮＴ₁ 〜ＮＴ₆ と９チャンネルのＭＵＳＥ
信号ＭＵ₁ 〜ＭＵ₉ とを同一ディスプレイ上に多画面表
示した場合を示している。図２（ａ），（ｂ），（ｃ）
から明らかなように、各チャンネルの画面サイズを表示
数に応じて切り替え、未使用部分が極力少なくなるよう
にしている。

【００２２】次に、図２（ｂ）に示した多画面表示例に
ついて、その表示をどのようにして実現させているかに
ついて説明する。まず、ディスプレイのアスペクト比は
前述したように８：３であり、このアスペクト比８：３
は、図３（ａ）に示すようにアスペクト比４：３のディ
スプレイを横に２つ並べたものとなっている。また、図
３（ｂ）は、アスペクト比４：３のＮＴＳＣ信号が、図
３（ａ）に示すディスプレイに表示可能な各サイズがＮ
₁ 〜Ｎ₄ の４通りあることを示している。Ｎ₁サイズの
場合には、このディスプレイに最大で３２画面分の表示
が可能となる。図３（ｃ）は、アスペクト比１６：９を
持つＭＵＳＥ信号が、図３（ａ）に示すディスプレイに
表示可能な各サイズがＭ₁ 〜Ｍ₄ の４通りあることを示
している。Ｍ₁ サイズの場合には、このディスプレイに
最大で２４画面分の表示が可能となる。

【００２３】図２（ｂ）に示す形態で多画面表示するた
めのデータが、図１に示したＲＯＭ５７に格納されてい
る。この表示例では、ＮＴＳＣが１２画面、ＭＵＳＥが
３画面、受信選択可能なチャンネルとして存在してい
る。どの画面サイズでどの位置に表示するかのデータ
は、図４に示す形でＲＯＭ５７に格納されている。図５
は、図４に示すデータがＲＯＭ５７のどこに格納されて
いるかを示すアドレステーブルである。図５のアドレス
はバイナリーで表現していて、ａ₀ 〜ａ₄ がＮＴＳＣの
画面数（この場合３）を示し、ａ₅ 〜ａ₉ がＭＵＳＥの
画面数（この場合１２）を示している。

【００２４】すなわち、図２（ｂ）に示す多画面表示形
態では、ＮＴＳＣが１２画面、ＭＵＳＥが３画面である
ので、アドレスａ₉ 〜ａ₀ は“０００１１０１１００”
と表わされ、そこのデータ“０１００”（１６進）が図
４に示すＲＯＭ５７のアドレスとなって多画面表示の制
御用データｄ₇ 〜ｄ₀ が得られる。この制御用データｄ
₇ 〜ｄ₀ のうち、ｄ₂ 〜ｄ₀ は水平方向の表示位置を示
しており、図３（ａ）に示すように、ＮＴＳＣでは８ブ
ロック、ＭＵＳＥでは６ブロックに分けられる。また、
ｄ₄ ，ｄ₃ は垂直方向の表示位置を示しており、図３
（ａ）に示すように、ＮＴＳＣ，ＭＵＳＥ共に４ブロッ
クに分けられる。ｄ₆ ，ｄ₅ は表示画面サイズを示し、
ｄ₇ はＮＴＳＣの画面かＭＵＳＥの画面かを示してい
る。図６は、ｄ₇ 〜ｄ₅ とサイズとの関係を示してい
る。

【００２５】そして、図２（ｂ）の画面ＮＴ₁ は、ＮＴ
ＳＣのＮ₂ サイズであり、ＲＯＭ５７の制御用データで
は“００１０００００”と示される。他の画面ＮＴ₂ 〜
ＮＴ₁₂及びＭＵ₁ 〜ＭＵ₃ の制御用データも図４に示す
ようにＲＯＭ５７に格納されており、ディスプレイのど
の位置にどのサイズで表示するのかが指示される。ま
た、このサイズ情報に基づいて図７に示す変換テーブル
から各サイズ毎の水平及び垂直の間引き率及び補間率デ
ータＡ₁ ，Ａ₂ ，Ａ₃ が求められ、Ｉ／Ｏ制御回路５０
を介して間引き補間回路４７，４８，４９にそれぞれ供
給される。

【００２６】次に、図８は、読み出しアドレス発生回路
３７の詳細を示している。なお、他の読み出しアドレス
発生回路３９，４１については、読み出しアドレス発生
回路３７と同様な構成であるので、その説明は省略す
る。すなわち、図２（ｂ）に示した画面ＮＴ₁ のデータ
がＮＴＳＣデコーダ２４で処理されるとすると、エリア
指定信号Ｅ₁ が端子６０を介して読み出しアドレス発生
回路３７内の変換ＲＯＭ６１に入力される。この変換Ｒ
ＯＭ６１からは、サイズ情報と位置情報とに基づいて、
表示の水平期間の開始アドレスと終了アドレスとが出力
され、Ｈワク発生回路６２に供給される。

【００２７】また、端子６３に供給されるクロックＣＫ
をカウントし、端子６４に供給される水平同期信号Ｈで
リセットされる水平カウンタ６５の出力も、アドレスと
してＨワク発生回路６２に供給される。このＨワク発生
回路６２は、変換ＲＯＭ６１の出力と水平カウンタ６５
の出力とを比較して、図９（ａ）に示すように水平方向
の表示期間を示す信号を生成する。

【００２８】一方、変換ＲＯＭ６１の出力は、Ｖワク発
生回路６６にも供給されている。また、端子６４に供給
される水平同期信号Ｈをカウントし、端子６７に供給さ
れる垂直同期信号Ｖでリセットされる垂直カウンタ６８
の出力も、アドレスとしてＶワク発生回路６６に供給さ
れる。このＶワク発生回路６６は、変換ＲＯＭ６１の出
力と垂直カウンタ６８の出力とを比較して、図９（ｂ）
に示すように垂直方向の表示期間を示す信号を生成す
る。

【００２９】そして、Ｈワク発生回路６２の出力及びＶ
ワク発生回路６６の出力は、それぞれ表示Ｈカウンタ６
９及び表示Ｖカウンタ７０に供給され、表示のＨ期間及
びＶ期間だけアドレス信号が生成されて、アドレス変換
ＲＯＭ７１，７２に供給される。このアドレス変換ＲＯ
Ｍ７１，７２は、間引き補間回路４７から出力される水
平及び垂直の間引き補間制御信号Ｈ１Ｃ，Ｖ１Ｃが、そ
れぞれ端子７３，７４を介して供給されることにより、
入力されたアドレス信号を画面サイズに応じたＨアドレ
ス及びＶアドレスに変換し、端子７５，７６を介して時
間軸変換メモリ２８に、水平方向の読み出しアドレス及
び垂直方向の読み出しアドレスとして出力する。

【００３０】なお、Ｈワク発生回路６２の出力及びＶワ
ク発生回路６６の出力は、加算回路７７にて加算され、
その加算出力が端子７８を介してバッファ３８の制御信
号となり、加算回路７７の出力をノット回路７９で反転
した出力が端子８０を介してバッファ３４の制御信号と
なる。

【００３１】このようにして、時間軸変換メモリ２８か
ら読み出された色信号Ｒ₁ ，Ｇ₁ ，Ｂ₁ は、間引き補間
回路４７に入力される。間引き補間回路４７では、図２
（ｂ）のＮＴＳＣ信号ＮＴ₁ に対しては画面サイズがＮ
₂ であるから、図７に示した間引き補間率の通り、水平
方向に０．６の間引き処理を行ない、垂直方向に１．０
の間引き処理（そのまま出力）を実行する。同様に、間
引き補間回路４７では、図２（ｂ）のＮＴＳＣ信号ＮＴ
₂ 〜ＮＴ₁₂に対しては画面サイズがＮ₁ であるから、図
７に示した間引き補間率の通り、水平方向に０．３の間
引き処理を行ない、垂直方向に０．５の間引き処理を実
行する。

【００３２】また、ＭＵＳＥデコーダ２６から出力され
る色信号Ｒ₃ ，Ｇ₃ ，Ｂ₃ が、時間軸変換メモリ３２を
介して入力される間引き補間回路４９では、図２（ｂ）
のＭＵＳＥ信号ＭＵ₁ 〜ＭＵ₃ に対しては画面サイズが
Ｍ₂ であるから、図７に示した間引き補間率の通り、水
平方向に０．５の間引き処理を行ない、垂直方向に０．
５の間引き処理を実行する。

【００３３】次に、図１０は、間引き補間回路４７の詳
細を示している。なお、他の間引き補間回路４８，４９
については、間引き補間回路４７と同様な構成であるの
で、その説明は省略する。すなわち、前記ＮＴＳＣデコ
ーダ２４から出力され、端子８１を介して時間軸変換メ
モリ２８に書き込まれて読み出された色信号Ｒ₁ ，
Ｇ₁ ，Ｂ₁ は、ラッチ回路８２，８３，８４，８５にそ
れぞれ取り込まれる。これらラッチ回路８２，８３，８
４，８５は、制御信号発生回路８６から出力されるラッ
チパルスＬＰ₁ ，ＬＰ₂ ，ＬＰ₃ ，ＬＰ₄ に同期して、
それぞれラッチ動作を実行する。

【００３４】この制御信号発生回路８６は、端子８７を
介して供給されるクロックＣＫ，水平同期信号Ｈ，垂直
同期信号Ｖと、変換ＲＯＭ８８から出力される間引き補
間制御信号Ｈ１Ｃ，Ｖ１Ｃとに基づいて、ラッチパルス
ＬＰ₁ ，ＬＰ₂ ，ＬＰ₃ ，ＬＰ₄ を生成するとともに、
係数メモリ８９に供給する制御データＳを生成してい
る。そして、この変換ＲＯＭ８８は、端子９０を介して
供給される間引き率または補間率データＡ₁ に基づい
て、間引き補間制御信号Ｈ１Ｃ，Ｖ１Ｃを生成してい
る。

【００３５】ここで、上記変換ＲＯＭ８８から出力され
る間引き補間制御信号Ｈ１Ｃ，Ｖ１Ｃは、端子９１，９
２を介して読み出しアドレス発生回路３７に供給される
とともに、上記係数メモリ８９に供給されている。この
係数メモリ８９からは、上記制御データＳ及び間引き補
間制御信号Ｈ１Ｃ，Ｖ１Ｃに基づいて、所定の係数デー
タが画素単位で出力される。そして、係数メモリ８９か
ら出力された係数データと各ラッチ回路８２，８３，８
４，８５の出力とが、それぞれ乗算回路９３，９４，９
５，９６で乗算され、各乗算結果が加算回路９７で加算
され、端子９８を介して前記スイッチ回路５１に出力さ
れる。

【００３６】図１１（ａ）は、画面サイズＮ₁ の水平方
向の間引き処理の様子を示し、同図（ｂ）は、画面サイ
ズＮ₁ の垂直方向の間引き処理の様子を示している。ま
た、図１１（ｃ）は、画面サイズＮ₂ の水平方向の間引
き処理の様子を示している。なお、画面サイズＮ₂ の垂
直方向は間引き処理及び補間処理を行なわないので示し
ていない。さらに、画面サイズＭ₂ については、水平及
び垂直方向とも０．５の間引き率であるから、図１１
（ｂ）から容易に窺い知ることができる。

【００３７】図１２（ａ），（ｂ），（ｃ）は、図２
（ｂ）に示した他画面表示を行なう際に、ＮＴＳＣデコ
ーダ２４，２５及びＭＵＳＥデコーダ２６がそれぞれ実
行するデコード処理の順序を示している。すなわち、Ｎ
ＴＳＣデコーダ２４は、ＮＴＳＣ信号ＮＴ₁ ，ＮＴ₂ ，
ＮＴ₃ ，ＮＴ₄ ，ＮＴ₅ ，ＮＴ₆ の番組を順番にデコー
ド処理し、各画面がコマ落としになって見られるように
なる。また、ＮＴＳＣデコーダ２５は、ＮＴＳＣ信号Ｎ
Ｔ₇ ，ＮＴ₈ ，ＮＴ₉ ，ＮＴ₁₀，ＮＴ₁₁，ＮＴ₁₂の番組
を順番にデコード処理し、ＭＵＳＥデコーダ２６は、Ｍ
ＵＳＥ信号ＭＵ₁，ＭＵ₂ ，ＭＵ₃ の番組を順番にデコ
ード処理している。

【００３８】次に、図１３は、画面サイズＮ₂ の場合の
デコード処理タイミングを示している。時間軸変換メモ
リ２８からは、表示の１画素期間に４画素分のデータ読
み出しが行なわれる。ラッチパルスＬＰ₁ に基づいてラ
ッチ回路８２からはＮ₂ ｍ₁，Ｎ₂ ｍ₃ ，Ｎ₂ ｍ₄ が出
力され、ラッチパルスＬＰ₂ に基づいてラッチ回路８３
からはＮ₂ ｍ₂ ，Ｎ₂ ｍ₄ ，Ｎ₂ ｍ₅ が出力される。ラ
ッチ回路８２，８３の出力は、乗算回路９３，９４にそ
れぞれ供給され、係数メモリ８９から出力される係数デ
ータと以下に示す演算が行なわれ、加算回路９７から間
引き処理されたＮ₂ ｍ₁ ´，Ｎ₂ ｍ₂ ´，Ｎ₂ ｍ₃ ´が
出力される。

【００３９】 Ｎ₂ ｍ₁ ´＝（Ｎ₂ ｍ₁ ×０．５）＋（Ｎ₂ ｍ₂ ×０．５） Ｎ₂ ｍ₂ ´＝（Ｎ₂ ｍ₃ ×０．７）＋（Ｎ₂ ｍ₄ ×０．３） Ｎ₂ ｍ₃ ´＝（Ｎ₂ ｍ₄ ×０．３）＋（Ｎ₂ ｍ₅ ×０．７） Ｎ₂ ｍ₄ ´＝（Ｎ₂ ｍ₆ ×０．５）＋（Ｎ₂ ｍ₇ ×０．５） ： ： ： ：

【００４０】図１４は、画面サイズＮ₁ の場合のデコー
ド処理タイミングを示している。基本的には、画面サイ
ズＮ₂ の場合と同様の考え方で処理が行なわれるが、水
平及び垂直方向に共に間引き処理を施す点が異なってい
る。ラッチ回路８２，８３，８４，８５の出力と、係数
メモリ８９から出力される係数データとの演算は、以下
の通りである。

【００４１】 Ｎ₁ ｌ₁ ´Ｎ₁ ｍ₁ ´ ＝（Ｎ₁ ｌ₁ Ｎ₁ ｍ₁ ×０．２５）＋（Ｎ₁ ｌ₁ Ｎ₁ ｍ₂ ×０．２５） ＋（Ｎ₁ ｌ₂ Ｎ₁ ｍ₁ ×０．２５）＋（Ｎ₁ ｌ₂ Ｎ₁ ｍ₂ ×０．２５） Ｎ₁ ｌ₁ ´Ｎ₁ ｍ₂ ´ ＝（Ｎ₁ ｌ₁ Ｎ₁ ｍ₄ ×０．４２）＋（Ｎ₁ ｌ₁ Ｎ₁ ｍ₅ ×０．０８） ＋（Ｎ₁ ｌ₂ Ｎ₁ ｍ₄ ×０．４２）＋（Ｎ₁ ｌ₂ Ｎ₁ ｍ₅ ×０．０８） Ｎ₁ ｌ₁ ´Ｎ₁ ｍ₃ ´ ＝（Ｎ₁ ｌ₁ Ｎ₁ ｍ₈ ×０．０８）＋（Ｎ₁ ｌ₁ Ｎ₁ ｍ₉ ×０．４２） ＋（Ｎ₁ ｌ₂ Ｎ₁ ｍ₈ ×０．０８）＋（Ｎ₁ ｌ₂ Ｎ₁ ｍ₉ ×０．４２） ： ：

【００４２】以上に説明した一連の動作は、全て前記Ｃ
ＰＵ１５の制御の基に行なわれる。図１５は、このよう
なＣＰＵ１５の動作をまとめて示したものである。ま
ず、ＣＰＵ１５は、ステップＳ１で、各チューナ１２，
１３，１９を時分割的に動作させ（サーチ）、選局され
たチャンネル毎の放送方式を方式判別回路２１に判別さ
せ、その判別結果をＩ／Ｏ制御回路２２を介して方式メ
モリ２３に記憶させる。そして、ＣＰＵ１５は、ステッ
プＳ２で、多画面表示させたいＮＴＳＣの番組数とＭＵ
ＳＥの番組数とに基づいて、図５に示したアドレスａ₉
〜ａ₀ から図４に示した表示形式データｄ₇ 〜ｄ₀ の格
納されたＲＯＭ５７のアドレスを検出し、ステップＳ３
で、表示形式データｄ₇ 〜ｄ₀ から画面サイズ情報と表
示位置情報とを読み出した後、ステップＳ４で、読み取
った画面サイズ情報より図７に示すリストから水平及び
垂直方向の間引き率または補間率データを読み取る。

【００４３】次に、ＣＰＵ１５は、ステップＳ５で、各
チューナ１２，１３，１９で選局されたチャンネルのベ
ースバンド信号を選択的に対応するＮＴＳＣデコーダ２
４，２５及びＭＵＳＥデコーダ２６に与える振り分け処
理を実行する。まず、ＣＰＵ１５は、ステップＳ６で、
ＮＴＳＣデコーダ２４用に選局チャンネルを切り換え、
ステップＳ７で、Ｉ／Ｏ制御回路５０から出力される間
引き率または補間率データＡ₁ を間引き補間回路４７に
転送させた後、ステップＳ８で、Ｉ／Ｏ制御回路４４か
ら出力されるエリア指定信号Ｅ₁ を読み出しアドレス発
生回路３７に転送し、ステップＳ５の処理に戻される。

【００４４】以下、ＣＰＵ１５は、ステップＳ９で、Ｎ
ＴＳＣデコーダ２５用に選局チャンネルを切り換え、ス
テップＳ１０で、Ｉ／Ｏ制御回路５０から出力される間
引き率または補間率データＡ₂ を間引き補間回路４８に
転送させた後、ステップＳ１１で、Ｉ／Ｏ制御回路４４
から出力されるエリア指定信号Ｅ₂ を読み出しアドレス
発生回路３９に転送し、ステップＳ５の処理に戻され
る。その後、ＣＰＵ１５は、ステップＳ１２で、ＭＵＳ
Ｅデコーダ２６用に選局チャンネルを切り換え、ステッ
プＳ１３で、Ｉ／Ｏ制御回路５０から出力される間引き
率または補間率データＡ₃ を間引き補間回路４９に転送
させた後、ステップＳ１４で、Ｉ／Ｏ制御回路４４から
出力されるエリア指定信号Ｅ₃ を読み出しアドレス発生
回路４１に転送し、ステップＳ５の処理に戻される。

【００４５】したがって、上記実施例のような構成によ
れば、表示させる画面数や画面のアスペクト比等に応じ
て各画面のサイズと表示位置とが規定され、その規定に
沿うように各画面のベースバンド信号を間引き処理また
は補間処理して画面サイズを縮小または拡大するように
したので、表示させる画面数や画面のアスペクト比等に
応じた効率的で自由度の高い多画面表示を行なうことが
できる。なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で種々変形
して実施することができる。

【００４６】

【発明の効果】以上詳述したようにこの発明によれば、
表示させる画面数や画面のアスペクト比等に応じた効率
的で自由度の高い多画面表示を行ない得る極めて良好な
表示装置を提供することができる。

【図面の簡単な説明】

【図１】この発明に係る表示装置の一実施例を示すブロ
ック構成図。

【図２】同実施例における多画面表示例を示す図。

【図３】同実施例における各画面サイズを説明するため
の図。

【図４】同実施例における表示形式データの格納状態を
示す図。

【図５】同表示形式データを検索するためのアドレステ
ーブルを示す図。

【図６】同表示形式データと画面サイズとの関係を示す
図。

【図７】同画面サイズと間引き率及び補間率との関係を
示す図。

【図８】同実施例の読み出しアドレス発生回路の詳細を
示すブロック構成図。

【図９】同読み出しアドレス発生回路の動作を説明する
ためのタイミング図。

【図１０】同実施例の間引き補間回路の詳細を示すブロ
ック構成図。

【図１１】同実施例の間引き処理を説明するための図。

【図１２】同実施例におけるデコード処理の順序を説明
するための図。

【図１３】同実施例における間引き処理動作を説明する
ためのタイミング図。

【図１４】同実施例における他の間引き処理動作を説明
するためのタイミング図。

【図１５】同実施例における全体的な動作をまとめて示
すフローチャート。

【図１６】従来の多画面表示を説明するための図。

【符号の説明】

１１…アンテナ、１２，１３…チューナ、１４…システ
ムコントローラ、１５…ＣＰＵ、１６…データバス、１
７…Ｉ／Ｏ制御回路、１８…アンテナ、１９…チュー
ナ、２０…スイッチ回路、２１…方式判別回路、２２…
Ｉ／Ｏ制御回路、２３…方式メモリ、２４，２５…ＮＴ
ＳＣデコーダ、２６…ＭＵＳＥデコーダ、２７…Ｉ／Ｏ
制御回路、２８…時間軸変換メモリ、２９…書き込みア
ドレス発生回路、３０…時間軸変換メモリ、３１…書き
込みアドレス発生回路、３２…時間軸変換メモリ、３３
…書き込みアドレス発生回路、３４〜３６…バッファ、
３７…読み出しアドレス発生回路、３８…バッファ、３
９…読み出しアドレス発生回路、４０…バッファ、４１
…読み出しアドレス発生回路、４２…バッファ、４３…
マスター同期発生回路、４４…Ｉ／Ｏ制御回路、４５…
表示メモリ、４６…出力端子、４７〜４９…間引き補間
回路、５０…Ｉ／Ｏ制御回路、５１…スイッチ回路、５
２…切換制御回路、５３…駆動アドレス発生回路、５４
…出力端子、５５…プログラムＲＯＭ、５６…演算ＲＡ
Ｍ、５７…ＲＯＭ、５８…リモートコントロール操作
部、５９…Ｉ／Ｏ制御回路、６０…端子、６１…変換Ｒ
ＯＭ、６２…Ｈワク発生回路、６３，６４…端子、６５
…水平カウンタ、６６…Ｖワク発生回路、６７…端子、
６８…垂直カウンタ、６９…表示Ｈカウンタ、７０…表
示Ｖカウンタ、７１，７２…アドレス変換ＲＯＭ、７３
〜７６…端子、７７…加算回路、７８…端子、７９…ノ
ット回路、８０，８１…端子、８２〜８５…ラッチ回
路、８６…制御信号発生回路、８７…端子、８８…変換
ＲＯＭ、８９…係数メモリ、９０〜９２…端子、９３〜
９６…乗算回路、９７…加算回路、９８…端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のテレビジョン信号を同一ディスプ
   レイ上に多画面表示する表示装置において、前記複数の
   テレビジョン信号の数及び方式に応じて各テレビジョン
   信号の前記ディスプレイ上における画面サイズ及び表示
   位置を規定する規定手段と、この規定手段で規定された
   画面サイズに応じて各テレビジョン信号に選択的に間引
   き処理または補間処理を施して画面サイズを調整する調
   整手段と、この調整手段で画面サイズの調整された各テ
   レビジョン信号を前記規定手段で規定された表示位置に
   配置する配置手段とを具備してなることを特徴とする表
   示装置。