JPH0685689A - デコーダ - Google Patents
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- JPH0685689A JPH0685689A JP5148120A JP14812093A JPH0685689A JP H0685689 A JPH0685689 A JP H0685689A JP 5148120 A JP5148120 A JP 5148120A JP 14812093 A JP14812093 A JP 14812093A JP H0685689 A JPH0685689 A JP H0685689A
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- Japan
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- decoder
- bit
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/13—Adaptive entropy coding, e.g. adaptive variable length coding [AVLC] or context adaptive binary arithmetic coding [CABAC]
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 様々な用途に好適な高速ハフマンデコーダを
実現する。 【構成】 ワイドテーブルアーキテクチャにあっては、
ハフマン符号化データユニットを受け取るビットシフタ
２４のセルに接続されたメモリ３０が、ワイドなルック
アップテーブルとして働き、複数のトークンと制御ビッ
トを同時に生成する。この制御ビットにより指定される
ビット数分だけビットシフタはデータをシフトし、次の
復号動作に備える。 【効果】 平均して、１サイクルで一つより多い符号語
が復号される。
実現する。 【構成】 ワイドテーブルアーキテクチャにあっては、
ハフマン符号化データユニットを受け取るビットシフタ
２４のセルに接続されたメモリ３０が、ワイドなルック
アップテーブルとして働き、複数のトークンと制御ビッ
トを同時に生成する。この制御ビットにより指定される
ビット数分だけビットシフタはデータをシフトし、次の
復号動作に備える。 【効果】 平均して、１サイクルで一つより多い符号語
が復号される。
Description
【０００１】
【産業上の利用分野】本発明は、ハフマン符号化データ
を伸長するためのデコーダに係り、特に、ハフマン符号
化データの高速デコーダに関する。
を伸長するためのデコーダに係り、特に、ハフマン符号
化データの高速デコーダに関する。
【０００２】
【従来の技術】ハフマン符号化においては、オリジナル
データのユニットが、可変長の符号語(codewords）とオ
プションの非ハフマン符号化語（non-Ｈuffman coded w
ords）からなる符号化ユニットに圧縮される。符号語
は、最高頻度のオリジナルデータのユニットが最短の符
号語、すなわち最小のビット数を持ち、最低頻度のオリ
ジナルデータのユニットが最長の符号語を持つように選
ばれる。このようにして、オリジナルデータは符号化デ
ータに圧縮される。これはハフマン符号化の一般的な説
明であるから、当然のことながら、特定の用途のための
ハフマン符号の選択及び生成について、これより遥かに
正確に説明できる。
データのユニットが、可変長の符号語(codewords）とオ
プションの非ハフマン符号化語（non-Ｈuffman coded w
ords）からなる符号化ユニットに圧縮される。符号語
は、最高頻度のオリジナルデータのユニットが最短の符
号語、すなわち最小のビット数を持ち、最低頻度のオリ
ジナルデータのユニットが最長の符号語を持つように選
ばれる。このようにして、オリジナルデータは符号化デ
ータに圧縮される。これはハフマン符号化の一般的な説
明であるから、当然のことながら、特定の用途のための
ハフマン符号の選択及び生成について、これより遥かに
正確に説明できる。
【０００３】ハフマン符号化の代表的な用途は、デジタ
ル画像処理のような、処理または伝送を要する大量のデ
ータが存在する場合である。例えば、ＪＰＥＧ（Ｊoint
Ｐhotographic Ｅxperts Ｇroup）標準及び該標準のハ
フマン符号化により符号化されたカラー画像は、一般的
に、多数のデータユニットを扱う。ハフマン符号化は現
在及び将来のデジタル映像処理標準に見られる。
ル画像処理のような、処理または伝送を要する大量のデ
ータが存在する場合である。例えば、ＪＰＥＧ（Ｊoint
Ｐhotographic Ｅxperts Ｇroup）標準及び該標準のハ
フマン符号化により符号化されたカラー画像は、一般的
に、多数のデータユニットを扱う。ハフマン符号化は現
在及び将来のデジタル映像処理標準に見られる。
【０００４】これらの標準中に、静止画像用標準である
上述のＪＰＥＧ標準がある。既存及び将来の動画用標
準、例えばＣＣＩＴＴ映像遠隔会議標準のＨ．２６１や
ＭＰＥＧ（Ｍotion Ｐicture Ｅxperts Ｇroup）Ｉ等
は、ＪＰＥＧ標準に非常に類似した符号化方式を持って
いる。さて、ＭＰＥＧ標準は初期の高解像度テレビジョ
ン（ＨＤＴＶ）技術に関連している。ＨＤＴＶ，ＭＰＥ
Ｇ，Ｈ．２６１とＪＰＥＧの間の共通として、ハフマン
符号化を含むことが予想される。
上述のＪＰＥＧ標準がある。既存及び将来の動画用標
準、例えばＣＣＩＴＴ映像遠隔会議標準のＨ．２６１や
ＭＰＥＧ（Ｍotion Ｐicture Ｅxperts Ｇroup）Ｉ等
は、ＪＰＥＧ標準に非常に類似した符号化方式を持って
いる。さて、ＭＰＥＧ標準は初期の高解像度テレビジョ
ン（ＨＤＴＶ）技術に関連している。ＨＤＴＶ，ＭＰＥ
Ｇ，Ｈ．２６１とＪＰＥＧの間の共通として、ハフマン
符号化を含むことが予想される。
【０００５】ハフマン符号化が用いられる場合には、当
然にハフマン符号化ユニットの復号がなされる必要があ
る。各符号化ユニットの復号において、各符号語から一
つのトークンが生成される。各トークンは、それがユニ
ークであるので、符号化ユニット（及びオリジナルデー
タユニット）に関し、該符号化ユニットをそのオリジナ
ルデータに組み立てる、すなわち伸長するための制御情
報として利用されるに十分な情報を含む。
然にハフマン符号化ユニットの復号がなされる必要があ
る。各符号化ユニットの復号において、各符号語から一
つのトークンが生成される。各トークンは、それがユニ
ークであるので、符号化ユニット（及びオリジナルデー
タユニット）に関し、該符号化ユニットをそのオリジナ
ルデータに組み立てる、すなわち伸長するための制御情
報として利用されるに十分な情報を含む。
【０００６】重要かつ基本的な問題は、符号語から各ト
ークンを生成する復号動作において見出される。この問
題は、符号化ユニットの高速復号が要求される時に生じ
る。典型的なハフマンデコーダでハフマン符号化ユニッ
トのストリームを復号する場合、各ユニットは一つの符
号語とオプションの可変長の非コード語を含むが、この
ことが高速復号を難しくする。
ークンを生成する復号動作において見出される。この問
題は、符号化ユニットの高速復号が要求される時に生じ
る。典型的なハフマンデコーダでハフマン符号化ユニッ
トのストリームを復号する場合、各ユニットは一つの符
号語とオプションの可変長の非コード語を含むが、この
ことが高速復号を難しくする。
【０００７】このようなハフマン符号化データの高速復
号の難しさが、今後の技術の非常な障害となる。上述の
ように、将来のデジタルＨＤＴＶ標準はハフマン符号化
を取り入れることになりそうである。ＨＤＴＶの必要条
件の推定によると、１億データユニット／秒の速度の画
素成分処理が導き出される。
号の難しさが、今後の技術の非常な障害となる。上述の
ように、将来のデジタルＨＤＴＶ標準はハフマン符号化
を取り入れることになりそうである。ＨＤＴＶの必要条
件の推定によると、１億データユニット／秒の速度の画
素成分処理が導き出される。
【０００８】
【発明が解決しようとする課題】このような問題を解決
するために、本発明は符号化ユニットが並列的に復号さ
れる新規なハフマン復号のアーキテクチャを提供する。
するために、本発明は符号化ユニットが並列的に復号さ
れる新規なハフマン復号のアーキテクチャを提供する。
【０００９】本発明はまた、ハフマンデコーダの用途に
応じた様々なデコーダアーキテクチャを提供する。
応じた様々なデコーダアーキテクチャを提供する。
【００１０】
【課題を解決するための手段】本発明の一態様はワイド
テーブル（wide table）デコーダ・アーキテクチャであ
る。ハフマン符号化データのユニットはビットシフタユ
ニットを介して受け取られる。大きなルックアップテー
ブルとして働く大きなメモリユニットが、前記ビットシ
フタユニットに接続される。前記メモリユニットは、ト
ークンと、完全な符号語のそれぞれの入力の入力長に対
応した制御ビットとを同時に生成する。これらの制御ビ
ットは前記ビットシフタユニットにフィードバックさ
れ、このビットシフタユニットは次の復号動作のために
符号化ユニットの合計長だけシフトする。かくして、平
均的にみて、１ルックアップサイクル当たり一つより多
いトークンが得られる。
テーブル（wide table）デコーダ・アーキテクチャであ
る。ハフマン符号化データのユニットはビットシフタユ
ニットを介して受け取られる。大きなルックアップテー
ブルとして働く大きなメモリユニットが、前記ビットシ
フタユニットに接続される。前記メモリユニットは、ト
ークンと、完全な符号語のそれぞれの入力の入力長に対
応した制御ビットとを同時に生成する。これらの制御ビ
ットは前記ビットシフタユニットにフィードバックさ
れ、このビットシフタユニットは次の復号動作のために
符号化ユニットの合計長だけシフトする。かくして、平
均的にみて、１ルックアップサイクル当たり一つより多
いトークンが得られる。
【００１１】本発明の他の態様はスタガー（staggere
d）デコーダ・アーキテクチャを提供する。前記ワイド
テーブルアーキテクチャの場合と同様に、ビットシフタ
ユニットがハフマン符号化データのビットを保持する。
いくつかのルックアップテーブルが、それぞれ異なった
オフセットをもって前記ビットシフタユニットに接続さ
れる。各テーブルは、それが有効なトークンを生成する
か否かは別にして、符号化入力の別々の部分を検索す
る。前記ルックアップテーブルユニットに組み合わせ論
理が接続され、これがルックアップテーブルユニットの
いずれのユニットが有効なトークンを生成したかを判定
する。繰り返すが、平均的に１ルックアップサイクルあ
たり一つより多いトークンが得られる。
d）デコーダ・アーキテクチャを提供する。前記ワイド
テーブルアーキテクチャの場合と同様に、ビットシフタ
ユニットがハフマン符号化データのビットを保持する。
いくつかのルックアップテーブルが、それぞれ異なった
オフセットをもって前記ビットシフタユニットに接続さ
れる。各テーブルは、それが有効なトークンを生成する
か否かは別にして、符号化入力の別々の部分を検索す
る。前記ルックアップテーブルユニットに組み合わせ論
理が接続され、これがルックアップテーブルユニットの
いずれのユニットが有効なトークンを生成したかを判定
する。繰り返すが、平均的に１ルックアップサイクルあ
たり一つより多いトークンが得られる。
【００１２】この態様の一変形は、復号動作毎に所定数
のビットをビットシフタユニットにシフトさせる。復号
は一定速度で行なわれる。ルックアップテーブルユニッ
トから出力されるトークンの有効性は、パイプライン方
式で判定される。前記スタガー式デコーダアーキテクチ
ャのもう一つの変形は、予め選ばれた符号語のサブセッ
トだけを復号可能な一つ以上のルックアップテーブルを
最初の位置の後に備える。これらの符号語は特定の応用
で発生頻度が最高のものとすることができる。このよう
すれば、一つのテーブルだけで全てのトークンルックア
ップ動作が可能となるので、必要なメモリ量が減る。
のビットをビットシフタユニットにシフトさせる。復号
は一定速度で行なわれる。ルックアップテーブルユニッ
トから出力されるトークンの有効性は、パイプライン方
式で判定される。前記スタガー式デコーダアーキテクチ
ャのもう一つの変形は、予め選ばれた符号語のサブセッ
トだけを復号可能な一つ以上のルックアップテーブルを
最初の位置の後に備える。これらの符号語は特定の応用
で発生頻度が最高のものとすることができる。このよう
すれば、一つのテーブルだけで全てのトークンルックア
ップ動作が可能となるので、必要なメモリ量が減る。
【００１３】本発明の他の態様は制御メモリアーキテク
チャである。前述のように、ビットシフタユニットがハ
フマン符号化データのユニットを受け取る。制御メモリ
が前記ビットシフタユニットに接続される。この制御メ
モリは、完全な符号語を持つ符号化ユニットの合計長に
対応した制御ビットをアドレス端子に含むだけである。
これらの制御ビットは前記ビットシフタユニットへフィ
ードバックされ、このビットシフタユニットは次の復号
動作のために符号化データの合計長分だけ符号化データ
をシフトする。符号化ユニット中の符号語の復号は、い
くつかのルックアップテーブルユニットによりシーケン
シャルに行なわれるが、各ユニットは符号語からトーク
ンを得るためのルックアップテーブルで、パイプライン
接続される。このパイプライン接続のために、一つのラ
ッチと一つのシフタが前記ルックアップテーブルのそれ
ぞれと組み合わされる。
チャである。前述のように、ビットシフタユニットがハ
フマン符号化データのユニットを受け取る。制御メモリ
が前記ビットシフタユニットに接続される。この制御メ
モリは、完全な符号語を持つ符号化ユニットの合計長に
対応した制御ビットをアドレス端子に含むだけである。
これらの制御ビットは前記ビットシフタユニットへフィ
ードバックされ、このビットシフタユニットは次の復号
動作のために符号化データの合計長分だけ符号化データ
をシフトする。符号化ユニット中の符号語の復号は、い
くつかのルックアップテーブルユニットによりシーケン
シャルに行なわれるが、各ユニットは符号語からトーク
ンを得るためのルックアップテーブルで、パイプライン
接続される。このパイプライン接続のために、一つのラ
ッチと一つのシフタが前記ルックアップテーブルのそれ
ぞれと組み合わされる。
【００１４】この制御メモリデコーダアーキテクチャの
ＪＰＥＧデータ向けの一つの変形は、第１のルックアッ
プテーブルにより、可能な符号語のサブセットであるＤ
Ｃ係数のための符号語だけを復号させる。その他のルッ
クアップテーブルは、可能な符号語のサブセットである
ＡＣ係数のための符号語だけを復号する。かくして、メ
モリスペースが最小になる。
ＪＰＥＧデータ向けの一つの変形は、第１のルックアッ
プテーブルにより、可能な符号語のサブセットであるＤ
Ｃ係数のための符号語だけを復号させる。その他のルッ
クアップテーブルは、可能な符号語のサブセットである
ＡＣ係数のための符号語だけを復号する。かくして、メ
モリスペースが最小になる。
【００１５】本発明はまた、ハフマンデコーダのための
効率的なメモリ構成を提供する。このメモリ構成は、い
くつかの、より小さなメモリユニットを用いる。これら
メモリユニットのそれぞれは、インタリーブ法によりア
ドレス指定される。組み合わせ論理が復号化デジタル画
像データのためのメモリユニットを選択する。このよう
な別々のメモリユニットのインタリーブ接続によって、
ハフマン符号化データの復号に必要なメモリスペース量
が相当に削減される。
効率的なメモリ構成を提供する。このメモリ構成は、い
くつかの、より小さなメモリユニットを用いる。これら
メモリユニットのそれぞれは、インタリーブ法によりア
ドレス指定される。組み合わせ論理が復号化デジタル画
像データのためのメモリユニットを選択する。このよう
な別々のメモリユニットのインタリーブ接続によって、
ハフマン符号化データの復号に必要なメモリスペース量
が相当に削減される。
【００１６】
【作用】上述の如く、本発明によれば、ハフマンデコー
ダの様々なアーキテクチャが提供されるが、その全ての
アーキテクチャにおいて、符号化ユニットが並列的に復
号され、平均的に、単一の復号動作中にハフマン符号化
データユニットのストリーム中の一つより多い符号語を
一つより多いトークンに復号されるため高速復号が可能
である。また、上述のようにルックアップテーブル用メ
モリのスペースを削減できる。
ダの様々なアーキテクチャが提供されるが、その全ての
アーキテクチャにおいて、符号化ユニットが並列的に復
号され、平均的に、単一の復号動作中にハフマン符号化
データユニットのストリーム中の一つより多い符号語を
一つより多いトークンに復号されるため高速復号が可能
である。また、上述のようにルックアップテーブル用メ
モリのスペースを削減できる。
【００１７】また、上述のように、本発明によれば、使
用するメモリ量および論理量の異なる様々なハフマンデ
コーダアーキテクチャが提供されるが、メモリと論理を
どのような割合にするかによって、集積回路設計者によ
り特定技術を実現する場合のスペース／速度の兼ね合い
が異なる。よって、本発明によれば、アーキテクチャの
選択によって、様々な用途に最適なデコーダを実現可能
となる。
用するメモリ量および論理量の異なる様々なハフマンデ
コーダアーキテクチャが提供されるが、メモリと論理を
どのような割合にするかによって、集積回路設計者によ
り特定技術を実現する場合のスペース／速度の兼ね合い
が異なる。よって、本発明によれば、アーキテクチャの
選択によって、様々な用途に最適なデコーダを実現可能
となる。
【００１８】
【実施例】本発明は、符号化ユニットのストリーム中の
ハフマン符号語の高速復号に関する一般的問題に向けら
れている。したがって、ハフマン符号化の特定の応用で
あるＪＰＥＧの例に関し本発明の説明がなされることが
多いが、しかし本発明はＪＰＥＧハフマンデコーダより
広範な用途を有するものである。
ハフマン符号語の高速復号に関する一般的問題に向けら
れている。したがって、ハフマン符号化の特定の応用で
あるＪＰＥＧの例に関し本発明の説明がなされることが
多いが、しかし本発明はＪＰＥＧハフマンデコーダより
広範な用途を有するものである。
【００１９】図１はＪＰＥＧ標準による符号化ユニット
のストリームの一例である。各楕円形ユニットは一つの
符号化データユニットで、これは一つのハフマン符号語
を含み、時には非符号化語も含む。本例において、非符
号化語は、ＪＰＥＧの下で定義された輝度及び色度のた
めのＤＣ係数及びＡＣ係数の仮数ビットである。他の符
号化単位は、符号語（ＪＰＥＧのＥＯＢ（End of Bloc
k）やエスケープコントロールを含む）だけからなる。
符号化データユニットの殆どが短く１バイト長未満であ
って、長いユニットは稀であることに注意されたい。当
該デジタル画像はＪＰＥＧ標準の下で圧縮されている。
のストリームの一例である。各楕円形ユニットは一つの
符号化データユニットで、これは一つのハフマン符号語
を含み、時には非符号化語も含む。本例において、非符
号化語は、ＪＰＥＧの下で定義された輝度及び色度のた
めのＤＣ係数及びＡＣ係数の仮数ビットである。他の符
号化単位は、符号語（ＪＰＥＧのＥＯＢ（End of Bloc
k）やエスケープコントロールを含む）だけからなる。
符号化データユニットの殆どが短く１バイト長未満であ
って、長いユニットは稀であることに注意されたい。当
該デジタル画像はＪＰＥＧ標準の下で圧縮されている。
【００２０】図２（ａ）乃至図２（ｃ）はＪＰＥＧ環境
でのハフマン符号化を説明する。ＪＰＥＧでは、デジタ
ル画像の画素の成分は、８ｘ８画素ブロックの離散コサ
イン変換の係数に変換される。図２（ａ）に示されるよ
うに、一つのランレングスビットフィールドが、一つの
ランのゼロ値係数の個数（ジクザグ順）を記録する各非
ゼロ係数に付加される。係数フィールドは、係数のサイ
ズを表わす。図２（ｂ）に示される各係数は、次に仮数
フィールドと指数フィールドに分けられる。このオリジ
ナルデータユニットの符号化は、図２（ｃ）に示される
ように、ランレングスフィールド及び指数フィールド
（このケースではトークン）を一つの所定のハフマン符
号語に置き換えることによってなされる。このハフマン
符号語と仮数ビットフィールドをあわせたものが符号化
ユニットである。仮数を持たない係数の場合、符号語だ
けで符号化ユニットである。
でのハフマン符号化を説明する。ＪＰＥＧでは、デジタ
ル画像の画素の成分は、８ｘ８画素ブロックの離散コサ
イン変換の係数に変換される。図２（ａ）に示されるよ
うに、一つのランレングスビットフィールドが、一つの
ランのゼロ値係数の個数（ジクザグ順）を記録する各非
ゼロ係数に付加される。係数フィールドは、係数のサイ
ズを表わす。図２（ｂ）に示される各係数は、次に仮数
フィールドと指数フィールドに分けられる。このオリジ
ナルデータユニットの符号化は、図２（ｃ）に示される
ように、ランレングスフィールド及び指数フィールド
（このケースではトークン）を一つの所定のハフマン符
号語に置き換えることによってなされる。このハフマン
符号語と仮数ビットフィールドをあわせたものが符号化
ユニットである。仮数を持たない係数の場合、符号語だ
けで符号化ユニットである。
【００２１】ＪＰＥＧ符号化プロセスの詳細の多くを、
ここでは省略する。本発明の説明のためには、符号化ユ
ニットが可変長であることが分かれば十分である。前述
のとおり、この可変長であるということが、符号化デー
タのオリジナルデータユニットへの伸長に用いられるト
ークンを生成するための符号化ユニットの復号を難しく
している。
ここでは省略する。本発明の説明のためには、符号化ユ
ニットが可変長であることが分かれば十分である。前述
のとおり、この可変長であるということが、符号化デー
タのオリジナルデータユニットへの伸長に用いられるト
ークンを生成するための符号化ユニットの復号を難しく
している。
【００２２】このようなハフマンデコーダに関する一般
的な問題を、図３に示したハフマンデコーダの一般的構
成を用いて具体的に説明する。このデコーダは一つのビ
ットシフタユニット１０を有する。これは基本的にバレ
ルシフタ（barrel shifter）で、符号化ユニットの並列
ストリームを受け取る。このビットシフタユニット１０
は、符号化ユニットのストリーム中の符号語からトーク
ンを生成するためのルックアップテーブル１１に接続さ
れる。（ビットシフタユニット１０より出力される）並
列のビットは、ルックアップテーブル１０がメモリユニ
ットのときにはそのロケーションのアドレスを指定し、
ルックアップテーブル１１が組み合わせ論理ブロックの
ときにはその入力信号となる。いずれにしても、トーク
ンがルックアップテーブル１１の出力に生成される。こ
の一つの符合語のルックアップ動作によって、この符号
語が属するデータユニットの長さが決定される。この長
さ情報はビットシフタユニット１０へ制御信号としてフ
ィードバックされ、その結果、次のデータユニットの符
号語がルックアップの位置へシフトされる。このよう
に、各符号語のルックアップあるいは復号は、ハフマン
符号語及び符号化データユニットの長さが様々であるた
めにシーケンシャルに進行する。
的な問題を、図３に示したハフマンデコーダの一般的構
成を用いて具体的に説明する。このデコーダは一つのビ
ットシフタユニット１０を有する。これは基本的にバレ
ルシフタ（barrel shifter）で、符号化ユニットの並列
ストリームを受け取る。このビットシフタユニット１０
は、符号化ユニットのストリーム中の符号語からトーク
ンを生成するためのルックアップテーブル１１に接続さ
れる。（ビットシフタユニット１０より出力される）並
列のビットは、ルックアップテーブル１０がメモリユニ
ットのときにはそのロケーションのアドレスを指定し、
ルックアップテーブル１１が組み合わせ論理ブロックの
ときにはその入力信号となる。いずれにしても、トーク
ンがルックアップテーブル１１の出力に生成される。こ
の一つの符合語のルックアップ動作によって、この符号
語が属するデータユニットの長さが決定される。この長
さ情報はビットシフタユニット１０へ制御信号としてフ
ィードバックされ、その結果、次のデータユニットの符
号語がルックアップの位置へシフトされる。このよう
に、各符号語のルックアップあるいは復号は、ハフマン
符号語及び符号化データユニットの長さが様々であるた
めにシーケンシャルに進行する。
【００２３】本発明は、このようなシーケンシャルな復
号を避ける。本発明による各デコーダアーキテクチャに
おいて、図５，図８及び図１３に示されるように、ビッ
トシフタユニット２４が存在する。
号を避ける。本発明による各デコーダアーキテクチャに
おいて、図５，図８及び図１３に示されるように、ビッ
トシフタユニット２４が存在する。
【００２４】ビットシフタユニット２４の各セルは、一
つの以上のメモリユニットのアドレス端子に後に説明す
るような様々な形式で接続される。このメモリユニット
は、ビットシフタユニット２４のセルへシフト済みの符
号語のためにルックアップテーブルとして働く。このル
ックアップテーブルは、符号語毎に一つのトークンを生
成する。ＪＰＥＧの例（図１及び図２）の場合、メモリ
ユニットから出力信号として、ランレングス用の４ビッ
トと、指数用の４ビットと、ビットストリームをシフト
させるための長さと呼ばれる制御語用の５ビットの合計
１３ビットが生成される。この制御の５ビットが必要と
されるのは、一つのＪＰＥＧ符号化ユニットの最大長が
２７ビットであるからである。無効なトークンを表わす
ために、例えばゼロの制御語を使用できるが、他の方法
を用いることもできる。
つの以上のメモリユニットのアドレス端子に後に説明す
るような様々な形式で接続される。このメモリユニット
は、ビットシフタユニット２４のセルへシフト済みの符
号語のためにルックアップテーブルとして働く。このル
ックアップテーブルは、符号語毎に一つのトークンを生
成する。ＪＰＥＧの例（図１及び図２）の場合、メモリ
ユニットから出力信号として、ランレングス用の４ビッ
トと、指数用の４ビットと、ビットストリームをシフト
させるための長さと呼ばれる制御語用の５ビットの合計
１３ビットが生成される。この制御の５ビットが必要と
されるのは、一つのＪＰＥＧ符号化ユニットの最大長が
２７ビットであるからである。無効なトークンを表わす
ために、例えばゼロの制御語を使用できるが、他の方法
を用いることもできる。
【００２５】前記メモリユニットは、特定のハフマン符
号のトークンを、そのハフマン符号が決まった時に柔軟
にロード可能なランダムアクセスメモリ（ＲＡＭ）であ
り、あるいはハフマン符号が既に分かっているならばリ
ードオンリメモリ（ＲＯＭ）である。勿論、このＲＯＭ
ユニットに代えて、組み合わせ論理のユニットを用いる
こともできる。
号のトークンを、そのハフマン符号が決まった時に柔軟
にロード可能なランダムアクセスメモリ（ＲＡＭ）であ
り、あるいはハフマン符号が既に分かっているならばリ
ードオンリメモリ（ＲＯＭ）である。勿論、このＲＯＭ
ユニットに代えて、組み合わせ論理のユニットを用いる
こともできる。
【００２６】本発明は多様な実施態様があるが、その全
てにおいて、複数のトークンを同時に生成する。これら
のトークンは、順序付けられたデータストリーム中に置
かれなければならない。図４は、この機能のための多重
化操作を処理するための回路を示す。各レジスタ２１は
ハフマンデコーダが１サイクルを終了するたびにロード
される。レジスタ２１のそれぞれは、復号されたトーク
ンと、オプションの非符号化語（図１及び図２のＪＰＥ
Ｇの例では仮数ビット）があるときには、これと、復号
データユニットの合計長を示すビットがロードされる。
このトークン及び長さを示すビットは、後述の様々なハ
フマンデコーダのそれぞれにより作成され、またオプシ
ョンの非符号化語は復号データより作られる。
てにおいて、複数のトークンを同時に生成する。これら
のトークンは、順序付けられたデータストリーム中に置
かれなければならない。図４は、この機能のための多重
化操作を処理するための回路を示す。各レジスタ２１は
ハフマンデコーダが１サイクルを終了するたびにロード
される。レジスタ２１のそれぞれは、復号されたトーク
ンと、オプションの非符号化語（図１及び図２のＪＰＥ
Ｇの例では仮数ビット）があるときには、これと、復号
データユニットの合計長を示すビットがロードされる。
このトークン及び長さを示すビットは、後述の様々なハ
フマンデコーダのそれぞれにより作成され、またオプシ
ョンの非符号化語は復号データより作られる。
【００２７】システム制御論理（図示されず）から出る
スタート信号が、多重化をすべきことを指示する。制御
論理ブロック２３は、このスタート信号と、レジスタ２
１から出るデータユニットの長さを示す信号とを受け
る。この制御論理ブロック２３は、有効なトークンを保
持する特定のレジスタ２１を（デコーダ２２経由で）シ
ーケンシャルに選択する。制御論理ブロック２３はま
た、図示されないＦＩＦＯ（先入れ、先出し）レジスタ
に対し信号を与え、ＦＩＦＯレジスタの入力が有効であ
ることを指示する。選択された各レジスタ２１からのト
ークン及び仮数ビットはＦＩＦＯレジスタにロードさ
れ、そして、このＦＩＦＯレジスタの出力後にオリジナ
ルデータが再構成される。データの再構成は周知の動作
である。制御論理ブロック２３の構成は、デコーダのア
ーキテクチャによって決まるが、これについては後述す
る。
スタート信号が、多重化をすべきことを指示する。制御
論理ブロック２３は、このスタート信号と、レジスタ２
１から出るデータユニットの長さを示す信号とを受け
る。この制御論理ブロック２３は、有効なトークンを保
持する特定のレジスタ２１を（デコーダ２２経由で）シ
ーケンシャルに選択する。制御論理ブロック２３はま
た、図示されないＦＩＦＯ（先入れ、先出し）レジスタ
に対し信号を与え、ＦＩＦＯレジスタの入力が有効であ
ることを指示する。選択された各レジスタ２１からのト
ークン及び仮数ビットはＦＩＦＯレジスタにロードさ
れ、そして、このＦＩＦＯレジスタの出力後にオリジナ
ルデータが再構成される。データの再構成は周知の動作
である。制御論理ブロック２３の構成は、デコーダのア
ーキテクチャによって決まるが、これについては後述す
る。
【００２８】トークンをＦＩＦＯレジスタに多重化する
ために要する時間は、１復号サイクルの実行に要する時
間より十分に短い。全体的制御論理はデコーダにより用
いられるクロックよりｍ倍高速のクロックを持ついる。
ｍは１サイクルあたりの最大復号数である。
ために要する時間は、１復号サイクルの実行に要する時
間より十分に短い。全体的制御論理はデコーダにより用
いられるクロックよりｍ倍高速のクロックを持ついる。
ｍは１サイクルあたりの最大復号数である。
【００２９】ワイドテーブル（Ｗide Ｔable）アーキテ
クチャ 本発明による高速デコーダの一実施例は、図５に示され
るワイドテーブルアーキテクチャである。単一のメモリ
ユニット３０は、符号語のルックアップテーブルである
が、その入力端子はビットシフタユニット２４の各セル
と接続され、上述のようにビットシフタユニット２４の
内容によってメモリユニット３０のロケーションをアド
レス指定する。しかしながら、メモリユニット３０は複
数の可能なトークンを一度に生成するワイドなものであ
る。図１及び図２のＪＰＥＧの例では、符号語の最大長
は１６ビットで、各符号化ユニットの代表的なサイズは
１バイトつまり８ビットより小さい。ゆえにＪＰＥＧの
場合、メモリユニット３０は少なくとも１６個の入力端
子を持たなければならない。他の応用の場合、メモリユ
ニット３０の入力端子の代表的な個数は例えば２０であ
る。言い換えれば、メモリユニット３０は、１回の復号
動作で正しいトークンを並列に生成する。メモリユニッ
ト３０のアドレス端子に位置するビットシフタユニット
２４内の各符号語に対して一つのトークンが生成され
る。
クチャ 本発明による高速デコーダの一実施例は、図５に示され
るワイドテーブルアーキテクチャである。単一のメモリ
ユニット３０は、符号語のルックアップテーブルである
が、その入力端子はビットシフタユニット２４の各セル
と接続され、上述のようにビットシフタユニット２４の
内容によってメモリユニット３０のロケーションをアド
レス指定する。しかしながら、メモリユニット３０は複
数の可能なトークンを一度に生成するワイドなものであ
る。図１及び図２のＪＰＥＧの例では、符号語の最大長
は１６ビットで、各符号化ユニットの代表的なサイズは
１バイトつまり８ビットより小さい。ゆえにＪＰＥＧの
場合、メモリユニット３０は少なくとも１６個の入力端
子を持たなければならない。他の応用の場合、メモリユ
ニット３０の入力端子の代表的な個数は例えば２０であ
る。言い換えれば、メモリユニット３０は、１回の復号
動作で正しいトークンを並列に生成する。メモリユニッ
ト３０のアドレス端子に位置するビットシフタユニット
２４内の各符号語に対して一つのトークンが生成され
る。
【００３０】メモリユニット３０はまた、ビットシフタ
ユニット２４のための次の復号動作でシフトする合計ビ
ット数に関する制御情報を記憶している。例えば、長さ
が４ビットと５ビットの二つのデータユニットに対応し
た二つの符号語のトークンが復号されるときは、９ビッ
トシフトの制御情報が制御線１５を通じてビットシフタ
ユニット２４へ返される。復号されたデータユニットの
合計長が２７ビットになるときは、２７ビットシフトの
信号がビットシフタユニット２４へ送られる。このワイ
ドテーブルデコーダアーキテクチャの動作ステップのシ
ーケンスが図６に示される。二つの基本的ステップがあ
る。最初に、メモリユニット３０の入力端子でルックア
ップ動作が行なわれ、一つあるいはそれ以上のトークン
がアドレスされメモリユニット３０の出力端子に生成さ
れるか判定する。メモリユニット３０の出力には、ビッ
トシフタユニット２４内の全復号データユニットの合計
長も含まれる。この情報は、そのビット数分のシフトの
ためにビットシフタユニット２４へフィードバックさ
れ、そして復号動作が繰り返される。
ユニット２４のための次の復号動作でシフトする合計ビ
ット数に関する制御情報を記憶している。例えば、長さ
が４ビットと５ビットの二つのデータユニットに対応し
た二つの符号語のトークンが復号されるときは、９ビッ
トシフトの制御情報が制御線１５を通じてビットシフタ
ユニット２４へ返される。復号されたデータユニットの
合計長が２７ビットになるときは、２７ビットシフトの
信号がビットシフタユニット２４へ送られる。このワイ
ドテーブルデコーダアーキテクチャの動作ステップのシ
ーケンスが図６に示される。二つの基本的ステップがあ
る。最初に、メモリユニット３０の入力端子でルックア
ップ動作が行なわれ、一つあるいはそれ以上のトークン
がアドレスされメモリユニット３０の出力端子に生成さ
れるか判定する。メモリユニット３０の出力には、ビッ
トシフタユニット２４内の全復号データユニットの合計
長も含まれる。この情報は、そのビット数分のシフトの
ためにビットシフタユニット２４へフィードバックさ
れ、そして復号動作が繰り返される。
【００３１】ワイドルックアップテーブルアーキテクチ
ャの場合、図４中のマルチプレクサ制御論理ブロック２
３はカウンタと小量の組み合わせ論理を有する。このブ
ロック２３の動作は図７のフローチャートに従う。この
カウンタは、メモリユニット３０の入力端子にある一つ
の符号語の位置を示すが、最初はゼロである。スタート
信号が発生した時に、カウンタは値がゼロであるので、
位置０のレジスタ２１の出力をイネーブルする。当該レ
ジスタ内のトークンの有効性が、レジスタ２１内のトー
クンに対応した非符号化データユニットの長さがゼロで
あるか否かを調べることによってチェックされる。その
トークンが有効である（長さがゼロでない）場合、制御
論理ブロック２３はＦＩＦＯ入力イネーブル信号を出
し、その結果としてレジスタ２４の内容がＦＩＦＯレジ
スタにロードされる。トークンが無効である（長さがゼ
ロ）場合、制御論理ブロック２３はカウンタのクリア
後、次の復号サイクル及びスタート信号を待つ状態に戻
る。トークンが有効であるとすると、カウンタはインク
リメントして、次のレジスタの位置を示す。この位置が
有効であるか否かのチェックのために、最大カウント値
に達したかチェックされる。最大カウント値でなけれ
ば、制御論理ブロック２３はカウンタにより指定された
位置にある次のレジスタ２４をイネーブルする。当該次
のレジスタ内のトークンの有効性のチェックが行なわ
れ、最大カウント値に達するか、あるいは無効なトーク
ンが見つかるまで前記ステップが繰り返される。そし
て、次の復号サイクル及びスタート信号のためにカウン
タがクリアされる。
ャの場合、図４中のマルチプレクサ制御論理ブロック２
３はカウンタと小量の組み合わせ論理を有する。このブ
ロック２３の動作は図７のフローチャートに従う。この
カウンタは、メモリユニット３０の入力端子にある一つ
の符号語の位置を示すが、最初はゼロである。スタート
信号が発生した時に、カウンタは値がゼロであるので、
位置０のレジスタ２１の出力をイネーブルする。当該レ
ジスタ内のトークンの有効性が、レジスタ２１内のトー
クンに対応した非符号化データユニットの長さがゼロで
あるか否かを調べることによってチェックされる。その
トークンが有効である（長さがゼロでない）場合、制御
論理ブロック２３はＦＩＦＯ入力イネーブル信号を出
し、その結果としてレジスタ２４の内容がＦＩＦＯレジ
スタにロードされる。トークンが無効である（長さがゼ
ロ）場合、制御論理ブロック２３はカウンタのクリア
後、次の復号サイクル及びスタート信号を待つ状態に戻
る。トークンが有効であるとすると、カウンタはインク
リメントして、次のレジスタの位置を示す。この位置が
有効であるか否かのチェックのために、最大カウント値
に達したかチェックされる。最大カウント値でなけれ
ば、制御論理ブロック２３はカウンタにより指定された
位置にある次のレジスタ２４をイネーブルする。当該次
のレジスタ内のトークンの有効性のチェックが行なわ
れ、最大カウント値に達するか、あるいは無効なトーク
ンが見つかるまで前記ステップが繰り返される。そし
て、次の復号サイクル及びスタート信号のためにカウン
タがクリアされる。
【００３２】メモリユニット３０が多数の入出力端子を
持つ非常に大きなものになることは明かである。このワ
イドメモリアーキテクチャの短所は、入力端子数ｎの増
加に対してメモリサイズが２n で増加することである。
ある環境では、メモリユニット３０のサイズを縮小して
も効率的な並列復号動作が可能である。この場合、初め
のトークン出力すなわちビットシフタユニット２４内の
最初の位置にある符号語は、上述したとおりである。こ
の符号語のための出力は全ての可能なトークンを記述で
きるだけのビット数（図１及び図２のＪＰＥＧ例では１
３ビット）を持たなければならない。しかし、それ以降
のトークンのための他の並列出力が使用するビット数は
それより少ないであろう。符号化データの確率的特性か
ら、後続の符号語位置において復号可能なトークンのサ
ブセットが決まる。これらのトークン出力は再高頻度の
トークンが選ばれる。例えば、ＪＰＥＧの例（図１及び
図２）の場合、メモリユニット３０の１ビットの特別の
出力ビットを、後続符号語の一つがＥＯＢ（Ｅnd of Ｂ
lock）符号語であることを示すために用いることができ
る。もう一つの例は、ゼロのランレングスを持たないＪ
ＰＥＧのＡＣ係数のトークン用に出力の９ビットを用い
ることができる。
持つ非常に大きなものになることは明かである。このワ
イドメモリアーキテクチャの短所は、入力端子数ｎの増
加に対してメモリサイズが２n で増加することである。
ある環境では、メモリユニット３０のサイズを縮小して
も効率的な並列復号動作が可能である。この場合、初め
のトークン出力すなわちビットシフタユニット２４内の
最初の位置にある符号語は、上述したとおりである。こ
の符号語のための出力は全ての可能なトークンを記述で
きるだけのビット数（図１及び図２のＪＰＥＧ例では１
３ビット）を持たなければならない。しかし、それ以降
のトークンのための他の並列出力が使用するビット数は
それより少ないであろう。符号化データの確率的特性か
ら、後続の符号語位置において復号可能なトークンのサ
ブセットが決まる。これらのトークン出力は再高頻度の
トークンが選ばれる。例えば、ＪＰＥＧの例（図１及び
図２）の場合、メモリユニット３０の１ビットの特別の
出力ビットを、後続符号語の一つがＥＯＢ（Ｅnd of Ｂ
lock）符号語であることを示すために用いることができ
る。もう一つの例は、ゼロのランレングスを持たないＪ
ＰＥＧのＡＣ係数のトークン用に出力の９ビットを用い
ることができる。
【００３３】ＪＰＥＧの４つのハフマン符号を処理する
ように前述のメモリを様々な構成とすることができる。
ＡＣ及びＤＣすなわち輝度及び色度のハフマン符号を処
理するために、４つの独立した並列のメモリユニット３
０を用いることができる。制御論理が、ＥＯＬ及び復号
された係数の個数に応じて、制御信号により適切なメモ
リユニットの管理及びイネーブルを行なう。もう一つの
構成は、ルックアップテーブルの内容を４つのコード全
てについて保持するために、単一のメモリユニットのサ
イズを増加させる。制御論理が同様に、どの符号を復号
すべきかをメモリへの２本の特別のアドレス線を用いて
決定する。
ように前述のメモリを様々な構成とすることができる。
ＡＣ及びＤＣすなわち輝度及び色度のハフマン符号を処
理するために、４つの独立した並列のメモリユニット３
０を用いることができる。制御論理が、ＥＯＬ及び復号
された係数の個数に応じて、制御信号により適切なメモ
リユニットの管理及びイネーブルを行なう。もう一つの
構成は、ルックアップテーブルの内容を４つのコード全
てについて保持するために、単一のメモリユニットのサ
イズを増加させる。制御論理が同様に、どの符号を復号
すべきかをメモリへの２本の特別のアドレス線を用いて
決定する。
【００３４】これらの二つのメモリ構成は、後述の他の
デコーダアーキテクチャにおけるルックアップテーブル
用のメモリユニットについても適用できる。
デコーダアーキテクチャにおけるルックアップテーブル
用のメモリユニットについても適用できる。
【００３５】スタガー式テーブルアーキテクチャ 本発明によるもう一つのデコーダアーキテクチャは、図
８に示すように、いくつかのＬＵＴ（ルックアップテー
ブル）ユニットを４０を、ビットシフタユニット２４に
スタガー接続する。各ＬＵＴユニット４０は、ビットシ
フタユニット２４内の符号化データビットストリーム中
の符号語及び符号語長並びにオプションの非符号化語
（ＪＰＥＧの例では仮数ビット）のためのルックアップ
テーブルである。第１のＬＵＴユニット４０-0は、ビッ
トシフタユニット２４のセルと最初の位置にて接続され
る。換言すれば、第１のＬＵＴユニット４０-0は最初の
位置０から始まるビットシフタセルに接続される。図８
に示されるように、ＬＵＴユニット４０-0は、ＪＰＥＧ
標準で最大の符号語を収容できるように１６ビット幅で
ある（他のＬＵＴユニット４０も同様）。（なお、図１
６及び図１７で説明されるように、ＬＵＴユニットのメ
モリサイズを削減可能である。） ゆえに、ＬＵＴユニ
ット４０-0はビットシフタユニット２４のセル０−１５
に接続される。次のＬＵＴユニット４０-1は、セル１個
分だけスタガーされる（staggered）、つまりオフセッ
トされるので、同ユニットはビットシフタユニット２４
のセル１−１６によってアドレス指定される。その次の
ＬＵＴユニット４０-2はセル２−１７に接続され、以下
同様である。
８に示すように、いくつかのＬＵＴ（ルックアップテー
ブル）ユニットを４０を、ビットシフタユニット２４に
スタガー接続する。各ＬＵＴユニット４０は、ビットシ
フタユニット２４内の符号化データビットストリーム中
の符号語及び符号語長並びにオプションの非符号化語
（ＪＰＥＧの例では仮数ビット）のためのルックアップ
テーブルである。第１のＬＵＴユニット４０-0は、ビッ
トシフタユニット２４のセルと最初の位置にて接続され
る。換言すれば、第１のＬＵＴユニット４０-0は最初の
位置０から始まるビットシフタセルに接続される。図８
に示されるように、ＬＵＴユニット４０-0は、ＪＰＥＧ
標準で最大の符号語を収容できるように１６ビット幅で
ある（他のＬＵＴユニット４０も同様）。（なお、図１
６及び図１７で説明されるように、ＬＵＴユニットのメ
モリサイズを削減可能である。） ゆえに、ＬＵＴユニ
ット４０-0はビットシフタユニット２４のセル０−１５
に接続される。次のＬＵＴユニット４０-1は、セル１個
分だけスタガーされる（staggered）、つまりオフセッ
トされるので、同ユニットはビットシフタユニット２４
のセル１−１６によってアドレス指定される。その次の
ＬＵＴユニット４０-2はセル２−１７に接続され、以下
同様である。
【００３６】各ＬＵＴユニット４０の位置オフセット量
は、用途及び用いるハフマン符号によって決められる。
スタガーＬＵＴユニット４０のオフセット量は、メモリ
スペースの利用率が最高となるように確率的方法によっ
て決められる。例えば、非符号化データユニットの最高
頻度の長さが４ビットのときは、第２のＬＵＴユニット
４０-1はビットシフタユニット２４に、次の非符号化デ
ータユニットの最高頻度の位置であるビット４から接続
される。通常、最初のオフセット量は可能な最短符号化
ユニットに基づく。図８に示した例では、次のＬＵＴユ
ニット４０-1は最初の位置から１ビット分オフセットし
た位置にある。すなわち、可能な最短符号化ユニットは
１ビットである。各ＬＵＴユニット４０は有効な符号語
によりアドレス指定される可能性がある。勿論、ハフマ
ン符号に１の長さの符号語がなければ、位置１にＬＵＴ
ユニット４０が存在する必要はない。
は、用途及び用いるハフマン符号によって決められる。
スタガーＬＵＴユニット４０のオフセット量は、メモリ
スペースの利用率が最高となるように確率的方法によっ
て決められる。例えば、非符号化データユニットの最高
頻度の長さが４ビットのときは、第２のＬＵＴユニット
４０-1はビットシフタユニット２４に、次の非符号化デ
ータユニットの最高頻度の位置であるビット４から接続
される。通常、最初のオフセット量は可能な最短符号化
ユニットに基づく。図８に示した例では、次のＬＵＴユ
ニット４０-1は最初の位置から１ビット分オフセットし
た位置にある。すなわち、可能な最短符号化ユニットは
１ビットである。各ＬＵＴユニット４０は有効な符号語
によりアドレス指定される可能性がある。勿論、ハフマ
ン符号に１の長さの符号語がなければ、位置１にＬＵＴ
ユニット４０が存在する必要はない。
【００３７】通常、符号化ユニットはある最小値から最
大値までの任意の長さを持つので、最初のオフセット位
置は、その最小値に基づいて選ばれる。それ以降の位置
は連続的に選ばれる。仮に、例えば、ある用途で偶数の
長さのほうが奇数の長さよりも出現確率が非常に高い符
号化ユニットを用いるとすると、偶数位置にのみＬＵＴ
ユニットを配置するのが最適といえよう。
大値までの任意の長さを持つので、最初のオフセット位
置は、その最小値に基づいて選ばれる。それ以降の位置
は連続的に選ばれる。仮に、例えば、ある用途で偶数の
長さのほうが奇数の長さよりも出現確率が非常に高い符
号化ユニットを用いるとすると、偶数位置にのみＬＵＴ
ユニットを配置するのが最適といえよう。
【００３８】図８の例に戻って説明する。最初のＬＵＴ
ユニット４０-0は常に有効な出力を生じる。他のＬＵＴ
ユニット４０は、その入力端子が符号語の先頭に位置し
ていれば有効な結果を生じる。第１のＬＵＴユニット４
０-0は次の有効な結果を持つＬＵＴユニット４０を指示
し、このＬＵＴユニット４０は有効な結果を持つ次のＬ
ＵＴユニット４０を指示し、最終的に全ての有効な結果
が見つかる。
ユニット４０-0は常に有効な出力を生じる。他のＬＵＴ
ユニット４０は、その入力端子が符号語の先頭に位置し
ていれば有効な結果を生じる。第１のＬＵＴユニット４
０-0は次の有効な結果を持つＬＵＴユニット４０を指示
し、このＬＵＴユニット４０は有効な結果を持つ次のＬ
ＵＴユニット４０を指示し、最終的に全ての有効な結果
が見つかる。
【００３９】図１０は、このスタガーテーブルアーキテ
クチャによる復号サイクルを実行するためのステップを
説明するものである。まず、全部のＬＵＴテーブル４０
についてルックアップ動作が並列に実行される。次に、
符号語を有効なトークンに復号されたデータユニットの
合計長が計算され、そして、計算値分だけビットシフタ
ユニット２４がシフトされる。動作は、次の復号サイク
ルのため最初のステップに戻る。
クチャによる復号サイクルを実行するためのステップを
説明するものである。まず、全部のＬＵＴテーブル４０
についてルックアップ動作が並列に実行される。次に、
符号語を有効なトークンに復号されたデータユニットの
合計長が計算され、そして、計算値分だけビットシフタ
ユニット２４がシフトされる。動作は、次の復号サイク
ルのため最初のステップに戻る。
【００４０】このようなビットシフタユニット２４のシ
フトビット数を決めるためのシーケンシャルな動作は、
デコーダ動作の速度を低下させるように見える。しか
し、次の復号動作のためにビットシフタユニット２４を
動作させるためのフィードバック情報は多数の入力信号
の５ビット出力関数に過ぎない。この関数は用いられる
ハフマン符号と独立であるので、計算をシーケンシャル
に行なう代わりに、ビットシフト量の決定を、図９に概
念的に示したような布線論理（ワイヤードロジック）で
行なうこともできる。
フトビット数を決めるためのシーケンシャルな動作は、
デコーダ動作の速度を低下させるように見える。しか
し、次の復号動作のためにビットシフタユニット２４を
動作させるためのフィードバック情報は多数の入力信号
の５ビット出力関数に過ぎない。この関数は用いられる
ハフマン符号と独立であるので、計算をシーケンシャル
に行なう代わりに、ビットシフト量の決定を、図９に概
念的に示したような布線論理（ワイヤードロジック）で
行なうこともできる。
【００４１】実施例説明の末尾にある＜表１＞から＜表
１８＞に示したテーブルＡ（その１〜その１８）と、＜
表１９＞から＜表３６＞に示したテーブルｂ（その１〜
その１８）はそれぞれ、図８のスタガールックアップテ
ーブルデコーダアーキテクチャのための布線論理ブロッ
ク２０を生成するために用い得る真理値表である。いず
れの真理値表においても、８個のＬＵＴユニット４０を
用い、それぞのユニットを１ビットずつオフセットさせ
るものと仮定している。また、ＪＰＥＧハフマン符号を
用い、最大長の符号化データは２７ビットであると仮定
している。
１８＞に示したテーブルＡ（その１〜その１８）と、＜
表１９＞から＜表３６＞に示したテーブルｂ（その１〜
その１８）はそれぞれ、図８のスタガールックアップテ
ーブルデコーダアーキテクチャのための布線論理ブロッ
ク２０を生成するために用い得る真理値表である。いず
れの真理値表においても、８個のＬＵＴユニット４０を
用い、それぞのユニットを１ビットずつオフセットさせ
るものと仮定している。また、ＪＰＥＧハフマン符号を
用い、最大長の符号化データは２７ビットであると仮定
している。
【００４２】テーブルＡにリストされた入力の数字はス
タガー位置（staggered location）毎の符号化データユ
ニットの長さを示す。出力の数字はビットシフタユニッ
ト２４をシフトさせる合計長さである。
タガー位置（staggered location）毎の符号化データユ
ニットの長さを示す。出力の数字はビットシフタユニッ
ト２４をシフトさせる合計長さである。
【００４３】テーブルＢは同様の情報を異なったやり方
で表わしている。このテーブルＢにリストされた入力の
数字は、スタガー位置毎の符号化データユニットの長さ
に、そのスタガー位置を加えた値を示している。出力の
数字はテーブルＡの場合と同じである。この二つの真理
値表から様々な組み合わせ論理の具体的構成が得られ
る。
で表わしている。このテーブルＢにリストされた入力の
数字は、スタガー位置毎の符号化データユニットの長さ
に、そのスタガー位置を加えた値を示している。出力の
数字はテーブルＡの場合と同じである。この二つの真理
値表から様々な組み合わせ論理の具体的構成が得られ
る。
【００４４】また、組み合わせ論理ブロック２０への出
力信号はＬＵＴユニット４０からのものであるので、こ
の信号は任意である。したがって、この論理ブロック２
０を簡単にするように、サイズ情報のエンコーディング
を選ぶことができる。
力信号はＬＵＴユニット４０からのものであるので、こ
の信号は任意である。したがって、この論理ブロック２
０を簡単にするように、サイズ情報のエンコーディング
を選ぶことができる。
【００４５】スタガーテーブルアーキテクチャの場合、
図４のマルチプレクサ制御論理ブロック２３はアキュム
レータと小量の論理を有する。動作は、ワイドテーブル
アーキテクチャの動作に極めて近く、これも図７のフロ
ーチャートによって示される。アキュムレータは、一つ
の符号語のスタガーされた位置を示すが、初めはゼロで
ある。スタート信号の発生時に、アキュムレータは、値
がゼロであり、位置０の最初のトークンを持つレジスタ
２１をイネーブルする。当該レジスタ中のトークンの有
効性をチェックするために、当該レジスタ２１中のトー
クンに対応した非符号化データユニットの長さがゼロで
あるか否かが調べられる。当該トークンが有効（長さが
ゼロでない）のときは、ブロック２３がＦＩＦＯ入力イ
ネーブル信号を出す結果、当該レジスタ２１の内容はＦ
ＩＦＯレジスタにロードされる。当該トークンが無効
（長さがゼロ）のときは、ブロック２３はアキュムレー
タのクリア後、次の復号サイクル及びスタート信号を待
つ状態に戻る。トークンが有効であると仮定すると、ア
キュムレータは今現在、次の符号語のスタガー位置を保
有している。この位置が有効であるか否かをチェックす
るため、最大カウント値に達したかチェックされる。最
大カウント値でなければ、論理ブロック２３はアキュム
レータにより示される位置にある次のレジスタ２１をイ
ネーブルする。次のレジスタ中のトークンの有効性チェ
ックが行なわれ、最大カウント値に達するか、あるいは
無効なトークンが見つかるまでステップが繰り返され
る。ついで、アキュムレータは次の復号サイクル及びス
タート信号のためにクリアされる。また、各レジスタ２
１内の長さデータが、付録Ｂの場合のように、長さにス
タガー位置を加えた入力で置き換えられた場合には、ア
キュムレータをラッチに置き換えることができる。動作
は同じである。
図４のマルチプレクサ制御論理ブロック２３はアキュム
レータと小量の論理を有する。動作は、ワイドテーブル
アーキテクチャの動作に極めて近く、これも図７のフロ
ーチャートによって示される。アキュムレータは、一つ
の符号語のスタガーされた位置を示すが、初めはゼロで
ある。スタート信号の発生時に、アキュムレータは、値
がゼロであり、位置０の最初のトークンを持つレジスタ
２１をイネーブルする。当該レジスタ中のトークンの有
効性をチェックするために、当該レジスタ２１中のトー
クンに対応した非符号化データユニットの長さがゼロで
あるか否かが調べられる。当該トークンが有効（長さが
ゼロでない）のときは、ブロック２３がＦＩＦＯ入力イ
ネーブル信号を出す結果、当該レジスタ２１の内容はＦ
ＩＦＯレジスタにロードされる。当該トークンが無効
（長さがゼロ）のときは、ブロック２３はアキュムレー
タのクリア後、次の復号サイクル及びスタート信号を待
つ状態に戻る。トークンが有効であると仮定すると、ア
キュムレータは今現在、次の符号語のスタガー位置を保
有している。この位置が有効であるか否かをチェックす
るため、最大カウント値に達したかチェックされる。最
大カウント値でなければ、論理ブロック２３はアキュム
レータにより示される位置にある次のレジスタ２１をイ
ネーブルする。次のレジスタ中のトークンの有効性チェ
ックが行なわれ、最大カウント値に達するか、あるいは
無効なトークンが見つかるまでステップが繰り返され
る。ついで、アキュムレータは次の復号サイクル及びス
タート信号のためにクリアされる。また、各レジスタ２
１内の長さデータが、付録Ｂの場合のように、長さにス
タガー位置を加えた入力で置き換えられた場合には、ア
キュムレータをラッチに置き換えることができる。動作
は同じである。
【００４６】このスタガールックアップテーブルデコー
ダアーキテクチャの一変形によれば、ビットシフタユニ
ット２４をシフトする合計ビットの決定のための時間的
な不利益が回避される。このデコーダアーキテクチャに
おいて、ビットシフタユニット２４はＬＵＴユニット４
０の個数に等しい定数分だけ一定速度でシフトする。ス
タガールックアップテーブルメモリユニット４０のどれ
が有効な符号語でアドレス指定されるかを、ビットシフ
タユニット２４をシフトするためのフィードバック信号
で判定する必要がない。この判定はパイプライン化され
る。
ダアーキテクチャの一変形によれば、ビットシフタユニ
ット２４をシフトする合計ビットの決定のための時間的
な不利益が回避される。このデコーダアーキテクチャに
おいて、ビットシフタユニット２４はＬＵＴユニット４
０の個数に等しい定数分だけ一定速度でシフトする。ス
タガールックアップテーブルメモリユニット４０のどれ
が有効な符号語でアドレス指定されるかを、ビットシフ
タユニット２４をシフトするためのフィードバック信号
で判定する必要がない。この判定はパイプライン化され
る。
【００４７】この変形例のための復号サイクルの動作ス
テップは図１１に示される。この場合、全ＬＵＴユニッ
ト４０についてルックアップが並列に行なわれる。そし
て、ビットシフタユニット２４は、次の復号サイクルの
前に、ＬＵＴユニット４０の個数と等しいビット数だけ
シフトさせられる。
テップは図１１に示される。この場合、全ＬＵＴユニッ
ト４０についてルックアップが並列に行なわれる。そし
て、ビットシフタユニット２４は、次の復号サイクルの
前に、ＬＵＴユニット４０の個数と等しいビット数だけ
シフトさせられる。
【００４８】このアーキテクチャは、図８に関連して述
べたように、スタガー位置毎に一つのルックアップテー
ブルメモリユニットを有する。しかし、前の説明とは違
って、複数のハフマン符号を持つアプリケーションで
は、各ルックアップテーブルメモリユニットは複数の出
力トークンを並列に生ずる。このようなアプリケーショ
ンの一つは前記ＪＰＥＧの例である。ＡＣ輝度ハフマン
符号、ＤＣ輝度ハフマン符号、ＡＣ色度ハフマンコー
ド、ＤＣ色度ハフマンコードのそれぞれのために一つず
つ、計４個の出力トークンが並列に出される。各復号サ
イクルの後、ビットシフタユニット２４はメモリユニッ
トとのスタガー接続数分だけシフトされるので、入力ス
トリーム中のあらゆるビット位置が、あらゆるハフマン
符号に関し復号される。可能な全ての結果が得られるた
め、さらなる復号は不要である。各復号サイクル後に全
ての可能な結果から正しい結果が選択される。制御論理
は、ストリーム中の各ビット位置より復号されたトーク
ンを考慮する。そのビット位置が有効な符号語を含む時
にのみ、制御論理は対応したトークンを現ハフマン符号
語のために選択し、そして次の有効な符号語までの無視
すべきビット位置のカウント値を更新する。この時に制
御論理はまた、次の符号語の属するハフマン符号つまり
ＡＣ輝度、ＤＣ輝度、ＡＣ色度及びＤＣ色度を判定す
る。各復号サイクルの前のビットシフタユニット２４に
おけるシフト量は常に一定であるため、ビットシフタユ
ニット２４内にバレルシフタが不要であるので、ハード
ウエアが大幅に削減される。
べたように、スタガー位置毎に一つのルックアップテー
ブルメモリユニットを有する。しかし、前の説明とは違
って、複数のハフマン符号を持つアプリケーションで
は、各ルックアップテーブルメモリユニットは複数の出
力トークンを並列に生ずる。このようなアプリケーショ
ンの一つは前記ＪＰＥＧの例である。ＡＣ輝度ハフマン
符号、ＤＣ輝度ハフマン符号、ＡＣ色度ハフマンコー
ド、ＤＣ色度ハフマンコードのそれぞれのために一つず
つ、計４個の出力トークンが並列に出される。各復号サ
イクルの後、ビットシフタユニット２４はメモリユニッ
トとのスタガー接続数分だけシフトされるので、入力ス
トリーム中のあらゆるビット位置が、あらゆるハフマン
符号に関し復号される。可能な全ての結果が得られるた
め、さらなる復号は不要である。各復号サイクル後に全
ての可能な結果から正しい結果が選択される。制御論理
は、ストリーム中の各ビット位置より復号されたトーク
ンを考慮する。そのビット位置が有効な符号語を含む時
にのみ、制御論理は対応したトークンを現ハフマン符号
語のために選択し、そして次の有効な符号語までの無視
すべきビット位置のカウント値を更新する。この時に制
御論理はまた、次の符号語の属するハフマン符号つまり
ＡＣ輝度、ＤＣ輝度、ＡＣ色度及びＤＣ色度を判定す
る。各復号サイクルの前のビットシフタユニット２４に
おけるシフト量は常に一定であるため、ビットシフタユ
ニット２４内にバレルシフタが不要であるので、ハード
ウエアが大幅に削減される。
【００４９】この格別のデコーダアーキテクチャは、Ｈ
ＤＴＶに特に好適であろう。このデコーダアーキテクチ
ャは、それが処理可能な１画像領域あたりのトークン数
に制限されるのではなく、１画像領域あたりの入力ビッ
ト数によって制限される。ＨＤＴＶ伝送データは、トー
クンレートよりむしろ最高ビットレートを規定すると思
われるので、特定の符号化標準に必要とされるスタガー
式メモリユニットの個数の決定は容易であろう。この変
形例の短所は、４つの符号全てについて、すべてのビッ
ト位置を復号しなければならないことである。このた
め、すべてのスタガー位置に、ルックアップテーブル４
０として大きなメモリユニットが必要となる。
ＤＴＶに特に好適であろう。このデコーダアーキテクチ
ャは、それが処理可能な１画像領域あたりのトークン数
に制限されるのではなく、１画像領域あたりの入力ビッ
ト数によって制限される。ＨＤＴＶ伝送データは、トー
クンレートよりむしろ最高ビットレートを規定すると思
われるので、特定の符号化標準に必要とされるスタガー
式メモリユニットの個数の決定は容易であろう。この変
形例の短所は、４つの符号全てについて、すべてのビッ
ト位置を復号しなければならないことである。このた
め、すべてのスタガー位置に、ルックアップテーブル４
０として大きなメモリユニットが必要となる。
【００５０】このデコーダアーキテクチャのもう一つの
変形例も、スタガー式ＬＵＴユニット４０と同数の一定
ビット数だけビットシフタユニット２４をシフトさせ
る。ルックアップテーブルユニット４０に要するメモリ
量も削減される。ハフマン符号語は均等な頻度では出現
しないので、最初のビット位置のためのＬＵＴユニット
４０-0だけは、可能性のあるあらゆる符号語を処理しな
ければならない。他の位置のＬＵＴユニット４０-i（ｉ
＞０）は普通の符号語、あるいは短い符号語を処理する
だけでよい。普通の符号語がビットストリーム中の他の
スタガー位置に出現する限り、この変形例は前変形例と
同様に動作する。長い符号語、あるいは普通でない符号
語が、それを処理できない位置に出現した時にはエラー
信号が発生する。このエラー信号は、ビットシフタユニ
ット２４内のバレルシフタを利用して、最初の位置を障
害ビット位置としてデコーダを再スタートさせる。この
ように、稀に出現する符号語はエラー状態として処理さ
れる。これに続く”エラー”処理動作は、いくつかのビ
ット位置が２度以上復号されるので、時間遅れを生じ
る。
変形例も、スタガー式ＬＵＴユニット４０と同数の一定
ビット数だけビットシフタユニット２４をシフトさせ
る。ルックアップテーブルユニット４０に要するメモリ
量も削減される。ハフマン符号語は均等な頻度では出現
しないので、最初のビット位置のためのＬＵＴユニット
４０-0だけは、可能性のあるあらゆる符号語を処理しな
ければならない。他の位置のＬＵＴユニット４０-i（ｉ
＞０）は普通の符号語、あるいは短い符号語を処理する
だけでよい。普通の符号語がビットストリーム中の他の
スタガー位置に出現する限り、この変形例は前変形例と
同様に動作する。長い符号語、あるいは普通でない符号
語が、それを処理できない位置に出現した時にはエラー
信号が発生する。このエラー信号は、ビットシフタユニ
ット２４内のバレルシフタを利用して、最初の位置を障
害ビット位置としてデコーダを再スタートさせる。この
ように、稀に出現する符号語はエラー状態として処理さ
れる。これに続く”エラー”処理動作は、いくつかのビ
ット位置が２度以上復号されるので、時間遅れを生じ
る。
【００５１】図１２は、このアーキテクチャ変形例のた
めの復号サイクルの動作ステップを示す。最初のステッ
プによって、全てのルックアップテーブル４０によって
並列のルックアップ動作が行なわれる。次に、ビットシ
フタユニット２４がＬＵＴユニット４０と同数のビット
数分シフトさせられる。次に、本デコーダアーキテクチ
ャに関連したマルチプレクサ制御論理ブロック２３によ
って、エラー信号が出されたか判定される。図４の回路
及び制御論理ブロック２３の動作は図７に関連して述べ
たとおりである。全部のＬＵＴユニット４０がそれに関
連した符号語の処理つまりルックアップをすることがで
きるときは、エラー信号は発生せず（長さがゼロでな
く、トークンは有効）、図１２に示したように、復号動
作は次の復号サイクルのためスタートに戻る。縮小され
たＬＵＴ４０-i（ｉ＞０）のいずれかがその符号語をル
ックアップすることができずエラー信号が発生した場合
（長さが０、トークンは無効）、ビットシフタユニット
２４内のバレルシフタは、ビットをエラーのある位置ま
でシフトさせるために逆動作させられる。障害となって
いる符号語は、全ての可能な符号語を処理できるｌＵＴ
４０-0に処理させるため最初のビット位置に置かれる。
再度復号するため動作は最初のステップに戻される。
めの復号サイクルの動作ステップを示す。最初のステッ
プによって、全てのルックアップテーブル４０によって
並列のルックアップ動作が行なわれる。次に、ビットシ
フタユニット２４がＬＵＴユニット４０と同数のビット
数分シフトさせられる。次に、本デコーダアーキテクチ
ャに関連したマルチプレクサ制御論理ブロック２３によ
って、エラー信号が出されたか判定される。図４の回路
及び制御論理ブロック２３の動作は図７に関連して述べ
たとおりである。全部のＬＵＴユニット４０がそれに関
連した符号語の処理つまりルックアップをすることがで
きるときは、エラー信号は発生せず（長さがゼロでな
く、トークンは有効）、図１２に示したように、復号動
作は次の復号サイクルのためスタートに戻る。縮小され
たＬＵＴ４０-i（ｉ＞０）のいずれかがその符号語をル
ックアップすることができずエラー信号が発生した場合
（長さが０、トークンは無効）、ビットシフタユニット
２４内のバレルシフタは、ビットをエラーのある位置ま
でシフトさせるために逆動作させられる。障害となって
いる符号語は、全ての可能な符号語を処理できるｌＵＴ
４０-0に処理させるため最初のビット位置に置かれる。
再度復号するため動作は最初のステップに戻される。
【００５２】制御メモリアーキテクチャ 図１３は、制御メモリアーキテクチャを示す。このアー
キテクチャにおいては、制御メモリユニット５０がビッ
トシフタユニット２４のセルに接続される。制御メモリ
ユニット５０は多数のアドレスロケーションを有する
が、各ロケーションの出力ビット数は小さい。この少な
い出力ビットは、ビットシフタユニット２４へフィード
バックされる情報、すなわち次復号サイクルのためにシ
フトすべき合計ビット数及びＥＯＢ信号を指定する。
キテクチャにおいては、制御メモリユニット５０がビッ
トシフタユニット２４のセルに接続される。制御メモリ
ユニット５０は多数のアドレスロケーションを有する
が、各ロケーションの出力ビット数は小さい。この少な
い出力ビットは、ビットシフタユニット２４へフィード
バックされる情報、すなわち次復号サイクルのためにシ
フトすべき合計ビット数及びＥＯＢ信号を指定する。
【００５３】実際の復号は多重パイプライン化された復
号ステージにより実行される。この復号ステージは、各
ステージの入力シフトレジスタが前ステージにより駆動
されるようにパイプライン化される。したがって、ビッ
トシフタユニット２４内のビットは、ビットシフタユニ
ット２４の第１位置における符号語の出力トークンを生
成させるため、第１ステージ部分を構成する第１のＬＵ
Ｔユニット５１-0をアドレス指定する。この出力には、
第１位置における符号化係数の長さを指定するビットが
含まれる。
号ステージにより実行される。この復号ステージは、各
ステージの入力シフトレジスタが前ステージにより駆動
されるようにパイプライン化される。したがって、ビッ
トシフタユニット２４内のビットは、ビットシフタユニ
ット２４の第１位置における符号語の出力トークンを生
成させるため、第１ステージ部分を構成する第１のＬＵ
Ｔユニット５１-0をアドレス指定する。この出力には、
第１位置における符号化係数の長さを指定するビットが
含まれる。
【００５４】同時に、ビットシフタユニット２４内のビ
ットはまた、第１パイプラインステージのラッチ５２-0
にロードされる。ラッチ５２-0内のビットは第１ステー
ジのシフトレジスタ５３-0に送られる。第１ステージＬ
ＵＴユニット５１-0の出力ビットに制御されて、シフト
レジスタ５３-0は符号化データユニットの長さ分シフト
する。シフトされたレジスタ２３-0のセルの内容は、第
２パイプライン用ＬＵＴユニット５１-1をアドレス指定
する。このＬＵＴユニット５１-1は、ビットシフタユニ
ット２４を通過したビットストリーム中の次の符号化デ
ータユニットのために、長さ指定ビットを含むトークン
を発生する。
ットはまた、第１パイプラインステージのラッチ５２-0
にロードされる。ラッチ５２-0内のビットは第１ステー
ジのシフトレジスタ５３-0に送られる。第１ステージＬ
ＵＴユニット５１-0の出力ビットに制御されて、シフト
レジスタ５３-0は符号化データユニットの長さ分シフト
する。シフトされたレジスタ２３-0のセルの内容は、第
２パイプライン用ＬＵＴユニット５１-1をアドレス指定
する。このＬＵＴユニット５１-1は、ビットシフタユニ
ット２４を通過したビットストリーム中の次の符号化デ
ータユニットのために、長さ指定ビットを含むトークン
を発生する。
【００５５】次のステージで、第１ステージのシフトレ
ジスタ５３−０の内容が第２ステージのラッチ５２-1に
ロードされ、このラッチはこれらビットを第２ステージ
のシフトレジスタ５３-1へ渡す。第２ステージＬＵＴユ
ニット５１-1から出力された長さ指定ビットに応答し
て、第２ステージのシフトレジスタ５３-1はその内容を
シフトし、該シフトレジスタ５３-1の内容は第３ステー
ジ用ＬＵＴ５１-2をアドレス指定する。このＬＵＴユニ
ット５１-2は次に符号化データ中の次のデータユニット
のためのトークンを生成する。このようなパイプライン
化復号動作は、ビットシフタユニット２４からの全ての
有効な符号語が復号されるまで続く。この間に、ビット
シフタユニット２４からシフトされたビットの次のセッ
トがパイプライン化復号動作により復号中である。
ジスタ５３−０の内容が第２ステージのラッチ５２-1に
ロードされ、このラッチはこれらビットを第２ステージ
のシフトレジスタ５３-1へ渡す。第２ステージＬＵＴユ
ニット５１-1から出力された長さ指定ビットに応答し
て、第２ステージのシフトレジスタ５３-1はその内容を
シフトし、該シフトレジスタ５３-1の内容は第３ステー
ジ用ＬＵＴ５１-2をアドレス指定する。このＬＵＴユニ
ット５１-2は次に符号化データ中の次のデータユニット
のためのトークンを生成する。このようなパイプライン
化復号動作は、ビットシフタユニット２４からの全ての
有効な符号語が復号されるまで続く。この間に、ビット
シフタユニット２４からシフトされたビットの次のセッ
トがパイプライン化復号動作により復号中である。
【００５６】この制御メモリアーキテクチャの動作ステ
ップが図１５に示されている。多くのステップが並列に
行なわれる。最初のルックアップ動作がメモリユニット
５０によって行なわれることにより、ビットシフタユニ
ット２４内の符号データの合計長が（ＪＰＥＧの例では
ＥＯＢトークンも）得られる。ビットシフタユニット２
４は次に、この合計長分だけシフトされ、動作は最初の
ステップに戻る。これらの二つのステップは、図１５の
左側に二つの動作ブロックによって示されている。この
間に、この左側の動作ブロックの右側の全ての動作ブロ
ックによって示されるように、パイプライン化復号ステ
ージの動作が実行される。ルックアップが初めに一つの
ルックアップテーブルユニット５１-iによって実行され
る。一つのトークンが、当該トークンに関連した復号デ
ータユニットの長さとともに生成される。当該ステージ
のシフトレジスタ５３-iはデータを復号データユニット
長分だけシフトし、動作は次ステージのルックアップテ
ーブルユニット５１-i+1のためのルックアップステップ
に戻る。このようなパイプライン化動作は、最終ステー
ジに達して、最後のルックアップテーブルユニット５３
-mでルックアップ動作が実行されるまで続く。ここで、
ｍはルックアップテーブルユニット５３の個数である。
ップが図１５に示されている。多くのステップが並列に
行なわれる。最初のルックアップ動作がメモリユニット
５０によって行なわれることにより、ビットシフタユニ
ット２４内の符号データの合計長が（ＪＰＥＧの例では
ＥＯＢトークンも）得られる。ビットシフタユニット２
４は次に、この合計長分だけシフトされ、動作は最初の
ステップに戻る。これらの二つのステップは、図１５の
左側に二つの動作ブロックによって示されている。この
間に、この左側の動作ブロックの右側の全ての動作ブロ
ックによって示されるように、パイプライン化復号ステ
ージの動作が実行される。ルックアップが初めに一つの
ルックアップテーブルユニット５１-iによって実行され
る。一つのトークンが、当該トークンに関連した復号デ
ータユニットの長さとともに生成される。当該ステージ
のシフトレジスタ５３-iはデータを復号データユニット
長分だけシフトし、動作は次ステージのルックアップテ
ーブルユニット５１-i+1のためのルックアップステップ
に戻る。このようなパイプライン化動作は、最終ステー
ジに達して、最後のルックアップテーブルユニット５３
-mでルックアップ動作が実行されるまで続く。ここで、
ｍはルックアップテーブルユニット５３の個数である。
【００５７】この制御メモリアーキテクチャの場合、図
４のマルチプレクサ制御論理ブロック２３は、図７に関
連して説明したと同じ動作をする前記ワイドテーブルデ
コーダアーキテクチャ用のものと同じものにすることが
できる。
４のマルチプレクサ制御論理ブロック２３は、図７に関
連して説明したと同じ動作をする前記ワイドテーブルデ
コーダアーキテクチャ用のものと同じものにすることが
できる。
【００５８】この制御メモリアーキテクチャにおいて
は、無用な推論的ルックアップが避けられる。ＬＵＴユ
ニット５１-iのそれぞれを二つのメモリユニットに置き
換えることによって、メモリスペースの削減を図ること
ができる。ＬＵＴ５１-iは、一つのトークン（ＪＰＥＧ
の例では指数ビットとランレングスビットからなる）と
符号化データユニットの合計長を生成する。図１４に示
されるように、各ＬＵＵＴは、トークンを発生する第１
部分５１Ａと、符号化データ長を発生する第２部分５１
Ｂに分割される。２段階のルックアップが行なわれる
が、トークン及び長さの両方を生成する単一のＬＵＴに
比べ、メモリスペースのかなりの節約を図れる。
は、無用な推論的ルックアップが避けられる。ＬＵＴユ
ニット５１-iのそれぞれを二つのメモリユニットに置き
換えることによって、メモリスペースの削減を図ること
ができる。ＬＵＴ５１-iは、一つのトークン（ＪＰＥＧ
の例では指数ビットとランレングスビットからなる）と
符号化データユニットの合計長を生成する。図１４に示
されるように、各ＬＵＵＴは、トークンを発生する第１
部分５１Ａと、符号化データ長を発生する第２部分５１
Ｂに分割される。２段階のルックアップが行なわれる
が、トークン及び長さの両方を生成する単一のＬＵＴに
比べ、メモリスペースのかなりの節約を図れる。
【００５９】注目すべきもうひとつの点は、以上の説明
では、速度のために、ＬＵＴがトークンと符号化データ
ユニット長の両方を生成するものと仮定していた。これ
らの例においては、長さゼロを無効トークンを示すため
に用いるのが都合がよい。この長さ情報を使えないとき
には、無効トークンをトークンそれ自体あるいは他の制
御ビットから認識できる。
では、速度のために、ＬＵＴがトークンと符号化データ
ユニット長の両方を生成するものと仮定していた。これ
らの例においては、長さゼロを無効トークンを示すため
に用いるのが都合がよい。この長さ情報を使えないとき
には、無効トークンをトークンそれ自体あるいは他の制
御ビットから認識できる。
【００６０】このアーキテクチャの一変形例は、第１の
ＬＵＴユニット５１-0を、ＤＣ符号だけのためのルック
アップテーブルとして働かせる。係数ブロックの始まり
の係数によってＬＵＴ５１-0がアドレス指定されないと
きは、ＬＵＴ５１-0の出力はスキップされる。残りのパ
イプラインステージはＡＣ符号を扱う。その結果、ＬＵ
Ｔユニット全体は仮定された最小サイズより小さくな
る。
ＬＵＴユニット５１-0を、ＤＣ符号だけのためのルック
アップテーブルとして働かせる。係数ブロックの始まり
の係数によってＬＵＴ５１-0がアドレス指定されないと
きは、ＬＵＴ５１-0の出力はスキップされる。残りのパ
イプラインステージはＡＣ符号を扱う。その結果、ＬＵ
Ｔユニット全体は仮定された最小サイズより小さくな
る。
【００６１】メモリユニットの最小サイズ 以上の各種デコーダアーキテクチャの説明において、選
んだアーキテクチャを実現するための集積回路スペース
の多くがルックアップテーブル用メモリによって占めら
れることは明白である。本発明はまた、ＲＡＭまたはＲ
ＯＭのメモリユニットの占有スペースを最小するための
メモリユニット構成を提案する。
んだアーキテクチャを実現するための集積回路スペース
の多くがルックアップテーブル用メモリによって占めら
れることは明白である。本発明はまた、ＲＡＭまたはＲ
ＯＭのメモリユニットの占有スペースを最小するための
メモリユニット構成を提案する。
【００６２】このメモリ構成は図１６に示されている。
前述のような単一メモリユニットに代えて、各メモリユ
ニットは３個の分離したメモリユニット６０Ａ，６０
Ｂ，６０Ｃに分割される。前に述べた如く、メモリ全体
はビットシフタユニット２４の各セルに接続される。図
１６において、ビットシフタユニット２４の第１の１６
ビットセルは、その８セルがメモリ６０Ａ，６０Ｂ，６
０Ｃのそれぞれを重複した形でアドレス指定するように
メモリと接続される。セル０〜７はメモリ６０Ａをアド
レス指定し、セル４〜１１はメモリ６０Ｂをアドレス指
定し、またセル８〜１５はメモリ６０Ｃをアドレス指定
する。
前述のような単一メモリユニットに代えて、各メモリユ
ニットは３個の分離したメモリユニット６０Ａ，６０
Ｂ，６０Ｃに分割される。前に述べた如く、メモリ全体
はビットシフタユニット２４の各セルに接続される。図
１６において、ビットシフタユニット２４の第１の１６
ビットセルは、その８セルがメモリ６０Ａ，６０Ｂ，６
０Ｃのそれぞれを重複した形でアドレス指定するように
メモリと接続される。セル０〜７はメモリ６０Ａをアド
レス指定し、セル４〜１１はメモリ６０Ｂをアドレス指
定し、またセル８〜１５はメモリ６０Ｃをアドレス指定
する。
【００６３】メモリユニット６０Ａ，６０Ｂ，６０Ｃは
それぞれ、短い符号語、中間の長さの符号語、長い符号
語を復号するるルックアップテーブルである。ブロック
６１で示される組み合わせ論理は メモリ６０Ａ〜６０
Ｃの一つをイネーブルする。第１の８セルの内容が全て
論理”１”のときは、長い符号語用のメモリ６０Ｃがイ
ネーブルされる。他方、第１の４セルの内容が全て論
理”１”のときは、中間的長さの符号語用メモリ６０Ｂ
がイネーブルされる。これ以外の場合には短い符号語用
メモリ６０Ａがイネーブルされる。
それぞれ、短い符号語、中間の長さの符号語、長い符号
語を復号するるルックアップテーブルである。ブロック
６１で示される組み合わせ論理は メモリ６０Ａ〜６０
Ｃの一つをイネーブルする。第１の８セルの内容が全て
論理”１”のときは、長い符号語用のメモリ６０Ｃがイ
ネーブルされる。他方、第１の４セルの内容が全て論
理”１”のときは、中間的長さの符号語用メモリ６０Ｂ
がイネーブルされる。これ以外の場合には短い符号語用
メモリ６０Ａがイネーブルされる。
【００６４】このイネーブル動作を行なう組み合わせ論
理は図１７に示されている。２レベル論理を用いる４入
力ゲートが５個使用される。この組み合わせ論理の占有
スペースは非常に小さい。さらに、メモリユニット６０
Ａ〜６０Ｃの一つを選択するイネーブル動作は非常に高
速で行なわれる。このイネーブル動作はビットシフタユ
ニット２４内ビットストリームのデータをもとに起こる
ので、選択に先立って復デコード動作を行なう必要がな
い。
理は図１７に示されている。２レベル論理を用いる４入
力ゲートが５個使用される。この組み合わせ論理の占有
スペースは非常に小さい。さらに、メモリユニット６０
Ａ〜６０Ｃの一つを選択するイネーブル動作は非常に高
速で行なわれる。このイネーブル動作はビットシフタユ
ニット２４内ビットストリームのデータをもとに起こる
ので、選択に先立って復デコード動作を行なう必要がな
い。
【００６５】動作が図１８のフローチャートに示されて
いる。初めに４つの動作ステップが並列に実行される。
短符号語のメモリ６０Ａのルックアップ動作、中間長符
号語のメモリ６０Ｂのルックアップ動作、長符号語のメ
モリ６０Ｃのルックアップ動作がそれぞれ実行される。
また、適当なメモリを選択するための制御信号も生成さ
れる。次に、選択されたメモリの出力がイネーブルされ
る。
いる。初めに４つの動作ステップが並列に実行される。
短符号語のメモリ６０Ａのルックアップ動作、中間長符
号語のメモリ６０Ｂのルックアップ動作、長符号語のメ
モリ６０Ｃのルックアップ動作がそれぞれ実行される。
また、適当なメモリを選択するための制御信号も生成さ
れる。次に、選択されたメモリの出力がイネーブルされ
る。
【００６６】このメモリ構成はメモリスペースを最小化
する。単一の大きなメモリに代え、３個の８入力メモリ
が用いられるだけである。比較のために述べれば、ＡＣ
ハフマン符号を扱うための１６入力メモリは８５２，０
００ビットのメモリを必要とする。この場合、本メモリ
構成では９９８４ビットしか使用されない。
する。単一の大きなメモリに代え、３個の８入力メモリ
が用いられるだけである。比較のために述べれば、ＡＣ
ハフマン符号を扱うための１６入力メモリは８５２，０
００ビットのメモリを必要とする。この場合、本メモリ
構成では９９８４ビットしか使用されない。
【００６７】考えられる一つの短所は、このメモリ構成
が可能なハフマン符号の全ては扱うことができないこと
である。９ビットから１２ビットの符号語は少なくとも
４つの”１”で始まらなければならず、それより長い符
号語は少なくとも８つの”１”で始まらなければならな
い。しかし、ＪＰＥＧ標準で用いられる正規フォームに
より指定される符号の殆どを処理可能である。任意のユ
ニークなプレフィッククスのセット、例えば８個または
４個の”０”を用いることができる。
が可能なハフマン符号の全ては扱うことができないこと
である。９ビットから１２ビットの符号語は少なくとも
４つの”１”で始まらなければならず、それより長い符
号語は少なくとも８つの”１”で始まらなければならな
い。しかし、ＪＰＥＧ標準で用いられる正規フォームに
より指定される符号の殆どを処理可能である。任意のユ
ニークなプレフィッククスのセット、例えば８個または
４個の”０”を用いることができる。
【００６８】この省メモリ構成は、ワイドテーブルアー
キテクチャ以外の前述のデコーダアーキテクチャの全て
に適用可能である。当然、ワイドテーブルアーキテクチ
ャのメモリユニットは分割できない。しかし、ワイドテ
ーブルルックアップの概念は本発明の改良のために利用
できる。例えば、短符号語用メモリ６０Ａそのものは、
セル０〜７のいくつかの短符号語から２つ以上のトーク
ンを同時に生成可能な”ワイド”テーブルとすることが
できる。この場合、メモリ６０Ａはいくつかのトークン
を一度に生成することが期待されるので、さらにセル８
〜１１もメモリ６０Ａに接続することができる。
キテクチャ以外の前述のデコーダアーキテクチャの全て
に適用可能である。当然、ワイドテーブルアーキテクチ
ャのメモリユニットは分割できない。しかし、ワイドテ
ーブルルックアップの概念は本発明の改良のために利用
できる。例えば、短符号語用メモリ６０Ａそのものは、
セル０〜７のいくつかの短符号語から２つ以上のトーク
ンを同時に生成可能な”ワイド”テーブルとすることが
できる。この場合、メモリ６０Ａはいくつかのトークン
を一度に生成することが期待されるので、さらにセル８
〜１１もメモリ６０Ａに接続することができる。
【００６９】以上のデコーダアーキテクチャについての
記述においては、説明の都合から各種デコーダアーキテ
クチャの特徴は分けて述べたが、これら特徴の多くは、
用途または要求条件に適したハフマンデコーダのために
組み合わせることができる。たとえば、ＪＰＥＧ用ハフ
マンデコーダの多くは、ＭＰＥＧやＨＤＴＶ等の今後の
デジタル画像処理用標準の多くに適用可能である。した
がって、以上に説明した本発明の様々な実施例に関する
説明中の”ＪＰＥＧ”なる用語は厳密にとらえるべきで
はなく、より広義に”ＪＰＥＧ風”ととらえるべきであ
る。
記述においては、説明の都合から各種デコーダアーキテ
クチャの特徴は分けて述べたが、これら特徴の多くは、
用途または要求条件に適したハフマンデコーダのために
組み合わせることができる。たとえば、ＪＰＥＧ用ハフ
マンデコーダの多くは、ＭＰＥＧやＨＤＴＶ等の今後の
デジタル画像処理用標準の多くに適用可能である。した
がって、以上に説明した本発明の様々な実施例に関する
説明中の”ＪＰＥＧ”なる用語は厳密にとらえるべきで
はなく、より広義に”ＪＰＥＧ風”ととらえるべきであ
る。
【００７０】なお、以下に列挙する方法も、本発明の範
囲に含まれるものである。
囲に含まれるものである。
【００７１】（１） ビットストリーム中のそれぞれ符
号語を持つハフマン符号化データユニットの復号方法で
あって、以下のステップからなる復号方法。 ａ） 該符号化データユニットのビット・セットをメモ
リユニットの入力端子に与える。ただし該メモリユニッ
トは、該ビット中の符号語から複数のトークンを同時に
生成することが可能で、かつ該符号語から生成された該
トークンを持つ該データユニットの合計ビット数を生成
することが可能である。 ｂ） 該ビットストリーム中のビットを該合計ビット数
分シフトし、次の復号サイクルのために該メモリユニッ
トの該入力端子に次のビット・セットを与える。
号語を持つハフマン符号化データユニットの復号方法で
あって、以下のステップからなる復号方法。 ａ） 該符号化データユニットのビット・セットをメモ
リユニットの入力端子に与える。ただし該メモリユニッ
トは、該ビット中の符号語から複数のトークンを同時に
生成することが可能で、かつ該符号語から生成された該
トークンを持つ該データユニットの合計ビット数を生成
することが可能である。 ｂ） 該ビットストリーム中のビットを該合計ビット数
分シフトし、次の復号サイクルのために該メモリユニッ
トの該入力端子に次のビット・セットを与える。
【００７２】（２） ビットストリーム中のそれぞれ符
号語を持つハフマン符号化データユニットの復号方法で
あって、以下のステップからなる復号方法。 ｃ） 該符号化データの複数のビット・セットを複数の
ルックアップテーブルユニットの入力端子に同時に与え
る。ただし該ビットストリーム中の該各ビット・セット
は他のセットからスタガーされている。 ｄ） 該各ルックアップテーブルユニットより該ルック
アップテーブルユニットの該入力端子の各ビット・セッ
トに応じてトークンを同時に生成する。 ｅ） 該ビット・セット内の符号語から生成されたトー
クンを持つ該データユニットの合計ビット数を判定す
る。 ｆ） 該ビットストリーム中の該ビットを該合計ビット
数分だけシフトして、次の復号サイクルのために該ルッ
クアップテーブルユニットの該入力端子にビットの次の
複数のセットを与える。
号語を持つハフマン符号化データユニットの復号方法で
あって、以下のステップからなる復号方法。 ｃ） 該符号化データの複数のビット・セットを複数の
ルックアップテーブルユニットの入力端子に同時に与え
る。ただし該ビットストリーム中の該各ビット・セット
は他のセットからスタガーされている。 ｄ） 該各ルックアップテーブルユニットより該ルック
アップテーブルユニットの該入力端子の各ビット・セッ
トに応じてトークンを同時に生成する。 ｅ） 該ビット・セット内の符号語から生成されたトー
クンを持つ該データユニットの合計ビット数を判定す
る。 ｆ） 該ビットストリーム中の該ビットを該合計ビット
数分だけシフトして、次の復号サイクルのために該ルッ
クアップテーブルユニットの該入力端子にビットの次の
複数のセットを与える。
【００７３】（３） ビットストリーム中のそれぞれ符
号語を持つハフマン符号化データユニットの復号方法で
あって、以下のステップからなる復号方法。 ｇ） 該符号化データの複数のビット・セットを複数の
ルックアップテーブルユニットの入力端子に同時に与え
る。ただし該ビットストリーム中の該各ビット・セット
は他のセットからスタガーされている。 ｈ） 該各ルックアップテーブルユニットより該ルック
アップテーブルユニットの該入力端子の各ビット・セッ
トに応じてトークンを同時に生成する。 ｉ） 該ビットストリーム中の該ビットを所定ビット数
分だけシフトして、次の復号サイクルのために該ルック
アップテーブルユニットの該入力端子に複数の次のビッ
ト・セットを与える。
号語を持つハフマン符号化データユニットの復号方法で
あって、以下のステップからなる復号方法。 ｇ） 該符号化データの複数のビット・セットを複数の
ルックアップテーブルユニットの入力端子に同時に与え
る。ただし該ビットストリーム中の該各ビット・セット
は他のセットからスタガーされている。 ｈ） 該各ルックアップテーブルユニットより該ルック
アップテーブルユニットの該入力端子の各ビット・セッ
トに応じてトークンを同時に生成する。 ｉ） 該ビットストリーム中の該ビットを所定ビット数
分だけシフトして、次の復号サイクルのために該ルック
アップテーブルユニットの該入力端子に複数の次のビッ
ト・セットを与える。
【００７４】（４） 前記（３）の復号方法において、
該所定ビット数が該ビット・セット間の最大のスタガー
量に対応することを特徴とする復号方法。
該所定ビット数が該ビット・セット間の最大のスタガー
量に対応することを特徴とする復号方法。
【００７５】（５） 前記（３）の復号方法において、
さらに以下のステップからなることを特徴とする復号方
法。 ｊ） 各ルックアップテーブルからの各トークンの有効
性を判定する。 ｋ） 該ビット・セットに応じ、あるルックアップテー
ブルユニットからの無効なトークンを判定したことに応
じてエラー信号を生成する。 ｌ） 該ビットストリーム中の該ビットを逆にシフトす
ることによって、該あるテーブルユニットの該ビット・
セットを、該セットから有効なトークンを生成可能な他
のルックアップテーブルユニットの入力端子に与える。
さらに以下のステップからなることを特徴とする復号方
法。 ｊ） 各ルックアップテーブルからの各トークンの有効
性を判定する。 ｋ） 該ビット・セットに応じ、あるルックアップテー
ブルユニットからの無効なトークンを判定したことに応
じてエラー信号を生成する。 ｌ） 該ビットストリーム中の該ビットを逆にシフトす
ることによって、該あるテーブルユニットの該ビット・
セットを、該セットから有効なトークンを生成可能な他
のルックアップテーブルユニットの入力端子に与える。
【００７６】（６） ビットストリーム中のそれぞれ符
号語を持つハフマン符号化データユニットの復号方法で
あって、以下のステップからなる復号方法。 ｍ） 該符号化データのビットの一つのセットを第１ル
ックアップテーブルユニットの入力端子に与えて、該ビ
ット・セット中の符号語を持つ該データユニットの合計
ビット数を生成する。 ｎ） 一つのパイプラインにおいて該ビット・セット中
の符号語からトークンを生成する。 ｏ） 該ビットストリーム中の該ビットを該合計ビット
数分だけシフトして、次の復号サイクルのために該ルッ
クアップテーブルユニットの該入力端子に複数の次のビ
ット・セットを与える。
号語を持つハフマン符号化データユニットの復号方法で
あって、以下のステップからなる復号方法。 ｍ） 該符号化データのビットの一つのセットを第１ル
ックアップテーブルユニットの入力端子に与えて、該ビ
ット・セット中の符号語を持つ該データユニットの合計
ビット数を生成する。 ｎ） 一つのパイプラインにおいて該ビット・セット中
の符号語からトークンを生成する。 ｏ） 該ビットストリーム中の該ビットを該合計ビット
数分だけシフトして、次の復号サイクルのために該ルッ
クアップテーブルユニットの該入力端子に複数の次のビ
ット・セットを与える。
【００７７】（７） 前記（６）の復号方法において、
該トークン生成のステップｎが、以下のステップをルッ
クアップテーブル数に対応した所定の回数以上繰り返す
ことを特徴とする復号方法。 ｐ） 該ビット・セットを第２ルックアップテーブルユ
ニットの入力端子に与え、該ビット・セット中の符号語
からのトークン及び該符号語を持つ該データユニットの
合計ビット数を生成する。 ｑ） 該ビット・セットを該合計ビット数分だけシフト
する。 ｒ） 該シフトされたビット・セットを第３ルックアッ
プテーブルユニットの入力端子に与えて、該シフトされ
たビット・セットからのトークン及び該符号語を持つ該
データユニットの合計ビット数を生成する。
該トークン生成のステップｎが、以下のステップをルッ
クアップテーブル数に対応した所定の回数以上繰り返す
ことを特徴とする復号方法。 ｐ） 該ビット・セットを第２ルックアップテーブルユ
ニットの入力端子に与え、該ビット・セット中の符号語
からのトークン及び該符号語を持つ該データユニットの
合計ビット数を生成する。 ｑ） 該ビット・セットを該合計ビット数分だけシフト
する。 ｒ） 該シフトされたビット・セットを第３ルックアッ
プテーブルユニットの入力端子に与えて、該シフトされ
たビット・セットからのトークン及び該符号語を持つ該
データユニットの合計ビット数を生成する。
【００７８】（８） 前記（７）の復号方法において、
該ハフマン符号化データはＪＰＥＧデータからなり、該
第２ルックアップテーブルユニットはＤＣ符号語にだけ
応答し、該第３ルックアップテーブルユニットはＡＣ符
号語にだけ応答することを特徴とする復号方法。
該ハフマン符号化データはＪＰＥＧデータからなり、該
第２ルックアップテーブルユニットはＤＣ符号語にだけ
応答し、該第３ルックアップテーブルユニットはＡＣ符
号語にだけ応答することを特徴とする復号方法。
【００７９】（９） ａ）複数のルックアップテーブル
ユニットを用意し、 ｂ）該ルックアップテーブルユニ
ットのそれぞれを該ビットシフタのセルの互いにインタ
ーリーブされたサブセットに接続し、 ｃ）該ルックア
ップテーブルユニットのそれぞれより同時に、それと接
続された該セルのサブセット中のビットに応じてトーク
ンを生成させ、かつ、 ｄ）該同時に生成されたトーク
ンより有効なトークンを選択する、ことによって、ハフ
マンデコーダにおけるルックアップテーブルユニットの
サイズを削減させる方法。
ユニットを用意し、 ｂ）該ルックアップテーブルユニ
ットのそれぞれを該ビットシフタのセルの互いにインタ
ーリーブされたサブセットに接続し、 ｃ）該ルックア
ップテーブルユニットのそれぞれより同時に、それと接
続された該セルのサブセット中のビットに応じてトーク
ンを生成させ、かつ、 ｄ）該同時に生成されたトーク
ンより有効なトークンを選択する、ことによって、ハフ
マンデコーダにおけるルックアップテーブルユニットの
サイズを削減させる方法。
【００８０】
【表１】
【００８１】
【表２】
【００８２】
【表３】
【００８３】
【表４】
【００８４】
【表５】
【００８５】
【表６】
【００８６】
【表７】
【００８７】
【表８】
【００８８】
【表９】
【００８９】
【表１０】
【００９０】
【表１１】
【００９１】
【表１２】
【００９２】
【表１３】
【００９３】
【表１４】
【００９４】
【表１５】
【００９５】
【表１６】
【００９６】
【表１７】
【００９７】
【表１８】
【００９８】
【表１９】
【００９９】
【表２０】
【０１００】
【表２１】
【０１０１】
【表２２】
【０１０２】
【表２３】
【０１０３】
【表２４】
【０１０４】
【表２５】
【０１０５】
【表２６】
【０１０６】
【表２７】
【０１０７】
【表２８】
【０１０８】
【表２９】
【０１０９】
【表３０】
【０１１０】
【表３１】
【０１１１】
【表３２】
【０１１２】
【表３３】
【０１１３】
【表３４】
【０１１４】
【表３５】
【０１１５】
【表３６】
【０１１６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、符号化ユニットを並列的に復号する高速のデ
コーダを実現できる。デコーダ内のルックアップテーブ
ル用メモリを削減できる。使用するメモリ量及び論理量
の割合の異なる様々なデコーダアーキテクチャより、用
途に応じアーキテクチャを選択することによって、様々
な用途に最適なデコーダを実現できる。等々の多大な効
果を得られる。
によれば、符号化ユニットを並列的に復号する高速のデ
コーダを実現できる。デコーダ内のルックアップテーブ
ル用メモリを削減できる。使用するメモリ量及び論理量
の割合の異なる様々なデコーダアーキテクチャより、用
途に応じアーキテクチャを選択することによって、様々
な用途に最適なデコーダを実現できる。等々の多大な効
果を得られる。
【図１】ハフマン符号化データユニットのストリーム例
を示す。
を示す。
【図２】（ａ）ゼロのランレングスフィールドと係数値
フィールドに分けられたＪＰＥＧ係数データを表わす。 （ｂ）指数フィールドと仮数フィールドに分けられた係
数値データを示す。図 （ｃ）可変長ハフマン符号語及び仮数ビットからなる符
号化データを示す。
フィールドに分けられたＪＰＥＧ係数データを表わす。 （ｂ）指数フィールドと仮数フィールドに分けられた係
数値データを示す。図 （ｃ）可変長ハフマン符号語及び仮数ビットからなる符
号化データを示す。
【図３】ハフマンデコーダの一般的構成を示す。
【図４】いくつかの復号されたトークンを単一のストリ
ームに多重化するために用いられる回路のブロック図で
ある。
ームに多重化するために用いられる回路のブロック図で
ある。
【図５】本発明の一実施例たる、ワイド・ルックアップ
テーブル・メモリを持つデコーダを示す。
テーブル・メモリを持つデコーダを示す。
【図６】図５のデコーダの動作を説明するフローチャー
トである。
トである。
【図７】図４の回路中の制御論理ブロックを説明するフ
ローチャートである。
ローチャートである。
【図８】本発明の他の実施例たる、スタガールックアッ
プテーブルユニットを持つデコーダを示す。
プテーブルユニットを持つデコーダを示す。
【図９】ＬＵＴ（ルックアップテーブル）ユニットの出
力からの符号化データユニットの長さを生成する論理ブ
ロックの一般的構成を示す。
力からの符号化データユニットの長さを生成する論理ブ
ロックの一般的構成を示す。
【図１０】図８のスタガーテーブルデコーダの動作ステ
ップのフローチャートである。
ップのフローチャートである。
【図１１】図８のスタガーテーブルデコーダの変形例の
動作ステップのフローチャートである。
動作ステップのフローチャートである。
【図１２】図８のスタガーテーブルデコーダのもう一つ
の変形例の動作ステップのフローチャートである。
の変形例の動作ステップのフローチャートである。
【図１３】本発明の他の実施例たる、パイプライン化復
号のために多数のルックアップテーブルを持つ制御メモ
リデコーダを示す。
号のために多数のルックアップテーブルを持つ制御メモ
リデコーダを示す。
【図１４】図１３中のパイプライン化復号のための２ス
テージ・ルックアップテーブル用の一つのメモリユニッ
トの構成を示す。
テージ・ルックアップテーブル用の一つのメモリユニッ
トの構成を示す。
【図１５】図１３の制御メモリデコーダの様々なステー
ジの動作を説明するためのフローチャートである。
ジの動作を説明するためのフローチャートである。
【図１６】ルックアップテーブル用メモリのサイズを縮
小できるメモリ構成を示す。
小できるメモリ構成を示す。
【図１７】図１６のメモリ構成を動作させる制御論理を
示す。
示す。
【図１８】図１６のメモリ構成の動作を説明するフロー
チャートである。
チャートである。
１０ ビットシフタユニット １１ ルックアップテーブルユニット ２０ 組み合わせ論理ブロック ２１ レジスタ ２２ デコーダ ２３ 制御論理ブロック ２４ ビットシフタユニット ３０ メモリユニット ４０ ＬＵＴ（ルックアップテーブル）ユニット ５０ 制御メモリユニット ５１ ＬＵＴユニット ５２ ラッチ ５３ シフトレジスタ ６０ メモリユニット ６１ 組み合わせ論理ブロック
フロントページの続き (72)発明者 エドワード エル．シュワル アメリカ合衆国 カリフォルニア州 サニ ーベイル モールスアベニュー 10−104 1063 (72)発明者 ディビッド ベドナッシ アメリカ合衆国 カリフォルニア州 パロ アルト ホーソーン ＃１ 223
Claims (42)
- 【請求項１】 ハフマン符号化データのそれぞれ符号語
を有するユニットのためのデコーダであって、 該データを受け取る入力端子、 該受け取られたデータの１ビットを保持するセルを複数
持つ、該入力端子に接続されたビットシフタユニット、
及び複数の入力アドレス端子及び出力端子を持つメモリ
ユニットを有し、 該入力アドレス端子のそれぞれが該ビットシフタユニッ
トのセルの一つに接続され、該メモリユニットが該出力
端子に、該入力アドレス端子上の各完全な符号語からト
ークンを同時に生成し、該メモリユニットが、該符号化
データを該ビットシフタユニットによりシフトできるよ
うに、該入力アドレス端子上の完全な符号語を持つ該符
号化ユニットの合計長に対応した制御信号を発生し、 該符号化データユニットが同時に復号され、かつ該ビッ
トシフタユニットが次の復号サイクルの準備ができてい
ることを特徴とするデコーダ。 - 【請求項２】 請求項１記載のデコーダにおいて、該メ
モリユニットが少なくとも該ハフマン符号化データ中の
最長符号語に見合う数の入力アドレス端子を有すること
を特徴とするデコーダ。 - 【請求項３】 請求項２記載のデコーダにおいて、該メ
モリユニットが該入力アドレス端子のサブセット上の全
符号語に対するトークンを生成することが可能であるこ
とを特徴とするデコーダ。 - 【請求項４】 請求項３記載のデコーダにおいて、該メ
モリユニットが該ビットシフタユニット内の第１位置に
ある符号語だけについて全符号語に対するトークンを生
成することが可能であることを特徴とするデコーダ。 - 【請求項５】 請求項４記載のデコーダにおいて、該メ
モリユニットが該ビットシフタユニット内の該第１位置
の符号語以外の位置にある符号語のサブセットに対する
トークンを生成することが可能であり、該符号語サブセ
ットは出現頻度が最高である、ことを特徴とするデコー
ダ。 - 【請求項６】 ハフマン符号化データのそれぞれ一つの
符号語をビット形式で持つユニットを受け取るデコーダ
であって、 該受け取られたデータのビットを受け取った順に保持す
るビットシフタユニット、 それぞれが受け取られた順にスタガーされた複数ビット
に応じたトークンを同時に生成する、該ビットシフトユ
ニットに接続された複数のルックアップテーブルユニッ
ト、及び該ルックアップテーブルユニットのいずれが有
効なトークンを生成したかを判定するための、該ルック
アップテーブルユニットに接続接続された論理手段を有
し、 ルックアップテーブルユニットよりトークンを生じさせ
る完全な符号語のビットを持つところの、受け取ったデ
ータの１個以上のユニットを１サイクルで復号すること
を特徴とするデコーダ。 - 【請求項７】 請求項６記載のデコーダにおいて、該論
理手段がさらに、次の復号サイクルのために該ビットシ
フタユニットによってシフトされるべき合計ビット量を
決定することを特徴とするデコーダ。 - 【請求項８】 請求項６記載のデコーダにおいて、各ル
ックアップテーブルユニットの該ビットシフタユニット
との接続が１ビットずつスタガーされることを特徴とす
るデコーダ。 - 【請求項９】 請求項６記載のデコーダにおいて、各ル
ックアップテーブルユニットの該ビットシフタユニット
との接続が、出現頻度最高の符号化データユニットの組
み合わせに対応した量ずつスタガーされることを特徴と
するデコーダ。 - 【請求項１０】 請求項６記載のデコーダにおいて、該
ハフマン符号化データのユニットが複数のハフマン符号
に対応し、該ルックアップテーブルユニットが各ハフマ
ン符号に対し１トークンずつ、複数個のトークンを並列
に生成することを特徴とするデコーダ。 - 【請求項１１】 請求項１０記載のデコーダにおいて、
該複数のルックアップテーブルユニットが、ＡＣ輝度ハ
フマン符号、ＤＣ輝度ハフマン符号、ＤＣ色度ハフマン
符号及びＤＣ色度ハフマン符号それぞれに１トークンず
つ、４個のトークンを並列に生成することを特徴とする
デコーダ。 - 【請求項１２】 請求項６記載のデコーダにおいて、該
複数のルックアップテーブルユニットが、該ビットシフ
タユニットの最初の位置に接続された第１ユニット、及
び、該ビットシフタユニットと該最初の位置からずらし
て接続された少なくとも一つの第２ユニットからなり、
該第１ユニットが全ての可能な符号語に対するトークン
を生成し、該第２ユニットが全ての可能な符号語のサブ
セットに対するトークンを生成することを特徴とするデ
コーダ。 - 【請求項１３】 請求項６記載のデコーダにおいて、次
の復号サイクルのために該ビットシフタユニットによっ
てシフトされるべき合計ビット量が固定であることを特
徴とするデコーダ。 - 【請求項１４】 請求項１３記載のデコーダにおいて、
該ハフマン符号のユニットが複数のハフマン符号に対応
し、該ルックアップテーブルユニットが各ハフマン符号
に対し１トークンずつ、複数個のトークンを並列に生成
することを特徴とするデコーダ。 - 【請求項１５】 請求項１４記載のデコーダにおいて、
該複数のルックアップテーブルユニットが、ＡＣ輝度ハ
フマン符号、ＤＣ輝度ハフマン符号、ＤＣ色度ハフマン
符号及びＤＣ色度ハフマン符号それぞれに１トークンず
つ、４個のトークンを並列に生成することを特徴とする
デコーダ。 - 【請求項１６】 請求項１５記載のデコーダにおいて、
各ルックアップテーブルユニットの該ビットシフタユニ
ットとの接続が１ビットずつスタガーされることを特徴
とするデコーダ。 - 【請求項１７】 請求項１３記載のデコーダにおいて、
該複数のルックアップテーブルユニットが、該ビットシ
フタユニットの最初の位置に接続された第１ユニット、
及び、該ビットシフタユニットと該最初の位置からずら
して接続された少なくとも一つの第２ユニットからな
り、該第１ユニットが全ての可能な符号語に対するトー
クンを生成し、該第２ユニットが全ての可能な符号語の
サブセットに対するトークンを生成することを特徴とす
るデコーダ。 - 【請求項１８】 請求項１７記載のデコーダにおいて、
該ビットシフタユニット内のビットのセットに応じ該第
２ユニットにより生成された無効なトークンに応じて、
該ビットシフタユニットが該ビット・セットをシフトす
ることにより、該第１ユニットが該ビット・セットに応
じてトークンを生成することを特徴とするデコーダ。 - 【請求項１９】 ハフマン符号化データのそれぞれ符号
語を有するユニットのためのデコーダであって、該デー
タを受け取る入力端子、 該受け取られたデータを受け取られた順に保持するビッ
トシフタユニット、該ビットシフタユニットの少なくと
も第１の部分に接続され、該ビットシフタユニットの該
第１の部分における完全な符号語を持つ符号化ユニット
の合計長に応じて該ビットシフタユニットをシフトする
第１ルックアップテーブルユニット、及び該ビットシフ
タユニットの該第１の部分にパイプライン接続され、該
第１の部分における該完全な符号語に応じたトークンを
シーケンシャルに生成する複数の第２ルックアップテー
ブルユニットを有し、 該受け取られたデータ中の符号語の復号を要せずに該ビ
ットシフタユニットが次の復号動作のためにシフトされ
るデコーダ。 - 【請求項２０】 請求項１９記載のデコーダにおいて、
該複数の第２ルックアップテーブルユニットが、該ビッ
トシフタユニット内の第１の符号語を復号するための第
１ユニットと、該ビットシフタユニット内の該第１の符
号語に続く符号語を復号するための少なくとも一つの第
２ユニットとを有し、該第２ユニットが該第１ユニット
によって復号可能な符号語のサブセットだけを復号可能
であることを特徴とするデコーダ。 - 【請求項２１】 請求項２０記載のデコーダにおいて、
該ハフマン符号化データがＪＰＥＧデータからなり、該
第１ユニットがＤＣ係数に対するトークンを生成するこ
とを特徴とするデコーダ。 - 【請求項２２】 請求項２１記載のデコーダにおいて、
該残りの第２ルックアップテーブルユニットがＡＣ係数
に対するトークンを生成可能であることを特徴とするデ
コーダ。 - 【請求項２３】 請求項２０記載のデコーダにおいて、
該第１ユニットが該ハフマン符号化データの全符号語を
復号可能であることを特徴とするデコーダ。 - 【請求項２４】 請求項１９記載のデコーダにおいて、
該複数の第２ルックアップテーブルユニットが、その一
つを除くそれぞれに１個ずつ関連付けられた複数のラッ
チ及びシフタによって接続され、該一つの第２ルックア
ップテーブルユニットが、該第１ルックアップテーブル
ユニットと並列に該ビットシフタユニットの該第１の部
分に接続され、該一つの第２ルックアップテーブルユニ
ットが該ビットシフタユニット内の該第１の部分におけ
る第１の完全な符号語に対応したトークンを生成するこ
とを特徴とするデコーダ。 - 【請求項２５】 請求項２４記載のデコーダにおいて、
該第２ルックアップテーブルユニットの二つめが該関連
付けられたシフタに接続され、該関連付けられたシフタ
が該関連付けられたラッチ及び該一つの第２ルックアッ
プテーブルに接続され、該一つの第２ルックアップテー
ブルユニットが該第１の完全な符号語の該符号化ユニッ
トの長さに対応した制御ビットも生成し、該関連付けら
れたラッチが該第１ルックアップテーブルユニットと並
列に該ビットシフタユニットの該第１の部分に接続さ
れ、該関連付けられたシフタが該一つの第２ルックアッ
プテーブルユニットからの該制御ビットに応じて該ラッ
チ内の該データをシフトすることにより、該二つめの第
２ルックアップテーブルユニットが該ビットシフタユニ
ットの該第１の部分における第２の完全な符号語に対応
したトークンを生成することを特徴とするデコーダ。 - 【請求項２６】 請求項１９記載のデコーダにおいて、
該第２ルックアップテーブルユニットがそれぞれ第３ル
ックアップテーブルユニットのペアからなり、該ペアの
一方の第３ルックアップテーブルユニットがトークンを
生成し、該ペアの他方の第３ルックアップテーブルユニ
ットが該第２ルックアップテーブルユニットによるシー
ケンシャルなルックアップ動作のための制御信号を生成
することを特徴とするデコーダ。 - 【請求項２７】 請求項２６記載のデコーダにおいて、
該複数の第２ルックアップテーブルユニットが、その一
つを除くそれぞれに１個ずつ関連付けられた複数のラッ
チ及びシフタによって接続され、 該一つの第２ルックアップテーブルユニットが、第３ル
ックアップテーブルユニットのペアからなり、 該ペアの一方の第３ルックアップテーブルユニットが、
該ビットシフタユニットの該第１の部分に、該第１ルッ
クアップテーブルユニットと並列に接続され、該ビット
シフタユニットの該第１の部分における第１の完全な符
号語に対応したトークンを生成し、 該ペアの他方の第３ルックアップテーブルユニットが該
生成されたトークンに応じて該第１の完全な符号語の長
さを示す制御信号を生成することを特徴とするデコー
ダ。 - 【請求項２８】 請求項２７記載のデコーダにおいて、
二つめの該第２ルックアップテーブルユニットが該関連
付けられたシフタに接続され、該関連付けられたシフタ
が該関連付けられたラッチ及び該一つの第２ルックアッ
プテーブルに接続され、該関連付けられたラッチが該ビ
ットシフタユニットの該第１部分に該第１ルックアップ
テーブルユニットと並列に接続され、該関連付けられた
シフタが該ラッチ内のデータを、該ペアの該他方の第３
ルックアップテーブルユニットからの該制御信号に応じ
てシフトすることにより、該第２ルックアップテーブル
が該ビットシフタユニットの該第１部分における第２の
完全な符号語に対応したトークンを生成することを特徴
とするデコーダ。 - 【請求項２９】 ハフマン符号化データのそれぞれ一つ
の符号語を有するユニットを受け取り、該ビットを受け
取った順に、複数のセルに１セルあたり１ビットずつ保
持するハフマンデコーダであって、 該セルのサブセットに接続され、該サブセットのセル内
の符号語に対応したトークン及び該符号語の符号化デー
タユニットに関連付けられた合計ビット数に対応した制
御ビットを生成する複数のメモリユニットを有し、該メ
モリユニットのそれぞれはインターリーブ接続を形成す
るように該セルに接続され、かつ、 該セルに接続され、該セル内の該ビットに応じ該トーク
ンのために該メモリユニットの一つを選択する手段を有
することを特徴とするデコーダ。 - 【請求項３０】 請求項２９記載のデコーダにおいて、
入力は少なくとも該複数のメモリユニットのアドレス入
力端子に接続される最大幅のハフマン符号語の幅である
ことを特徴とするデコーダ。 - 【請求項３１】 請求項２９記載のデコーダにおいて、
該メモリユニットの一つが該セル・サブセット内の複数
の符号語に対応した複数のトークンを同時に生成可能で
あることを特徴とするデコーダ。 - 【請求項３２】 請求項３１記載のデコーダにおいて、
該一つのメモリユニットが最初に受け取られたビットを
保持するセル・サブセットに接続されることを特徴とす
るデコーダ。 - 【請求項３３】 請求項２９記載のデコーダにおいて、
該セルが０番から１５番まであり、該複数のメモリユニ
ットが、０番から７番のセルに接続された第１のメモリ
ユニットと、４番から１１番のセルに接続された第２の
メモリユニットと、５番から１５番のセルに接続された
第３のメモリユニットとからなることを特徴とするデコ
ーダ。 - 【請求項３４】 請求項３３記載のデコーダにおいて、
該トークンが正規のハフマン符号でエンコードされるこ
とを特徴とするデコーダ。 - 【請求項３５】 請求項３４記載のデコーダにおいて、
該選択の手段が該セル内のユニークなプレフィックスの
位置に応答することを特徴とするデコーダ。 - 【請求項３６】 請求項３５記載のデコーダにおいて、
該選択の手段が該セル内の論理”１”の連続ビットの位
置に応答することを特徴とするデコーダ。 - 【請求項３７】 請求項３６記載のデコーダにおいて、
該選択の手段が、０番から７番のセルの内容が論理”
１”であると判定した時に該第３メモリユニットを選択
し、そうでない場合には０番から３番のセルの内容が論
理”１”であると判定した時に該第２メモリユニットを
選択し、以上のいずれでもない場合には該第１メモリユ
ニットを選択することを特徴とするデコーダ。 - 【請求項３８】 請求項３５記載のデコーダにおいて、
該選択の手段が該セル内の論理”０”の連続ビットの位
置に応答することを特徴とするデコーダ。 - 【請求項３９】 請求項３８記載のデコーダにおいて、
該選択の手段が、０番から７番の内容が論理”０”であ
ると判定した時に該第３メモリユニットを選択し、そう
でない場合には０番から３番の内容が論理”０”である
と判定した時に該第２メモリユニットを選択し、以上の
いずれでもない場合には該第１メモリユニットを選択す
ることを特徴とするデコーダ。 - 【請求項４０】 請求項２９記載のデコーダにおいて、
該データがデジタル変換係数及び非ゼロ変換係数間ラン
レングスからなり、該メモリユニットが符号化データビ
ットのユニットの長さ、該デジタル変換係数似関連した
該長さ、及び仮数ビットの長さからなるデジタル画像デ
ータを生成することを特徴とするデコーダ。 - 【請求項４１】 請求項４０記載のデコーダにおいて、
該メモリユニットのそれぞれが１３個の出力端子を有す
ることを特徴とするデコーダ。 - 【請求項４２】 請求項４１記載のデコーダにおいて、
該出力端子は、その中の５個が該符号化データビットの
長さを伝え、４個が該デジタル変換係数に関連したラン
レングスを伝え、４個が該仮数ビットの長さを伝えるこ
とを特徴とするデコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/909903 | 1992-07-07 | ||
| US07/909,903 US5325092A (en) | 1992-07-07 | 1992-07-07 | Huffman decoder architecture for high speed operation and reduced memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685689A true JPH0685689A (ja) | 1994-03-25 |
| JP3224164B2 JP3224164B2 (ja) | 2001-10-29 |
Family
ID=25428012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14812093A Expired - Fee Related JP3224164B2 (ja) | 1992-07-07 | 1993-06-18 | デコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5325092A (ja) |
| JP (1) | JP3224164B2 (ja) |
| DE (1) | DE4314741C2 (ja) |
| FR (1) | FR2693607B1 (ja) |
| GB (1) | GB2269070B (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
| EP0576749B1 (en) | 1992-06-30 | 1999-06-02 | Discovision Associates | Data pipeline system |
| GB2288957B (en) * | 1994-03-24 | 1998-09-23 | Discovision Ass | Start code detector |
| GB9405914D0 (en) * | 1994-03-24 | 1994-05-11 | Discovision Ass | Video decompression |
| US5809270A (en) | 1992-06-30 | 1998-09-15 | Discovision Associates | Inverse quantizer |
| US5828907A (en) | 1992-06-30 | 1998-10-27 | Discovision Associates | Token-based adaptive video processing arrangement |
| US6435737B1 (en) | 1992-06-30 | 2002-08-20 | Discovision Associates | Data pipeline system and data encoding method |
| US5603012A (en) | 1992-06-30 | 1997-02-11 | Discovision Associates | Start code detector |
| US6330665B1 (en) | 1992-06-30 | 2001-12-11 | Discovision Associates | Video parser |
| US5768561A (en) | 1992-06-30 | 1998-06-16 | Discovision Associates | Tokens-based adaptive video processing arrangement |
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1992
- 1992-07-07 US US07/909,903 patent/US5325092A/en not_active Expired - Lifetime
-
1993
- 1993-04-26 GB GB9308583A patent/GB2269070B/en not_active Expired - Fee Related
- 1993-05-04 DE DE4314741A patent/DE4314741C2/de not_active Expired - Fee Related
- 1993-05-05 FR FR9305355A patent/FR2693607B1/fr not_active Expired - Fee Related
- 1993-06-18 JP JP14812093A patent/JP3224164B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9308583D0 (en) | 1993-06-09 |
| DE4314741C2 (de) | 1996-12-12 |
| GB2269070A (en) | 1994-01-26 |
| FR2693607A1 (fr) | 1994-01-14 |
| GB2269070B (en) | 1996-04-24 |
| US5325092A (en) | 1994-06-28 |
| FR2693607B1 (fr) | 1996-10-11 |
| JP3224164B2 (ja) | 2001-10-29 |
| DE4314741A1 (de) | 1994-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 9 |
|
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