JPH0685249A - Mos型半導体装置の入力保護回路 - Google Patents
Mos型半導体装置の入力保護回路Info
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- JPH0685249A JPH0685249A JP4234426A JP23442692A JPH0685249A JP H0685249 A JPH0685249 A JP H0685249A JP 4234426 A JP4234426 A JP 4234426A JP 23442692 A JP23442692 A JP 23442692A JP H0685249 A JPH0685249 A JP H0685249A
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Abstract
(57)【要約】
【目的】静電気放電ストレスなどの外部からのストレス
によるMOS型半導体装置の入力ゲートや内部回路の破
壊を防止し、より信頼性の高いMOS型半導体装置の入
力保護回路を提供する。 【構成】入力端子にコレクタが接続されたダーリントン
接続の第1と第2のトランジスタと、一端が入力パッド
に、他端がMOS型半導体装置の入力ゲートに接続され
る抵抗素子とを設け必要に応じて、ゲート接地トランジ
スタをこの抵抗素子の他端に接続したMOS型半導体装
置の入力保護回路。
によるMOS型半導体装置の入力ゲートや内部回路の破
壊を防止し、より信頼性の高いMOS型半導体装置の入
力保護回路を提供する。 【構成】入力端子にコレクタが接続されたダーリントン
接続の第1と第2のトランジスタと、一端が入力パッド
に、他端がMOS型半導体装置の入力ゲートに接続され
る抵抗素子とを設け必要に応じて、ゲート接地トランジ
スタをこの抵抗素子の他端に接続したMOS型半導体装
置の入力保護回路。
Description
【0001】
【産業上の利用分野】本発明は、過大な電荷から内部回
路を保護することのできる分流能力の高いMOS型半導
体装置の入力保護回路に関する。
路を保護することのできる分流能力の高いMOS型半導
体装置の入力保護回路に関する。
【0002】
【従来の技術】半導体集積回路が使用される環境条件に
は、温度、湿度、機械的な衝撃などと並んで、運搬や組
立時に特に問題となる静電気ショックがある。ところで
高集積化に伴って、加工技術が向上し、素子寸法の微細
化が進むにつれて、静電気に対する耐性は悪化してい
る。すなわち、静電気放電(ESD:Electro Static D
ischarge)のストレスにより、半導体集積回路には劣化
あるいは破壊が生じていた。このような静電気放電は、
帯電した人間や物体が半導体集積回路の端子、特に入力
端子を介して放電したり、半導体集積回路のパッケージ
自体が帯電して、他の物体に放電することで生じてい
た。
は、温度、湿度、機械的な衝撃などと並んで、運搬や組
立時に特に問題となる静電気ショックがある。ところで
高集積化に伴って、加工技術が向上し、素子寸法の微細
化が進むにつれて、静電気に対する耐性は悪化してい
る。すなわち、静電気放電(ESD:Electro Static D
ischarge)のストレスにより、半導体集積回路には劣化
あるいは破壊が生じていた。このような静電気放電は、
帯電した人間や物体が半導体集積回路の端子、特に入力
端子を介して放電したり、半導体集積回路のパッケージ
自体が帯電して、他の物体に放電することで生じてい
た。
【0003】特に、MOS型半導体集積回路において
は、薄いゲート酸化膜を有しているため、このゲート酸
化膜が静電気放電ストレスによって最も破壊されやすい
ということから、入力端子には入力保護回路が用いられ
ている。このような入力保護回路は、MOS型半導体集
積回路のゲートに加わる電圧をダイオードのブレークダ
ウンやフィールドトランジスタによりクランプし、入力
端子パッドとクランプ素子間でRI(抵抗×電流)によ
って電圧降下させている(特開昭61−296773号
公報参照)。
は、薄いゲート酸化膜を有しているため、このゲート酸
化膜が静電気放電ストレスによって最も破壊されやすい
ということから、入力端子には入力保護回路が用いられ
ている。このような入力保護回路は、MOS型半導体集
積回路のゲートに加わる電圧をダイオードのブレークダ
ウンやフィールドトランジスタによりクランプし、入力
端子パッドとクランプ素子間でRI(抵抗×電流)によ
って電圧降下させている(特開昭61−296773号
公報参照)。
【0004】このような従来のMOS型半導体装置の入
力保護回路の一例の模式断面図を図4に示す。図中1は
p型基板、2はn型拡散層、3は金属配線、4は厚い酸
化膜、5は層間絶縁膜である。従来のMOS型半導体装
置の入力保護回路は、図4に示すパターンでp型基板1
上に形成されている。この等価回路を図5に示す。
力保護回路の一例の模式断面図を図4に示す。図中1は
p型基板、2はn型拡散層、3は金属配線、4は厚い酸
化膜、5は層間絶縁膜である。従来のMOS型半導体装
置の入力保護回路は、図4に示すパターンでp型基板1
上に形成されている。この等価回路を図5に示す。
【0005】図5に示す入力保護回路30においては、
入口パッド11には厚い酸化膜のトランジスタ(シック
オキサイドトランジスタ)31のゲートとドレインおよ
び保護抵抗32の一端がつながれている。ここでトラン
ジスタ31のソースは接地されている。抵抗32の他端
はゲートが接地された薄い酸化膜のトランジスタ(MO
SFET)34のドレインと、入力が保護されたMOS
型半導体装置の入力ゲートにつながれている。ここでゲ
ート接地MOSFET34はフィールドプレートダイオ
ードとしてよく知られており、そのソースは接地されて
いる。また、抵抗32はダイオード33につながれてい
る。
入口パッド11には厚い酸化膜のトランジスタ(シック
オキサイドトランジスタ)31のゲートとドレインおよ
び保護抵抗32の一端がつながれている。ここでトラン
ジスタ31のソースは接地されている。抵抗32の他端
はゲートが接地された薄い酸化膜のトランジスタ(MO
SFET)34のドレインと、入力が保護されたMOS
型半導体装置の入力ゲートにつながれている。ここでゲ
ート接地MOSFET34はフィールドプレートダイオ
ードとしてよく知られており、そのソースは接地されて
いる。また、抵抗32はダイオード33につながれてい
る。
【0006】ここで、図5の抵抗32は、図4に示す様
にn型拡散層2を用いた抵抗であり、n型拡散層2とp
型基板1との間でpn接合からなるダイオード33が形
成されることになる。ここで、このダイオード33は、
正の高電圧パルスが印加された時、このダイオード33
のブレークダウンによって弱干の分流能力を持ち、負の
高電圧パルスは順方向であるのでそのまま流下させる能
力を持つことになる。
にn型拡散層2を用いた抵抗であり、n型拡散層2とp
型基板1との間でpn接合からなるダイオード33が形
成されることになる。ここで、このダイオード33は、
正の高電圧パルスが印加された時、このダイオード33
のブレークダウンによって弱干の分流能力を持ち、負の
高電圧パルスは順方向であるのでそのまま流下させる能
力を持つことになる。
【0007】パッド11に上述した様々の理由で、静電
気放電に基づく高い電圧(高い静電圧)がかかった場
合、MOSトランジスタ31はそのドレイン−ソース間
に高電圧が印加されるのでパンチスルー現象を起こし、
その静電気に基づく電荷はトランジスタ31を介して分
流する。抵抗32があるので、パッド11に印加された
高電圧ストレスは電圧降下するが、これでも不十分であ
る時、さらにトランジスタ(フィールドプレートダイオ
ード)34がMOS型半導体装置の入力ゲートSの破壊
電圧より低い電圧でブレークダウンし分流する。従っ
て、MOS型半導体装置の入力ゲートSには十分に電圧
降下した残りが流れ込むので、MOS型半導体装置の内
部回路には破壊電圧より高い過大電圧の電荷が流れなく
なる。このようにしてMOS型半導体装置の内部回路が
保護されていた。
気放電に基づく高い電圧(高い静電圧)がかかった場
合、MOSトランジスタ31はそのドレイン−ソース間
に高電圧が印加されるのでパンチスルー現象を起こし、
その静電気に基づく電荷はトランジスタ31を介して分
流する。抵抗32があるので、パッド11に印加された
高電圧ストレスは電圧降下するが、これでも不十分であ
る時、さらにトランジスタ(フィールドプレートダイオ
ード)34がMOS型半導体装置の入力ゲートSの破壊
電圧より低い電圧でブレークダウンし分流する。従っ
て、MOS型半導体装置の入力ゲートSには十分に電圧
降下した残りが流れ込むので、MOS型半導体装置の内
部回路には破壊電圧より高い過大電圧の電荷が流れなく
なる。このようにしてMOS型半導体装置の内部回路が
保護されていた。
【0008】
【発明が解決しようとする課題】近年、LSIの微細化
が進んでおり、必然的に絶縁膜厚やゲート酸化膜厚が薄
くなってきている。このため、入力段のMOSトランジ
スタのゲート破壊耐圧が低下してきている。その上、微
細化によって高集積化されたLSIなどのMOS型半導
体装置には高速の動作速度が要求される。ところで、M
OS型半導体装置を高い耐圧まで保護するために、上述
した入力保護回路に用いられるダイオードやフィールド
トランジスタの面積を大きくすることや抵抗を大きくす
ることも考えられるが、それに伴って入力容量が増加し
たり、保護回路自身の時定数が大きくなったりするた
め、高速動作を妨げることになる。また、拡散層やポリ
シリコン層による抵抗では抵抗値を大きくすることは困
難である。さらに、仮に大きな抵抗を使うことができて
も、大きな抵抗では入力保護回路自体が破壊されること
になる。このため、より性能のよい入力保護回路が望ま
れていた。
が進んでおり、必然的に絶縁膜厚やゲート酸化膜厚が薄
くなってきている。このため、入力段のMOSトランジ
スタのゲート破壊耐圧が低下してきている。その上、微
細化によって高集積化されたLSIなどのMOS型半導
体装置には高速の動作速度が要求される。ところで、M
OS型半導体装置を高い耐圧まで保護するために、上述
した入力保護回路に用いられるダイオードやフィールド
トランジスタの面積を大きくすることや抵抗を大きくす
ることも考えられるが、それに伴って入力容量が増加し
たり、保護回路自身の時定数が大きくなったりするた
め、高速動作を妨げることになる。また、拡散層やポリ
シリコン層による抵抗では抵抗値を大きくすることは困
難である。さらに、仮に大きな抵抗を使うことができて
も、大きな抵抗では入力保護回路自体が破壊されること
になる。このため、より性能のよい入力保護回路が望ま
れていた。
【0009】本発明の目的は、上記従来技術の問題を解
消し、高集積MOS型LSIなどのの微細化されたMO
S型半導体装置の内部回路を入力される過大な電荷から
保護することのできる分流能力の高いより性能のよいM
OS型半導体装置の入力保護回路を提供することにあ
る。
消し、高集積MOS型LSIなどのの微細化されたMO
S型半導体装置の内部回路を入力される過大な電荷から
保護することのできる分流能力の高いより性能のよいM
OS型半導体装置の入力保護回路を提供することにあ
る。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力端子にそのコレクタが接続される第
1のトランジスタと、ベースが上記第1のトランジスタ
のエミッタに、コレクタが上記入力端子に、およびエミ
ッタが基準電位にそれぞれ接続される第2のトランジス
タと、一端が上記入力端子に、他端がMOS型トランジ
スタのゲートに接続される抵抗素子とを備えたことを特
徴とするMOS型半導体装置の入力保護回路を提供する
ものである。
に、本発明は、入力端子にそのコレクタが接続される第
1のトランジスタと、ベースが上記第1のトランジスタ
のエミッタに、コレクタが上記入力端子に、およびエミ
ッタが基準電位にそれぞれ接続される第2のトランジス
タと、一端が上記入力端子に、他端がMOS型トランジ
スタのゲートに接続される抵抗素子とを備えたことを特
徴とするMOS型半導体装置の入力保護回路を提供する
ものである。
【0011】また、上記MOS型半導体装置の入力保護
回路であって、さらに、前記MOS型半導体装置のゲー
ト側の前記抵抗素子の他端に、ドレインが接続され、ゲ
ートおよびソースが前記基準電位に接続された第3のト
ランジスタを備えたことを特徴とするMOS型半導体装
置の入力保護回路を提供するものである。
回路であって、さらに、前記MOS型半導体装置のゲー
ト側の前記抵抗素子の他端に、ドレインが接続され、ゲ
ートおよびソースが前記基準電位に接続された第3のト
ランジスタを備えたことを特徴とするMOS型半導体装
置の入力保護回路を提供するものである。
【0012】
【発明の作用】本発明のMOS型半導体装置の入力保護
回路は、上記構成により、高い静電圧が入力端子にかか
ったとき、その電荷の大部分が抵抗素子の前段に設けら
れた、非常に高い電流増幅率を持つダーリントン接続の
第1および第2のバイポーラトランジスタ側に分流す
る。すなわち、非常に低い抵抗でシャントされたことに
なり、抵抗素子で電圧降下し、MOS型半導体装置のM
OS型トランジスタの入力ゲートや内部回路には、低電
圧のわずかな電荷のみが流入することになる。従って、
たとえ、静電気に基づく高い電圧が印加されても、本発
明の入力保護回路はその高い分流能力によって過大な電
荷の流入を防止し、それによってMOS型半導体装置の
入力ゲートや内部回路の破壊を防止し、これらを保護す
ることができる。抵抗素子が接続される入力ゲートにフ
ィールドプレートダイオードが接続された本発明の入力
保護回路は、分流能力がさらに高く、より高い保護能力
を備えた高い信頼性を持つものとなる。
回路は、上記構成により、高い静電圧が入力端子にかか
ったとき、その電荷の大部分が抵抗素子の前段に設けら
れた、非常に高い電流増幅率を持つダーリントン接続の
第1および第2のバイポーラトランジスタ側に分流す
る。すなわち、非常に低い抵抗でシャントされたことに
なり、抵抗素子で電圧降下し、MOS型半導体装置のM
OS型トランジスタの入力ゲートや内部回路には、低電
圧のわずかな電荷のみが流入することになる。従って、
たとえ、静電気に基づく高い電圧が印加されても、本発
明の入力保護回路はその高い分流能力によって過大な電
荷の流入を防止し、それによってMOS型半導体装置の
入力ゲートや内部回路の破壊を防止し、これらを保護す
ることができる。抵抗素子が接続される入力ゲートにフ
ィールドプレートダイオードが接続された本発明の入力
保護回路は、分流能力がさらに高く、より高い保護能力
を備えた高い信頼性を持つものとなる。
【0013】
【実施例】本発明に係るMOS型半導体装置の入力保護
回路の好適実施例を添付の図面を参照して詳細に説明す
る。図1は本発明に係るMOS型半導体装置の入力保護
回路の断面模式図、図2は図1の等価回路である。
回路の好適実施例を添付の図面を参照して詳細に説明す
る。図1は本発明に係るMOS型半導体装置の入力保護
回路の断面模式図、図2は図1の等価回路である。
【0014】図1において、1はp型基板、2はn型拡
散層、3は金属配線、4は厚い酸化膜、5は層間絶縁
層、6はp型拡散層、7はnウエルである。
散層、3は金属配線、4は厚い酸化膜、5は層間絶縁
層、6はp型拡散層、7はnウエルである。
【0015】本発明のMOS型半導体装置の入力保護回
路10は、図1に示すパターンでp型基板1上に形成さ
れる。この等価回路は図2に示すように、入力パッド1
1に第1および第2のnpn型バイポーラトランジスタ
12,13のコレクタ12C,13Cがつながれてい
る。第1のトランジスタ12のエミッタ12Eは第2の
トランジスタ13のベース13Bにつながれている。す
なわち、第1および第2のバイポーラトランジスタ12
および13は、ダーリントン接続される。また、第2の
トランジスタ13のエミッタ13Eが基準電圧に、コレ
クタ13Cが抵抗素子14を介してMOS型半導体装置
の入力ゲートSにつながれてる。ここで、抵抗素子14
は、別に設けているが、本発明はこれに限定されず、基
板1に予め作り込んでもよい。
路10は、図1に示すパターンでp型基板1上に形成さ
れる。この等価回路は図2に示すように、入力パッド1
1に第1および第2のnpn型バイポーラトランジスタ
12,13のコレクタ12C,13Cがつながれてい
る。第1のトランジスタ12のエミッタ12Eは第2の
トランジスタ13のベース13Bにつながれている。す
なわち、第1および第2のバイポーラトランジスタ12
および13は、ダーリントン接続される。また、第2の
トランジスタ13のエミッタ13Eが基準電圧に、コレ
クタ13Cが抵抗素子14を介してMOS型半導体装置
の入力ゲートSにつながれてる。ここで、抵抗素子14
は、別に設けているが、本発明はこれに限定されず、基
板1に予め作り込んでもよい。
【0016】以上のように構成される本発明の入力保護
回路10において、入力端子パッド11に高い静電圧
(静電気放電ストレス)がかかると、オープンとなって
いるベース12Bを構成する部分であるp型基板1−n
型拡散層2のpn接合にブレークダウンが生じ、ベース
電流が流れ、第1トランジスタ12がオンし、コレクタ
12Cからエミッタ12Eにコレクタ電流が流れ、この
コレクタ電流がベース電流として第1トランジスタ12
とダーリントン接続された第2トランジスタ13のベー
ス13Bに流入する。このベース13Bからエミッタ1
3Eに流れるベース電流によって、第2トランジスタ1
3はオンし、大きなコレクタ電流をコレクタ13Cから
接地されたエミッタ13Eに流すことができる。このよ
うに、第1トランジスタ12と第2トランジスタ13は
ダーリントン接続されているため、これらのダーリント
ン接続されたトランジスタ12および13全体としての
みかけの直流電流増幅率hFEを極めて大きくすることが
できる。すなわち、このダーリントン接続トランジスタ
12および13は、分流能力が極めて高い分流素子とし
て機能することができる。
回路10において、入力端子パッド11に高い静電圧
(静電気放電ストレス)がかかると、オープンとなって
いるベース12Bを構成する部分であるp型基板1−n
型拡散層2のpn接合にブレークダウンが生じ、ベース
電流が流れ、第1トランジスタ12がオンし、コレクタ
12Cからエミッタ12Eにコレクタ電流が流れ、この
コレクタ電流がベース電流として第1トランジスタ12
とダーリントン接続された第2トランジスタ13のベー
ス13Bに流入する。このベース13Bからエミッタ1
3Eに流れるベース電流によって、第2トランジスタ1
3はオンし、大きなコレクタ電流をコレクタ13Cから
接地されたエミッタ13Eに流すことができる。このよ
うに、第1トランジスタ12と第2トランジスタ13は
ダーリントン接続されているため、これらのダーリント
ン接続されたトランジスタ12および13全体としての
みかけの直流電流増幅率hFEを極めて大きくすることが
できる。すなわち、このダーリントン接続トランジスタ
12および13は、分流能力が極めて高い分流素子とし
て機能することができる。
【0017】すなわち、パッド11に高い静電圧が印加
されたとき、第1と第2のトランジスタ12,13を介
して基準電位、すなわち接地側に大部分の電荷が分流す
ることになる。これは、低抵抗が抵抗素子14の前段に
並列につながれたことになり、抵抗素子14の入力端に
は、分流後に残った電荷が抵抗素子14に流入し、抵抗
素子14で電圧降下して、MOS型半導体装置の内部回
路の破壊電圧、特に入力ゲートの破壊電圧より十分に低
い低電圧のわずかな電荷がMOS型半導体の入力ゲート
Sへ流入することになる。このようにして、たとえ、入
力端子パッド11に高い電圧の静電気放電ストレスがか
かっても、この過大な電荷は、本発明の入力保護回路1
0では大きな分流能力を持つダーリントン接続トランジ
スタ12および13からなる分流素子によって、流下さ
れ、残った電荷も抵抗素子14によってエネルギーを放
出して、大きく電圧降下した後にMOS型半導体装置の
入力ゲートSに流入するので、入力ゲートSへは過大な
電荷の流入がなく、低電圧、小電流が流れる。これによ
り、MOS型半導体回路は静電気放電に対し十分な信頼
性をもって保護されたものとなる。
されたとき、第1と第2のトランジスタ12,13を介
して基準電位、すなわち接地側に大部分の電荷が分流す
ることになる。これは、低抵抗が抵抗素子14の前段に
並列につながれたことになり、抵抗素子14の入力端に
は、分流後に残った電荷が抵抗素子14に流入し、抵抗
素子14で電圧降下して、MOS型半導体装置の内部回
路の破壊電圧、特に入力ゲートの破壊電圧より十分に低
い低電圧のわずかな電荷がMOS型半導体の入力ゲート
Sへ流入することになる。このようにして、たとえ、入
力端子パッド11に高い電圧の静電気放電ストレスがか
かっても、この過大な電荷は、本発明の入力保護回路1
0では大きな分流能力を持つダーリントン接続トランジ
スタ12および13からなる分流素子によって、流下さ
れ、残った電荷も抵抗素子14によってエネルギーを放
出して、大きく電圧降下した後にMOS型半導体装置の
入力ゲートSに流入するので、入力ゲートSへは過大な
電荷の流入がなく、低電圧、小電流が流れる。これによ
り、MOS型半導体回路は静電気放電に対し十分な信頼
性をもって保護されたものとなる。
【0018】なお、本発明の入力保護回路10におい
て、上記で第1と第2のトランジスタ12,13に大部
分の電荷が分流される理由は、次の作用による。第1と
第2のバイポーラトランジスタ12,13はダーリント
ン接続されているため、第1と第2のトランジスタ1
2,13の電流増幅率hFEをβ1 ,β2 とすると、全増
幅率はおよそβ1 β2 となり、上述したように、大きな
値となる。図2では第1のトランジスタ12のベース1
2Bはオープンになっているが、瞬時に高い静電圧がか
かると、ベース12Bにブレークダウン電流が流れ込
み、この電流がトリガーとなり第1のトランジスタ12
をオンし、次いで第2のトランジスタ13をオンする。
従って、次々に増幅されトランジスタ12,13側に電
荷の大部分が分流することになる。
て、上記で第1と第2のトランジスタ12,13に大部
分の電荷が分流される理由は、次の作用による。第1と
第2のバイポーラトランジスタ12,13はダーリント
ン接続されているため、第1と第2のトランジスタ1
2,13の電流増幅率hFEをβ1 ,β2 とすると、全増
幅率はおよそβ1 β2 となり、上述したように、大きな
値となる。図2では第1のトランジスタ12のベース1
2Bはオープンになっているが、瞬時に高い静電圧がか
かると、ベース12Bにブレークダウン電流が流れ込
み、この電流がトリガーとなり第1のトランジスタ12
をオンし、次いで第2のトランジスタ13をオンする。
従って、次々に増幅されトランジスタ12,13側に電
荷の大部分が分流することになる。
【0019】このようにして、本発明の入力保護回路
は、従来の入力保護回路、特に図4および図5に示す入
力保護回路30より大きい分流能力を有し、より大きい
分流を生じさせることができるので、MOS型半導体装
置の入力ゲートSへその内部回路の破壊を生じるような
高い電圧の過大な電荷が流入することがなく、より安全
で信頼性のある入力保護回路となる。
は、従来の入力保護回路、特に図4および図5に示す入
力保護回路30より大きい分流能力を有し、より大きい
分流を生じさせることができるので、MOS型半導体装
置の入力ゲートSへその内部回路の破壊を生じるような
高い電圧の過大な電荷が流入することがなく、より安全
で信頼性のある入力保護回路となる。
【0020】また、図3に示すように、抵抗14の後に
フィールドプレートダイオード15を設け、さらに安全
を図ってもよい。フィールドプレートダイオード15
は、図5に示す従来の入力保護回路30のフィールドプ
レートダイオード34と同様なものを用いればよく、抵
抗素子32で電圧降下した静電荷をさらに分流すること
ができれば、どのようなものでもよい。
フィールドプレートダイオード15を設け、さらに安全
を図ってもよい。フィールドプレートダイオード15
は、図5に示す従来の入力保護回路30のフィールドプ
レートダイオード34と同様なものを用いればよく、抵
抗素子32で電圧降下した静電荷をさらに分流すること
ができれば、どのようなものでもよい。
【0021】
【発明の効果】以上詳述したように、本発明によれば入
力保護抵抗の前にダーリントン接続のバイポーラトラン
ジスタを並列に設けたので、分流性能を大幅に向上させ
ることができ、高電圧の静電気放電による過大な電荷の
MOS型半導体装置の入力ゲートへの流入を防止し、内
部回路の静電気放電ストレスによる破壊や劣化を防止す
ることができるので、より信頼性の高いMOS型半導体
装置の入力保護回路を得ることができる。
力保護抵抗の前にダーリントン接続のバイポーラトラン
ジスタを並列に設けたので、分流性能を大幅に向上させ
ることができ、高電圧の静電気放電による過大な電荷の
MOS型半導体装置の入力ゲートへの流入を防止し、内
部回路の静電気放電ストレスによる破壊や劣化を防止す
ることができるので、より信頼性の高いMOS型半導体
装置の入力保護回路を得ることができる。
【図1】 本発明に係るMOS型半導体装置の入力保護
回路の一実施例の断面模式図である。
回路の一実施例の断面模式図である。
【図2】 図1に示すMOS型半導体装置の入力保護回
路の等価回路図である。
路の等価回路図である。
【図3】 本発明に係るMOS型半導体装置の入力保護
回路の他の実施例の回路図である。
回路の他の実施例の回路図である。
【図4】 従来のMOS型半導体装置の入力保護回路の
断面模式図である。
断面模式図である。
【図5】 図4に示すMOS型半導体装置の入力保護回
路の等価回路図である。
路の等価回路図である。
10 MOS型半導体装置の入力保護回路 11 入力パッド 12 第1のバイポーラトランジスタ 13 第2のバイポーラトランジスタ 14 抵抗素子 15 フィールドプレートダイオード
Claims (2)
- 【請求項1】入力端子にそのコレクタが接続される第1
のトランジスタと、ベースが上記第1のトランジスタの
エミッタに、コレクタが上記入力端子に、およびエミッ
タが基準電位にそれぞれ接続される第2のトランジスタ
と、一端が上記入力端子に、他端がMOS型半導体装置
のゲートに接続される抵抗素子とを備えたことを特徴と
するMOS型半導体装置の入力保護回路。 - 【請求項2】請求項1に記載のMOS型半導体装置の入
力保護回路であって、さらに、前記MOS型半導体装置
のゲート側の前記抵抗素子の他端に、ドレインが接続さ
れ、ゲートおよびソースが前記基準電位に接続された第
3のトランジスタを備えたことを特徴とするMOS型半
導体装置の入力保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4234426A JPH0685249A (ja) | 1992-09-02 | 1992-09-02 | Mos型半導体装置の入力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4234426A JPH0685249A (ja) | 1992-09-02 | 1992-09-02 | Mos型半導体装置の入力保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685249A true JPH0685249A (ja) | 1994-03-25 |
Family
ID=16970837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4234426A Withdrawn JPH0685249A (ja) | 1992-09-02 | 1992-09-02 | Mos型半導体装置の入力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0685249A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5821587A (en) * | 1996-06-24 | 1998-10-13 | Hyundai Electronics Industries Co., Ltd | Field effect transistors provided with ESD circuit |
US6292500B1 (en) | 1998-04-23 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser device |
JP2009513040A (ja) * | 2005-09-19 | 2009-03-26 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | Esd保護回路 |
-
1992
- 1992-09-02 JP JP4234426A patent/JPH0685249A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5821587A (en) * | 1996-06-24 | 1998-10-13 | Hyundai Electronics Industries Co., Ltd | Field effect transistors provided with ESD circuit |
US6292500B1 (en) | 1998-04-23 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser device |
JP2009513040A (ja) * | 2005-09-19 | 2009-03-26 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | Esd保護回路 |
JP4896137B2 (ja) * | 2005-09-19 | 2012-03-14 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | Esd保護回路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |