JPH0685176A - Input protective circuit - Google Patents
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- JPH0685176A JPH0685176A JP23067592A JP23067592A JPH0685176A JP H0685176 A JPH0685176 A JP H0685176A JP 23067592 A JP23067592 A JP 23067592A JP 23067592 A JP23067592 A JP 23067592A JP H0685176 A JPH0685176 A JP H0685176A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳ構造の半導体集
積回路における入力保護回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input protection circuit in a semiconductor integrated circuit having a MOS structure.
【０００２】[0002]
【従来の技術】ＭＯＳ型半導体素子は入力に高い電圧が
かかると、非常に薄い酸化膜により形成されたゲートが
破壊され機能しなくなる場合がある。このため、ＭＯＳ
型半導体の場合、外部とのインターフェースをとる入出
力回路には外部からの高い電圧に対し素子を保護するた
めの保護回路が設けられている。2. Description of the Related Art In MOS type semiconductor devices, when a high voltage is applied to the input, the gate formed by a very thin oxide film may be destroyed and may not function. Therefore, the MOS
In the case of a type semiconductor, an input / output circuit for interfacing with the outside is provided with a protection circuit for protecting the element against a high voltage from the outside.
【０００３】一方、近年半導体素子の微細化が進むにつ
れ、電源系、グラウンド系のノイズが大きな問題になっ
てきた。図６に、グラウンドが１系統の場合の出力バッ
ファのノイズが入力バッファのスイッチング電圧（しき
い値）Ｖthを変化させる例を示す。出力バッファ１０は
外部の巨大な容量を駆動する際に、外部の電荷を図に示
す電流のＩｎｏｉｓｅとして瞬時にグラウンドｇｎｄ１
に流し込む。そのためにグラウンドｇｎｄ１は瞬間的に
出力雑音ΔＶだけ電位が上がり、その電位上昇が入力バ
ッファ２０のグラウンドをも上昇させるため、入力バッ
ファのスイッチング電圧（しきい値）Ｖthがシフトし誤
動作を引き起こす。そこで高速な素子、または外部の大
負荷を駆動するように設計された素子では、出力バッフ
ァのノイズが入力バッファもしくは内部回路に回り込ま
ぬよう、電源またはグラウンド系を分離することが行わ
れる。On the other hand, in recent years, as semiconductor devices have been miniaturized, noises in power supply systems and ground systems have become a serious problem. FIG. 6 shows an example in which the noise of the output buffer changes the switching voltage (threshold value) V th of the input buffer when the ground is one system. When the output buffer 10 drives a huge external capacitance, the external charge is instantly grounded as an Inose of the current shown in FIG.
Pour into. Therefore, the potential of the ground gnd1 instantaneously rises by the output noise ΔV, and the rise of the potential also raises the ground of the input buffer 20, so that the switching voltage (threshold value) V th of the input buffer shifts and causes a malfunction. Therefore, in a high-speed element or an element designed to drive a large external load, the power supply or ground system is separated so that the noise of the output buffer does not sneak into the input buffer or the internal circuit.
【０００４】図７は、ＣＭＯＳ半導体素子の断面構造の
一例を示した図、図８は、図７に示す断面構造を備えた
ＣＭＯＳ半導体素子の電源系、グラウンド系の等価回路
図である。図７に示すようにＰ基板上にＣＭＯＳ半導体
回路を形成すると、図８に示すように電源はウェルによ
り完全に分離され、グラウンド系は基礎抵抗を介してゆ
るやかに分離される。FIG. 7 is a diagram showing an example of a sectional structure of a CMOS semiconductor device, and FIG. 8 is an equivalent circuit diagram of a power supply system and a ground system of a CMOS semiconductor device having the sectional structure shown in FIG. When the CMOS semiconductor circuit is formed on the P substrate as shown in FIG. 7, the power source is completely separated by the well and the ground system is gently separated via the basic resistance as shown in FIG.
【０００５】図９，図１０は、図７，図８に示すように
電源、グラウンド系が分離された場合の入力保護回路の
例である（「微細化にともなう半導体デバイスの静電破
壊現象」前田志 他 電子情報通信学会技術研究報告
Ｒ９０−６５ ＣＰＭ９０−１２７参照） 図９に示す入力保護回路と図１０に示す入力保護回路
は、回路図上ではトランジスタ群３０と抵抗４０の配列
順序が相違するのみである。FIGS. 9 and 10 show an example of an input protection circuit when the power supply and ground systems are separated as shown in FIGS. 7 and 8 ("electrostatic breakdown phenomenon of semiconductor device due to miniaturization"). Maeda S. et al. IEICE Technical Report
R90-65 CPM90-127) The input protection circuit shown in FIG. 9 and the input protection circuit shown in FIG. 10 differ only in the arrangement order of the transistor group 30 and the resistor 40 on the circuit diagram.
【０００６】内部回路は、第１の電源ｖｄｄ１および第
１のグラウンドｇｎｄ１を用いて形成されており、入力
保護回路は、第１の電源ｖｄｄ１とは、例えばウェルで
分離された第２の電源ｖｄｄ２、および第１のグラウン
ドｇｎｄ１とは、例えば基板抵抗で分離された第２のグ
ラウンドｇｎｄ２を用いて形成されている。ここで、こ
の入力保護回路のトランジスタ群３０はＰＭＯＳ型トラ
ンジスタ３１とＮＭＯＳ型トランジスタ３２とからな
り、ＰＭＯＳトランジスタ３１のソースおよびゲートは
第２の電源ｖｄｄ２と接続され、ＰＭＯＳ型トランジス
タのドレインはＮＭＯＳ型トランジスタ３２のドレイン
と接続され、ＮＭＯＳ型トランジスタ３２のソースおよ
びゲートは第２のグラウンドｇｎｄ２と接続されてい
る。またこれらＰＭＯＳ型トランジスタ３１およびＮＭ
ＯＳ型トランジスタ３２のドレインは直接に（図９の場
合）もしくは抵抗４０を介して（図１０の場合）入力端
子と接続されるとともに、直接に（図１０の場合）もし
くは抵抗４０を介して（図９の場合）内部回路初段のト
ランジスタ群５０の各ゲートに接続されている。またＰ
ＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ３
２の各ソース・ドレイン間には寄生ダイオードが存在
し、ここではこの寄生ダイオードも明示されている。The internal circuit is formed by using the first power supply vdd1 and the first ground gnd1. The input protection circuit is separated from the first power supply vdd1 by, for example, a second power supply vdd2. , And the first ground gnd1 are formed using, for example, a second ground gnd2 separated by a substrate resistance. Here, the transistor group 30 of this input protection circuit is composed of a PMOS type transistor 31 and an NMOS type transistor 32, the source and gate of the PMOS transistor 31 are connected to the second power supply vdd2, and the drain of the PMOS type transistor is of NMOS type. It is connected to the drain of the transistor 32, and the source and gate of the NMOS transistor 32 are connected to the second ground gnd2. Further, these PMOS type transistor 31 and NM
The drain of the OS-type transistor 32 is connected to the input terminal directly (in the case of FIG. 9) or via the resistor 40 (in the case of FIG. 10), and directly (in the case of FIG. 10) or via the resistor 40 (in the case of FIG. 10). In the case of FIG. 9), each gate of the transistor group 50 at the first stage of the internal circuit is connected. Also P
MOS transistor 31 and NMOS transistor 3
There is a parasitic diode between each source and drain of No. 2, and this parasitic diode is also explicitly shown here.
【０００７】[0007]
【発明が解決しようとする課題】このような入力保護回
路の性能の評価には、図１１に示すような、ＥＩＡＪの
規格に則った試験法が採用される（「ＣＭＯＳ超ＬＳＩ
の設計」培風館 菅野卓雄監修、および前述した文献
参照）。ここでは試験下にある素子ＤＵＴの基準ピン
（電源ピンないしグラウンドピン）を接地しておき、先
ず電圧源により所定の電圧で容量を充電し、その後スイ
ッチを切り替え、試験下にある素子ＤＵＴに電圧を印加
する。この試験法には、電圧源にかける電圧の相違、容
量の相違、抵抗素子の有無等により人体モデル（ＨＢ
Ｍ）とマシンモデル（ＭＭ）とがある。In order to evaluate the performance of such an input protection circuit, a test method based on the EIAJ standard as shown in FIG. 11 is adopted ("CMOS super LSI").
Design "Baifukan, supervised by Takuo Sugano, and the above-mentioned references
reference). Here, the reference pin (power supply pin or ground pin) of the device DUT under test is grounded, the capacitor is first charged with a predetermined voltage by a voltage source, and then the switch is switched to the device DUT under test with a voltage. Is applied. This test method is based on the human body model (HB
M) and machine model (MM).
【０００８】図１２は、図１１に示す試験法を図９に示
す従来の入力保護回路に適用した場合の回路の挙動を示
した図である。ここではグラウンドピンが基準ピンとし
て接地されているものとする。電源、ｖｄｄ１，ｖｄｄ
２がオープンの状態において入力端子に高電圧が印加さ
れると、この高電圧に起因するパルス状の電流Ｉｐｕｌ
ｓｅは、図示のように初段の保護回路を経てグラウンド
に流れるが、その際電流がＮＭＯＳ型トランジスタ３２
以外に流れるところがないため集中し、ＮＭＯＳ型トラ
ンジスタ３２の抵抗による電圧の上昇ｄＶが大きくな
る。すると、それにつながる内部回路初段のトランジス
タ群５０のＮＭＯＳ型トランジスタ側のゲート酸化膜が
その電圧上昇に耐えられず破壊してしまうという問題点
があった。FIG. 12 is a diagram showing the behavior of the circuit when the test method shown in FIG. 11 is applied to the conventional input protection circuit shown in FIG. Here, it is assumed that the ground pin is grounded as the reference pin. Power supply, vdd1, vdd
When a high voltage is applied to the input terminal when 2 is open, a pulsed current Ipul caused by this high voltage is applied.
se flows through the protection circuit in the first stage to the ground as shown in the figure, but at that time, the current flows through the NMOS transistor 32.
Since there is no place other than that, the concentration is concentrated, and the voltage increase dV due to the resistance of the NMOS transistor 32 becomes large. Then, there is a problem that the gate oxide film on the NMOS type transistor side of the transistor group 50 at the first stage of the internal circuit connected to it cannot withstand the voltage increase and is destroyed.
【０００９】本発明は、上記問題点に鑑み、複数の電源
またはグラウンドの系統を持つＭＯＳ型半導体素子にお
いて、静電気など外部からの高電圧に対し従来より高い
電圧まで半導体素子を守ることのできる入力保護回路を
提供することを目的とする。In view of the above problems, the present invention is an MOS type semiconductor device having a plurality of power supply or ground systems, and an input capable of protecting the semiconductor device up to a voltage higher than the conventional one against a high voltage from the outside such as static electricity. The purpose is to provide a protection circuit.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成する本発
明の第１の入力保護回路は、電源系がウェルで分離され
るプロセスによりＭＯＳ構造の半導体集積回路が形成さ
れる場合に対処するものである。即ち、本発明の第１の
入力保護回路は、各ソースが、それぞれ、内部回路側の
第１の電源とはウェルで分離された第２の電源、もしく
は内部回路側の第１のグラウンドとは基板抵抗で分離さ
れた第２のグラウンドに接続されるとともに、各ドレイ
ンが互いに接続され、該ドレインが直接にもしくは回路
素子を介して入力端子と接続されるとともに該ドレイン
が直接にもしくは回路素子を介して内部回路と接続され
てなるＰＭＯＳ型トランジスタおよびＮＭＯＳ型トラン
ジスタを備えた入力保護回路において、ソース又はドレ
インのうちの一方もしくは他方がそれぞれ上記第１の電
源もしくは上記第２の電源と接続されるとともに、ゲー
トが上記第１の電源と接続されたＰＭＯＳ型トランジス
タを備えたことを特徴とするものである。A first input protection circuit of the present invention that achieves the above object addresses a case where a semiconductor integrated circuit having a MOS structure is formed by a process in which a power supply system is separated by wells. Is. That is, in the first input protection circuit of the present invention, each source is different from the second power supply separated by the well from the first power supply on the internal circuit side or the first ground on the internal circuit side. The drains are connected to the second ground separated by the substrate resistance, the drains are connected to each other, the drains are directly connected to the input terminal via the circuit element, and the drains are connected directly to the circuit element. In an input protection circuit including a PMOS-type transistor and an NMOS-type transistor connected to an internal circuit via one of the sources or drains, one or the other is connected to the first power supply or the second power supply, respectively. At the same time, it is characterized by including a PMOS type transistor whose gate is connected to the first power supply.
【００１１】また、上記目的を達成する本発明の第２の
入力保護回路は、グラウンド系がウェルで分離されるプ
ロセスにより形成されるＭＯＳ集積回路に対処するもの
であり、各ソースが、それぞれ、内部回路側の第１の電
源とは基板抵抗で分離された第２の電源、もしくは内部
回路側の第１のグラウンドとはウェルで分離された第の
グラウンドに接続されるとともに、各ドレインが互いに
接続され、該ドレインが直接にもしくは回路素子を介し
て入力端子と接続されるとともに該ドレインが直接にも
しくは回路素子を介して内部回路と接続されてなるＰＭ
ＯＳ型トランジスタおよびＮＭＯＳ型トランジスタを備
えた入力保護回路において、ソース又はドレインのうち
一方もしくは他方がそれぞれ上記第１のグラウンドもし
くは上記第２のグラウンドと接続されるとともに、ゲー
トが上記第１のグラウンドと接続されたＮＭＯＳ型トラ
ンジスタを備えたことを特徴とするものである。The second input protection circuit of the present invention which achieves the above object deals with a MOS integrated circuit formed by a process in which a ground system is separated by wells, and each source is It is connected to a second power source separated from the first power source on the internal circuit side by a substrate resistance, or to a first ground source separated from the first ground on the internal circuit side by a well, and each drain is mutually connected. A PM connected to the internal circuit through the drain and directly or through the circuit element to the input terminal.
In an input protection circuit including an OS transistor and an NMOS transistor, one or the other of a source and a drain is connected to the first ground or the second ground, and a gate is connected to the first ground. It is characterized by including a connected NMOS type transistor.
【００１２】ここで、上記第１の入力保護回路におい
て、上記第１の入力保護回路の特徴を備えるとともに、
上記第２の入力保護回路の特徴を兼ね備えていてもよ
い。即ち、上記第１の入力保護回路が、ソース又はドレ
インのうちの一方もしくは他方がそれぞれ上記第１の電
源もしくは上記第２の電源と接続されるとともに、ゲー
トが上記第１の電源と接続されたＰＭＯＳ型トランジス
タを備え、かつ、ソース又はドレインのうち一方もしく
は他方がそれぞれ上記第１のグラウンドもしくは上記第
２のグラウンドと接続されるとともに、ゲートが上記第
１のグラウンドと接続されたＮＭＯＳ型トランジスタを
備えていてもよい。Here, the first input protection circuit has the features of the first input protection circuit, and
It may also have the features of the second input protection circuit. That is, in the first input protection circuit, one or the other of the source and the drain is connected to the first power supply or the second power supply, and the gate is connected to the first power supply. An NMOS transistor that includes a PMOS transistor, and has one or the other of the source and the drain connected to the first ground or the second ground and the gate connected to the first ground. You may have it.
【００１３】また、これとは逆に、上記第２の入力保護
回路が、この第２の入力保護回路の特徴とともに上記第
１の入力保護回路の特徴も兼ね備えていてもよい。即
ち、上記第２の入力保護回路が、ソース又はドレインの
うちの一方もしくは他方がそれぞれ上記第１のグラウン
ドもしくは前記第２のグラウンドと接続されるととも
に、ゲートが前記第２のグラウンドと接続されたＮＭＯ
Ｓ型トランジスタを備え、さらに、ソース又はドレイン
のうちの一方もしくは他方がそれぞれ上記第１のグラウ
ンドもしくは上記第２のグラウンドと接続されるととも
に、ゲートが上記第１のグラウンドと接続されたＮＭＯ
Ｓ型トランジスタを備えていてもよい。On the contrary, the second input protection circuit may have the features of the first input protection circuit as well as the features of the second input protection circuit. That is, in the second input protection circuit, one or the other of the source and the drain is connected to the first ground or the second ground, and the gate is connected to the second ground. NMO
An NMO having an S-type transistor, wherein one or the other of the source and the drain is connected to the first ground or the second ground, and the gate is connected to the first ground.
It may include an S-type transistor.
【００１４】[0014]
【作用】本発明の第１の入力保護回路は、上記のように
第１の電源および第２の電源を、ゲートが内部回路側の
第１の電源に接続されたＰＭＯＳトランジスタでダイオ
ート接続したものであるが、通常動作時には第１の電源
と第２の電源との電位差はほとんどなく、したがってこ
のＰＭＯＳトランジスタはカットオフの状態にある。こ
のため図６に示す出力雑音ΔＴのようなノイズは伝達さ
れない。一方、前述した試験法においてグラウンド側が
接地されている場合に高電圧が入力されると、第２の電
源からこのダイオード接続されたＰＭＯＳトランジスタ
を経由して第１の電源に向けて電流が流れ、その電流は
第１の電源に接続された多数の内部回路素子を経由して
グラウンドに流れることができ、したがって前述した試
験法を用いた場合に従来よりも高い電圧まで耐える入力
保護回路が実現する。In the first input protection circuit of the present invention, as described above, the first power supply and the second power supply are connected in a die-auto manner by a PMOS transistor whose gate is connected to the first power supply on the internal circuit side. However, during normal operation, there is almost no potential difference between the first power supply and the second power supply, and therefore this PMOS transistor is in the cut-off state. Therefore, noise such as the output noise ΔT shown in FIG. 6 is not transmitted. On the other hand, when a high voltage is input when the ground side is grounded in the above-mentioned test method, a current flows from the second power supply to the first power supply via the diode-connected PMOS transistor, The current can flow to ground via a number of internal circuit elements connected to the first power supply, thus providing an input protection circuit that withstands higher voltages than before using the test method described above. .
【００１５】尚、前述した試験法において電源側が接地
され、負の高電圧が入力された場合、第１のグラウンド
と第２のグラウンドは基盤抵抗を介して互いに接続され
ているため、特に手当しなくても比較的耐圧は高いが、
上記のようにグラウンド側にもダイオード接続されたＮ
ＭＯＳ型トランジスタを備えると、上記と同様の作用に
より一層耐圧が上昇する。In the above-mentioned test method, when the power supply side is grounded and a negative high voltage is input, the first ground and the second ground are connected to each other through the board resistance, and therefore, it is necessary to pay particular attention. Even without it, the breakdown voltage is relatively high,
As mentioned above, N connected to the diode on the ground side
When the MOS type transistor is provided, the breakdown voltage is further increased by the same action as described above.
【００１６】また、本発明の第２の入力保護回路につい
ても同様である。即ち、本発明の第２の入力保護回路
は、第１のグラウンドおよび第２のグラウンドを、ゲー
トが入力保護回路側の第１のグラウンドに接続されたＮ
ＭＯＳトランジスタでダイオード接続したものであり、
このＮＭＯＳ型トランジスタは通常の動作状態ではカッ
トオフの状態に保たれるとともに、前述した試験法にお
いて電源側が接地されている場合に負の高電圧が入力さ
れると入力保護回路側の第２のグラウンドが内部回路側
の第１のグラウンドよりも低電位となり、内部回路側の
多数の素子の、接地された第１の電源側から第１のグラ
ウンド側に電源が流れ、さらに第１のグラウンド側から
第２のグラウンド側にこのＮＭＯＳトランジスタを経由
して電流が流れる。このように入力保護回路が働くとき
は電流が分離する経路が増えるため、内部回路の入力段
のＭＯＳトランジスタのゲートに印加される電圧上昇
（この場合は負の電圧）が押えられ、従来より高い電圧
までこの入力段のゲート酸化膜を保護することができ
る。また本発明の第２の入力保護回路の場合は、電源系
どうしは基盤抵抗を介して互いに接続されているが、上
述した第１の入力保護回路の場合と同様な理由により、
第１の電源と第２の電源との間にダイオード接続された
ＰＭＯＳ型トランジスタを備えてもよい。The same applies to the second input protection circuit of the present invention. That is, in the second input protection circuit of the present invention, the first ground and the second ground are connected to the first ground on the side of the input protection circuit by the gate.
It is a diode-connected MOS transistor,
This NMOS type transistor is kept in a cut-off state in a normal operation state, and when a negative high voltage is input while the power source side is grounded in the above-mentioned test method, the second transistor on the input protection circuit side is The ground has a lower potential than the first ground on the internal circuit side, and power flows from the grounded first power supply side to the first ground side of many elements on the internal circuit side, and further the first ground side. A current flows from to the second ground side via the NMOS transistor. As described above, when the input protection circuit operates, the number of paths through which the current is separated increases, so that the voltage rise (negative voltage in this case) applied to the gate of the MOS transistor at the input stage of the internal circuit is suppressed, which is higher than in the past. It is possible to protect the gate oxide of this input stage up to the voltage. Further, in the case of the second input protection circuit of the present invention, the power supply systems are connected to each other through the base resistance, but for the same reason as in the case of the first input protection circuit described above,
A diode-connected PMOS transistor may be provided between the first power supply and the second power supply.
【００１７】[0017]
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の入力保護回路の一実施例の回路図であ
る。ここでは、図９に示した従来例に対応する実施例が
示されており、したがって図９に示した従来例の回路要
素と同一の回路要素には、図９に付した番号，記号と同
一の番号，記号を付して示し相違点についてのみ説明す
る。EXAMPLES Examples of the present invention will be described below. FIG. 1 is a circuit diagram of an embodiment of the input protection circuit of the present invention. Here, an embodiment corresponding to the conventional example shown in FIG. 9 is shown. Therefore, the same circuit elements as those of the conventional example shown in FIG. 9 have the same numbers and symbols as those of FIG. Numbers and symbols will be attached and only differences will be explained.
【００１８】図１に示す実施例は、図９に示す従来例に
ＰＭＯＳ型トランジスタ３３が付加されている。このＰ
ＭＯＳ型トランジスタ３３は、そのソース及びゲートが
第１の電源ｖｄｄ１、即ち内部回路側の電源と接続さ
れ、ドレインが第２の電源ｖｄｄ２、即ち入力保護回路
側の電源と接続されている。これによりいわゆるダイオ
ード接続が構成されている。In the embodiment shown in FIG. 1, a PMOS type transistor 33 is added to the conventional example shown in FIG. This P
The source and the gate of the MOS transistor 33 are connected to the first power supply vdd1, that is, the power supply on the internal circuit side, and the drain is connected to the second power supply vdd2, that is, the power supply on the input protection circuit side. This constitutes a so-called diode connection.
【００１９】図２は、ダイオード接続における電圧・電
流特性を示したグラフである。電圧Ｖｄｓが低い場合電
流Ｉｄｓはほとんど０であり、このトランジスタはカッ
トオフされた状態にある。電圧Ｖｄｓを上昇させるに従
って、電流Ｉｄｓは急激に上昇し導通状態となる。尚こ
こではＮＭＯＳ型トランジスタについて示したが、ＰＭ
ＯＳ型トランジスタについても同様である。FIG. 2 is a graph showing voltage-current characteristics in diode connection. When the voltage Vds is low, the current Ids is almost 0, and this transistor is in the cutoff state. As the voltage Vds is increased, the current Ids rapidly increases and becomes conductive. Although the NMOS type transistor is shown here, PM
The same applies to the OS type transistor.
【００２０】図１に示す回路において、通常の動作状態
においては第１の電源ｖｄｄ１とＩ２の電源ｖｄｄ２は
ほぼ同電位に保たれており、したがってＰＭＯＳ型トラ
ンジスタ３３はカットオフ状態にあり、回路動作に何ら
の作用も及ぼさない。図３は、前述した図１１に示す試
験法を、図１に示す入力保護回路を備えたＭＯＳデバイ
スに適用した場合の回路の挙動を示した図であり、従来
例における図１２に相当する図である。In the circuit shown in FIG. 1, the first power supply vdd1 and the power supply vdd2 of I2 are maintained at substantially the same potential in the normal operation state, and therefore the PMOS transistor 33 is in the cut-off state and the circuit operation is Has no effect on. FIG. 3 is a diagram showing the behavior of the circuit when the test method shown in FIG. 11 is applied to the MOS device having the input protection circuit shown in FIG. 1, and corresponds to FIG. 12 in the conventional example. Is.
【００２１】電源ｖｄｄ１，ｖｄｄ２がオープンの状態
において入力端子に高電圧が印加されると、この高電圧
に起因するパルス状の電流Ｉｐｕｌｓｅは、ＰＭＯＳト
ランジスタ３１，３３を経由して内部回路側に流れ、内
部回路初段のトランジスタ群５０及び内部回路を構成す
るその他多数の素子を経由して流れる。これにより、ト
ランジスタ群５０のゲートに印加される電圧の上昇が押
えられ、従来より高い電圧までこのトランジスタ群３０
のゲート酸化膜を守る効果が得られる。When a high voltage is applied to the input terminals when the power supplies vdd1 and vdd2 are open, a pulsed current Ipulse resulting from this high voltage flows to the internal circuit side via the PMOS transistors 31 and 33. , The internal circuit first stage transistor group 50 and many other elements forming the internal circuit. As a result, the increase in the voltage applied to the gates of the transistor group 50 is suppressed, and the transistor group 30 has a voltage higher than the conventional voltage.
The effect of protecting the gate oxide film is obtained.
【００２２】図４は、図１に示す回路構成を採用したＭ
ＯＳデバイスと図９に示す従来の回路構成を採用したＭ
ＯＳデバイスについて、図１１における容量の容量値と
して２００ｐＦ、抵抗素子の抵抗値として０Ωを採用し
たマシンモデルについて試験を行った結果を示したグラ
フである。基準ピンはグラウンドピンである。横軸は印
加した電圧、縦軸はその印加電圧で破壊が生じたサンプ
ルの数を示している。FIG. 4 shows an M adopting the circuit configuration shown in FIG.
An OS device and an M that adopts the conventional circuit configuration shown in FIG.
12 is a graph showing the results of tests performed on an OS device using a machine model in which the capacitance value of the capacitance in FIG. 11 is 200 pF and the resistance value of the resistance element is 0Ω. The reference pin is the ground pin. The horizontal axis represents the applied voltage, and the vertical axis represents the number of samples that were destroyed by the applied voltage.
【００２３】このグラフに示すように、本発明の採用し
た回路構成の場合、従来と比べ耐圧が約１００ボルト上
昇している。図５は、本発明の入力保護回路の他の実施
例の回路図である。この実施例は、グラウンド系がウェ
ルにより分離されるプロセスにより形成されたＭＯＳデ
バイスの場合に特に有効な例であり、内部回路側の第１
のグラウンドｇｎｄ１と入力保護回路側の第２のグラウ
ンドｇｎｄ２とがＮＭＯＳ型トランジスタ３２を介して
接続され、このＮＭＯＳ型トランジスタ３４のゲートは
第１のグラウンドｇｎｄ１に接続されている。As shown in this graph, in the case of the circuit configuration adopted by the present invention, the withstand voltage is increased by about 100 volts as compared with the conventional one. FIG. 5 is a circuit diagram of another embodiment of the input protection circuit of the present invention. This embodiment is a particularly effective example in the case of a MOS device formed by a process in which the ground system is separated by wells.
Ground gnd1 and the second ground gnd2 on the input protection circuit side are connected via the NMOS type transistor 32, and the gate of the NMOS type transistor 34 is connected to the first ground gnd1.
【００２４】この回路における、通常動作時及び静電気
等の高電圧が印加された場合の挙動については、図１に
示した回路の場合と比較し、電源ピンとグラウンドピン
とを逆に考えるとともに高電圧の正負を逆に考えさえす
れば図１に示した回路の場合と同様であるため、ここで
の説明は省略する。尚、図１には、電源系がウェルで分
離されている場合について電源側にＰＭＯＳ型トランジ
スタ３３を配置した例を示し、図５にはグラウンド系が
ウェルで分離されている場合についてグラウンド側にＮ
ＭＯＳ型トランジスタ３４を配置した例を示したが、電
源系、グラウンド系のいずれかウェルで分離されている
かに係らず、電源系にＰＭＯＳトランジスタ、グラウン
ド系にＮＭＯＳトランジスタを配置してもよく、この場
合、耐圧の一層の上昇が期待される。The behavior of this circuit during normal operation and when a high voltage such as static electricity is applied is compared with that in the circuit shown in FIG. Since the circuit is the same as that of the circuit shown in FIG. 1 if the positive and negative signs are reversed, the description thereof is omitted here. 1 shows an example in which the PMOS type transistor 33 is arranged on the power supply side when the power supply system is separated by wells, and FIG. 5 shows the ground side on the ground side when the ground system is separated by wells. N
Although the example in which the MOS transistor 34 is arranged is shown, a PMOS transistor may be arranged in the power supply system and an NMOS transistor may be arranged in the ground system regardless of whether the well of the power supply system or the ground system is isolated. In this case, further increase in breakdown voltage is expected.
【００２５】[0025]
【発明の効果】以上説明したように、本発明の入力保護
回路は、電源がウェルで分離されている場合電源側にＰ
ＭＯＳトランジスタをダイオード接続し、グラウンド系
がウェルで分離されている場合にグラウンド側にＮＭＯ
Ｓトランジスタをダイオード接続し、これにより、通常
動作時には何らの作用も及ぼさず、かつ静電気等による
高電圧に起因する電流パルスがバイパスないし分流さ
れ、これにより、電源またはグラウンドを分離した効果
はそのままに、外部の高い電圧から素子を守る性能が向
上する。As described above, in the input protection circuit of the present invention, when the power supplies are separated by wells, P is provided on the power supply side.
NMO is connected to the ground side when the MOS transistor is diode-connected and the ground system is separated by wells.
By connecting the S-transistor as a diode, this has no effect during normal operation, and the current pulse due to high voltage due to static electricity is bypassed or shunted, thereby keeping the effect of separating the power supply or ground. , The performance of protecting the element from high external voltage is improved.
【図１】本発明の入力保護回路の一実施例の回路図であ
る。FIG. 1 is a circuit diagram of an embodiment of an input protection circuit of the present invention.
【図２】ダイオード接続における電圧・電流特性を示し
たグラフである。FIG. 2 is a graph showing voltage-current characteristics in diode connection.
【図３】図１１に示す試験法を図１に示す入力保護回路
を備えたＭＯＳデバイスに適用した場合の回路の挙動を
示した図である。3 is a diagram showing the behavior of the circuit when the test method shown in FIG. 11 is applied to a MOS device including the input protection circuit shown in FIG.
【図４】マシンモデルについて試験を行った結果を示し
たグラフである。FIG. 4 is a graph showing a result of a test performed on a machine model.
【図５】本発明の入力保護回路の他の実施例の回路図で
ある。FIG. 5 is a circuit diagram of another embodiment of the input protection circuit of the present invention.
【図６】グラウンド系が１系統の場合の回路の挙動を示
した図である。FIG. 6 is a diagram showing the behavior of the circuit when the number of ground systems is one.
【図７】ＣＭＯＳ半導体素子の断面構造の一例を示した
図である。FIG. 7 is a diagram showing an example of a cross-sectional structure of a CMOS semiconductor device.
【図８】図７に示す断面構造を備えたＣＭＯＳ半導体素
子の電源系、グラウンド系の等価回路図である。8 is an equivalent circuit diagram of a power supply system and a ground system of a CMOS semiconductor device having the sectional structure shown in FIG.
【図９】電源、グラウンド系が分離された場合の入力保
護回路の例である。FIG. 9 is an example of an input protection circuit when a power supply and a ground system are separated.
【図１０】電源、グラウンド系が分離された場合の入力
保護回路の例である。FIG. 10 is an example of an input protection circuit when a power supply and a ground system are separated.
【図１１】入力保護回路の試験法を示した図である。FIG. 11 is a diagram showing a test method of an input protection circuit.
【図１２】図１１に示す試験法を図９に示す従来の入力
保護回路に適用した場合の回路の挙動を示した図であ
る。12 is a diagram showing the behavior of the circuit when the test method shown in FIG. 11 is applied to the conventional input protection circuit shown in FIG.
３０ トランジスタ群 ３１ ＰＭＯＳ型トランジスタ ３２ ＮＭＯＳ型トランジスタ ３３ ＰＭＯＳ型トランジスタ ３４ ＮＭＯＳ型トランジスタ ４０ 抵抗 ５０ 内部回路初段のトランジスタ群 30 Transistor Group 31 PMOS Type Transistor 32 NMOS Type Transistor 33 PMOS Type Transistor 34 NMOS Type Transistor 40 Resistor 50 Internal Circuit First Stage Transistor Group
Claims (2)
１の電源とはウェルで分離された第２の電源、もしくは
内部回路側の第１のグラウンドとは基板抵抗で分離され
た第２のグラウンドに接続されるとともに、各ドレイン
が互いに接続され、該ドレインが直接にもしくは回路素
子を介して入力端子と接続されるとともに該ドレインが
直接にもしくは回路素子を介して内部回路と接続されて
なるＰＭＯＳ型トランジスタおよびＮＭＯＳ型トランジ
スタを備えた入力保護回路において、 ソース又はドレインのうちの一方もしくは他方がそれぞ
れ前記第１の電源もしくは前記第２の電源と接続される
とともに、ゲートが前記第１の電源と接続されたＰＭＯ
Ｓ型トランジスタを備えたことを特徴とする入力保護回
路。1. Each source has a second power source separated from a first power source on the internal circuit side by a well, or a second power source isolated from a first power source on the internal circuit side by a substrate resistance. Connected to the ground, each drain is connected to each other, the drain is directly connected to the input terminal via the circuit element, and the drain is directly connected to the internal circuit via the circuit element. In the input protection circuit including the PMOS type transistor and the NMOS type transistor, one or the other of the source and the drain is connected to the first power supply or the second power supply, and the gate is the first power supply. PMO connected to power supply
An input protection circuit comprising an S-type transistor.
１の電源とは基板抵抗で分離された第２の電源、もしく
は内部回路側の第１のグラウンドとはウェルで分離され
た第２のグラウンドに接続されるとともに、各ドレイン
が互いに接続され、該ドレインが直接にもしくは回路素
子を介して入力端子と接続されるとともに該ドレインが
直接にもしくは回路素子を介して内部回路と接続されて
なるＰＭＯＳ型トランジスタおよびＮＭＯＳ型トランジ
スタを備えた入力保護回路において、 ソース又はドレインのうち一方もしくは他方がそれぞれ
前記第１のグラウンドもしくは前記第２のグラウンドと
接続されるとともに、ゲートが前記第１のグラウンドと
接続されたＮＭＯＳ型トランジスタを備えたことを特徴
とする入力保護回路。2. Each source has a second power supply separated from a first power supply on the internal circuit side by a substrate resistance, or a second power supply isolated from a first ground on the internal circuit side by a well. Connected to the ground, each drain is connected to each other, the drain is directly connected to the input terminal via the circuit element, and the drain is directly connected to the internal circuit via the circuit element. In the input protection circuit including the PMOS type transistor and the NMOS type transistor, one or the other of the source and the drain is connected to the first ground or the second ground, and the gate is the first ground. An input protection circuit comprising an NMOS transistor connected to the input protection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23067592A JPH0685176A (en) | 1992-08-31 | 1992-08-31 | Input protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23067592A JPH0685176A (en) | 1992-08-31 | 1992-08-31 | Input protective circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685176A true JPH0685176A (en) | 1994-03-25 |
Family
ID=16911545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23067592A Withdrawn JPH0685176A (en) | 1992-08-31 | 1992-08-31 | Input protective circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685176A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0663694A1 (en) * | 1993-12-24 | 1995-07-19 | Nec Corporation | Semiconductor device having a protective circuit against electrostatic discharge |
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| US6388857B1 (en) | 1999-07-23 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved surge resistance |
-
1992
- 1992-08-31 JP JP23067592A patent/JPH0685176A/en not_active Withdrawn
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| EP0753215A4 (en) * | 1994-03-28 | 1999-12-01 | Intel Corp | Electrostatic discharge protection circuits using biased and terminated pnp transistor chains |
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| US6521951B2 (en) | 1999-07-23 | 2003-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit device with improved surge resistance |
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