JPH0684385A - Data reading circuit of semiconductor memory - Google Patents
Data reading circuit of semiconductor memoryInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリのデータ読
み出し回路に係り、特に、半導体不揮発性メモリのデー
タ読み出し回路でデータを連続かつ高速に読み出すペー
ジ動作を可能とする半導体不揮発性メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data read circuit of a semiconductor memory, and more particularly to a semiconductor non-volatile memory which enables a page operation of reading data continuously and at high speed in a data read circuit of a semiconductor non-volatile memory.
【０００２】[0002]
【従来の技術】まず、本発明の基本機能の説明のために
従来構成の半導体不揮発性メモリの読み出し回路を説明
する。従来の読み出しは図２のような回路ブロックが用
いられている。2. Description of the Related Art First, a read circuit of a semiconductor nonvolatile memory having a conventional structure will be described in order to explain the basic functions of the present invention. Conventional reading uses a circuit block as shown in FIG.
【０００３】この図は、アイ・エス・エス・シー・シ
ー、ダイジェスト・オブ・テクニカル・ペイパーズ1988
年2月刊、第122頁から第123頁（ISSCC DIGEST OF TECHN
ICAL PAPERS Feburuary 1988、p.122-123）に記載された
ものであり、１個のセンスアンプに対して複数のビット
線が第１のゲート回路を介して接続される。さらに第２
のゲート回路を介してセンスアンプと接続され、その出
力を出力バッファへ転送する構成となっている。この第
１の読み出し方法ではメモリセルのデータを任意のワー
ド線を活性化して、第１のゲート回路で所定のセルを選
択し、第２のゲート回路に接続されたセンスアンプを介
して出力バッファから読み出すアドレスアクセス時間と
呼ばれる方法である。この方法では第２のゲート回路を
固定して、第１のゲート回路を順次選択するので、その
読み出し遅延時間はメモリセルのデータセンス読み出し
遅延時間、ゲート回路遅延時間、出力バッファ遅延時間
の加算分となる。この遅延時間は数１０〜数１００ｎｓ
である。This figure shows ISC SCI, Digest of Technical Papers 1988
February issue, pages 122 to 123 (ISSCC DIGEST OF TECHN
ICAL PAPERS Feburuary 1988, p.122-123), and a plurality of bit lines are connected to one sense amplifier via a first gate circuit. And second
It is connected to the sense amplifier via the gate circuit of and its output is transferred to the output buffer. In the first read method, data in a memory cell is activated by an arbitrary word line, a predetermined cell is selected by a first gate circuit, and an output buffer is output through a sense amplifier connected to a second gate circuit. This is a method called address access time for reading from. In this method, since the second gate circuit is fixed and the first gate circuit is sequentially selected, the read delay time is the sum of the data sense read delay time of the memory cell, the gate circuit delay time, and the output buffer delay time. Becomes This delay time is several tens to several hundreds ns
Is.
【０００４】また第２の読み出し方法としては、図３の
ような回路ブロックが用いられている。この図は、アイ
・エス・エス・シー・シー、ダイジェスト・オブ・テク
ニカル・ペイパーズ、1989年2月刊、第40頁から第41頁
（ISSCC DIGEST OF TECHNICALPAPERS Feburuary 1989、
p.40-41）に記載されたものである。また同様の読み出
し方法はアイ・エス・エス・シー・シー、ダイジェスト
・オブ・テクニカル・ペイパーズ、1992年2月刊、第152
頁から第153頁（ISSCC DIGEST OF TECHNICALPAPERS Feb
uruary 1992、p.152-153）に記載されている。同図は、
１個のセンスアンプに対して複数のビット線が第１のゲ
ート回路を介して接続された構成となっている。この読
み出しでは第１のゲート回路を固定して、第２のゲート
回路を順次選択する方法であるので、最初のセルの読み
出し時間が上記第１の読み出し方法で遅延するが、セン
スアンプの出力にはデータが既にあるため、一つの第１
のゲート回路に接続される第２のゲート回路の数、例え
ば同図では１６ビット分を連続的に、第２のゲート回路
及び出力バッファ回路の遅延時間として読み出しでき
る。この読み出し方法はページもしくはバーストアクセ
ス時間と呼ばれ、そのアクセス時間はデータセンス読み
出しが不要な分、１０〜数１０ｎｓと上記アドレスアク
セス時間より高速となる。A circuit block as shown in FIG. 3 is used as the second reading method. This figure is from ISSC, Digest of Technical Papers, February 1989, pages 40 to 41 (ISSCC DIGEST OF TECHNICALPAPERS Feburuary 1989,
p.40-41). Also, the same reading method is ISC SCI, Digest of Technical Papers, February 1992, No. 152.
Pages 153 to 153 (ISSCC DIGEST OF TECHNICALPAPERS Feb
uruary 1992, p.152-153). This figure shows
A plurality of bit lines are connected to one sense amplifier via a first gate circuit. In this reading, the first gate circuit is fixed and the second gate circuit is sequentially selected. Therefore, the reading time of the first cell is delayed by the first reading method, but the output of the sense amplifier is delayed. Already has data, so one of the first
The number of second gate circuits connected to the gate circuit, for example, 16 bits in the figure can be continuously read as the delay time of the second gate circuit and the output buffer circuit. This read method is called page or burst access time, and the access time is 10 to several tens of ns, which is faster than the above address access time because the data sense read is unnecessary.
【０００５】さらに、従来の他の読み出し回路では図４
のようなビット線毎にセンスアンプを配置した構成が用
いられている。この図は、シンポジューム・オン・ブイ
エルエスアイ・サーキット・ダイジェスト・オブ・テク
ニカル・ペイパーズ、1990年5月刊、第97頁から第98頁
（SYMPOSIUM ON VLSI CIRCUITS DIGEST OF TECHNICALPA
PERS May 1990、p.97-98）の資料を参考に記載したもの
であり、上部メモリアレイと下部メモリアレイのビット
線に対応してビット線毎にセンスアンプを設けてあり、
ワード線を立ち上げることでワードにつながる全メモリ
セルのデータを同時に読み出しセンスアンプで増幅す
る。読み出しでは、最初のセルが上記第１の読み出し方
法で述べたように遅延するが、ワード線につながる全メ
モリセルのデータがセンスアンプを順次切り換えるだけ
で、連続読み出し可能となる。Further, in another conventional read circuit, as shown in FIG.
A configuration in which a sense amplifier is arranged for each bit line is used. This figure shows the Symposium on Viels Circuit Digest of Technical Papers, May 1990, pages 97-98 (SYMPOSIUM ON VLSI CIRCUITS DIGEST OF TECHNICALPAS).
PERS May 1990, p.97-98), the sense amplifier is provided for each bit line corresponding to the bit lines of the upper memory array and the lower memory array.
By raising the word line, the data of all memory cells connected to the word are simultaneously read and amplified by the sense amplifier. In the read operation, the first cell is delayed as described in the first read method, but the data of all memory cells connected to the word line can be continuously read only by sequentially switching the sense amplifiers.
【０００６】[0006]
【発明が解決しようとする課題】上記従来技術の問題
は、第１の読み出し方法であるアドレスアクセス時間が
遅いことにある。一方、第２の読み出し方法である連続
読み出し時間すなわちページ・アクセス時間は最初のビ
ット（メモリセル）情報が上記理由から遅延するが、そ
の後のセルは高速に読み出される。しかしその連続読み
出しビット数はセンスアンプの個数に応じることとな
る。さらに、上記図４に示す従来技術の問題は、ワード
線につながるビット線の数だけセンスアンプが配置さ
れ、ワード線につながる全メモリセルのデータが連続読
み出し可能となる反面、ビット線毎のセンスアンプの追
加挿入で読み出し回路の占有面積が増大することであ
る。結果として、チップ面積の増大でコストが増加する
こととになる。The problem of the prior art is that the address access time, which is the first reading method, is slow. On the other hand, in the second read method, continuous read time, that is, page access time, the first bit (memory cell) information is delayed for the above reason, but the subsequent cells are read at high speed. However, the number of continuous read bits depends on the number of sense amplifiers. Further, the problem of the prior art shown in FIG. 4 is that the sense amplifiers are arranged by the number of bit lines connected to the word lines, and the data of all memory cells connected to the word lines can be continuously read, but the sense for each bit line is sensed. The additional insertion of the amplifier increases the area occupied by the read circuit. As a result, an increase in chip area leads to an increase in cost.
【０００７】従って、本発明の目的とするところは、半
導体メモリのデータ読み出し回路において、チップ占有
面積の増加を抑制しながら、データを連続かつ高速に読
み出し可能とすることにある。Therefore, it is an object of the present invention to make it possible to read data continuously and at high speed in a data read circuit of a semiconductor memory while suppressing an increase in chip occupation area.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明の一実施形態によれば、従来例の配置（図
２）と異なり、センスアンプ（ＳＡ１〜ＳＡｍ）が第２
のゲート回路（Ｑｐ１〜Ｑｐｍ）の前段に配置されるた
め実現できる。さらにセンスアンプ（ＳＡ１〜ＳＡｍ）
と第２のゲート回路（Ｑｐ１〜Ｑｐｍ）とを接続するデ
ータ信号線に開閉用のスイッチ回路（ＳＷ１〜ＳＷｍ）
を設け、データラッチ回路（Ｌ１〜Ｌｍ）を上記開閉用
スイッチ回路（ＳＷ１〜ＳＷｍ）と第２のゲート回路
（Ｑｐ１〜Ｑｐｍ）との間の第２のゲート回路側（Ｑｐ
１〜Ｑｐｍ）に設け、かつ上記スイッチ回路（ＳＷ１〜
ＳＷｍ）を制御するスイッチ制御回路（６）を設ける
（図１参照）。In order to achieve the above object, according to one embodiment of the present invention, unlike the conventional arrangement (FIG. 2), the sense amplifiers (SA1 to SAm) have a second configuration.
It can be realized because it is arranged in the preceding stage of the gate circuit (Qp1 to Qpm). Further sense amplifiers (SA1 to SAm)
Switch circuit (SW1 to SWm) for opening and closing the data signal line connecting the second gate circuit (Qp1 to Qpm)
And a data latch circuit (L1 to Lm) is provided on the second gate circuit side (Qp) between the opening / closing switch circuit (SW1 to SWm) and the second gate circuit (Qp1 to Qpm).
1 to Qpm) and the switch circuits (SW1 to
A switch control circuit (6) for controlling SWm) is provided (see FIG. 1).
【０００９】また本発明の好適な実施形態によれば、上
記センスアンプ（ＳＡ１〜ＳＡｍ）と上記第２のゲート
回路（Ｑｐ１〜Ｑｐｍ）のデータ信号線に２つのデータ
ラッチ回路（Ｌ１Ｌ、Ｌ１Ｒ〜ＬｍＬ、ＬｍＲ）を設
け、上記それぞれのデータラッチ回路（Ｌ１Ｌ、Ｌ１Ｒ
〜ＬｍＬ、ＬｍＲ）のいずれかを選択するスイッチ回路
（Ｑ１Ｌ、Ｑ１Ｒ〜ＱｍＬ、ＱｍＲ）と上記スイッチ回
路（Ｑ１Ｌ、Ｑ１Ｒ〜ＱｍＬ、ＱｍＲ）を開閉制御する
スイッチ制御回路（２０）を設けたものである（図７参
照）。According to a preferred embodiment of the present invention, the data signal lines of the sense amplifiers (SA1 to SAm) and the second gate circuits (Qp1 to Qpm) have two data latch circuits (L1L, L1R ... LmL, LmR) are provided, and the above data latch circuits (L1L, L1R) are provided.
˜LmL, LmR), a switch circuit (Q1L, Q1R to QmL, QmR) and a switch control circuit (20) for controlling opening and closing of the switch circuit (Q1L, Q1R to QmL, QmR). Yes (see FIG. 7).
【００１０】さらに上記目的を達成するために、本発明
の他の実施形態によれば、センスアンプの回路ブロック
の外部に配置されるスイッチ制御回路（６）は少なくと
もクロックカウンタ（１２）と同カウンタの開始時期を
所定値に設定する開始設定回路（１０）からなることを
特徴とするものである（図１参照）。To further achieve the above object, according to another embodiment of the present invention, the switch control circuit (6) arranged outside the circuit block of the sense amplifier has at least the clock counter (12) and the same counter. It is characterized by comprising a start setting circuit (10) for setting the start time of (1) to a predetermined value (see FIG. 1).
【００１１】[0011]
【作用】本発明の代表的な実施形態（図１）では、セン
スアンプの回路ブロック内にスイッチ回路（ＳＷ１〜Ｓ
Ｗｍ）を設け、そのスイッチ制御回路（６）を同回路ブ
ロックの外部に共通制御部として設ける。このための面
積の増加はセンスアンプの回路ブロックに追加したスイ
ッチ回路（ＳＷ１〜ＳＷｍ）とデータラッチ回路（Ｌ１
〜Ｌｍ）の分にとどまる。それらは複数のビット線毎に
配置されるため微々たる量である。またセンスアンプは
従来回路（図３）と同様に複数のビット線に１個備える
だけで良く、その数は従来と同様である。斯くして本発
明のデータ読み出し回路では、一つのワード線に接続す
る多数のメモリセルのデータを連続で読み出すページ動
作の場合、実効的なアクセス時間を高速化できる。In a typical embodiment (FIG. 1) of the present invention, the switch circuits (SW1 to S1) are provided in the circuit block of the sense amplifier.
Wm) is provided, and the switch control circuit (6) is provided outside the circuit block as a common control unit. For this reason, the increase in area is caused by the switch circuits (SW1 to SWm) and the data latch circuit (L1) added to the circuit block of the sense amplifier.
~ Lm). These are insignificant because they are arranged for each of a plurality of bit lines. Further, as in the conventional circuit (FIG. 3), only one sense amplifier needs to be provided for a plurality of bit lines, and the number thereof is the same as the conventional one. Thus, in the data read circuit of the present invention, the effective access time can be shortened in the case of the page operation for continuously reading the data of many memory cells connected to one word line.
【００１２】本発明の他の実施形態（図７）では、セン
スアンプの回路ブロック内にデータラッチ回路が２個と
スイッチ回路が２個追加される。この結果上記作用に加
えて、データラッチ回路が２個あるため、これらを交互
に使用することで第２のゲート回路への接続切り換えの
タイミングが容易となる。In another embodiment of the present invention (FIG. 7), two data latch circuits and two switch circuits are added in the circuit block of the sense amplifier. As a result, in addition to the above operation, since there are two data latch circuits, the timing of switching the connection to the second gate circuit becomes easy by alternately using these.
【００１３】以上のように、従来の配置（図２）で読み
出す第１の読み出し方法では、読み出し時間が遅く、ま
たセンスアンプを複数本のビット線毎に配置（図３）し
て高速に連続読み出す第２の読み出し方法においても連
続読み出しビット数が制約されており、本発明の代表的
な実施形態（図１）はそのビット数の制約を除くことが
できる。またビット線毎にセンスアンプが備わる従来回
路（図４）と比べて、本発明は占有面積が低減する。さ
らに、第１のゲート回路をＹ方向アドレス信号で選択
し、ビット線を逐次活性化するため、その読み出しに関
与するビット線のプリチャージ電流及びセンスアンプ活
性電流等のピーク電流を低減できる。As described above, in the first reading method of reading data in the conventional arrangement (FIG. 2), the read time is slow, and the sense amplifiers are arranged for each of a plurality of bit lines (FIG. 3) so that the sense amplifiers are continuously connected at high speed. The number of consecutive read bits is also limited in the second read method of reading, and the representative embodiment of the present invention (FIG. 1) can remove the limitation of the number of bits. Further, the occupied area of the present invention is reduced as compared with the conventional circuit (FIG. 4) having a sense amplifier for each bit line. Further, since the first gate circuit is selected by the Y-direction address signal and the bit lines are sequentially activated, the peak currents such as the precharge current of the bit lines and the sense amplifier activation current involved in the reading can be reduced.
【００１４】本発明のその他の目的と新規な特徴は、以
下に詳述する実施例から明らかとなろう。Other objects and novel features of the present invention will be apparent from the embodiments described in detail below.
【００１５】[0015]
【実施例】以下、図面を参照にして本発明の実施例を詳
細に説明する。図１は本発明の原理を説明するための回
路ブロック図である。図において、２は半導体不揮発性
メモリのメモリセル、４はデータを記録するメモリセル
２の集合であるメモリアレイ、ＷＤ１〜ＷＤｉのｉ本は
Ｘ方向アドレスで選択し、メモリセル２を活性化するた
めのワード線、ＤＴ１〜ＤＴｋのｋ本はＹ方向アドレス
で選択され、メモリセル２にデータを入出力するビット
線、Ｙｇ１〜Ｙｇｎのｎ個はＹ方向アドレスのデコード
後にビット線ＤＴ１〜ＤＴｋを選択する第１のゲート信
号、ＳＡ１〜ＳＡｍのｍ個はメモリセルの微小な電流を
増幅するセンスアンプ、Ｑｇ１１〜Ｑｇｍｎのｍ個ｘｎ
個はビット線ＤＴ１〜ＤＴｋとセンスアンプＳＡ１〜Ｓ
Ａｍを接続するため第１のゲート信号Ｙｇ１〜Ｙｇｎで
制御される第１のゲート回路、Ｙｐ１〜Ｙｐｍのｎ個は
Ｙ方向アドレスのプリデコード後にセンスアンプＳＡ１
〜ＳＡｍを選択する第２のゲート信号、１８は出力バッ
ファ回路、Ｑｐ１〜Ｑｐｍのｍ個は出力バッファ回路１
８とセンスアンプＳＡ１〜ＳＡｍを接続するための第２
のゲート信号Ｙｐ１〜Ｙｐｍで制御される第２のゲート
回路、さらに、ＳＷ１〜ＳＷｍのｍ個はセンスアンプＳ
Ａ１〜ＳＡｍと第２のゲート回路Ｑｐ１〜Ｑｐｍとの接
続を開閉制御するスイッチ回路であり、第１のゲート信
号Ｙｇ１〜Ｙｇｎを基に動作する。またＬ１〜Ｌｍのｍ
個は第２のゲート回路Ｑｐ１〜Ｑｐｍと接続され、デー
タを一時保持するデータラッチ回路、６はスイッチ回路
ＳＷ１〜ＳＷｍを制御するスイッチ制御回路、８はスイ
ッチ制御回路６の入力信号、１６はスイッチ回路ＳＷ１
〜ＳＷｍを制御するスイッチ制御回路６の制御信号、１
２はクロックカウンタ回路、１０はクロックカウンタ１
２がその開始時期を所定値に設定する開始設定回路、１
４は開始設定回路１０とクロックカウンタ回路１２の信
号を受け、制御信号１６を出力するドライバ回路で構成
される。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a circuit block diagram for explaining the principle of the present invention. In the figure, 2 is a memory cell of a semiconductor non-volatile memory, 4 is a memory array which is a set of memory cells 2 for recording data, and i lines WD1 to WDi are selected by an X-direction address to activate the memory cell 2. Word lines for DT1 to DTk are selected by Y-direction address, and bit lines for inputting / outputting data to / from the memory cell 2 and n of Yg1 to Ygn are bit lines DT1 to DTk after decoding of Y-direction address. First gate signal to be selected, m of SA1 to SAm are sense amplifiers for amplifying a minute current of the memory cell, m of Qg11 to Qgmn xn
Bit lines DT1 to DTk and sense amplifiers SA1 to S
First gate circuits controlled by first gate signals Yg1 to Ygn for connecting Am, n of Yp1 to Ypm are sense amplifiers SA1 after predecoding of Y direction address.
To SAm for selecting a second gate signal, 18 is an output buffer circuit, and m of Qp1 to Qpm are output buffer circuits 1
8 for connecting 8 and sense amplifiers SA1 to SAm
Second gate circuit controlled by the gate signals Yp1 to Ypm, and m of SW1 to SWm are sense amplifiers S
A switch circuit that controls the opening and closing of the connection between A1 to SAm and the second gate circuits Qp1 to Qpm, and operates based on the first gate signals Yg1 to Ygn. Also, m of L1 to Lm
Each of them is connected to the second gate circuits Qp1 to Qpm, a data latch circuit for temporarily holding data, 6 is a switch control circuit for controlling the switch circuits SW1 to SWm, 8 is an input signal of the switch control circuit 6, and 16 is a switch. Circuit SW1
Control signals of the switch control circuit 6 for controlling SWm to 1
2 is a clock counter circuit, 10 is a clock counter 1
2 is a start setting circuit for setting the start time to a predetermined value, 1
A driver circuit 4 receives signals from the start setting circuit 10 and the clock counter circuit 12 and outputs a control signal 16.
【００１６】さらに図５は本実施例の図１を説明するた
めのタイミング図であり、図１と同一部分には同一番号
を付すことにより説明を省略する。まずＴＡＣＣはアド
レスアクセス時間であり、Ｘ方向アドレスでメモリセル
２のワード線ＷＤ１〜ＷＤｉの一つを活性化させ、Ｙ方
向アドレスで第１のゲート回路を選択し、さらに第２の
ゲート回路に接続されたセンスアンプを介して、メモリ
セルからのデータを読み出すまでの時間を示す。またＴ
ＢＡＣはページアクセス時間であり、ワード線の活性で
データがセンスされ、データラッチ回路Ｌ１〜Ｌｍにラ
ッチされた状態を基点に、Ｙ方向アドレスの入力で第２
のゲート回路を選択してデータラッチ回路Ｌ１〜Ｌｍの
内容を読み出すまでの時間を示す。また、Ｄｏｕｔは出
力バッファ回路１８で外部へ読み出した出力信号を示
す。さらに（ｍｘｎ）ビットは、ワード線で選択される
ビット線の本数であり、ｍとｎの積のメモリセルで構成
され、一つのワード線により読み出されるビットサイズ
を示す。Further, FIG. 5 is a timing diagram for explaining FIG. 1 of the present embodiment, and the same parts as those in FIG. First, TACC is the address access time, one of the word lines WD1 to WDi of the memory cell 2 is activated by the X-direction address, the first gate circuit is selected by the Y-direction address, and the second gate circuit is selected. The time required to read data from the memory cell via the connected sense amplifier is shown. See also T
BAC is a page access time, and the data is sensed by the activation of the word line and is latched by the data latch circuits L1 to Lm.
It shows the time until the contents of the data latch circuits L1 to Lm are read by selecting the gate circuit of FIG. Dout represents an output signal read out by the output buffer circuit 18. Further, the (mxn) bit is the number of bit lines selected by the word line, is composed of memory cells of the product of m and n, and indicates the bit size read by one word line.
【００１７】次いで本実施例の動作を図１の回路ブロッ
ク図と図５のタイミング図を用いて説明する。Ｘ方向ア
ドレスが入力され所定のワード線ＷＤ１〜ＷＤｋの一つ
例えばワード線ＷＤ１が活性化され、さらに図５の第１
のゲート信号Ｙｇ１〜Ｙｇｎと第２のゲート信号Ｙｐ１
〜Ｙｐｍとが入力されると、まず第１のゲート信号Ｙｇ
１で選択されたメモリセル２のＭ１１、Ｍ２１、・・・
Ｍｍ１の各データがセンスアンプＳＡ１〜ＳＡｍに同時
に読み出され、データラッチ回路Ｌ１〜Ｌｍに各々ラッ
チされる。さらにこのデータラッチ回路Ｌ１〜Ｌｍのデ
ータは、第２のゲート信号Ｙｐ１〜Ｙｐｍのタイミング
で順次出力バッファ１８に読み出される。また、第２の
ゲート信号の終値Ｙｐｍまでの一連の読み出しが終了す
る前にセンスアンプＳＡ１〜ＳＡｍとデータラッチ回路
Ｌ１〜Ｌｍとはスイッチ回路ＳＷ１〜ＳＷｍにおいて制
御信号１６で切り離され、その後次の第１のゲート信号
Ｙｇ２が活性化して次のメモリセル２のＭ１２、Ｍ２
２、・・・Ｍｍ２のデータがセンスアンプＳＡ１〜ＳＡ
ｍに読み出される。さらに上記第２のゲート信号の終値
Ｙｐｍで選択されたセルＭｍ１のデータが出力終了する
と、データラッチ回路Ｌ１〜Ｌｍには次のメモリセル２
のＭ１２、Ｍ２２、・・・Ｍｍ２のデータがラッチされ
同時に順次外部に読み出される。以上の動作を第１のゲ
ート信号と第２のゲート信号とで繰り返すことにより、
結果として、ｍとｎの積のビットサイズが連続読み出し
できる。また読み出しによる遅延時間は最初のビットす
なわち第１と第２のゲート信号とで選択されるビットが
アドレスアクセス時間ＴＡＣＣと遅延するが、その後の
ビットはバーストアクセス時間ＴＢＡＣで高速に読み出
される。以上において、本実施例では従来のセンスアン
プ回路構成でセンスアンプと第２のゲート回路の配置を
入替え、スイッチ回路とデータラッチ回路を付加し、ス
イッチ回路を適切なタイミングで制御することでページ
読み出しが可能となる。この回路追加による面積は微々
たる量である。斯くして本発明のデータ読み出し回路で
は、多数のメモリセルのデータを連続で読み出す場合、
動作時の実効的なアクセス時間を高速化できる。従来回
路（図３）のように複数本のビット線毎にセンスアンプ
１個を配置する第２の読み出し方法では、ページ読み出
しのビット数が制約されており、本発明の代表的な実施
形態はその制約を除くことができる。またビット線毎に
センスアンプが備わる従来回路（図４）と比べて、本発
明は占有面積が低減する。さらに、第１のゲート回路を
Ｙ方向アドレスの第１のゲート信号で選択し、ビット線
を逐次活性化する方式のため、その読み出しに関連する
ビット線プリチャージ及びセンスアンプ活性電流等のピ
ーク電流値を低減できる。なおスイッチ回路を切り換え
る制御信号１６は第１のゲート信号Ｙｇ１〜Ｙｇｎに同
期して交互に入力されているが、それらのデータラッチ
回路とスイッチ回路の接続形態もしくは制御信号のタイ
ミングを限定するものではない。第２のゲート信号の終
値Ｙｐｍと次ぎの最初Ｙｇ１との切り換えタイミングで
センスアンプＳＡ１〜ＳＡｍ出力とデータラッチ回路Ｌ
１〜Ｌｍ間のデータ移動が問題なく行われるようにスイ
ッチ回路ＳＷ１〜ＳＷｍを制御できれば良い。本実施例
では、ページ読み出し動作モードが周期的に変化する第
２のゲート信号Ｙｐ１〜Ｙｐｍより、第１のゲート信号
Ｙｇ１〜Ｙｇｎの活性時間が所定値だけ前に位置するこ
とで活性化されているが、第１のゲート信号Ｙｇ１〜Ｙ
ｇｎの活性時間が上記第２のゲート信号Ｙｐ１〜Ｙｐｍ
より以降に入力される場合は、従来の第２の読み出し方
法と同様となる。また、第１のゲート信号Ｙｇ１〜Ｙｇ
ｎの活性時間は開始設定回路１０を内部で設定している
が、外部から設定しても良い。さらに第１のゲート信号
Ｙｇ１〜Ｙｇｎを外部信号として入力しても、同様な効
果が得られることは勿論である。Next, the operation of this embodiment will be described with reference to the circuit block diagram of FIG. 1 and the timing diagram of FIG. The X-direction address is input and one of the predetermined word lines WD1 to WDk, for example, the word line WD1 is activated, and further, the first word line in FIG.
Gate signals Yg1 to Ygn and the second gate signal Yp1
~ Ypm are input, first gate signal Yg
M11, M21, ... Of the memory cell 2 selected in 1
Each data of Mm1 is simultaneously read by the sense amplifiers SA1 to SAm and latched by each of the data latch circuits L1 to Lm. Further, the data of the data latch circuits L1 to Lm are sequentially read to the output buffer 18 at the timing of the second gate signals Yp1 to Ypm. Further, before the series of reading up to the final value Ypm of the second gate signal is completed, the sense amplifiers SA1 to SAm and the data latch circuits L1 to Lm are separated by the control signal 16 in the switch circuits SW1 to SWm, and then the next The first gate signal Yg2 is activated to activate M12 and M2 of the next memory cell 2.
2, ... Mm2 data is sense amplifiers SA1 to SA
read to m. Further, when the output of the data of the cell Mm1 selected by the final value Ypm of the second gate signal is completed, the next memory cell 2 is stored in the data latch circuits L1 to Lm.
Data of M12, M22, ..., Mm2 are latched and simultaneously read out to the outside at the same time. By repeating the above operation with the first gate signal and the second gate signal,
As a result, the bit size of the product of m and n can be read continuously. In addition, the delay time due to the read is delayed from the first bit, that is, the bit selected by the first and second gate signals, with the address access time TACC, but the subsequent bits are read at high speed in the burst access time TBAC. As described above, in this embodiment, the sense amplifier and the second gate circuit are replaced in the conventional sense amplifier circuit configuration, the switch circuit and the data latch circuit are added, and the switch circuit is controlled at an appropriate timing to read the page. Is possible. The area added by this circuit is insignificant. Thus, in the data read circuit of the present invention, when data of a large number of memory cells are continuously read,
The effective access time during operation can be shortened. In the second read method in which one sense amplifier is arranged for each of a plurality of bit lines as in the conventional circuit (FIG. 3), the number of page read bits is limited, and a typical embodiment of the present invention is The constraint can be removed. Further, the occupied area of the present invention is reduced as compared with the conventional circuit (FIG. 4) having a sense amplifier for each bit line. Furthermore, since the first gate circuit is selected by the first gate signal of the Y-direction address and the bit lines are sequentially activated, the peak currents such as the bit line precharge and the sense amplifier active current related to the reading are selected. The value can be reduced. The control signal 16 for switching the switch circuits is alternately input in synchronization with the first gate signals Yg1 to Ygn, but it is not intended to limit the connection form of these data latch circuits and the switch circuits or the timing of the control signals. Absent. At the switching timing of the final value Ypm of the second gate signal and the next first Yg1, the sense amplifiers SA1 to SAm outputs and the data latch circuit L are output.
It suffices if the switch circuits SW1 to SWm can be controlled so that data movement between 1 to Lm can be performed without problems. In the present embodiment, the page read operation mode is activated when the activation time of the first gate signals Yg1 to Ygn is preceded by a predetermined value with respect to the second gate signals Yp1 to Ypm. However, the first gate signals Yg1 to Yg
The active time of gn is the second gate signals Yp1 to Ypm.
When inputting after that, it becomes the same as the second conventional reading method. In addition, the first gate signals Yg1 to Yg
The activation time of n is set inside the start setting circuit 10, but may be set from outside. Of course, even if the first gate signals Yg1 to Ygn are input as external signals, similar effects can be obtained.
【００１８】図６に本発明の第２の実施例である他の読
み出し回路ブロックを示す。FIG. 6 shows another read circuit block according to the second embodiment of the present invention.
【００１９】同図において図１と同一部分には同一番号
を付すことにより説明を省略する。同図のＬ１Ｕ〜Ｌｍ
Ｕのｍ個は第２のデータラッチ回路を示す。本実施例で
はその動作が図１と同様であるのに加えて、上記データ
ラッチ回路Ｌ１Ｕ〜ＬｍＵがセンスアンプＳＡ１〜ＳＡ
ｍに各々接続されているため、センスアンプで読み出し
たデータを一時保持できる。この結果、センスアンプＳ
Ａ１〜ＳＡｍはその出力データを上記データラッチ回路
Ｌ１Ｕ〜ＬｍＵにラッチする時間活性化して、一定後に
非活性化できる。従って、センスアンプの活性電流が低
減できる。In the figure, the same parts as those in FIG. L1U to Lm in the figure
The U number m indicates a second data latch circuit. In this embodiment, the operation is similar to that of FIG. 1, and in addition, the data latch circuits L1U to LmU have sense amplifiers SA1 to SA.
Since each is connected to m, the data read by the sense amplifier can be temporarily held. As a result, the sense amplifier S
A1 to SAm are activated during the time when their output data are latched in the data latch circuits L1U to LmU, and can be deactivated after a certain period. Therefore, the active current of the sense amplifier can be reduced.
【００２０】図７に第３の実施例である効果的な他の読
み出し回路ブロックを示す。FIG. 7 shows another effective read circuit block according to the third embodiment.
【００２１】同図において図１と同一部分には同一番号
を付すことにより説明を省略する。同図のＱ１Ｌ、Ｑ１
Ｒ〜ＱｍＬ、ＱｍＲはセンスアンプＳＡ１〜ＳＡｍと第
２のゲート回路Ｑｐ１〜Ｑｐｍ間のデータ信号線に接続
される各々左右対のＭＯＳトランジスタからなるスイッ
チ回路である。また２０はスイッチ回路Ｑ１Ｌ、Ｑ１Ｒ
〜ＱｍＬ、ＱｍＲのスイッチ制御回路、２２は左のスイ
ッチ回路Ｑ１Ｌ〜ＱｍＬの制御信号、２４は右のスイッ
チ回路Ｑ１Ｒ〜ＱｍＲの制御信号を示す。In the figure, the same parts as those in FIG. Q1L and Q1 in the figure
R to QmL and QmR are switch circuits each consisting of a pair of left and right MOS transistors connected to the data signal line between the sense amplifiers SA1 to SAm and the second gate circuits Qp1 to Qpm. 20 is a switch circuit Q1L, Q1R
~ QmL, QmR switch control circuit, 22 is a left switch circuit Q1L ~ QmL control signal, 24 is a right switch circuit Q1R ~ QmR control signal.
【００２２】さらに図８は図７を説明するタイミング図
であり、本実施例の動作を図７の回路ブロック図と図８
のタイミング図を用いて下記に説明する。図５と同様に
Ｘ方向アドレスが入力され、所定のワード線ＷＤ１〜Ｗ
Ｄｋの一つ例えばワード線ＷＤ１が活性化され、第１の
ゲート信号Ｙｇ１〜Ｙｇｎ、第２のゲート信号Ｙｐ１〜
Ｙｐｍのように入力されると、まず第１のゲート信号Ｙ
ｇ１で選択されたメモリセル２のＭ１１、Ｍ２１、・・
・Ｍｍ１のデータがセンスアンプＳＡ１〜ＳＡｍに読み
出され、スイッチ制御回路２０の出力である制御信号２
２によりデータラッチ回路Ｌ１Ｌ〜ＬｍＬにラッチされ
る。次いで第２のゲート信号Ｙｐ１〜Ｙｐｍのタイミン
グで順次読み出される。さらに、第２のゲート信号Ｙｐ
１〜Ｙｐｍによる一連の読み出しが終了する前に、制御
信号２２によりセンスアンプＳＡ１〜ＳＡｍがデータラ
ッチ回路Ｌ１Ｌ〜ＬｍＬと切り離され、制御信号２４で
他方のデータラッチ回路Ｌ１Ｒ〜ＬｍＲに接続される。
この結果、第１のゲート信号Ｙｇ２が活性化して次のメ
モリセル２のＭ１２、Ｍ２２、・・・Ｍｍ２のデータが
センスアンプＳＡ１〜ＳＡｍに読み出され、データラッ
チ回路Ｌ１Ｒ〜ＬｍＲにラッチされる。読み出しは上記
左右のデータラッチ回路の内容をスイッチ回路Ｑ１Ｌ、
Ｑ１Ｒ〜ＱｍＬ、ＱｍＲで制御信号２２、２４のタイミ
ングで交互に切り換えることでメモリセル２のＭ１１、
Ｍ２１、・・・Ｍｍ１のデータからＭ１２、Ｍ２２、・
・・Ｍｍ２のデータへと連続的に読み出される。以上の
動作を繰り返すことにより、結果としてｍとｎの積のビ
ットがページ読み出しできることとなる。また図１と同
様に読み出しによる遅延時間は最初のビットがアドレス
アクセス時間ＴＡＣＣと遅延するが、他のビットはペー
ジアクセス時間ＴＢＡＣで高速に読み出される。なお、
図１では第２のゲート信号の終値Ｙｐｍと次ぎの最初Ｙ
ｇ１との切り換えタイミングでセンスアンプＳＡ１〜Ｓ
Ａｍとデータラッチ回路Ｑ１Ｌ〜ＱｍＬもしくはＱ１Ｒ
〜ＱｍＲ間のデータ移動が行われたが、本実施例ではデ
ータラッチ回路２個を交互に使用することで、第２のゲ
ート回路Ｑｐ１〜Ｑｐｍへの接続切り換えのタイミング
が容易となるので、上記終値Ｙｐｍ以前にマージンをも
ってセンスアンプ出力を切り換えることができる。また
２個のスイッチ回路を切り換える制御信号２２、２４は
第１のゲート信号Ｙｇ１〜Ｙｇｎに同期して交互に入力
されているが、それら左右のデータラッチ回路Ｌ１Ｌ、
Ｌ１Ｒ〜ＬｍＬ、ＬｍＲとスイッチ回路Ｑ１Ｌ、Ｑ１Ｒ
〜ＱｍＬ、ＱｍＲの接続形態もしくは制御信号２２、２
４のタイミングを限定するものではない。２個のデータ
ラッチ回路にメモリセルのデータを交互に取り入れ、交
互に出力するようにスイッチ回路を制御できれば良いこ
とは言うまでもない。Further, FIG. 8 is a timing chart for explaining FIG. 7, and the operation of this embodiment is shown in the circuit block diagram of FIG. 7 and FIG.
The timing diagram of FIG. As in the case of FIG. 5, the X-direction address is input and predetermined word lines WD1 to W
One of Dk, for example, the word line WD1 is activated, and the first gate signals Yg1 to Ygn and the second gate signals Yp1 to
When input as Ypm, first the first gate signal Y
M11, M21, ... Of the memory cell 2 selected by g1
The data of Mm1 is read by the sense amplifiers SA1 to SAm, and the control signal 2 which is the output of the switch control circuit 20.
2 latches the data in the data latch circuits L1L to LmL. Then, the second gate signals Yp1 to Ypm are sequentially read at the timing. Further, the second gate signal Yp
Before the series of readings by 1 to Ypm is completed, the control signal 22 disconnects the sense amplifiers SA1 to SAm from the data latch circuits L1L to LmL, and the control signal 24 connects them to the other data latch circuits L1R to LmR.
As a result, the first gate signal Yg2 is activated and the data of M12, M22, ... Mm2 of the next memory cell 2 is read by the sense amplifiers SA1 to SAm and latched by the data latch circuits L1R to LmR. . To read the contents of the left and right data latch circuits, switch circuit Q1L,
By alternately switching the control signals 22 and 24 at Q1R to QmL and QmR, M11 of the memory cell 2
From the data of M21, ... Mm1, M12, M22, ...
-The data of Mm2 is continuously read. By repeating the above operation, as a result, the bits of the product of m and n can be page-read. Further, as in FIG. 1, the delay time due to the read is delayed from the first bit with the address access time TACC, but other bits are read at high speed with the page access time TBAC. In addition,
In FIG. 1, the final value Ypm of the second gate signal and the next initial Y
Sense amplifiers SA1 to S1 at the switching timing with g1
Am and data latch circuit Q1L to QmL or Q1R
Although data transfer between QmR and QmR has been performed, in the present embodiment, by alternately using the two data latch circuits, the timing of switching the connection to the second gate circuits Qp1 to Qpm is facilitated. It is possible to switch the sense amplifier output with a margin before the final value Ypm. Further, the control signals 22 and 24 for switching the two switch circuits are alternately input in synchronization with the first gate signals Yg1 to Ygn. The left and right data latch circuits L1L, L1L,
L1R to LmL, LmR and switch circuits Q1L, Q1R
~ QmL, QmR connection form or control signals 22, 2
The timing of 4 is not limited. It goes without saying that it is only necessary to control the switch circuit so that the data of the memory cells are alternately input to the two data latch circuits and output alternately.
【００２３】なお以上においては第１のゲート回路に複
数のビット線が接続された実施例を説明したが、接続さ
れるビット線が１本の場合もメモリセルのデータを２つ
のラッチ回路に交互に取り込み、適宜出力する制御で高
速な読み出しが期待できる。Although an embodiment in which a plurality of bit lines are connected to the first gate circuit has been described above, the data of the memory cell is alternately supplied to the two latch circuits even when the number of connected bit lines is one. High-speed reading can be expected by the control of taking in and outputting appropriately.
【００２４】図９に第４の実施例を示す。同図において
図７と同一部分には同一番号を付すことにより説明を省
略する。同図のＳＷ１Ｕ、ＳＷ１Ｄ〜ＳＷｍＵ、ＳＷｍ
Ｄはスイッチ回路、２２’、２４’は上記スイッチ回路
のそれぞれの制御信号を示す。本実施例では制御信号２
２’、２４’の制御タイミングは交互に上下のスイッチ
回路ＳＷ１Ｕ〜ＳＷｍＵとＳＷ１Ｄ〜ＳＷｍＤをオン、
オフするように働き、その基本的な動作は図７と同様で
ある。この結果、スイッチ回路ＳＷ１Ｕ〜ＳＷｍＵとＳ
Ｗ１Ｄ〜ＳＷｍＤは交互に使用されるためセンスアンプ
ＳＡ１〜ＳＡｍが読み出し時に切り離され、寄生素子の
抵抗、容量等が軽減され読み出し時間は高速化される。
なお、スイッチ回路ＳＷ１Ｕ、ＳＷ１Ｄ〜ＳＷｍＵ、Ｓ
ＷｍＤはその上下のスイッチ回路を左右の一方に接続し
て、メモリセルのデータをスルーで出力しても良いこと
は言うまでもない。FIG. 9 shows a fourth embodiment. In the figure, the same parts as those in FIG. SW1U, SW1D to SWmU, SWm in FIG.
D is a switch circuit, and 22 'and 24' are control signals of the switch circuits. In this embodiment, the control signal 2
The control timings of 2'and 24 'are alternately turned on and off of the upper and lower switch circuits SW1U to SWmU and SW1D to SWmD.
It works to turn off, and its basic operation is the same as in FIG. As a result, the switch circuits SW1U to SWmU and S
Since W1D to SWmD are used alternately, the sense amplifiers SA1 to SAm are disconnected at the time of reading, the resistance and capacitance of parasitic elements are reduced, and the reading time is shortened.
The switch circuits SW1U, SW1D to SWmU, S
It goes without saying that the WmD may output the data of the memory cell through through by connecting the upper and lower switch circuits to one of the left and right.
【００２５】以上のように本発明はその骨子を逸脱しな
い範囲で種々変形して実施することができる。例えばメ
モリ構成が、マルチビット（ｘ４、ｘ８、ｘ１６、ｘ３
２、・・・）化した状態であっても、また半導体不揮発
性メモリがフューズ型のＰＲＯＭ（Ｐrogrammable Ｒea
d Ｏnly Ｍemory）、ＥＰＲＯＭ（Ｅlectrically Ｐrog
rammable Ｒead Ｏnly Ｍemory）、ＥＥＰＲＯＭ（Ｅle
ctrically ＥrasableＰrogrammable Ｒead Ｏnly Ｍemo
ry）、フラッシュ型メモリセルを用いたＥＥＰＲＯＭで
あっても同様である。またシリアルなデータを出力する
形態のメモリでは、本発明のセンスアンプ数が少ない利
点すなわちセンスアンプのピーク電流の低減、チップ面
積の低減等が一層発揮される。一方、本発明ではメモリ
チップのＹ方向アドレス信号を第１のゲート信号Ｙｇ０
〜Ｙｇｎ、第２のゲート信号Ｙｐ０〜Ｙｐｍとして使用
しても、クロック信号を基に上記第１と第２のゲート信
号Ｙｇ０〜Ｙｇｎ、Ｙｐ０〜Ｙｐｍを発生させても、ま
た直接、外部入力信号から発生しても良い。As described above, the present invention can be implemented with various modifications without departing from the gist thereof. For example, if the memory configuration is multi-bit (x4, x8, x16, x3
2, ...), the semiconductor non-volatile memory is a fuse type PROM (Programmable Rea).
d Only Memory), EPROM (Electrically Prog)
rammable Lead Only Memory), EEPROM (Ele
ctrically Erasable Programmable Lead Only Memo
ry), and the same applies to an EEPROM using a flash memory cell. Further, in the memory that outputs serial data, the advantage of the present invention that the number of sense amplifiers is small, that is, the peak current of the sense amplifiers, the chip area, and the like are further exhibited. On the other hand, in the present invention, the Y-direction address signal of the memory chip is set to the first gate signal Yg0.
.About.Ygn and the second gate signals Yp0 to Ypm, the first and second gate signals Yg0 to Ygn and Yp0 to Ypm are generated based on the clock signal, or the external input signal is directly input. May occur from
【００２６】なお、共通に設けたスイッチ制御回路はメ
モリアレイの分割もしくはテスティング等の関係で細分
化しても良い。また本実施例のゲート回路もしくはスイ
ッチ回路はｎチャネル型ＭＯＳトランジスタで構成して
いるが、電位関係を考慮することでｐチャネル型ＭＯＳ
トランジスタが使用できることは言うまでもない。さら
にそのトランジスタの複合回路として構成できることは
勿論である。読み出しではワード線が物理的に分かれて
いても同時に活性化する場合、同様な効果が期待でき
る。一方、異なるワード線の連続活性は、第１のゲート
信号Ｙｇ０〜Ｙｇｎと第２のゲート信号Ｙｐ０〜Ｙｐｍ
との関係において、ワード線を選択しデータを読み出す
までの時間を考慮し、開始設定回路６を設定すれば良い
ため、複数のワード線に対して連続したデータ読み出し
ができる。従って、半導体ファイルのようなメモリシス
テムを本発明の読み出し回路を有する半導体不揮発性メ
モリで構成した場合、その連続読み出し単位であるセク
タのビットサイズは、半導体不揮発性メモリの１ワード
線を例えば５１２ビットとすると、そのサイズの可変は
同不揮発性メモリの複数のワード線をまとめることで１
ｋビット、２ｋビット、・・・とセクタサイズを大きく
設定できる。このため応用範囲の拡大が期待できる。The commonly provided switch control circuit may be subdivided according to the relationship of memory array division or testing. Although the gate circuit or the switch circuit of this embodiment is composed of n-channel MOS transistors, the p-channel MOS transistor is formed by considering the potential relationship.
It goes without saying that transistors can be used. Further, it goes without saying that it can be configured as a composite circuit of the transistors. In reading, a similar effect can be expected if the word lines are physically separated and activated simultaneously. On the other hand, the continuous activation of different word lines is caused by the first gate signals Yg0 to Ygn and the second gate signals Yp0 to Ypm.
In this regard, since it is sufficient to set the start setting circuit 6 in consideration of the time until the word line is selected and the data is read, continuous data reading can be performed for a plurality of word lines. Therefore, when a memory system such as a semiconductor file is configured by a semiconductor non-volatile memory having the read circuit of the present invention, the bit size of a sector that is a continuous read unit is, for example, 512 bits per word line of the semiconductor non-volatile memory. Then, the size can be changed by combining a plurality of word lines in the same nonvolatile memory.
The sector size can be set large, such as k bits, 2 k bits, .... Therefore, it is expected that the range of application will be expanded.
【００２７】[0027]
【発明の効果】本発明によれば以下の効果が期待でき
る。 （１）半導体メモリの読み出しにおいて、センスアンプ
と第２のゲート回路の間にスイッチ回路、さらにデータ
ラッチ回路を設けることでワード線につながる全メモリ
セルをページ読み出しできる。 （２）センスアンプと第２のゲート回路の間に左右対の
スイッチ回路とデータラッチ回路を設けることで、さら
にタイミング設定を容易にできる。According to the present invention, the following effects can be expected. (1) When reading a semiconductor memory, by providing a switch circuit and a data latch circuit between the sense amplifier and the second gate circuit, all memory cells connected to the word line can be page-read. (2) By providing a pair of left and right switch circuits and a data latch circuit between the sense amplifier and the second gate circuit, the timing setting can be further facilitated.
【００２８】（３）上記スイッチ回路を励起する制御信
号は入力クロックのカウント数で活性化するため安定し
た制御ができる。 （４）第１と第２のゲート信号を入力クロック信号で発
生することによって、パッケージのアドレスピン数減と
それによるチップ面積が低減できる。 以上により、半導体メモリのデータを連続かつ高速読み
出し可能とし、従来のビット線毎にセンスアンプを有す
る読み出し回路の占有面積より小型化できることから、
低コスト化が図れる。(3) Since the control signal for exciting the switch circuit is activated by the count number of the input clock, stable control can be performed. (4) By generating the first and second gate signals by the input clock signal, it is possible to reduce the number of address pins of the package and the resulting chip area. As described above, the data in the semiconductor memory can be read continuously and at high speed, and the size can be made smaller than the area occupied by the conventional read circuit having a sense amplifier for each bit line.
Cost reduction can be achieved.
【図１】本発明の実施例による半導体不揮発性メモリの
読み出し回路のブロック図である。FIG. 1 is a block diagram of a read circuit of a semiconductor nonvolatile memory according to an embodiment of the present invention.
【図２】従来例を説明する読み出し回路のブロック図で
ある。FIG. 2 is a block diagram of a read circuit for explaining a conventional example.
【図３】別の従来例を説明する読み出し回路のブロック
図である。FIG. 3 is a block diagram of a read circuit for explaining another conventional example.
【図４】他の従来例を説明する読み出し回路のブロック
図である。FIG. 4 is a block diagram of a read circuit for explaining another conventional example.
【図５】本発明（図１）を説明するための読み出しタイ
ミング図である。5 is a read timing chart for explaining the present invention (FIG. 1). FIG.
【図６】本発明の第２の実施例を説明する半導体不揮発
性メモリの読み出し回路のブロック図である。FIG. 6 is a block diagram of a read circuit of a semiconductor nonvolatile memory for explaining a second embodiment of the present invention.
【図７】本発明の第３の実施例を説明する半導体不揮発
性メモリの読み出し回路のブロック図である。FIG. 7 is a block diagram of a read circuit of a semiconductor nonvolatile memory for explaining a third embodiment of the present invention.
【図８】本発明の第３の実施例（図７）を説明するため
の読み出しタイミング図である。FIG. 8 is a read timing chart for explaining the third embodiment (FIG. 7) of the present invention.
【図９】本発明の第４の実施例を説明する半導体不揮発
性メモリの読み出し回路のブロック図を示す。FIG. 9 shows a block diagram of a read circuit of a semiconductor nonvolatile memory for explaining a fourth embodiment of the present invention.
２…メモリセル、４…メモリアレイ、ＷＤ１〜ＷＤｉ…
ワード線、ＤＴ１〜ＤＴｋ…ビット線、Ｙｇ１〜Ｙｇｎ
…第１のゲート信号、ＳＡ１〜ＳＡｍ…センスアンプ、
Ｑｇ１１〜Ｑｇｍｎ…第１のゲート回路、Ｙｐ１〜Ｙｐ
ｎ…第２のゲート信号、１８…出力バッファ回路、Ｑｐ
１〜Ｑｐｍ…第２のゲート回路、ＳＷ１〜ＳＷｍ，Ｑ１
Ｌ，Ｑ０Ｒ〜ＱｍＬ，ＱｍＲ，ＳＷ１Ｕ，ＳＷ１Ｄ〜Ｓ
ＷｍＵ，ＳＷｍＤ…スイッチ回路、Ｌ１〜Ｌｍ，Ｌ１Ｕ
〜ＬｍＵ，Ｌ１Ｌ，Ｌ１Ｒ〜ＬｍＬ，ＬｍＲ…データラ
ッチ回路、６，２０…スイッチ制御回路、８…入力信
号、１６，２２，２２’，２４，２４’…制御信号、１
２…クロックカウンタ回路、１０…開始設定回路、ＴＡ
ＣＣ…アドレスアクセス時間、ＴＢＡＣ…ページアクセ
ス時間、１８…出力バッファ回路、Ｄｏｕｔ…出力信
号、（ｍｘｎ）ビット…ｍとｎの積のビットサイズ2 ... memory cell, 4 ... memory array, WD1 to WDi ...
Word lines, DT1 to DTk ... Bit lines, Yg1 to Ygn
... first gate signal, SA1 to SAm ... sense amplifier,
Qg11 to Qgmn ... First gate circuits, Yp1 to Yp
n ... second gate signal, 18 ... output buffer circuit, Qp
1 to Qpm ... Second gate circuit, SW1 to SWm, Q1
L, Q0R to QmL, QmR, SW1U, SW1D to S
WmU, SWmD ... Switch circuit, L1 to Lm, L1U
-LmU, L1L, L1R-LmL, LmR ... Data latch circuit, 6, 20 ... Switch control circuit, 8 ... Input signal, 16, 22, 22 ', 24, 24' ... Control signal, 1
2 ... Clock counter circuit, 10 ... Start setting circuit, TA
CC ... Address access time, TBAC ... Page access time, 18 ... Output buffer circuit, Dout ... Output signal, (mxn) bits ... Bit size of product of m and n
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 正志 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Masashi Wada 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Hiritsu Cho El SII Engineering Co., Ltd.
Claims (10)
で選択されるメモリセルを複数配置してなるメモリアレ
イと、 Ｙ方向アドレスをデコードした第１のゲート信号でビッ
ト線を選択する第１のゲート回路と、 上記メモリセルの微小な電位を増幅するセンスアンプ
と、 上記センスアンプに対して上記第１のゲート回路が少な
くとも２つからなり、 上記センスアンプを選択するＹ方向アドレスでプリデコ
ードする第２のゲート信号で選択される第２のゲート回
路と、 上記第２のゲート回路を介して上記メモリセルのデータ
を外部に出力する出力バッファ回路とからなるメモリセ
ルのデータ読み出し回路で構成された半導体メモリにお
いて、 上記センスアンプと上記第２のゲート回路を接続するデ
ータ信号線に開閉用のスイッチ回路を設け、 更に上記スイッチ回路と上記第２のゲート回路の接続点
に少なくとも１つのデータラッチ回路を設け、 上記スイッチ回路を制御するスイッチ制御回路とを具備
したことを特徴とする半導体メモリのデータ読み出し回
路。1. A memory array in which a plurality of memory cells selected by an X-direction address signal and a Y-direction address signal are arranged, and a first gate line which selects a bit line by a first gate signal obtained by decoding a Y-direction address. A gate circuit, a sense amplifier that amplifies a minute potential of the memory cell, and at least two first gate circuits for the sense amplifier are provided, and predecoding is performed with a Y-direction address that selects the sense amplifier. A memory cell data read circuit including a second gate circuit selected by a second gate signal and an output buffer circuit for outputting the data of the memory cell to the outside via the second gate circuit. In the semiconductor memory, a switch circuit for opening and closing is provided on a data signal line connecting the sense amplifier and the second gate circuit. Further provided at least one data latch circuit to the connection point of the switch circuit and the second gate circuit, a data read circuit for a semiconductor memory, characterized by comprising a switch control circuit for controlling the switch circuit.
で選択されるメモリセルと上記メモリセルを複数配置し
てなるメモリアレイと、 Ｙ方向アドレスをデコードした第１のゲート信号でビッ
ト線を選択する第１のゲート回路と、 メモリセルの微小な電位を増幅するセンスアンプと、 上記センスアンプに対して上記第１のゲート回路が少な
くとも２つからなり、 上記センスアンプを選択するＹ方向アドレスでプリデコ
ードする第２のゲート信号で選択される第２のゲート回
路と、 上記第２のゲート回路を介して上記メモリセルのデータ
を外部に出力する出力バッファ回路とからなるメモリセ
ルのデータ読み出し回路で構成された半導体メモリにお
いて、 上記センスアンプと上記第２のゲート回路を接続するデ
ータ信号線に少なくとも２つのデータラッチ回路を設
け、 上記データラッチ回路を選択するスイッチ回路と上記ス
イッチ回路を開閉制御するスイッチ制御回路を具備した
ことを特徴とする半導体メモリのデータ読み出し回路2. A memory cell selected by an X-direction address signal and a Y-direction address signal, a memory array in which a plurality of the memory cells are arranged, and a bit line selected by a first gate signal decoded from the Y-direction address. And a sense amplifier for amplifying a minute electric potential of the memory cell, and at least two first gate circuits for the sense amplifier. The Y-direction address for selecting the sense amplifier is used. A memory cell data read circuit including a second gate circuit selected by a second gate signal to be predecoded and an output buffer circuit for outputting the data of the memory cell to the outside via the second gate circuit. In the semiconductor memory configured as described above, at least two data signal lines connect the sense amplifier and the second gate circuit. The data latch circuit provided, data read circuit for a semiconductor memory, characterized by comprising a switch control circuit that controls the opening and closing of the switch circuit and the switch circuit for selecting the data latch circuit
モリのデータ読み出し回路であって、上記スイッチ制御
回路が少なくとも外部入力信号に同期して動作するクロ
ックカウンタを具備することを特徴とする半導体メモリ
のデータ読み出し回路。3. A semiconductor memory data read circuit according to claim 1, wherein the switch control circuit includes a clock counter that operates at least in synchronization with an external input signal. Memory data read circuit.
出し回路であって、上記外部入力信号がＹ方向アドレス
信号であることを特徴とする半導体メモリのデータ読み
出し回路。4. A data read circuit for a semiconductor memory according to claim 3, wherein the external input signal is a Y-direction address signal.
出し回路であって、上記クロックカウンタがそのカウン
ト動作の開始時期を所定値に設定する開始設定回路を具
備することを特徴とする半導体メモリのデータ読み出し
回路。5. A data read circuit for a semiconductor memory according to claim 3, wherein said clock counter comprises a start setting circuit for setting the start time of its counting operation to a predetermined value. Data read circuit.
出し回路であって、上記開始設定回路のカウント動作開
始時期がクロックのカウント数でデジタル的に設定され
る構成としたことを特徴とする半導体メモリのデータ読
み出し回路。6. The semiconductor memory data read circuit according to claim 5, wherein the count operation start timing of said start setting circuit is digitally set by the number of clock counts. Memory data read circuit.
出し回路であって、上記開始設定回路のカウント動作開
始時期がコンデンサもしくは抵抗による遅延回路もしく
はインバータ回路の遅延時間等によりアナログ的に設定
される構成としたことを特徴とする半導体メモリのデー
タ読み出し回路。7. A data read circuit for a semiconductor memory according to claim 5, wherein the count operation start timing of said start setting circuit is set in an analog manner by a delay circuit of a capacitor or a resistor or a delay time of an inverter circuit. A data read circuit of a semiconductor memory having a configuration.
モリのデータ読み出し回路であって、上記第２のゲート
回路を選択する第２のゲート信号が、上記第１のゲート
回路を繰り返し順次選択する第１のゲート信号におい
て、上記第２のゲート信号の活性時間が上記第１のゲー
ト信号の最終値の活性時間より所定値だけ前に活性化す
ることによって、読み出し動作を連続読み出しモードに
設定できることを特徴とする半導体メモリのデータ読み
出し回路。8. A data read circuit for a semiconductor memory according to claim 1 or 2, wherein a second gate signal for selecting the second gate circuit repeatedly selects the first gate circuit sequentially. In the first gate signal, the read operation is set to the continuous read mode by activating the active time of the second gate signal before the active time of the final value of the first gate signal by a predetermined value. A data read circuit for a semiconductor memory, which is capable of
モリのデータ読み出し回路であって、上記第１と第２の
ゲート回路を選択するＹ方向アドレス信号が、外部クロ
ック入力信号を基に発生する構成としたことを特徴とす
る半導体メモリのデータ読み出し回路。9. A data read circuit for a semiconductor memory according to claim 1, wherein a Y-direction address signal for selecting said first and second gate circuits is generated based on an external clock input signal. A data read circuit for a semiconductor memory having the above structure.
あることを特徴とする請求項１から請求項９のいずれか
に記載の半導体メモリのデータ読み出し回路。10. The data read circuit for a semiconductor memory according to claim 1, wherein the memory cell is a non-volatile memory cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23563092A JPH0684385A (en) | 1992-09-03 | 1992-09-03 | Data reading circuit of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23563092A JPH0684385A (en) | 1992-09-03 | 1992-09-03 | Data reading circuit of semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684385A true JPH0684385A (en) | 1994-03-25 |
Family
ID=16988866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23563092A Pending JPH0684385A (en) | 1992-09-03 | 1992-09-03 | Data reading circuit of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684385A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073430A1 (en) * | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Nonvolatile semiconductor storage device |
-
1992
- 1992-09-03 JP JP23563092A patent/JPH0684385A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073430A1 (en) * | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Nonvolatile semiconductor storage device |
| US7085189B2 (en) | 2002-02-28 | 2006-08-01 | Renesas Technology Corp. | Nonvolatile semiconductor storage device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021105 |