JPH0683733A - 受信制御方式 - Google Patents
受信制御方式Info
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- JPH0683733A JPH0683733A JP4232182A JP23218292A JPH0683733A JP H0683733 A JPH0683733 A JP H0683733A JP 4232182 A JP4232182 A JP 4232182A JP 23218292 A JP23218292 A JP 23218292A JP H0683733 A JPH0683733 A JP H0683733A
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Abstract
(57)【要約】
【目的】 ディスクリプタのチェイニング処理の遅延に
より受信制御部で発生するオーバーランを防ぐととも
に、外部記憶領域上の受信バッファの使用効率を向上さ
せる。 【構成】 ＤＭＡコントローラ１−９，受信制御部１−
１７で構成される受信回路であり、受信バッファ領域の
情報、および外部記憶領域上のディスクリプタ１−１の
情報をＤＭＡコントローラ内のレジスタに格納し、受信
バッファの先頭アドレス、および受信バッファの空き領
域を演算する回路１−１５を含む。 【効果】 フレーム長の異なる複数のフレームを受信し
た場合でも、各フレームを１つのバッファ領域へディス
クリプタのチェイニングなしにＤＭＡ転送するため、受
信制御部でのデータ転送の遅延によるオーバーランを防
ぐとともに、受信フレームを転送する外部記憶領域の受
信バッファの使用領域を削減することが可能である。
より受信制御部で発生するオーバーランを防ぐととも
に、外部記憶領域上の受信バッファの使用効率を向上さ
せる。 【構成】 ＤＭＡコントローラ１−９，受信制御部１−
１７で構成される受信回路であり、受信バッファ領域の
情報、および外部記憶領域上のディスクリプタ１−１の
情報をＤＭＡコントローラ内のレジスタに格納し、受信
バッファの先頭アドレス、および受信バッファの空き領
域を演算する回路１−１５を含む。 【効果】 フレーム長の異なる複数のフレームを受信し
た場合でも、各フレームを１つのバッファ領域へディス
クリプタのチェイニングなしにＤＭＡ転送するため、受
信制御部でのデータ転送の遅延によるオーバーランを防
ぐとともに、受信フレームを転送する外部記憶領域の受
信バッファの使用領域を削減することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は受信回路の制御方式に関
し、特にディスクリプタを用いた受信制御方式に関す
る。
し、特にディスクリプタを用いた受信制御方式に関す
る。
【０００２】
【従来の技術】従来、通信システムの受信方式におい
て、ＤＭＡコントローラが受信回路から連続して受信デ
ータを読み出し外部記憶領域上のバッファ領域に転送す
る場合、ホスト・システムがリアルタイムにＤＭＡコン
トローラを制御することによるシステム効率の低下を防
ぐため、以下に説明するディスクリプタ制御によるＤＭ
Ａコントローラの制御方式が提案されている。
て、ＤＭＡコントローラが受信回路から連続して受信デ
ータを読み出し外部記憶領域上のバッファ領域に転送す
る場合、ホスト・システムがリアルタイムにＤＭＡコン
トローラを制御することによるシステム効率の低下を防
ぐため、以下に説明するディスクリプタ制御によるＤＭ
Ａコントローラの制御方式が提案されている。
【０００３】たとえば、通信システムにおいてハイレベ
ル・データ・リンク・コントロール手順（以下、ＨＤＬ
Ｃと呼ぶ）によるフレームの受信を行う場合、図３に示
すようにディスクリプタ制御により受信フレームを外部
記憶領域上の複数の受信バッファ３−７，３−８，３−
９にＤＭＡ転送する。ホスト・システムは図３に示すよ
うに所定のディスクリプタ・フォーマットに従って、あ
らかじめ外部記憶領域上に複数のディスクリプタの情報
を連続した領域に設定する。各ディスクリプタ３−１の
フォーマットは、ＤＭＡコントローラ３−１０に対する
制御情報を格納するコマンド領域３−２，転送データを
格納する個々の受信バッファ３−７，３−８，３−９の
先頭アドレスを示すアドレス領域３−３，転送データ数
を格納する転送サイズ領域３−４，ＤＭＡ転送の実行結
果を格納するステータス領域３−５を含んでいる。
ル・データ・リンク・コントロール手順（以下、ＨＤＬ
Ｃと呼ぶ）によるフレームの受信を行う場合、図３に示
すようにディスクリプタ制御により受信フレームを外部
記憶領域上の複数の受信バッファ３−７，３−８，３−
９にＤＭＡ転送する。ホスト・システムは図３に示すよ
うに所定のディスクリプタ・フォーマットに従って、あ
らかじめ外部記憶領域上に複数のディスクリプタの情報
を連続した領域に設定する。各ディスクリプタ３−１の
フォーマットは、ＤＭＡコントローラ３−１０に対する
制御情報を格納するコマンド領域３−２，転送データを
格納する個々の受信バッファ３−７，３−８，３−９の
先頭アドレスを示すアドレス領域３−３，転送データ数
を格納する転送サイズ領域３−４，ＤＭＡ転送の実行結
果を格納するステータス領域３−５を含んでいる。
【０００４】ホスト・システムは最初に実行するディス
クリプタの先頭アドレスをディスクリプタ・アドレス・
レジスタ３−１１に設定し、ＤＭＡコントローラ３−１
０を起動する。ＤＭＡコントローラ３−１０はディスク
リプタ・アドレス・レジスタ３−１１の設定値をＤＭＡ
アドレス・レジスタ３−１３に、あらかじめ規定された
ディスクリプタのサイズをＤＭＡサイズ・レジスタ３−
１４にそれぞれロードする。
クリプタの先頭アドレスをディスクリプタ・アドレス・
レジスタ３−１１に設定し、ＤＭＡコントローラ３−１
０を起動する。ＤＭＡコントローラ３−１０はディスク
リプタ・アドレス・レジスタ３−１１の設定値をＤＭＡ
アドレス・レジスタ３−１３に、あらかじめ規定された
ディスクリプタのサイズをＤＭＡサイズ・レジスタ３−
１４にそれぞれロードする。
【０００５】ＤＭＡコントローラ３−１０はＤＭＡアド
レス・レジスタ３−１３に設定されたアドレスからＤＭ
Ａサイズ・レジスタ３−１４に設定されたデータ数だけ
ＤＭＡ転送を開始する。この１回目のＤＭＡ転送により
外部記憶領域上の指定されたディスクリプタ３−１のコ
マンド領域３−２，アドレス領域３−３，転送サイズ領
域３−４がＤＭＡコントローラ３−１０に読み込まれ
る。
レス・レジスタ３−１３に設定されたアドレスからＤＭ
Ａサイズ・レジスタ３−１４に設定されたデータ数だけ
ＤＭＡ転送を開始する。この１回目のＤＭＡ転送により
外部記憶領域上の指定されたディスクリプタ３−１のコ
マンド領域３−２，アドレス領域３−３，転送サイズ領
域３−４がＤＭＡコントローラ３−１０に読み込まれ
る。
【０００６】ＤＭＡコントローラ３−１０は読み込んだ
コマンド領域３−２の情報を制御レジスタ３−１２，ア
ドレス領域３−３の情報をＤＭＡアドレス・レジスタ３
−１３，転送サイズ領域３−４の情報をＤＭＡサイズ・
レジスタ３−１４に設定し、再びＤＭＡ転送を開始す
る。この２回目のＤＭＡ転送により、受信制御部３−１
６により受信された受信データＦＩＦＯ３−１７に格納
されている受信フレームの各データはディスクリプタ３
−１で指定された外部記憶領域上の受信バッファ領域３
−６に格納される。
コマンド領域３−２の情報を制御レジスタ３−１２，ア
ドレス領域３−３の情報をＤＭＡアドレス・レジスタ３
−１３，転送サイズ領域３−４の情報をＤＭＡサイズ・
レジスタ３−１４に設定し、再びＤＭＡ転送を開始す
る。この２回目のＤＭＡ転送により、受信制御部３−１
６により受信された受信データＦＩＦＯ３−１７に格納
されている受信フレームの各データはディスクリプタ３
−１で指定された外部記憶領域上の受信バッファ領域３
−６に格納される。
【０００７】２回目のＤＭＡ転送によって受信データの
転送が終了すると、３回目のＤＭＡ転送としてＤＭＡコ
ントローラ３−１０は２回目のＤＭＡ転送で実際に転送
したデータ数をサイズ領域３−４に、またＤＭＡ転送の
実行結果及び受信フレームに関する情報をステータス領
域３−５にＤＭＡ転送する。上述した３回のＤＭＡ転送
による一連の動作により、受信フレームのバッファ領域
へのデータ転送が完了する。
転送が終了すると、３回目のＤＭＡ転送としてＤＭＡコ
ントローラ３−１０は２回目のＤＭＡ転送で実際に転送
したデータ数をサイズ領域３−４に、またＤＭＡ転送の
実行結果及び受信フレームに関する情報をステータス領
域３−５にＤＭＡ転送する。上述した３回のＤＭＡ転送
による一連の動作により、受信フレームのバッファ領域
へのデータ転送が完了する。
【０００８】受信フレームが大きい場合、１つの受信バ
ッファ３−７に格納できないことがある。制御レジスタ
３−１２に格納された制御情報により、更にディスクリ
プタによるチェイニングが指定されていれば、ＤＭＡコ
ントローラ３−１０はディスクリプタ３−１に続くディ
スクリプタのアドレスをＤＭＡアドレス・レジスタ３−
１３に設定し、ディスクリプタ３−１に続くアドレスに
格納されているディスクリプタ情報を読み出す。更にこ
の情報に従い、指定されるバッファ領域へ残りの受信フ
レームを転送するためのＤＭＡ転送を起動する。
ッファ３−７に格納できないことがある。制御レジスタ
３−１２に格納された制御情報により、更にディスクリ
プタによるチェイニングが指定されていれば、ＤＭＡコ
ントローラ３−１０はディスクリプタ３−１に続くディ
スクリプタのアドレスをＤＭＡアドレス・レジスタ３−
１３に設定し、ディスクリプタ３−１に続くアドレスに
格納されているディスクリプタ情報を読み出す。更にこ
の情報に従い、指定されるバッファ領域へ残りの受信フ
レームを転送するためのＤＭＡ転送を起動する。
【０００９】このようにしてディスクリプタのチェイニ
ングにより、１つの受信フレームを複数のディスクリプ
タで指定される複数の受信バッファに転送することが可
能である。ディスクリプタのチェイニングは、ディスク
リプタのコマンド領域３−２で指定された制御情報によ
りチェイニングの終了を指定されるまで連続して実行さ
れる。
ングにより、１つの受信フレームを複数のディスクリプ
タで指定される複数の受信バッファに転送することが可
能である。ディスクリプタのチェイニングは、ディスク
リプタのコマンド領域３−２で指定された制御情報によ
りチェイニングの終了を指定されるまで連続して実行さ
れる。
【００１０】
【発明が解決しようとする課題】たとえば、ＨＤＬＣに
おいて、受信した情報フレーム（以下、Ｉフレームと呼
ぶ）のオーバーランを避けるために受信したＩフレーム
を１つのディスクリプタで指定されるバッファ領域に転
送しようとする場合、各バッファを最大フレーム長に合
わせて用意しておかなければならないため、監視フレー
ム（以下、Ｓフレームと呼ぶ）、あるいは非番号制フレ
ーム（以下、Ｕフレームと呼ぶ）等の短いフレームを受
信した場合にも大きなバッファに転送されることにな
る。従って、外部記憶領域の利用効率が低下するという
欠点がある。
おいて、受信した情報フレーム（以下、Ｉフレームと呼
ぶ）のオーバーランを避けるために受信したＩフレーム
を１つのディスクリプタで指定されるバッファ領域に転
送しようとする場合、各バッファを最大フレーム長に合
わせて用意しておかなければならないため、監視フレー
ム（以下、Ｓフレームと呼ぶ）、あるいは非番号制フレ
ーム（以下、Ｕフレームと呼ぶ）等の短いフレームを受
信した場合にも大きなバッファに転送されることにな
る。従って、外部記憶領域の利用効率が低下するという
欠点がある。
【００１１】また、これを回避するためディスクリプタ
のチェイニングにより１つの受信フレームを複数のバッ
ファ領域に転送していた。ところが上述した従来の方法
によると、ディスクリプタのチェイニングにより１つの
受信フレームの各フィールドを複数のバッファ領域に転
送する場合、各バッファ領域へ転送する間に２回のＤＭ
Ａ転送が入るため時間間隔が大きくなり、高速な通信で
は受信オーバーランを発生しやすくなる。
のチェイニングにより１つの受信フレームを複数のバッ
ファ領域に転送していた。ところが上述した従来の方法
によると、ディスクリプタのチェイニングにより１つの
受信フレームの各フィールドを複数のバッファ領域に転
送する場合、各バッファ領域へ転送する間に２回のＤＭ
Ａ転送が入るため時間間隔が大きくなり、高速な通信で
は受信オーバーランを発生しやすくなる。
【００１２】これらの結果として、外部記憶領域の使用
効率の低下、あるいは送信側からの消失フレームの再送
信処理によるホスト・システムのオーバーヘッドが大き
くなり、また回線側のスループットが低下する等、シス
テム全体の実行効率が低下するという欠点がある。
効率の低下、あるいは送信側からの消失フレームの再送
信処理によるホスト・システムのオーバーヘッドが大き
くなり、また回線側のスループットが低下する等、シス
テム全体の実行効率が低下するという欠点がある。
【００１３】本発明の目的は、オーバーランを防止する
とともに受信バッファの使用効率を向上させた受信制御
方式を提供することにある。
とともに受信バッファの使用効率を向上させた受信制御
方式を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る受信制御方式は、第１の記憶手段と、
第２の記憶手段と、第３の記憶手段と、演算回路とを有
し、外部記憶領域上にあらかじめ連続して設定された複
数のディスクリプタに従って受信フレームをＭＤＡ転送
する受信制御方式であって、第１の記憶手段は、前記デ
ィスクリプタの開始アドレスを格納するものであり、第
２の記憶手段は、前記受信フレームを格納する受信バッ
ファ領域の先頭アドレスを格納するものであり、第３の
記憶手段は、前記ディスクリプタに格納される制御情報
を格納するものであり、演算回路は、記憶内容に基づい
て前記受信バッファ領域の有無を判定するものであり、
前記外部記憶領域上に格納される複数の前記ディスクリ
プタに格納される制御情報により、前記複数の受信フレ
ームを各々１つの前記ディスクリプタの情報による１回
のＤＭＡ転送で前記受信バッファの連続した領域に転送
するものである。
め、本発明に係る受信制御方式は、第１の記憶手段と、
第２の記憶手段と、第３の記憶手段と、演算回路とを有
し、外部記憶領域上にあらかじめ連続して設定された複
数のディスクリプタに従って受信フレームをＭＤＡ転送
する受信制御方式であって、第１の記憶手段は、前記デ
ィスクリプタの開始アドレスを格納するものであり、第
２の記憶手段は、前記受信フレームを格納する受信バッ
ファ領域の先頭アドレスを格納するものであり、第３の
記憶手段は、前記ディスクリプタに格納される制御情報
を格納するものであり、演算回路は、記憶内容に基づい
て前記受信バッファ領域の有無を判定するものであり、
前記外部記憶領域上に格納される複数の前記ディスクリ
プタに格納される制御情報により、前記複数の受信フレ
ームを各々１つの前記ディスクリプタの情報による１回
のＤＭＡ転送で前記受信バッファの連続した領域に転送
するものである。
【００１５】また、前記第３の記憶手段は、先頭アドレ
スと終了アドレスを格納するものである。
スと終了アドレスを格納するものである。
【００１６】
【作用】フレーム長の異なる複数のフレームを受信した
場合でも、各フレームを１つのバッファ領域へディスク
リプタのチェイニングなしにＤＭＡ転送するため、受信
制御部でのデータ転送の遅延によるオーバーランを防ぐ
とともに、受信フレームを転送する外部記憶領域の受信
バッファの使用領域を削減することが可能である。
場合でも、各フレームを１つのバッファ領域へディスク
リプタのチェイニングなしにＤＭＡ転送するため、受信
制御部でのデータ転送の遅延によるオーバーランを防ぐ
とともに、受信フレームを転送する外部記憶領域の受信
バッファの使用領域を削減することが可能である。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】（実施例１）図１は、本発明の実施例１の
システム構成を示すブロック図である。図中１−１は外
部記憶領域１−１７に設定された複数のディスクリプタ
の一つであり、コマンド領域１−２，アドレス領域１−
３，転送サイズ領域１−４，及びステータス領域１−５
から構成されている。
システム構成を示すブロック図である。図中１−１は外
部記憶領域１−１７に設定された複数のディスクリプタ
の一つであり、コマンド領域１−２，アドレス領域１−
３，転送サイズ領域１−４，及びステータス領域１−５
から構成されている。
【００１９】上述したディスクリプタで制御されるＤＭ
Ａコントローラ１−１０により、フレーム長が可変のＩ
フレームや、固定長のＵフレーム、あるいはＳフレーム
を受信し、指定されるバッファ領域に格納する場合、ホ
スト・システムはまずフレーム受信のためのディスクリ
プタの設定を行う。コマンド領域１−２にディスクリプ
タの制御情報，アドレス領域１−３には受信バッファの
開始アドレスではなく、受信バッファ領域１−６全体の
終了アドレスを、また転送サイズ領域１−４には受信フ
レームの最大フレーム長を設定する。さらに受信バッフ
ァ領域１−６全体の先頭アドレスを受信バッファ・アド
レス・レジスタ１−１５に設定する。
Ａコントローラ１−１０により、フレーム長が可変のＩ
フレームや、固定長のＵフレーム、あるいはＳフレーム
を受信し、指定されるバッファ領域に格納する場合、ホ
スト・システムはまずフレーム受信のためのディスクリ
プタの設定を行う。コマンド領域１−２にディスクリプ
タの制御情報，アドレス領域１−３には受信バッファの
開始アドレスではなく、受信バッファ領域１−６全体の
終了アドレスを、また転送サイズ領域１−４には受信フ
レームの最大フレーム長を設定する。さらに受信バッフ
ァ領域１−６全体の先頭アドレスを受信バッファ・アド
レス・レジスタ１−１５に設定する。
【００２０】この後ＤＭＡコントローラ１−１０を起動
し、連続した外部記憶領域１−１７上の複数のディスク
リプタにより、受信したフレームを各ディスクリプタが
指定する外部記憶領域１−１７上の各受信バッファ１−
７，１−８，１−９に転送する。以下に各ディスクリプ
タのチェイニングにより連続してＤＭＡ転送を実行し、
受信バッファ領域１−６に転送する場合の動作について
説明する。
し、連続した外部記憶領域１−１７上の複数のディスク
リプタにより、受信したフレームを各ディスクリプタが
指定する外部記憶領域１−１７上の各受信バッファ１−
７，１−８，１−９に転送する。以下に各ディスクリプ
タのチェイニングにより連続してＤＭＡ転送を実行し、
受信バッファ領域１−６に転送する場合の動作について
説明する。
【００２１】ホスト・システムは最初に実行するディス
クリプタの先頭アドレスをディスクリプタ・アドレス・
レジスタ１−１１に設定し、ＤＭＡコントローラ１−１
０を起動する。ＤＭＡコントローラ１−１０はディスク
リプタ・アドレス・レジスタ１−１１の設定値をＤＭＡ
アドレス・レジスタ１−１３に、あらかじめ規定された
ディスクリプタのサイズをＤＭＡサイズ・レジスタ１−
１４にそれぞれロードする。ＤＭＡコントローラ１−１
０はＤＭＡアドレス・レジスタ１−１３に設定されたア
ドレスからＤＭＡサイズ・レジスタ１−１４に設定され
た数だけＤＭＡ転送を開始する。このＤＭＡ転送により
外部記憶領域１−１７上の指定されたディスクリプタ１
−１のコマンド領域１−２，アドレス領域１−３，転送
サイズ領域１−４がＤＭＡコントローラ１−１０に読み
込まれ、それぞれ制御レジスタ１−１２，ＤＭＡアドレ
ス・レジスタ１−１３，ＤＭＡサイズ・レジスタ１−１
４に転送される。
クリプタの先頭アドレスをディスクリプタ・アドレス・
レジスタ１−１１に設定し、ＤＭＡコントローラ１−１
０を起動する。ＤＭＡコントローラ１−１０はディスク
リプタ・アドレス・レジスタ１−１１の設定値をＤＭＡ
アドレス・レジスタ１−１３に、あらかじめ規定された
ディスクリプタのサイズをＤＭＡサイズ・レジスタ１−
１４にそれぞれロードする。ＤＭＡコントローラ１−１
０はＤＭＡアドレス・レジスタ１−１３に設定されたア
ドレスからＤＭＡサイズ・レジスタ１−１４に設定され
た数だけＤＭＡ転送を開始する。このＤＭＡ転送により
外部記憶領域１−１７上の指定されたディスクリプタ１
−１のコマンド領域１−２，アドレス領域１−３，転送
サイズ領域１−４がＤＭＡコントローラ１−１０に読み
込まれ、それぞれ制御レジスタ１−１２，ＤＭＡアドレ
ス・レジスタ１−１３，ＤＭＡサイズ・レジスタ１−１
４に転送される。
【００２２】ディスクリプタの情報が制御レジスタ１−
１２，ＤＭＡアドレス・レジスタ１−１３，ＤＭＡサイ
ズ・レジスタ１−１４に転送されると、アドレス演算回
路１−１６によりＤＭＡアドレス・レジスタ１−１３に
格納された受信バッファ領域１−６の終了アドレスと、
ＤＭＡサイズ・レジスタ１−１４及び受信バッファ・ア
ドレス・レジスタ１−１５の和の比較を行う。受信バッ
ファ領域１−６の終了アドレスの方が大きければ受信バ
ッファ領域１−６にまだ空きがあると判断し、ＤＭＡア
ドレス・レジスタ１−１３に受信バッファ１−７の先頭
アドレスである受信バッファ・アドレス・レジスタ１−
１５の内容を転送する。この後２回目のＤＭＡ転送とし
て受信制御部１−１８により受信され受信データＦＩＦ
Ｏ１−１９に格納されている受信フレームの各データは
指定された外部記憶領域上の受信バッファ領域１−６に
ＤＭＡ転送される。すなわちＤＭＡコントローラ１−１
０は、制御レジスタ１−１２，ＤＭＡアドレス・レジス
タ１−１３，ＤＭＡサイズ・レジスタ１−１４で指定さ
れる受信バッファ１−７へのＤＭＡ転送を開始する。
１２，ＤＭＡアドレス・レジスタ１−１３，ＤＭＡサイ
ズ・レジスタ１−１４に転送されると、アドレス演算回
路１−１６によりＤＭＡアドレス・レジスタ１−１３に
格納された受信バッファ領域１−６の終了アドレスと、
ＤＭＡサイズ・レジスタ１−１４及び受信バッファ・ア
ドレス・レジスタ１−１５の和の比較を行う。受信バッ
ファ領域１−６の終了アドレスの方が大きければ受信バ
ッファ領域１−６にまだ空きがあると判断し、ＤＭＡア
ドレス・レジスタ１−１３に受信バッファ１−７の先頭
アドレスである受信バッファ・アドレス・レジスタ１−
１５の内容を転送する。この後２回目のＤＭＡ転送とし
て受信制御部１−１８により受信され受信データＦＩＦ
Ｏ１−１９に格納されている受信フレームの各データは
指定された外部記憶領域上の受信バッファ領域１−６に
ＤＭＡ転送される。すなわちＤＭＡコントローラ１−１
０は、制御レジスタ１−１２，ＤＭＡアドレス・レジス
タ１−１３，ＤＭＡサイズ・レジスタ１−１４で指定さ
れる受信バッファ１−７へのＤＭＡ転送を開始する。
【００２３】このようにして、ＤＭＡサイズ・レジスタ
１−１４に設定された数だけのＤＭＡ転送を終了する
か、あるいは受信フレームの最終データの転送を終了す
ると、３回目のＤＭＡ転送として２回目のＤＭＡ転送の
先頭アドレス，転送サイズ数，実行結果のステータスを
ディスクリプタのアドレス領域１−３，転送サイズ領域
１−４，ステータス領域１−５にＤＭＡ転送で書き戻
す。また次の受信フレームを格納する受信バッファ１−
８の先頭アドレス、すなわち２回目のＤＭＡ転送の先頭
アドレスに転送サイズ数を加えたアドレスを、アドレス
演算回路１−１６で計算し、受信バッファ・アドレス・
レジスタ１−１５に書き戻す。
１−１４に設定された数だけのＤＭＡ転送を終了する
か、あるいは受信フレームの最終データの転送を終了す
ると、３回目のＤＭＡ転送として２回目のＤＭＡ転送の
先頭アドレス，転送サイズ数，実行結果のステータスを
ディスクリプタのアドレス領域１−３，転送サイズ領域
１−４，ステータス領域１−５にＤＭＡ転送で書き戻
す。また次の受信フレームを格納する受信バッファ１−
８の先頭アドレス、すなわち２回目のＤＭＡ転送の先頭
アドレスに転送サイズ数を加えたアドレスを、アドレス
演算回路１−１６で計算し、受信バッファ・アドレス・
レジスタ１−１５に書き戻す。
【００２４】上述した３回のＤＭＡ転送で１つのＩフレ
ーム、またはＵ／Ｓフレームの受信バッファ領域１−６
への転送を完了する。このあとＤＭＡコントローラ１−
１０に、チェイニングされている次のディスクリプタを
再び読み込むことにより、次に受信するフレームを転送
することが可能である。
ーム、またはＵ／Ｓフレームの受信バッファ領域１−６
への転送を完了する。このあとＤＭＡコントローラ１−
１０に、チェイニングされている次のディスクリプタを
再び読み込むことにより、次に受信するフレームを転送
することが可能である。
【００２５】上述したように、ＤＭＡコントローラは受
信したフレームの種別に関係なく受信バッファ領域１−
６に連続して複数の受信フレームを転送することが可能
である。また１つの受信フレームは１つのディスクリプ
タ情報により転送される。
信したフレームの種別に関係なく受信バッファ領域１−
６に連続して複数の受信フレームを転送することが可能
である。また１つの受信フレームは１つのディスクリプ
タ情報により転送される。
【００２６】このためディスクリプタ・チェイニングに
より１フレームを複数バッファ領域に転送することによ
るデータ転送の遅れを無くし、受信制御部１−１８での
受信オーバーランを回避できる。また任意長のＩフレー
ムや、Ｕフレーム，Ｓフレームのような短い固定長のフ
レームを連続した受信バッファ領域１−６に転送するた
め、外部記憶領域の使用効率を高めることが可能であ
る。
より１フレームを複数バッファ領域に転送することによ
るデータ転送の遅れを無くし、受信制御部１−１８での
受信オーバーランを回避できる。また任意長のＩフレー
ムや、Ｕフレーム，Ｓフレームのような短い固定長のフ
レームを連続した受信バッファ領域１−６に転送するた
め、外部記憶領域の使用効率を高めることが可能であ
る。
【００２７】従って相手局でのフレームの再送回数が減
少し、ホスト・システムのオーバーヘッドが低減すると
共に、回線効率が向上する等、システム効率を向上させ
ることが可能である。
少し、ホスト・システムのオーバーヘッドが低減すると
共に、回線効率が向上する等、システム効率を向上させ
ることが可能である。
【００２８】（実施例２）図２は、本発明の実施例２の
システム構成を示すブロック図である。実施例１では受
信バッファ領域全体の先頭アドレスを受信バッファ・ア
ドレス・レジスタに設定していたが、実施例２では先頭
アドレスと終了アドレスを設定している。
システム構成を示すブロック図である。実施例１では受
信バッファ領域全体の先頭アドレスを受信バッファ・ア
ドレス・レジスタに設定していたが、実施例２では先頭
アドレスと終了アドレスを設定している。
【００２９】図中２−１は外部記憶領域２−１８に設定
された複数のディスクリプタの一つであり、コマンド領
域２−２，転送サイズ領域２−３，アドレス領域２−４
及びステータス領域２−５から構成されている。
された複数のディスクリプタの一つであり、コマンド領
域２−２，転送サイズ領域２−３，アドレス領域２−４
及びステータス領域２−５から構成されている。
【００３０】上述したディスクリプタで制御されるＤＭ
Ａコントローラ２−１０により、フレーム長が可変のＩ
フレームや、固定長のＵフレーム、あるいはＳフレーム
を受信し、指定されるバッファ領域に格納する場合、ホ
スト・システムはまずフレーム受信のためのディスクリ
プタの設定を行う。コマンド領域２−２にディスクリプ
タの制御情報，また転送サイズ領域２−３には受信フレ
ームの最大フレーム長を設定する。受信バッファ領域２
−６全体の先頭アドレスと終了アドレスをそれぞれ受信
バッファ・先頭アドレス・レジスタ２−１５，受信バッ
ファ・終了アドレス・レジスタ２−１６に設定する。
Ａコントローラ２−１０により、フレーム長が可変のＩ
フレームや、固定長のＵフレーム、あるいはＳフレーム
を受信し、指定されるバッファ領域に格納する場合、ホ
スト・システムはまずフレーム受信のためのディスクリ
プタの設定を行う。コマンド領域２−２にディスクリプ
タの制御情報，また転送サイズ領域２−３には受信フレ
ームの最大フレーム長を設定する。受信バッファ領域２
−６全体の先頭アドレスと終了アドレスをそれぞれ受信
バッファ・先頭アドレス・レジスタ２−１５，受信バッ
ファ・終了アドレス・レジスタ２−１６に設定する。
【００３１】この後ＤＭＡコントローラ２−１０を起動
し、連続した外部記憶領域２−１８上の複数のディスク
リプタにより、受信したフレームを各ディスクリプタが
指定する外部記憶領域２−１８上の各受信バッファ２−
７，２−８，２−９に転送する。以下に各ディスクリプ
タのチェイニングにより連続してＤＭＡ転送を実行し、
受信バッファ領域２−６に転送する場合の動作について
説明する。
し、連続した外部記憶領域２−１８上の複数のディスク
リプタにより、受信したフレームを各ディスクリプタが
指定する外部記憶領域２−１８上の各受信バッファ２−
７，２−８，２−９に転送する。以下に各ディスクリプ
タのチェイニングにより連続してＤＭＡ転送を実行し、
受信バッファ領域２−６に転送する場合の動作について
説明する。
【００３２】ホスト・システムは最初に実行するディス
クリプタの先頭アドレスをディスクリプタ・アドレス・
レジスタ２−１１に設定し、ＤＭＡコントローラ２−１
０を起動する。ＤＭＡコントローラ２−１０はディスク
リプタ・アドレス・レジスタ２−１１の設定値をＤＭＡ
アドレス・レジスタ２−１４に、あらかじめ規定された
ディスクリプタのサイズをＤＭＡサイズ・レジスタ２−
１３にそれぞれロードする。ＤＭＡコントローラ２−１
０はＤＭＡアドレス・レジスタ２−１４に設定されたア
ドレスからＤＭＡサイズ・レジスタ２−１３に設定され
た数だけＤＭＡ転送を開始する。このＤＭＡ転送により
外部記憶領域２−１８上の指定されたディスクリプタ２
−１のコマンド領域２−２，転送サイズ領域２−３がＤ
ＭＡコントローラ２−１０に読み込まれ、それぞれ制御
レジスタ２−１２，ＤＭＡアドレス・レジスタ２−１３
に転送される。
クリプタの先頭アドレスをディスクリプタ・アドレス・
レジスタ２−１１に設定し、ＤＭＡコントローラ２−１
０を起動する。ＤＭＡコントローラ２−１０はディスク
リプタ・アドレス・レジスタ２−１１の設定値をＤＭＡ
アドレス・レジスタ２−１４に、あらかじめ規定された
ディスクリプタのサイズをＤＭＡサイズ・レジスタ２−
１３にそれぞれロードする。ＤＭＡコントローラ２−１
０はＤＭＡアドレス・レジスタ２−１４に設定されたア
ドレスからＤＭＡサイズ・レジスタ２−１３に設定され
た数だけＤＭＡ転送を開始する。このＤＭＡ転送により
外部記憶領域２−１８上の指定されたディスクリプタ２
−１のコマンド領域２−２，転送サイズ領域２−３がＤ
ＭＡコントローラ２−１０に読み込まれ、それぞれ制御
レジスタ２−１２，ＤＭＡアドレス・レジスタ２−１３
に転送される。
【００３３】ディスクリプタの情報が制御レジスタ２−
１２，ＤＭＡサイズ・レジスタ２−１３に転送される
と、アドレス演算回路２−１７により受信バッファ終了
アドレス・レジスタ２−１６に格納された受信バッファ
領域２−６の終了アドレスと、ＤＭＡサイズ・レジスタ
２−１３及び受信バッファ・先頭アドレス・レジスタ２
−１５に格納された受信バッファ領域２−６の先頭アド
レスの和の比較を行う。受信バッファ領域２−６の終了
アドレスの方が大きければ受信バッファ領域２−６にま
だ空きがあると判断し、ＤＭＡアドレス・レジスタ２−
１４に受信バッファ２−７の先頭アドレスである受信バ
ッファ・先頭アドレス・レジスタ２−１５の内容を転送
する。この後２回目のＤＭＡ転送として受信制御部２−
１９により受信され受信データＦＩＦＯ２−２０に格納
されている受信フレームの各データは指定された外部記
憶領域上の受信バッファ領域２−６にＤＭＡ転送され
る。すなわちＤＭＡコントローラ２−１０は、制御レジ
スタ２−１２，ＤＭＡサイズ・レジスタ２−１３，ＤＭ
Ａアドレス・レジスタ２−１４で指定される受信バッフ
ァ２−７へのＤＭＡ転送を開始する。
１２，ＤＭＡサイズ・レジスタ２−１３に転送される
と、アドレス演算回路２−１７により受信バッファ終了
アドレス・レジスタ２−１６に格納された受信バッファ
領域２−６の終了アドレスと、ＤＭＡサイズ・レジスタ
２−１３及び受信バッファ・先頭アドレス・レジスタ２
−１５に格納された受信バッファ領域２−６の先頭アド
レスの和の比較を行う。受信バッファ領域２−６の終了
アドレスの方が大きければ受信バッファ領域２−６にま
だ空きがあると判断し、ＤＭＡアドレス・レジスタ２−
１４に受信バッファ２−７の先頭アドレスである受信バ
ッファ・先頭アドレス・レジスタ２−１５の内容を転送
する。この後２回目のＤＭＡ転送として受信制御部２−
１９により受信され受信データＦＩＦＯ２−２０に格納
されている受信フレームの各データは指定された外部記
憶領域上の受信バッファ領域２−６にＤＭＡ転送され
る。すなわちＤＭＡコントローラ２−１０は、制御レジ
スタ２−１２，ＤＭＡサイズ・レジスタ２−１３，ＤＭ
Ａアドレス・レジスタ２−１４で指定される受信バッフ
ァ２−７へのＤＭＡ転送を開始する。
【００３４】このようにして、ＤＭＡサイズ・レジスタ
２−１３に設定された数だけのＤＭＡ転送を終了する
か、あるいは受信フレームの最終データの転送を終了す
ると、３回目のＤＭＡ転送として２回目のＤＭＡ転送の
先頭アドレス，転送サイズ数，実行結果のステータスを
ディスクリプタの転送サイズ領域２−３，アドレス領域
２−４，ステータス領域２−５にＤＭＡ転送で書き戻
す。また次の受信フレームを格納する受信バッファ２−
８の先頭アドレス、すなわち２回目のＤＭＡ転送の先頭
アドレスに転送サイズ数を加えたアドレスを、アドレス
演算回路２−１７で計算し、受信バッファ・アドレス・
レジスタ２−１５に書き戻す。
２−１３に設定された数だけのＤＭＡ転送を終了する
か、あるいは受信フレームの最終データの転送を終了す
ると、３回目のＤＭＡ転送として２回目のＤＭＡ転送の
先頭アドレス，転送サイズ数，実行結果のステータスを
ディスクリプタの転送サイズ領域２−３，アドレス領域
２−４，ステータス領域２−５にＤＭＡ転送で書き戻
す。また次の受信フレームを格納する受信バッファ２−
８の先頭アドレス、すなわち２回目のＤＭＡ転送の先頭
アドレスに転送サイズ数を加えたアドレスを、アドレス
演算回路２−１７で計算し、受信バッファ・アドレス・
レジスタ２−１５に書き戻す。
【００３５】上述した３回のＤＭＡ転送で１つのＩフレ
ーム、またはＵ／Ｓフレームの受信バッファ領域２−６
への転送を完了する。このあとＤＭＡコントローラ２−
１０に、チェイニングされている次のディスクリプタを
再び読み込むことにより、次に受信するフレームを転送
することが可能である。
ーム、またはＵ／Ｓフレームの受信バッファ領域２−６
への転送を完了する。このあとＤＭＡコントローラ２−
１０に、チェイニングされている次のディスクリプタを
再び読み込むことにより、次に受信するフレームを転送
することが可能である。
【００３６】上述したように、ＤＭＡコントローラは受
信したフレームの種別に関係なく受信バッファ領域２−
６に連続して複数の受信フレームを転送することが可能
である。また１つの受信フレームは１つのディスクリプ
タ情報により転送される。
信したフレームの種別に関係なく受信バッファ領域２−
６に連続して複数の受信フレームを転送することが可能
である。また１つの受信フレームは１つのディスクリプ
タ情報により転送される。
【００３７】このためディスクリプタ・チェイニングに
より１フレームを複数バッファ領域に転送することによ
るデータ転送の遅れを無くし、受信制御部２−１９での
受信オーバーランを回避できる。また任意長のＩフレー
ムや、Ｕフレーム，Ｓフレームのような短い固定長のフ
レームを連続した受信バッファ領域２−６に転送するた
め、外部記憶領域の使用効率を高めることが可能であ
る。
より１フレームを複数バッファ領域に転送することによ
るデータ転送の遅れを無くし、受信制御部２−１９での
受信オーバーランを回避できる。また任意長のＩフレー
ムや、Ｕフレーム，Ｓフレームのような短い固定長のフ
レームを連続した受信バッファ領域２−６に転送するた
め、外部記憶領域の使用効率を高めることが可能であ
る。
【００３８】従って相手局でのフレームの再送回数が減
少し、ホスト・システムのオーバーヘッドが低減すると
共に、回線効率が向上する等、システム効率を向上させ
ることが可能である。
少し、ホスト・システムのオーバーヘッドが低減すると
共に、回線効率が向上する等、システム効率を向上させ
ることが可能である。
【００３９】
【発明の効果】以上説明したように本発明によれば、固
定長、あるいは可変長のフレームを受信しディスクリプ
タで指定されるバッファ領域へ転送する場合、受信フレ
ームの種別によらず１つのディスクリプタにより転送可
能であるため外部記憶領域の利用効率が向上する。
定長、あるいは可変長のフレームを受信しディスクリプ
タで指定されるバッファ領域へ転送する場合、受信フレ
ームの種別によらず１つのディスクリプタにより転送可
能であるため外部記憶領域の利用効率が向上する。
【００４０】また各バッファ領域のデータを受信制御部
との間でＤＭＡ転送する時に、複数のディスクリプタの
チェイニングによるＤＭＡ転送の実行間隔を無視するこ
とができるので、高速な通信であっても受信制御部での
受信オーバーランを防ぐことができる。従って相手局で
のフレームの再送等によってホスト・システムがディス
クリプタを再設定するオーバーヘッドが低減すると共
に、通信回線効率が向上する等、システム効率を向上さ
せることが可能である。
との間でＤＭＡ転送する時に、複数のディスクリプタの
チェイニングによるＤＭＡ転送の実行間隔を無視するこ
とができるので、高速な通信であっても受信制御部での
受信オーバーランを防ぐことができる。従って相手局で
のフレームの再送等によってホスト・システムがディス
クリプタを再設定するオーバーヘッドが低減すると共
に、通信回線効率が向上する等、システム効率を向上さ
せることが可能である。
【図１】本発明の実施例１のシステム構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の実施例２のシステム構成を示すブロッ
ク図である。
ク図である。
【図３】従来例のシステム構成を示すブロック図であ
る。
る。
１−１ ディスクリプタ １−２ コマンド領域 １−３ アドレス領域 １−４ 転送サイズ領域 １−５ ステータス領域 １−６ 受信バッファ領域 １−７ 受信バッファ １−８ 受信バッファ １−９ 受信バッファ １−１０ ＤＭＡコントローラ １−１１ ディスクリプタ・アドレス・レジスタ １−１２ 制御レジスタ １−１３ ＤＭＡアドレス・レジスタ １−１４ ＤＭＡサイズ・レジスタ １−１５ 受信バッファ・アドレス・レジスタ １−１６ アドレス演算回路 １−１７ 外部記憶領域 １−１８ 受信制御部 １−１９ 受信データＦＩＦＯ ２−１ ディスクリプタ ２−２ コマンド領域 ２−３ 転送サイズ領域 ２−４ アドレス領域 ２−５ ステータス領域 ２−６ 受信バッファ領域 ２−７ 受信バッファ ２−８ 受信バッファ ２−９ 受信バッファ ２−１０ ＤＭＡコントローラ ２−１１ ディスクリプタ・アドレス・レジスタ ２−１２ 制御レジスタ ２−１３ ＤＭＡサイズ・レジスタ ２−１４ ＤＭＡアドレス・レジスタ ２−１５ 受信バッファ・先頭アドレス・レジスタ ２−１６ 受信バッファ・終了アドレス・レジスタ ２−１７ アドレス演算回路 ２−１８ 外部記憶領域 ２−１９ 受信制御部 ２−２０ 受信データＦＩＦＯ
Claims (2)
- 【請求項１】 第１の記憶手段と、第２の記憶手段と、
第３の記憶手段と、演算回路とを有し、外部記憶領域上
にあらかじめ連続して設定された複数のディスクリプタ
に従って受信フレームをＭＤＡ転送する受信制御方式で
あって、 第１の記憶手段は、前記ディスクリプタの開始アドレス
を格納するものであり、 第２の記憶手段は、前記受信フレームを格納する受信バ
ッファ領域の先頭アドレスを格納するものであり、 第３の記憶手段は、前記ディスクリプタに格納される制
御情報を格納するものであり、 演算回路は、記憶内容に基づいて前記受信バッファ領域
の有無を判定するものであり、 前記外部記憶領域上に格納される複数の前記ディスクリ
プタに格納される制御情報により、前記複数の受信フレ
ームを各々１つの前記ディスクリプタの情報による１回
のＤＭＡ転送で前記受信バッファの連続した領域に転送
することを特徴とする受信制御方式。 - 【請求項２】 前記第３の記憶手段は、先頭アドレスと
終了アドレスを格納するものであることを特徴とする請
求項１に記載の受信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232182A JP3064688B2 (ja) | 1992-08-31 | 1992-08-31 | データ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4232182A JP3064688B2 (ja) | 1992-08-31 | 1992-08-31 | データ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683733A true JPH0683733A (ja) | 1994-03-25 |
| JP3064688B2 JP3064688B2 (ja) | 2000-07-12 |
Family
ID=16935297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4232182A Expired - Fee Related JP3064688B2 (ja) | 1992-08-31 | 1992-08-31 | データ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064688B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7472205B2 (en) | 2002-04-24 | 2008-12-30 | Nec Corporation | Communication control apparatus which has descriptor cache controller that builds list of descriptors |
| CN103339903A (zh) * | 2011-01-28 | 2013-10-02 | 纳派泰克股份公司 | 用于接收和转发数据分组的装置和方法 |
-
1992
- 1992-08-31 JP JP4232182A patent/JP3064688B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7472205B2 (en) | 2002-04-24 | 2008-12-30 | Nec Corporation | Communication control apparatus which has descriptor cache controller that builds list of descriptors |
| CN103339903A (zh) * | 2011-01-28 | 2013-10-02 | 纳派泰克股份公司 | 用于接收和转发数据分组的装置和方法 |
| JP2014508454A (ja) * | 2011-01-28 | 2014-04-03 | ナパテック アクティーゼルスカブ | データパケットを受信及び転送する装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3064688B2 (ja) | 2000-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |