JPH0683662A - Information processor - Google Patents

Abstract

PURPOSE:To evade the system down in the case a multiple fault occurs. CONSTITUTION:An information processor consists of plural processor modules. Each processor module contains a processor 110, etc., comparators 120, 130, etc., which compare the output of the processor 110 with the outputs of processors 111 and 112 of other processor modules, and an OR circuit 140 which isolates the processor 110 based on the comparison results of the comparators 120, 130, etc., and the result obtained from the processor module that defines the output of the processor 110 as a subject of comparison.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は情報処理装置、特にフォ
ールトトレラントコンピュータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing device, and more particularly to a fault tolerant computer.

【０００２】[0002]

【従来の技術】従来、この種の情報処理装置は、故障が
発生した場合でもシステムがダウンすることなく稼働し
続けさせる方式として以下のような方式をとっていた。2. Description of the Related Art Heretofore, this type of information processing apparatus has adopted the following method as a method for keeping the system operating without a failure even if a failure occurs.

【０００３】１：プロセッサの３重化による多数決方式 ２：ひとつのシステムがダウンした場合にサブのシステ
ムが稼働するホットスタンバイ方式1: Majority voting method by triple processor 3: Hot standby method in which sub system operates when one system goes down

【発明が解決しようとする課題】上述した従来の情報処
理装置では、２つの部分に故障が起こるとシステムがダ
ウンしてしまうという欠点がある。The above-mentioned conventional information processing apparatus has a drawback that the system goes down when a failure occurs in two parts.

【０００４】そこで本発明の目的は多重故障が発生して
もシステムがダウンすることなく稼働し続ける情報処理
装置を提供することにある。Therefore, an object of the present invention is to provide an information processing apparatus which continues to operate without the system going down even if multiple failures occur.

【０００５】[0005]

【課題を解決するための手段】本発明の情報処理装置
は、同期して同一処理を実行するＮ個のプロセッサモジ
ュールから成り、前記プロセッサモジュール各各は、プ
ロセッサと、該プロセッサの出力と他プロセッサモジュ
ール内のプロセッサの出力とを比較する比較器と、前記
比較器の比較結果と前記プロセッサの出力を比較対象と
しているプロセッサモジュールからの比較結果に応じて
前記プロセッサを切り離す切り離し手段とを有すること
を特徴とする。An information processing apparatus according to the present invention comprises N processor modules that execute the same processing in synchronization, and each processor module includes a processor, an output of the processor, and another processor. Comprising a comparator for comparing the output of the processor in the module, and a disconnecting means for disconnecting the processor according to the comparison result of the comparator and the comparison result from the processor module that is the object of comparison. Characterize.

【０００６】[0006]

【実施例】次に、本発明の実施例について図面を用いて
説明する。Embodiments of the present invention will now be described with reference to the drawings.

【０００７】本発明の一実施例を示す図１を参照する
と、本実施例は、４プロセッサモジュール構成によって
２重故障までに耐えられるシステムである。横に流れる
データバス１９０〜１９３及びデータ線１１００〜１１
０７を残してモジュール単位で切り離し可能なシステで
ある。Referring to FIG. 1, which shows an embodiment of the present invention, this embodiment is a system capable of withstanding a double failure due to a 4-processor module configuration. Data buses 190 to 193 and data lines 1100 to 11 flowing horizontally
It is a system that can be separated in module units leaving 07.

【０００８】プロセッサ１１０〜１１３各各は同期を取
って同じ処理を実行しており、プロセッサ１１０〜１１
３から出力されるデータバス１７０〜１７３はモジュー
ルごとに２つづつある比較器１２０〜１２３及び１３０
〜１３３に入力するとともにドライバ１６０〜１６３に
も入力している。Each of the processors 110 to 113 executes the same processing in synchronization with each other.
Data buses 170 to 173 output from the comparator 3 are provided for each of the modules, two comparators 120 to 123 and 130.
To 133, and also to the drivers 160 to 163.

【０００９】各プロセッサモジュールの２つの比較器に
は、比較対象として、その比較器が存するプロセッサモ
ジュール以外の異なる２種類のプロセッサモジュール内
のプロセッサからのデータが入力されている。比較器に
入力される比較対象データの接続は、被比較対象のプロ
セッサ番号の次の番号と、その次の番号が接続され、番
号が最後のプロセッサまできたら最初に戻ってまた小さ
い順に接続されている。As data to be compared, data from processors in two different processor modules other than the processor module in which the comparator exists is input to the two comparators of each processor module. The connection of the comparison target data input to the comparator is that the number next to the processor number of the comparison target and the next number are connected. There is.

【００１０】従って図にも示されているように、プロセ
ッサ１１０の比較器１２０にはプロセッサ１１１のデー
タ、比較器１３０にはその次の番号のプロセッサ１１２
が、また次のプロセッサ１１１の比較器１２１にはプロ
セッサ１１２のデータ、比較器１３１にはプロセッサ１
１３のデータが接続されている。そして比較器１２０〜
１２３および１３０〜１３３の出力は、プロセッサを切
り離すための切り離し手段であるオア回路１５０〜１５
３に入力されており、さらにこのオア回路１５０〜１５
３には他のモジュールで自らが比較対象となった比較器
からの比較結果も入力されている。これらの入力の全て
が不一致を示しているプロセッサに対して故障を示す信
号が信号線１５０〜１５３を通してプロセッサ１１０〜
１１３に通知され、またドライバ１６０〜１６３をスト
ップさせるようになっている。Therefore, as shown in the figure, the comparator 120 of the processor 110 has the data of the processor 111, and the comparator 130 has the next-numbered processor 112.
However, the comparator 121 of the next processor 111 has the data of the processor 112, and the comparator 131 has the processor 1
13 data are connected. And the comparator 120-
The outputs of 123 and 130 to 133 are OR circuits 150 to 15 which are disconnection means for disconnecting the processor.
3 is input to the OR circuits 150 to 15
The comparison result from the comparator which is a comparison target in another module is also input to 3. Signals indicating a failure are sent to the processors 110 to 110 through the signal lines 150 to 153 to the processors in which all of these inputs indicate mismatch.
113 is notified, and the drivers 160 to 163 are stopped.

【００１１】次に本実施例の動作について説明する。Next, the operation of this embodiment will be described.

【００１２】全てのプロセッサ１１０〜１１３が正常に
動作している間は、各プロセッサ１１０〜１３のデータ
はそれぞれデータバス１７０〜１７３を通しドライバ１
６０〜１６３を経てメモリ１８０に書き込まれる。While all the processors 110 to 113 are operating normally, the data of the processors 110 to 13 are passed through the data buses 170 to 173, respectively, and the driver 1 is operated.
It is written in the memory 180 via 60 to 163.

【００１３】ここで、例えばプロセッサ１１０と１１１
が同時に故障した場合、比較器１２２を除いた全ての比
較器が不一致（比較結果が“０”）となる。そしてこの
比較結果はオア回路１４０〜１４３に入力され、この結
果オア回路１４０と１４１は“０”が１４２と１４３に
は“１”が出力される。つまりプロセッサ１１０と１１
１は故障、プロセッサ１１２と１１３は正常であること
を表している。そこでプロセッサ１１０と１１１に停止
命令が送られ、プロセッサ１１０と１１１は停止し、切
り離される。Here, for example, the processors 110 and 111
If both of them fail at the same time, all the comparators except the comparator 122 are inconsistent (the comparison result is “0”). The comparison result is input to the OR circuits 140 to 143. As a result, "0" is output to the OR circuits 140 and 141 and "1" is output to 142 and 143. That is, processors 110 and 11
1 indicates a failure, and the processors 112 and 113 are normal. Then, a stop command is sent to the processors 110 and 111, and the processors 110 and 111 are stopped and separated.

【００１４】次に、例えプロセッサ１１０が故障し、切
り離された状態でプロセッサ１１１が故障したとして
も、上記の処理を行うことによってプロセッサ１１１の
故障も検出できることは明かである。またこのとき、残
りの正常なプロセッサ１１２と１１３は通常の処理を実
行していることになる。そして新しいプロセッサ１１０
や１１１を接続することによって４プロセッサ稼働の通
常の処理に戻る。Next, even if the processor 110 fails and the processor 111 fails in the disconnected state, it is apparent that the failure of the processor 111 can be detected by performing the above processing. At this time, the remaining normal processors 112 and 113 are executing normal processing. And the new processor 110
By connecting or 111, the normal processing of the 4-processor operation is resumed.

【００１５】上述の例では４プロセッサモジュール、そ
して各プロセッサモジュール内に２つの比較器を設けて
いるが、一般に、Ｎ個のプロセッサでモジュール内にＭ
個の比較器という場合においても上記の処理を行うこと
によって最大（Ｎ＋Ｍ−４）個までの故障に耐えシステ
ム全体では稼働し続けることができる。従って従来の装
置では実現できなかった多重故障に耐えられるシステム
であることが言える。In the above example, four processor modules and two comparators are provided in each processor module, but in general, there are N processors and M in each module.
Even in the case of the number of comparators, by performing the above processing, it is possible to withstand up to (N + M-4) failures and keep the whole system operating. Therefore, it can be said that the system can withstand multiple failures that cannot be realized by the conventional device.

【００１６】次に上述の例では、故障したプロセッサモ
ジュールが切り離されても、切り離されたプロセッサモ
ジュールと比較し続けている正常なプロセッサモジュー
ル内の比較器が存在したままとなっており、システムと
しては正常に稼働してはいるが、その比較器自体は不一
致を出力して動作していることとなる。そこで、図２に
示すように、プロセッサモジュールの各各のプロセッサ
と比較器との間に２つのバスセレクターを付加すること
によって切り離されたプロセッサモジュールとの比較を
行っていた比較器を、正常に稼働しているプロセッサモ
ジュールと比較できるようにした構成も考えられる。[0016] Next, in the above-mentioned example, even if the faulty processor module is disconnected, the comparator in the normal processor module that continues to compare with the disconnected processor module still exists, and the system is configured as a system. Is operating normally, but the comparator itself outputs a mismatch and is operating. Therefore, as shown in FIG. 2, the comparator, which is performing comparison with the processor module separated by adding two bus selectors between each processor of the processor module and the comparator, is normally operated. A configuration that allows comparison with an operating processor module is also conceivable.

【００１７】図２はこのような一態様を示したものであ
り、プロセッサ２１０からデータバス２５０を通して比
較器２３０と比較器２３１とにデータが入力され、さら
にその他のプロセッサからのデータは横に流れるデータ
バス２４１〜２４３を通ってバスセレクタ２２０と２２
１に入力され、これらのバスセレクタ２２０，２２１い
よって比較対象が一意に決定されて比較器２３０と２３
１に入力され、比較結果が信号線２６０、２６１に出力
される。FIG. 2 shows such an aspect. Data is input from the processor 210 to the comparator 230 and the comparator 231 via the data bus 250, and data from other processors flows laterally. Bus selectors 220 and 22 through the data buses 241 to 243
1 and the bus selectors 220 and 221 uniquely determine the comparison target, and the comparators 230 and 23
1 and the comparison result is output to the signal lines 260 and 261.

【００１８】次に、図２に示す例の動作について説明す
る。Next, the operation of the example shown in FIG. 2 will be described.

【００１９】まず、プロセッサ２１０には、データの他
に、動作中には常に“１”、また切り離されるかまたは
故障と診断されたときには“０”を出力するビットをデ
ータバス２５０に流している。このビットは図３に示す
構成の回路に接続されている。この回路はバスセレクタ
２２０，２２１の中に存在し、データバスを決定するた
めのものである。First, in the processor 210, in addition to data, a bit which outputs "1" at all times during operation and "0" when disconnected or diagnosed as a failure is supplied to the data bus 250. . This bit is connected to the circuit having the configuration shown in FIG. This circuit exists in the bus selectors 220 and 221 and is for determining the data bus.

【００２０】バスセレクタ２２０，２２１はこの回路の
出力に“１”が出力されたものに対応するデータバスの
データを比較対象として選択する。例えば、正常に各デ
ータバス２４０〜２４３にデータが流れている状態で、
データバス２４１に接続されていたプロセッサが切り離
された場合、データバス２４１の動作を表すビットが
“１”から“０”に変更され、図３のデータ線３１０〜
３１２に流れ込む。このとき、比較器２２０の場合、デ
ータバス２４１内の動作ビットはデータ線３１０に、デ
ータバス２４２内の動作ビットはデータ線３１１に、デ
ータバス２４３内の動作ビットはデータ線３１２に接続
されている。従ってバスセレクタ２２０によって比較対
象データはデータバス２４１からデータバス２４２のデ
ータに変更され、正常に稼働しているプロセッサと比較
できることになる。また、このときデータバス２４１に
正常なプロセッサモジュールが接続されると、バスセレ
クタ２２０はまたデータバス２４１のデータを比較対象
データとする。The bus selectors 220 and 221 select the data of the data bus corresponding to the output of this circuit of "1" as the comparison target. For example, in a state where data normally flows to each of the data buses 240 to 243,
When the processor connected to the data bus 241 is disconnected, the bit indicating the operation of the data bus 241 is changed from "1" to "0", and the data lines 310 to 310 of FIG.
Flows into 312. At this time, in the case of the comparator 220, the operation bit in the data bus 241 is connected to the data line 310, the operation bit in the data bus 242 is connected to the data line 311, and the operation bit in the data bus 243 is connected to the data line 312. There is. Therefore, the data to be compared is changed from the data bus 241 to the data on the data bus 242 by the bus selector 220, and can be compared with the normally operating processor. Further, at this time, when a normal processor module is connected to the data bus 241, the bus selector 220 again sets the data on the data bus 241 as comparison target data.

【００２１】[0021]

【発明の効果】以上説明したように本発明は同期をとっ
て同じ処理を行っているプロセッサを複数個接続するこ
とによって、多重故障が発生してもシステムがダウンす
ることなく稼働し続けるという効果がある。As described above, according to the present invention, by connecting a plurality of processors that perform the same processing in synchronization with each other, even if multiple failures occur, the system continues to operate without shutting down. There is.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】本発明の第２の実施例の一部を示すブロック図
である。FIG. 2 is a block diagram showing a part of a second embodiment of the present invention.

【図３】図２に示したバスセレクタの一部を示す論理回
路図である。FIG. 3 is a logic circuit diagram showing a part of the bus selector shown in FIG.

【符号の説明】[Explanation of symbols]

１１０〜１１３ プロセッサ １２０〜１２３、１３０〜１３３ 比較器 １４０〜１４３ オア回路 １５０〜１５３、１１００〜１１０３ 信号線 １６０〜１６３ ドライバ １７０〜１７３、１８０ メモリ １９０〜１９３ データバス ２１０ プロセッサ ２２０、２２１ バスセレクタ ２３０、２３１ 比較器 ２４０〜２４３、２５０、２５１ データバス ２６０、２６０ 信号線 ３１０〜３１２ データ線 ３２０、３２１ インバータ ３３０、３３１ オア回路 110-113 processor 120-123, 130-133 comparator 140-143 OR circuit 150-153, 1100-1103 signal line 160-163 driver 170-173, 180 memory 190-193 data bus 210 processor 220, 221 bus selector 230 , 231 comparator 240-243, 250, 251 data bus 260, 260 signal line 310-312 data line 320, 321 inverter 330, 331 OR circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】同期して同一処理を実行するＮ個のプロセ
ッサモジュールから成り、前記プロセッサモジュール各
各は、 プロセッサと、 該プロセッサの出力と他プロセッサモジュール内のプロ
セッサの出力とを比較する比較器と、 前記比較器の比較結果と前記プロセッサの出力を比較対
象としているプロセッサモジュールからの比較結果に応
じて前記プロセッサを切り離す切り離し手段とを有する
ことを特徴とする情報処理装置。1. A processor module comprising N processor modules which execute the same processing in synchronization, each processor module comparing a processor and an output of the processor with an output of a processor in another processor module. An information processing apparatus, comprising: and a disconnecting unit that disconnects the processor according to a comparison result of the comparator and a comparison result from a processor module that compares the output of the processor. 【請求項２】前記プロセッサモジュールごとに、比較対
象プロセッサを選択する選択手段を設けたことを特徴と
する請求項１の情報処理装置。2. The information processing apparatus according to claim 1, further comprising selection means for selecting a comparison target processor for each processor module.