JPH0683614A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0683614A JPH0683614A JP4233386A JP23338692A JPH0683614A JP H0683614 A JPH0683614 A JP H0683614A JP 4233386 A JP4233386 A JP 4233386A JP 23338692 A JP23338692 A JP 23338692A JP H0683614 A JPH0683614 A JP H0683614A
- Authority
- JP
- Japan
- Prior art keywords
- control
- operand
- instruction
- operand control
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 プログラム容量を削減し、しかも実行時間を
短縮できるマイクロコンピュータを提供する。 【構成】 制御用レジスタ群内に２オペランド制御・３
オペランド制御切り替えレジスタを設ける。複数のタス
ク実行キューごとに設定された、切り替えレジスタの論
理値を命令解読部で命令コードと共に解読することによ
って、オペランドに関する情報を解読する。これにより
同一命令コードでありながらタスクごとに２オペランド
制御と３オペランド制御を容易に切り替えることができ
る。
短縮できるマイクロコンピュータを提供する。 【構成】 制御用レジスタ群内に２オペランド制御・３
オペランド制御切り替えレジスタを設ける。複数のタス
ク実行キューごとに設定された、切り替えレジスタの論
理値を命令解読部で命令コードと共に解読することによ
って、オペランドに関する情報を解読する。これにより
同一命令コードでありながらタスクごとに２オペランド
制御と３オペランド制御を容易に切り替えることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、制御用レジスタ群内部
にある２オペランド制御３オペランド制御切り替えレジ
スタの出力によって、同一命令コードでありながら２オ
ペランド制御、３オペランド制御の切り替えが可能なマ
イクロコンピュータに関するものである。
にある２オペランド制御３オペランド制御切り替えレジ
スタの出力によって、同一命令コードでありながら２オ
ペランド制御、３オペランド制御の切り替えが可能なマ
イクロコンピュータに関するものである。
【０００２】
【従来の技術】従来の２オペランド制御のマイクロコン
ピュータのプログラムでは、ｎ番地に命令コード、（ｎ
＋１）番地にソースアドレス、（ｎ＋２）番地にディス
ティネーションアドレスが格納されているものが多かっ
た。
ピュータのプログラムでは、ｎ番地に命令コード、（ｎ
＋１）番地にソースアドレス、（ｎ＋２）番地にディス
ティネーションアドレスが格納されているものが多かっ
た。
【０００３】例えば加算命令の場合ソースアドレスで示
される番地のデータと、ディスティネーションアドレス
で示される番地のデータが加算された後、この加算され
たデータが再びディスティネーションアドレスで示され
る番地に格納される。このためディスティネーションア
ドレスで示される番地のデータを書き換えたくない場合
には、事前にディスティネーションアドレスで示される
番地のデータを別の場所にコピーしてから加算する必要
があった。この場合のアセンブラプログラムの例を挙げ
ると、 （プログラム） ＭＯＶ Ｂ Ｃ ＡＤＤ Ａ Ｃ （Ａ，Ｂ，Ｃはアドレスを示
す） のようになり、アドレスＢで示されるデータをアドレス
Ｃへコピーし、アドレスＡで示されるデータとアドレス
Ｃで示されるデータを加算するというように２命令の実
行が必要であった。
される番地のデータと、ディスティネーションアドレス
で示される番地のデータが加算された後、この加算され
たデータが再びディスティネーションアドレスで示され
る番地に格納される。このためディスティネーションア
ドレスで示される番地のデータを書き換えたくない場合
には、事前にディスティネーションアドレスで示される
番地のデータを別の場所にコピーしてから加算する必要
があった。この場合のアセンブラプログラムの例を挙げ
ると、 （プログラム） ＭＯＶ Ｂ Ｃ ＡＤＤ Ａ Ｃ （Ａ，Ｂ，Ｃはアドレスを示
す） のようになり、アドレスＢで示されるデータをアドレス
Ｃへコピーし、アドレスＡで示されるデータとアドレス
Ｃで示されるデータを加算するというように２命令の実
行が必要であった。
【０００４】一方、３オペランド制御のマイクロコンピ
ュータのプログラムでは上記のようなアセンブラプログ
ラムは、 ＡＤＤ Ａ Ｂ Ｃ となり、１命令の実行で済む。
ュータのプログラムでは上記のようなアセンブラプログ
ラムは、 ＡＤＤ Ａ Ｂ Ｃ となり、１命令の実行で済む。
【０００５】しかし、ディスティネーションアドレスＢ
に示されるデータを加算した結果に書き換えたい場合、
すなわち、アドレスＡで示されるデータとアドレスＢに
示されるデータを加算し、この加算した結果を再びアド
レスＢに格納したい場合には、２オペランド制御では、 ＡＤＤ Ａ Ｂ となり、命令コードと２つのアドレス指定部で済むが、
３オペランド制御では、 ＡＤＤ Ａ Ｂ Ｂ となり、命令コードと３つのアドレス指定部が必要であ
る。
に示されるデータを加算した結果に書き換えたい場合、
すなわち、アドレスＡで示されるデータとアドレスＢに
示されるデータを加算し、この加算した結果を再びアド
レスＢに格納したい場合には、２オペランド制御では、 ＡＤＤ Ａ Ｂ となり、命令コードと２つのアドレス指定部で済むが、
３オペランド制御では、 ＡＤＤ Ａ Ｂ Ｂ となり、命令コードと３つのアドレス指定部が必要であ
る。
【０００６】従来のマイクロコンピュータでは、２オペ
ランド制御、３オペランド制御のどちらか一方の制御し
か行わなかったので、プログラム容量の増加や実行時間
の増大を招いていた。
ランド制御、３オペランド制御のどちらか一方の制御し
か行わなかったので、プログラム容量の増加や実行時間
の増大を招いていた。
【０００７】
【発明が解決しようとする課題】このように従来のマイ
クロコンピュータでは２オペランド制御か３オペランド
制御のどちらか一方でしか制御を行わないため、アドレ
ス指定部の増加によりプログラムの容量が大きくなって
しまったり、実行命令の増加により実行時間が長くなる
という課題があった。
クロコンピュータでは２オペランド制御か３オペランド
制御のどちらか一方でしか制御を行わないため、アドレ
ス指定部の増加によりプログラムの容量が大きくなって
しまったり、実行命令の増加により実行時間が長くなる
という課題があった。
【０００８】本発明は、プログラム容量を削減し、しか
も実行時間を短縮することのできるマイクロコンピュー
タを提供することを目的とする。
も実行時間を短縮することのできるマイクロコンピュー
タを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは前記課題を解決するために、以下のような
構成を有している。すなわち、命令コードを解読する命
令解読部と、前記命令解読部で解読した命令を実行する
命令実行部と、制御用レジスタ群を備え、データレジス
タ、アドレスポインタ等で構成される複数のタスク実行
キューをハードウェアで切り替え、時分割マルチタスク
処理を行うマイクロコンピュータであって、前記制御用
レジスタ群内にタスク実行キューごとに２オペランド制
御か３オペランド制御かで異なる論理値が設定されるオ
ペランド制御切り替えレジスタを備えたことを特徴とす
る。
ンピュータは前記課題を解決するために、以下のような
構成を有している。すなわち、命令コードを解読する命
令解読部と、前記命令解読部で解読した命令を実行する
命令実行部と、制御用レジスタ群を備え、データレジス
タ、アドレスポインタ等で構成される複数のタスク実行
キューをハードウェアで切り替え、時分割マルチタスク
処理を行うマイクロコンピュータであって、前記制御用
レジスタ群内にタスク実行キューごとに２オペランド制
御か３オペランド制御かで異なる論理値が設定されるオ
ペランド制御切り替えレジスタを備えたことを特徴とす
る。
【００１０】
【作用】本発明の構成によれば、２オペランド制御か３
オペランド制御かで異なる論理値が設定される切り替え
レジスタを制御用レジスタ群内に設け、このレジスタの
出力を命令解読部により解読するようにしたことによ
り、同一命令コードでありながら２オペランド制御と３
オペランド制御を適宜切り替えることが可能となる。
オペランド制御かで異なる論理値が設定される切り替え
レジスタを制御用レジスタ群内に設け、このレジスタの
出力を命令解読部により解読するようにしたことによ
り、同一命令コードでありながら２オペランド制御と３
オペランド制御を適宜切り替えることが可能となる。
【００１１】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。図１は基本的なシステム構成図であ
る。このマイクロコンピュータは、時分割マルチタスク
処理をハードウェアで行うことを可能にするため、デー
タレジスタ、アドレスポインタ等から構成されるレジス
タファイルを備えたタスク実行キュー０〜７を持ち、こ
れらすべてのタスク実行キューに共通な制御用レジスタ
群８、プログラム格納領域（図示せず）等から読み込ん
だ命令コードを解読する命令解読部９、解読された命令
を実行する命令実行部１０から構成されている。また、
制御用レジスタ群８内にはタスク実行キューの数に等し
いビット幅の２オペランド制御３オペランド制御切り替
えレジスタ１１を備え、特定のアドレスが与えられてい
る。
ながら説明する。図１は基本的なシステム構成図であ
る。このマイクロコンピュータは、時分割マルチタスク
処理をハードウェアで行うことを可能にするため、デー
タレジスタ、アドレスポインタ等から構成されるレジス
タファイルを備えたタスク実行キュー０〜７を持ち、こ
れらすべてのタスク実行キューに共通な制御用レジスタ
群８、プログラム格納領域（図示せず）等から読み込ん
だ命令コードを解読する命令解読部９、解読された命令
を実行する命令実行部１０から構成されている。また、
制御用レジスタ群８内にはタスク実行キューの数に等し
いビット幅の２オペランド制御３オペランド制御切り替
えレジスタ１１を備え、特定のアドレスが与えられてい
る。
【００１２】信号ａは制御用レジスタ群へのアクセス信
号であり、制御用レジスタ群内のデータの読み出し、書
き込みが可能である。
号であり、制御用レジスタ群内のデータの読み出し、書
き込みが可能である。
【００１３】信号ｂは制御用レジスタ群の出力信号であ
り、２オペランド制御３オペランド制御切り替えレジス
タの出力信号を含んでいる。この切り替えレジスタの出
力は命令コードと共に命令解読部に入力される。
り、２オペランド制御３オペランド制御切り替えレジス
タの出力信号を含んでいる。この切り替えレジスタの出
力は命令コードと共に命令解読部に入力される。
【００１４】信号ｃは命令解読部で解読された結果出力
される信号であり、命令実行部を制御するための信号で
ある。
される信号であり、命令実行部を制御するための信号で
ある。
【００１５】信号ｄは各タスク実行キューへのアクセス
信号である。図２は２オペランド制御３オペランド制御
切り替えレジスタを示した図である。このレジスタはｂ
ｐ（ビットポジション）０〜ｂｐ７まで８個のビットポ
ジションを持ち、それぞれのビット位置は、どのタスク
実行キューに対する切り替えレジスタかを示している。
すなわちｂｐ０に設定された論理値はタスク実行キュー
０が２オペランド制御を行うか３オペランド制御を行う
かを示している。また、この切り替えレジスタは、特定
のタスク実行キューからのみ書き込みが可能であり、全
てのタスク実行キューから読み出しが可能である。
信号である。図２は２オペランド制御３オペランド制御
切り替えレジスタを示した図である。このレジスタはｂ
ｐ（ビットポジション）０〜ｂｐ７まで８個のビットポ
ジションを持ち、それぞれのビット位置は、どのタスク
実行キューに対する切り替えレジスタかを示している。
すなわちｂｐ０に設定された論理値はタスク実行キュー
０が２オペランド制御を行うか３オペランド制御を行う
かを示している。また、この切り替えレジスタは、特定
のタスク実行キューからのみ書き込みが可能であり、全
てのタスク実行キューから読み出しが可能である。
【００１６】図３は本発明を用いたアセンブラプログラ
ム例である（アセンブラプログラム記述方法は従来の技
術で説明したとおりである）。タスク０は、切り替えレ
ジスタの書き込みが可能なタスク実行キューであり、タ
スク１、タスク２は読み込みのみ可能なタスク実行キュ
ーである。いま切り替えレジスタの論理値が“１”にセ
ットされているとき３オペランド制御、“０”にリセッ
トされているとき２オペランド制御をそれぞれ行なうも
のとする。
ム例である（アセンブラプログラム記述方法は従来の技
術で説明したとおりである）。タスク０は、切り替えレ
ジスタの書き込みが可能なタスク実行キューであり、タ
スク１、タスク２は読み込みのみ可能なタスク実行キュ
ーである。いま切り替えレジスタの論理値が“１”にセ
ットされているとき３オペランド制御、“０”にリセッ
トされているとき２オペランド制御をそれぞれ行なうも
のとする。
【００１７】タスク０のｅで示す命令はアドレスＸに割
り当てられた２オペランド制御３オペランド制御切り替
えレジスタに２２（１６進数）を書き込む命令である。
すなわち、タスク実行キュー１と５では３オペランド制
御を行い、残りの６つのタスク実行キューでは２オペラ
ンド制御を行うことを設定するものである。
り当てられた２オペランド制御３オペランド制御切り替
えレジスタに２２（１６進数）を書き込む命令である。
すなわち、タスク実行キュー１と５では３オペランド制
御を行い、残りの６つのタスク実行キューでは２オペラ
ンド制御を行うことを設定するものである。
【００１８】この２２（１６進数）が書かれた切り替え
レジスタのデータは図１の信号ｂを通じて命令解読部９
に送られる。そして、タスク実行キュー１が次に実行さ
れるタスク実行キューだとすると、オペランド制御レジ
スタの対応するビットポジション１の論理値“１”がプ
ログラム格納領域から取り出された命令コードと共に解
読される。
レジスタのデータは図１の信号ｂを通じて命令解読部９
に送られる。そして、タスク実行キュー１が次に実行さ
れるタスク実行キューだとすると、オペランド制御レジ
スタの対応するビットポジション１の論理値“１”がプ
ログラム格納領域から取り出された命令コードと共に解
読される。
【００１９】これによって、命令コード以降に配置され
ているアドレス指定部の数等オペランドに関する情報を
順次解読する。この動作を繰り返すことによって、これ
以降に実行される命令は３オペランド制御が行われる。
ているアドレス指定部の数等オペランドに関する情報を
順次解読する。この動作を繰り返すことによって、これ
以降に実行される命令は３オペランド制御が行われる。
【００２０】次にタスク実行キューが切り替わって２に
なると、オペランド制御切り替えレジスタの対応するビ
ットポジション２の論理値“０”がプログラム格納領域
から取り出された命令コードと共に解読される。
なると、オペランド制御切り替えレジスタの対応するビ
ットポジション２の論理値“０”がプログラム格納領域
から取り出された命令コードと共に解読される。
【００２１】これによって、命令コード以降に配置され
ているアドレス指定部の数等オペランドに関する情報を
順次解読する。この動作を繰り返すことによって、これ
以降に実行される命令は２オペランド制御が行われる。
ているアドレス指定部の数等オペランドに関する情報を
順次解読する。この動作を繰り返すことによって、これ
以降に実行される命令は２オペランド制御が行われる。
【００２２】また、現在実行中のタスクや別のタスクの
オペランド制御を切り替えたい場合には、特定のオペラ
ンド制御レジスタの書き込みが可能なタスク実行キュー
を呼出し、この切り替えレジスタの内容を書き換えるこ
とで可能となる。
オペランド制御を切り替えたい場合には、特定のオペラ
ンド制御レジスタの書き込みが可能なタスク実行キュー
を呼出し、この切り替えレジスタの内容を書き換えるこ
とで可能となる。
【００２３】さらに、プログラムの実行中に割り込みや
例外処理等によりプログラムの流れが中断された場合に
は、この切り替えレジスタの値はＣＰＵの内部情報とし
て他の情報と共に特定の記憶空間に退避される。次に、
割り込みや例外処理等の処理ルーチンから復帰した時に
は、ＣＰＵの内部情報として退避された値が切り替えレ
ジスタにも書き込まれる。これによってＣＰＵの状態は
プログラムの流れが中断される前と等しくなる。
例外処理等によりプログラムの流れが中断された場合に
は、この切り替えレジスタの値はＣＰＵの内部情報とし
て他の情報と共に特定の記憶空間に退避される。次に、
割り込みや例外処理等の処理ルーチンから復帰した時に
は、ＣＰＵの内部情報として退避された値が切り替えレ
ジスタにも書き込まれる。これによってＣＰＵの状態は
プログラムの流れが中断される前と等しくなる。
【００２４】以上の操作をすることによって、容易に２
オペランド制御と３オペランド制御を切り替えることが
できる。
オペランド制御と３オペランド制御を切り替えることが
できる。
【００２５】
【発明の効果】本発明のマイクロコンピュータによれ
ば、２オペランド制御か３オペランド制御かで異なる論
理値が設定される切り替えレジスタを制御用レジスタ群
内に設け、この切り替えレジスタの出力を命令解読部に
より解読するようにしたことにより、同一命令コードで
ありながら２オペランド制御、３オペランド制御を適宜
切り替えることが可能となる。
ば、２オペランド制御か３オペランド制御かで異なる論
理値が設定される切り替えレジスタを制御用レジスタ群
内に設け、この切り替えレジスタの出力を命令解読部に
より解読するようにしたことにより、同一命令コードで
ありながら２オペランド制御、３オペランド制御を適宜
切り替えることが可能となる。
【図１】本発明の一実施例のシステム構成図
【図２】本発明の一実施例における２オペランド制御３
オペランド制御切り替えレジスタ図
オペランド制御切り替えレジスタ図
【図３】本発明の一実施例のマイクロコンピュータにお
けるアセンブラプログラム例を示す図
けるアセンブラプログラム例を示す図
０〜７ タスク実行キュー ８ 制御用レジスタ群 ９ 命令解読部 １０ 命令実行部 １１ ２オペランド制御・３オペランド制御切り替えレ
ジスタ ａ 制御用レジスタのアクセス信号 ｂ ２オペランド制御３オペランド制御切り替えレジス
タの出力信号 ｃ 命令実行部制御信号 ｄ 各タスク実行キューのアクセス信号 ｅ ２オペランド制御３オペランド制御切り替えレジス
タへのアクセス命令
ジスタ ａ 制御用レジスタのアクセス信号 ｂ ２オペランド制御３オペランド制御切り替えレジス
タの出力信号 ｃ 命令実行部制御信号 ｄ 各タスク実行キューのアクセス信号 ｅ ２オペランド制御３オペランド制御切り替えレジス
タへのアクセス命令
Claims (1)
- 【請求項１】命令コードを解読する命令解読部と、前記
命令解読部で解読した命令を実行する命令実行部と、制
御用レジスタ群を備え、データレジスタ、アドレスポイ
ンタ等で構成される複数のタスク実行キューをハードウ
ェアで切り替え、時分割マルチタスク処理を行うマイク
ロコンピュータであって、前記制御用レジスタ群内にタ
スク実行キューごとに２オペランド制御か３オペランド
制御かで異なる論理値が設定されるオペランド制御切り
替えレジスタを備えたことを特徴とするマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233386A JPH0683614A (ja) | 1992-09-01 | 1992-09-01 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233386A JPH0683614A (ja) | 1992-09-01 | 1992-09-01 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683614A true JPH0683614A (ja) | 1994-03-25 |
Family
ID=16954285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233386A Pending JPH0683614A (ja) | 1992-09-01 | 1992-09-01 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021157448A1 (ja) * | 2020-02-03 | 2021-08-12 | 株式会社ソニー・インタラクティブエンタテインメント | データ処理システム、データ転送装置およびコンテキストスイッチ方法 |
-
1992
- 1992-09-01 JP JP4233386A patent/JPH0683614A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021157448A1 (ja) * | 2020-02-03 | 2021-08-12 | 株式会社ソニー・インタラクティブエンタテインメント | データ処理システム、データ転送装置およびコンテキストスイッチ方法 |
| JPWO2021157448A1 (ja) * | 2020-02-03 | 2021-08-12 |
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