JPH0683583A - Pipeline arithmetic operation circuit - Google Patents
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- JPH0683583A JPH0683583A JP4236055A JP23605592A JPH0683583A JP H0683583 A JPH0683583 A JP H0683583A JP 4236055 A JP4236055 A JP 4236055A JP 23605592 A JP23605592 A JP 23605592A JP H0683583 A JPH0683583 A JP H0683583A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路等とし
て構成されるパイプライン演算回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pipeline arithmetic circuit configured as a semiconductor integrated circuit or the like.
【０００２】[0002]
【従来の技術】一般に非同期の演算回路（組合せ回路）
を縦続使用して演算回路を構成する場合、各演算回路の
間にラッチ回路、フリップフロップ等を介在させて、回
路をパイプライン式に構成する。図７には、一従来例に
係るパイプライン演算回路の構成が示されている。2. Description of the Related Art Generally, asynchronous arithmetic circuits (combinational circuits)
When an arithmetic circuit is constructed by using the above, the circuits are constructed in a pipeline manner by interposing a latch circuit, a flip-flop, etc. between each arithmetic circuit. FIG. 7 shows the configuration of a pipeline arithmetic circuit according to a conventional example.
【０００３】この図に示される回路は、２個の演算回路
１０−Ａ及び１０−Ｂと、３個のラッチ回路１２−１〜
１２−３から構成されている。この図に示される回路へ
の入力データは、所定周波数のクロックに応じてラッチ
回路１２−１によりラッチされ、演算回路１０−Ａに入
力される。演算回路１０−Ａは、ラッチ回路１２−１を
介して入力される入力データに所定の演算処理（以下、
“Ａ”と表す）を施し、その結果を出力する。演算回路
１０−Ａの後段に設けられているラッチ回路１２−２
は、演算回路１０−Ａの演算結果をクロックに応じてラ
ッチし、演算回路１０−Ｂは、ラッチ回路１２−２によ
りラッチされているデータについて所定の演算処理（以
下“Ｂ”と表す）を施す。演算回路１０−Ｂの演算結果
は、ラッチ回路１２−３によりクロックに応じてラッチ
される。なお、図中、ラッチ回路１２−１〜１２−３
は、リセット信号がＨである場合にリセットされる。The circuit shown in this figure includes two arithmetic circuits 10-A and 10-B and three latch circuits 12-1 to 12-1.
12-3. Input data to the circuit shown in this figure is latched by the latch circuit 12-1 in accordance with a clock of a predetermined frequency and input to the arithmetic circuit 10-A. The arithmetic circuit 10-A performs predetermined arithmetic processing (hereinafter, referred to as “input data” input via the latch circuit 12-1).
(Denoted as "A") and outputs the result. Latch circuit 12-2 provided in the subsequent stage of the arithmetic circuit 10-A
Latches the calculation result of the calculation circuit 10-A according to the clock, and the calculation circuit 10-B performs a predetermined calculation process (hereinafter referred to as “B”) on the data latched by the latch circuit 12-2. Give. The calculation result of the calculation circuit 10-B is latched by the latch circuit 12-3 according to the clock. In the figure, latch circuits 12-1 to 12-3
Are reset when the reset signal is H.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有するパイプライン演算回路においては、特
にクロック周波数が低い場合においてパイプライン動作
が処理速度のボトルネックとなってしまうという問題点
があった。例えば図７に示される回路においては、通
常、入力に係るデータレートに応じてクロック周波数が
定められ、このデータレートが低い場合にはクロック周
波数も低く設定される。クロック周期をＴ、演算回路１
０−Ａにおいて演算処理“Ａ”に要する時間をＴA 、演
算回路１０−Ｂにおける演算処理“Ｂ”に要する時間を
ＴB としたとき、クロック周波数が低ければ、次のよう
な関係が成り立つ。However, in the pipeline arithmetic circuit having such a configuration, there is a problem that the pipeline operation becomes a bottleneck of the processing speed especially when the clock frequency is low. . For example, in the circuit shown in FIG. 7, the clock frequency is usually determined according to the data rate of the input, and when the data rate is low, the clock frequency is also set low. Clock cycle is T, arithmetic circuit 1
Processing the 0-A the time required for the "A" T A, when the time required for arithmetic processing "B" in the arithmetic circuit 10-B was T B, the lower the clock frequency, holds the following relationship .
【０００５】Ｔ＞ＴA ＋ＴB このような関係が成立している場合、１クロック周期Ｔ
内において演算処理“Ａ”及び“Ｂ”を共に終了してし
まえるにもかかわらず、処理に２Ｔが必要となる。T> T A + T B When such a relationship is established, one clock cycle T
Even though the arithmetic processings "A" and "B" can both be completed in the above, 2T is required for the processing.
【０００６】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、クロック周波数が
低い場合の動作をより高速化することを目的とする。The present invention has been made to solve the above problems, and an object thereof is to speed up the operation when the clock frequency is low.
【０００７】[0007]
【課題を解決するための手段】このような目的を達成す
るために、本発明のパイプライン演算回路は、前段の演
算回路の演算回路を後段の演算回路に供給する際、両者
の間にラッチ回路を介在させるか、させないかを切り換
える切換手段を備えることを特徴とする。In order to achieve such an object, the pipeline arithmetic circuit of the present invention latches the arithmetic circuit of the arithmetic circuit of the previous stage when the arithmetic circuit of the arithmetic circuit of the preceding stage is supplied to the arithmetic circuit of the latter stage. It is characterized in that a switching means for switching whether or not the circuit is interposed is provided.
【０００８】また、本発明のパイプライン演算回路は、
クロック速度を検出する手段と、検出されたクロック速
度が高い場合にはラッチ回路を介在させる旨の、低い場
合には介在させない旨の信号を、切換手段に与える手段
と、を備え、切換手段が、上記信号に応じて上記切換を
行うことを特徴とする。Further, the pipeline arithmetic circuit of the present invention is
The switching means includes a means for detecting the clock speed and a means for giving a signal to the switching means to intervene the latch circuit when the detected clock speed is high and not intervening when the detected clock speed is low. The switching is performed according to the signal.
【０００９】[0009]
【作用】本発明のパイプライン演算回路においては、前
後段の演算回路の間にラッチ回路を介在させるかさせな
いかが切り換えられる。ラッチ回路を介在させた場合、
前段の演算回路の演算結果がこのラッチ回路によって一
旦ラッチされ、その上で後段の演算回路に供給される。
ラッチ回路を介在させない場合、前段の演算回路はラッ
チ回路によりラッチされずに後段の演算回路に供給され
る。従って、この切換を適宜行うことにより、回路構成
をパイプライン式の構成とするか、あるいはその一部を
ラッチスルーとした構成にするかが切り換えられること
となる。In the pipeline arithmetic circuit of the present invention, it can be switched whether the latch circuit is interposed between the arithmetic circuits of the preceding and succeeding stages. When interposing a latch circuit,
The calculation result of the arithmetic circuit of the preceding stage is once latched by this latch circuit and then supplied to the arithmetic circuit of the succeeding stage.
When the latch circuit is not interposed, the arithmetic circuit in the previous stage is not latched by the latch circuit and is supplied to the arithmetic circuit in the subsequent stage. Therefore, by appropriately performing this switching, it is possible to switch the circuit configuration to a pipeline type configuration or a part thereof to a latch through configuration.
【００１０】また、この切換を、クロック速度に応じて
行うことにより、特にクロック速度が低い場合における
処理速度を向上させることが可能となる。すなわち、ク
ロック速度が低い場合に、切換手段に対して外部からセ
レクト信号等を与えることにより上記切換を行い、ある
いは請求項２の如くクロック速度を検出しこの検出結果
に基づき上記切換を自動的に行うことにより、クロック
速度が低い場合の処理速度が向上する。By performing this switching according to the clock speed, the processing speed can be improved especially when the clock speed is low. That is, when the clock speed is low, the switching is performed by externally applying a select signal or the like to the switching means, or the clock speed is detected as in claim 2, and the switching is automatically performed based on the detection result. By doing so, the processing speed when the clock speed is low is improved.
【００１１】[0011]
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図７に示される従来例と同様の
構成には同一の符号を付し説明を省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described below with reference to the drawings. It should be noted that the same components as those of the conventional example shown in FIG.
【００１２】図１には、本発明の第１実施例に係るパイ
プライン演算回路の構成が示されている。この図に示さ
れる回路は、図７に示される従来例の回路に更にセレク
タ１４及びＯＲゲート１６を付加した構成である。セレ
クタ１４は、外部から供給される信号であるセレクトが
Ｈである場合には演算回路１０−Ａの出力を演算回路１
０−Ｂに接続し、Ｌの場合にはラッチ回路１２−２の出
力を演算回路１０−Ｂに接続する。ＯＲゲート１６は、
ラッチ回路１２−２のリセットのためのゲートであり、
その入力はリセット及びセレクトの両信号である。FIG. 1 shows the configuration of a pipeline arithmetic circuit according to the first embodiment of the present invention. The circuit shown in this figure has a configuration in which a selector 14 and an OR gate 16 are further added to the circuit of the conventional example shown in FIG. The selector 14 outputs the output of the arithmetic circuit 10-A when the select, which is a signal supplied from the outside, is H.
0-B, and when L, the output of the latch circuit 12-2 is connected to the arithmetic circuit 10-B. The OR gate 16 is
A gate for resetting the latch circuit 12-2,
Its inputs are both reset and select signals.
【００１３】従って、本実施例に係るパイプライン演算
回路の動作は、外部から供給されるセレクト信号の値が
Ｌである場合には従来例と同様となり、Ｈである場合に
はラッチ回路１２−２をスルーしたラッチスルー動作と
なる。具体的には、セレクト信号がＬである場合には演
算回路１０−Ａの出力がラッチ回路１２−２にラッチさ
れる。セレクタ１４は、セレクト信号がＬ値であるから
ラッチ回路１２−２の出力を演算回路１０−Ｂに接続す
る。従って、この場合には従来例と同様の動作となる。
逆に、セレクト信号がＨ値である場合には、ラッチ回路
１２−２にリセットがかかる一方で、セレクタ１４によ
って演算回路１０−Ａの出力が演算回路１０−Ｂに接続
される。従って、この場合には、ラッチ回路１２−２が
演算回路１０−Ａと１０−Ｂの間に介在しない動作とな
る。Therefore, the operation of the pipeline arithmetic circuit according to this embodiment is the same as the conventional example when the value of the select signal supplied from the outside is L, and when it is H, the latch circuit 12- Latch through operation is performed by passing through 2. Specifically, when the select signal is L, the output of the arithmetic circuit 10-A is latched by the latch circuit 12-2. Since the select signal has the L value, the selector 14 connects the output of the latch circuit 12-2 to the arithmetic circuit 10-B. Therefore, in this case, the operation is similar to that of the conventional example.
Conversely, when the select signal has the H value, the latch circuit 12-2 is reset, while the selector 14 connects the output of the arithmetic circuit 10-A to the arithmetic circuit 10-B. Therefore, in this case, the latch circuit 12-2 does not intervene between the arithmetic circuits 10-A and 10-B.
【００１４】この実施例において用いられるセレクト信
号は、入力に係るデータレートが高く従ってクロック周
波数が高く設定されている場合にはＬ値に、逆にクロッ
ク周波数が低く設定されている場合にはＨ値、それぞれ
に設定される。本実施例においては、このような設定に
よって、特にクロック周波数が低い場合の処理速度を向
上させることができる。図２には、この原理が示されて
いる。The select signal used in this embodiment has an L value when the input data rate is high and therefore the clock frequency is set high, and conversely H when the clock frequency is set low. Value, set for each. In this embodiment, such a setting can improve the processing speed especially when the clock frequency is low. This principle is shown in FIG.
【００１５】まず、図２（ａ）に示されるように、クロ
ック周波数が比較的高く、ＴA ，ＴB ＜Ｔ＜ＴA ＋ＴB
が成立している場合には、セレクト信号はＬ値に設定さ
れる。従って、従来例と同様に、各ラッチ回路１２−１
〜１２−３を介した完全なパイプライン動作が実行され
る。First, as shown in FIG. 2A, when the clock frequency is relatively high, T A , T B <T <T A + T B
When is satisfied, the select signal is set to the L value. Therefore, similarly to the conventional example, each latch circuit 12-1
Complete pipeline operations through ~ 12-3 are performed.
【００１６】次に、クロック周波数が低くＴ＞ＴA ＋Ｔ
B が成立している場合には、図２（ｂ２）に示されるよ
うに、ラッチ回路１２−２がスルー状態となる。この場
合、クロックの１周期Ｔ内において、演算回路１０−Ａ
及び１０−Ｂにより演算処理“Ａ”及び“Ｂ”が入力に
係るデータに施される。従って、本実施例においては、
図２（ｂ１）に示される従来例の動作との比較で明らか
となるように、出力に係る演算結果が１クロック周期Ｔ
だけ早く得られることとなる。このように、本実施例に
よれば、特にクロック周波数が低い場合において処理速
度が向上したパイプライン演算回路が得られる。Next, when the clock frequency is low, T> T A + T
When B is established, the latch circuit 12-2 is in the through state as shown in FIG. 2 (b2). In this case, in one cycle T of the clock, the arithmetic circuit 10-A
And 10-B, the arithmetic processing "A" and "B" are applied to the input data. Therefore, in this embodiment,
As is apparent from a comparison with the operation of the conventional example shown in FIG. 2B1, the operation result related to the output is 1 clock cycle T.
It will be obtained as soon as possible. As described above, according to this embodiment, a pipeline arithmetic circuit having an improved processing speed can be obtained especially when the clock frequency is low.
【００１７】図３には、本発明の第２実施例に係るパイ
プライン演算回路の構成が示されている。この図に示さ
れる回路は、外部からセレクト信号を入力するのではな
く内部に設けたセレクト発生回路１８によりセレクト信
号を発生させる構成である。セレクト発生回路１８は、
クロック周波数に係る判定を行い、クロック周波数が高
い場合にはＬ値の、低い場合にはＨ値の、セレクト信号
を発生させる。FIG. 3 shows the configuration of the pipeline arithmetic circuit according to the second embodiment of the present invention. The circuit shown in this figure has a configuration in which a select signal is generated by an internally provided select generation circuit 18 instead of being input from the outside. The select generation circuit 18 is
The determination regarding the clock frequency is performed, and when the clock frequency is high, an L value select signal is generated, and when the clock frequency is low, an H value select signal is generated.
【００１８】図４には、セレクト発生回路１８の一例構
成が示されている。この図に示される回路は、抵抗Ｒ及
びコンデンサＣの直列回路を有している。コンデンサＣ
の一端は電源に接続され、抵抗Ｒの一端は接地されてい
る。また、コンデンサＣと並列に、クロックがゲートに
入力されるトランジスタＴｒが接続されており、コンデ
ンサＣと抵抗Ｒの接続点はフリップフロップ２０の一入
力端に接続されている。フリップフロップ２０の他の入
力端にはクロックが入力されている。FIG. 4 shows an example configuration of the select generation circuit 18. The circuit shown in this figure has a series circuit of a resistor R and a capacitor C. Capacitor C
Has one end connected to the power supply and one end of the resistor R grounded. Further, a transistor Tr whose gate is input with a clock is connected in parallel with the capacitor C, and a connection point between the capacitor C and the resistor R is connected to one input end of the flip-flop 20. A clock is input to the other input terminal of the flip-flop 20.
【００１９】この図に示される回路にクロックを供給し
た場合、コンデンサＣの充放電が当該クロックに同期し
て実行される。すなわち、トランジスタＴｒがオンする
とコンデンサＣがトランジスタＴｒを介して放電し、そ
の後、コンデンサＣは時定数ＣＲで充電される。従っ
て、コンデンサＣと抵抗Ｒの接続点の電位は図５（ａ）
または（ｂ）に示されるようにクロックと同期した充放
電波形を描くこととなる。When a clock is supplied to the circuit shown in this figure, the charging / discharging of the capacitor C is executed in synchronization with the clock. That is, when the transistor Tr is turned on, the capacitor C is discharged through the transistor Tr, and then the capacitor C is charged with the time constant CR. Therefore, the potential at the connection point between the capacitor C and the resistor R is shown in FIG.
Alternatively, as shown in (b), a charging / discharging waveform synchronized with the clock is drawn.
【００２０】ここに、クロック周波数が高い場合、コン
デンサＣの充電が十分に進まない状態で次の放電が実行
されることとなるため、コンデンサＣと抵抗Ｒの接続点
の電位はフリップフロップ２０の入力に係るスレショル
ドＶthをよぎらず、従ってフリップフロップ２０への入
力レベルは常にＨ値となる。逆に、クロック周波数が低
い場合、次の放電までにコンデンサＣの充電が十分に進
むこととなるため、コンデンサＣと抵抗Ｒの接続点の電
位はフリップフロップ２０の入力に係るスレショルドＶ
thをよぎることとなり、従ってフリップフロップ２０へ
の入力レベルはある時点でＬレベルとなる。この時点に
おいてフリップフロップ２０の出力レベルはＨ値となる
から、これをセレクト信号として用い、セレクタ１４及
びＯＲゲート１６に供給することにより、クロック周波
数が高いか低いかに応じて完全パイプライン動作かラッ
チスルー動作かを自動的に切り換えることが可能とな
る。図６には、本発明の第３実施例に係るパイプライン
演算回路の構成が示されている。この実施例は、前段の
演算回路１０−Ａを１０−Ａ１と１０−Ａ２の２個の演
算回路に分離して構成し、これに伴いラッチ回路１２−
１を１２−１１〜１２−１４に分離し、ラッチ回路１２
−２を１２−２１と１２−２２に分離し、セレクタ１４
及びＯＲゲート１６を２個（１４−１及び１４−２と１
６−１及び１６−２）設けた例である。When the clock frequency is high, the next discharge is executed while the capacitor C is not sufficiently charged. Therefore, the potential at the connection point between the capacitor C and the resistor R is the flip-flop 20. The threshold V th related to the input is not exceeded, and therefore the input level to the flip-flop 20 is always the H value. On the contrary, when the clock frequency is low, the charge of the capacitor C is sufficiently advanced until the next discharge, so that the potential at the connection point of the capacitor C and the resistor R is the threshold V related to the input of the flip-flop 20.
becomes the crosses the th, thus the input level to the flip-flop 20 becomes the L level at some point. At this time, the output level of the flip-flop 20 becomes the H value, and this is used as a select signal and supplied to the selector 14 and the OR gate 16 so that the complete pipeline operation or the latch is performed depending on whether the clock frequency is high or low. It is possible to automatically switch the through operation. FIG. 6 shows the configuration of the pipeline arithmetic circuit according to the third embodiment of the present invention. In this embodiment, the preceding arithmetic circuit 10-A is divided into two arithmetic circuits 10-A1 and 10-A2, and the latch circuit 12-
1 is separated into 12-11 to 12-14, and the latch circuit 12
-2 is separated into 12-21 and 12-22, and the selector 14
And two OR gates 16 (14-1 and 14-2 and 1
6-1 and 16-2) are provided examples.
【００２１】このような構成においても、完全パイプラ
イン動作かラッチスルー動作かを切り換えることが可能
である。この実施例のような回路構成は、例えば１６ビ
ット×１６ビットの乗算を行う回路において、当該乗算
回路を４ビット×４ビットの乗算回路に分離して構成す
る場合に用いることができる。Even in such a configuration, it is possible to switch between the complete pipeline operation and the latch through operation. The circuit configuration as in this embodiment can be used, for example, in a circuit that performs multiplication of 16 bits × 16 bits, when the multiplication circuit is separately configured into a multiplication circuit of 4 bits × 4 bits.
【００２２】また、本発明は、各演算回路１０の演算処
理内容に何等限定を要するものではない。例えば第１又
は第２実施例において前段の演算回路１０−Ａを除算回
路とし、演算回路１０−Ａによって得られる商及び剰余
を後段の演算回路１０−Ｂ（セレクタ）によって選択出
力するような構成にも適用できる。この場合、演算回路
１０−Ｂに前置するラッチ回路１２−２は商をラッチす
る回路と剰余をラッチする回路の２個設けることが好ま
しい。また、以上の説明では、セレクト発生回路１８と
してＲＣ充放電による回路構成を示したが、本発明はこ
の回路の構成に限定を必要とするものではない。Further, the present invention does not require any limitation on the contents of the arithmetic processing of each arithmetic circuit 10. For example, in the first or second embodiment, the arithmetic circuit 10-A in the preceding stage is used as a divider circuit, and the quotient and the remainder obtained by the arithmetic circuit 10-A are selectively output by the arithmetic circuit 10-B (selector) in the succeeding stage. Can also be applied to. In this case, it is preferable to provide two latch circuits 12-2 in front of the arithmetic circuit 10-B, a circuit for latching the quotient and a circuit for latching the remainder. Further, in the above description, the circuit configuration by RC charging / discharging is shown as the select generation circuit 18, but the present invention does not need to limit the configuration of this circuit.
【００２３】[0023]
【発明の効果】以上説明したように、本発明のパイプラ
イン演算回路によれば、前段の演算回路の演算結果を後
段の演算回路に供給する際、両者の間にラッチ回路を介
在させるかさせないかを切り換えるようにしたため、例
えばクロック速度が低い場合にラッチ回路をスルーさせ
処理速度を向上させることが可能となる。As described above, according to the pipeline arithmetic circuit of the present invention, when the arithmetic result of the arithmetic circuit of the preceding stage is supplied to the arithmetic circuit of the succeeding stage, the latch circuit is not interposed therebetween. By switching between the two, it is possible to improve the processing speed by passing the latch circuit through when the clock speed is low, for example.
【００２４】また、本発明によれば、クロック速度を検
出し、検出結果に応じてラッチ回路を介在させるかさせ
ないかの切換を行うようにしたため、クロック速度に応
じた上記切換を自動的に行うことが可能となる。Further, according to the present invention, the clock speed is detected, and it is switched whether the latch circuit is interposed or not according to the detection result. Therefore, the above switching according to the clock speed is automatically performed. It becomes possible.
【図１】本発明の第１実施例に係るパイプライン演算回
路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a pipeline arithmetic circuit according to a first embodiment of the present invention.
【図２】この実施例の動作を従来例との比較で示すタイ
ミングチャートであり、図２（ａ）はクロック周波数が
高い場合に実行される完全パイプライン動作を、図２
（ｂ）はクロック周波数が低い場合の動作を示し、特に
そのうち図２（ｂ１）は従来例における完全パイプライ
ン動作を、図２（ｂ２）は実施例におけるラッチスルー
動作を、それぞれ示す図である。FIG. 2 is a timing chart showing an operation of this embodiment in comparison with a conventional example, and FIG. 2 (a) shows a complete pipeline operation executed when a clock frequency is high.
FIG. 2B shows the operation when the clock frequency is low. In particular, FIG. 2B1 shows the complete pipeline operation in the conventional example, and FIG. 2B2 shows the latch-through operation in the embodiment. .
【図３】本発明の第２実施例に係るパイプライン演算回
路の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a pipeline arithmetic circuit according to a second embodiment of the present invention.
【図４】この実施例におけるセレクト発生回路の一例構
成を示す回路図である。FIG. 4 is a circuit diagram showing an example configuration of a select generation circuit in this embodiment.
【図５】図４に示されるセレクト発生回路の動作を示す
図であり、図５（ａ）はクロック周波数が高い場合の、
図５（ｂ）はクロック周波数が低い場合の、コンデンサ
と抵抗の接続点の電圧波形を示す図である。5 is a diagram showing an operation of the select generation circuit shown in FIG. 4, and FIG. 5 (a) shows a case where a clock frequency is high,
FIG. 5B is a diagram showing a voltage waveform at the connection point between the capacitor and the resistor when the clock frequency is low.
【図６】本発明の第３実施例に係るパイプライン演算回
路の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a pipeline arithmetic circuit according to a third embodiment of the present invention.
【図７】一従来例に係るパイプライン演算回路の構成を
示すブロック図である。FIG. 7 is a block diagram showing a configuration of a pipeline arithmetic circuit according to a conventional example.
１０−Ａ，１０−Ａ１，１０−Ａ２，１０−Ｂ 演算回
路 １２−１，１２−１１〜１２−１４，１２−２，１２−
２１，１２−２２，１２−３ ラッチ回路 １４，１４−１，１４−２ セレクタ １６，１６−１，１６−２ ＯＲゲート １８ セレクト発生回路 ２０ フリップフロップ Ｔｒ トランジスタ Ｃ コンデンサ Ｒ 抵抗 Ｖth フリップフロップの入力のスレショルド10-A, 10-A1, 10-A2, 10-B Arithmetic circuit 12-1, 12-11 to 12-14, 12-2, 12-
21, 12-22, 12-3 Latch circuit 14, 14-1, 14-2 Selector 16, 16-1, 16-2 OR gate 18 Select generation circuit 20 Flip-flop Tr transistor C capacitor R resistance V th of flip-flop Input threshold
Claims (2)
介して複数個縦続接続されており、後段の演算回路に供
給すべき前段の演算回路の演算結果をラッチ回路により
クロックに応じてラッチするパイプライン演算回路にお
いて、 前段の演算回路の演算結果を後段の演算回路に供給する
際、両者の間にラッチ回路を介在させるか、させないか
を切り換える切換手段を備えることを特徴とするパイプ
ライン演算回路。1. A pipe in which a plurality of asynchronous arithmetic circuits are generally cascaded via a latch circuit, and a latch circuit latches an arithmetic result of an arithmetic circuit of a preceding stage to be supplied to an arithmetic circuit of a subsequent stage according to a clock. In the line arithmetic circuit, when supplying the arithmetic result of the arithmetic circuit of the previous stage to the arithmetic circuit of the subsequent stage, a pipeline arithmetic circuit is provided with a switching means for switching whether a latch circuit is interposed between them or not. .
おいて、 クロック速度を検出する手段と、 検出されたクロック速度が高い場合にはラッチ回路を介
在させる旨の、低い場合には介在させない旨の信号を、
切換手段に与える手段と、 を備え、 切換手段が、上記信号に応じて上記切換を行うことを特
徴とするパイプライン演算回路。2. The pipeline arithmetic circuit according to claim 1, wherein: means for detecting a clock speed; and a latch circuit intervening when the detected clock speed is high, and not intervening when the clock speed is low. Signal
A pipeline arithmetic circuit, characterized in that the switching means performs the switching in response to the signal.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236055A JPH0683583A (en) | 1992-09-03 | 1992-09-03 | Pipeline arithmetic operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236055A JPH0683583A (en) | 1992-09-03 | 1992-09-03 | Pipeline arithmetic operation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683583A true JPH0683583A (en) | 1994-03-25 |
Family
ID=16995075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236055A Pending JPH0683583A (en) | 1992-09-03 | 1992-09-03 | Pipeline arithmetic operation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683583A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094669A (en) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | Pipeline processor |
| JP2010117922A (en) * | 2008-11-13 | 2010-05-27 | Renesas Technology Corp | Arithmetic unit and arithmetic processing method |
-
1992
- 1992-09-03 JP JP4236055A patent/JPH0683583A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007094669A (en) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | Pipeline processor |
| JP2010117922A (en) * | 2008-11-13 | 2010-05-27 | Renesas Technology Corp | Arithmetic unit and arithmetic processing method |
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