JPH0683569A - Display controller and method thereof - Google Patents

Abstract

PURPOSE:To implement optimum rewrite control for display by measuring a generated period of a request signal requesting transmission of display data outputted from a display device so as to surely detect a time change relating to the display revision operation of an FLC. CONSTITUTION:A control signal from a CPU 1 is given to a memory controller 24 via a control bus driver 20. When the CPU address data used to access a video memory 25 for a prescribed time and the memory controller 24 is accessed by a different address, the controller 24 outputs the data only to a sampling counter 34, which counts the data. An interlace flag table memory 33 generates a signal to select one table from an address conversion table memory 37 based on the count value of the sampling counter 34 and a count value of an HSYNC measurement device 35 and the signal is given to the address conversion table memory 37.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control device,
More specifically, the present invention relates to a display control device for a display device including a display element that uses a ferroelectric liquid crystal as an operation medium for updating the display and can maintain the updated display state by applying an electric field or the like.

【０００２】[0002]

【従来の技術】一般に、情報処理システムなどには、情
報の視覚的表現機能を果たす情報表示手段として表示装
置が用いられており、このような表示装置としてはＣＲ
Ｔ表示装置が広く知られている。2. Description of the Related Art Generally, a display device is used in an information processing system or the like as an information display means for performing a visual expression function of information. As such a display device, a CR is used.
T display devices are widely known.

【０００３】ＣＲＴ表示装置における表示制御では、Ｃ
ＲＴ側が有する表示データバッファとしてのビデオメモ
リに対するシステム側ＣＰＵの書き込み動作と、ＣＲＴ
側が有する例えばＣＲＴコントローラによるビデオメモ
リからの表示データの読み出し、表示の動作がそれぞれ
独立して実行される。In the display control of the CRT display device, the C
The writing operation of the system side CPU to the video memory as the display data buffer of the RT side, and the CRT
The operation of reading and displaying the display data from the video memory by, for example, the CRT controller of the side is independently performed.

【０００４】上述したようなＣＲＴの表示制御の場合、
表示情報を変更するなどのためのビデオメモリに対する
表示データの書き込みと、そのビデオメモリから表示デ
ータを読み出して表示する動作が独立しているため、情
報処理システム側のプログラムでは表示タイミング等を
一切考慮する必要がなく、任意のタイミングで所望の表
示データを書き込むことができるという利点を有してい
る。In the case of CRT display control as described above,
The writing of display data to the video memory for changing the display information and the operation of reading the display data from the video memory and displaying the data are independent, so the program on the information processing system side considers the display timing etc. There is an advantage that desired display data can be written at any timing without needing to do so.

【０００５】ところが一方で、ＣＲＴは特に表示画面の
厚み方向の長さをある程度必要とするため全体としてそ
の容積が大きくなり、表示装置全体の小型化を図り難
い。また、これにより、このようなＣＲＴを表示器とし
て用いた情報処理システムの使用にあたっての自由度、
すなわち設置場所、携帯性等の自由度が損なわれる。On the other hand, since the CRT requires a certain length in the thickness direction of the display screen, the volume of the CRT becomes large as a whole, and it is difficult to reduce the size of the entire display device. In addition, the degree of freedom in using an information processing system using such a CRT as a display is
That is, the degree of freedom in installation location, portability, etc. is impaired.

【０００６】この点を補うものとして液晶表示器（以
下、ＬＣＤという）を用いることができる。すなわち、
ＬＣＤによれば、表示装置全体の小型化（特に薄型化）
を図ることができる。このようなＬＣＤの中には、上述
した強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌという）の液
晶セルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディス
プレイという）があり、その特徴の１つは、その液晶セ
ルが電界の印加に対して表示状態の保存性を有すること
にある。すなわち、ＦＬＣＤは、その液晶セルが充分に
薄いものであり、その中の細長いＦＬＣの分子は、電界
の印加方向に応じて第１の安定状態または第２の安定状
態に配向し、電界を除いてもそれぞれの配向状態を維持
する。このようなＦＬＣ分子の双安定性により、ＦＬＣ
Ｄは記憶性を有する。このようなＦＬＣおよびＦＬＣＤ
の詳細は、例えば特願昭６２−７６３５７号に記載され
ている。To compensate for this point, a liquid crystal display (hereinafter, referred to as LCD) can be used. That is,
According to LCD, downsizing of the entire display device (especially thinness)
Can be achieved. Among such LCDs, the above-mentioned ferroelectric liquid crystal (hereinafter, referred to as FLC: Ferroelec) is used.
There is a display (hereinafter referred to as FLCD: FLC display) using a liquid crystal cell of tric liquid crystal), and one of the characteristics is that the liquid crystal cell has a storage state of a display state against the application of an electric field. It is in. That is, in the FLCD, the liquid crystal cell is sufficiently thin, and the elongated FLC molecules therein are oriented in the first stable state or the second stable state depending on the direction of application of the electric field, and excluding the electric field. However, each alignment state is maintained. Due to the bistability of such FLC molecules, FLC
D has a memory property. Such FLC and FLCD
Are described in, for example, Japanese Patent Application No. 62-76357.

【０００７】この結果、ＦＬＣＤを駆動する場合には、
ＣＲＴや他の液晶表示器と異なり、表示画面の連続的な
リフレッシュ駆動の周期に時間的な余裕ができ、また、
その連続的なリフレッシュ駆動とは別に、表示画面上の
変更に当たる部分のみの表示状態を更新する部分書換駆
動が可能となる。As a result, when driving the FLCD,
Unlike CRTs and other liquid crystal displays, there is a time margin in the cycle of continuous refresh drive of the display screen.
Apart from the continuous refresh driving, partial rewriting driving for updating the display state of only the portion corresponding to the change on the display screen becomes possible.

【０００８】[0008]

【発明が解決しようとする課題】ＦＬＣＤにおいて、Ｃ
ＲＴと同様の表示制御により情報処理システムの表示装
置として用いる場合、ＦＬＣの表示更新動作にかかる時
間が比較的遅いため、例えば、カーソル、文字入力、ス
クロール等、即座にその表示が書き換えられなければな
らないような表示情報の変化に追従できないことがあっ
た。従って、ＦＬＣＤの特長の一つである部分書換駆動
を行なったり、マルチインターレースによる全面リフレ
ッシュを行い、見かけ上の表示速度を向上させている。In the FLCD, C
When used as a display device of an information processing system by the display control similar to that of RT, the display update operation of the FLC takes a relatively long time, so that the display cannot be immediately rewritten, for example, by cursor, character input, scrolling, or the like. In some cases, it was not possible to follow changes in the displayed information that would not occur. Therefore, the partial rewriting drive, which is one of the features of the FLCD, or the entire surface refresh by the multi-interlace is performed to improve the apparent display speed.

【０００９】ところがＦＬＣの表示更新動作にかかる時
間は周囲の温度に左右され、比較的低温の場合にはＦＬ
Ｃの液晶素子の応答速度が遅くなり、表示更新動作にか
かる時間が長くかかる。そのために従来提案されている
手段は、ＦＬＣＤに温度センサを設け、ＦＬＣＤ周辺の
温度情報をＦＬＣＤから受け取り、その温度情報に応じ
てインターレースの周期を変えることにより見かけ上の
インターレース周期を一定にして、画質の劣化を防いで
いた。However, the time required for the FLC display update operation depends on the ambient temperature, and when the temperature is relatively low, FL
The response speed of the liquid crystal element of C becomes slow, and it takes a long time for the display update operation. For this reason, conventionally proposed means is to provide a temperature sensor in the FLCD, receive temperature information around the FLCD from the FLCD, and change the interlacing cycle according to the temperature information to make the apparent interlacing cycle constant, It prevented the deterioration of image quality.

【００１０】しかし、ＦＬＣの表示更新動作にかかる時
間が変動する要因としては温度以外にも液晶素子を駆動
する電圧の変動や、回路を構成する部品の遅延時間、部
品性能の変動等も考えられ、温度情報を監視していただ
けでは十分にＦＬＣの表示更新動作にかかる時間の変化
に対応していることにはならない。However, factors other than the temperature, such as the fluctuation of the voltage for driving the liquid crystal element, the delay time of the parts constituting the circuit, and the fluctuation of the parts performance, are considered as factors that cause the time required for the FLC display update operation to change. However, merely monitoring the temperature information does not sufficiently correspond to the change in time required for the FLC display update operation.

【００１１】本発明は上述の観点に基づいてなされたも
のであり、表示更新動作にかかる時間の変化は、ＦＬＣ
Ｄから出力される表示データの送信を要求する信号の発
生間隔に直接影響してくるため、この信号を監視して発
生間隔を計測することにより、ＦＬＣの表示更新動作に
かかる時間の変化を的確に検出し、最適な表示画面の書
換え制御を行う手段を有した表示制御装置を提供するこ
とを目的とする。The present invention has been made based on the above viewpoint, and the change in time required for the display update operation is
Since it directly affects the generation interval of the signal requesting the transmission of the display data output from D, by monitoring this signal and measuring the generation interval, the change in the time required for the display update operation of the FLC can be accurately determined. It is an object of the present invention to provide a display control device that has means for performing optimum detection control for rewriting a display screen.

【００１２】[0012]

【課題を解決するための手段】本発明は、更新された表
示状態を保持できる表示素子が配列された表示画面を具
え、該表示画面において表示データに基づいた表示の更
新を行う表示装置のための表示制御装置において、前記
表示装置から出力される表示データの送信を要求する要
求信号の発生周期を計測する手段と、前記複数の表示素
子の各々に対応したアドレスを該複数の表示素子の配列
の順序で発生するアドレス発生手段と、該アドレス発生
手段が発生するアドレスを表示素子の所定数分間隔をお
いた表示素子に対応したアドレスに対応づけられた変換
手段と、前記所定数をそれぞれ異ならせるアドレス変換
手段と、前記要求信号の発生周期及び表示の更新を行う
アドレス数に応じて前記アドレス変換手段を制御する制
御手段と、前記複数の表示素子の各々に対応して当該表
示素子の表示データを記憶する記憶手段と、前記アドレ
ス発生手段によって発生されたアドレスを前記変換手段
によって変換されたアドレスで指定される表示素子に対
応した表示データを、前記記憶手段から前記表示装置へ
転送する転送手段とを具える。DISCLOSURE OF THE INVENTION The present invention is for a display device having a display screen in which display elements capable of holding an updated display state are arranged, and for updating the display based on display data on the display screen. In the display control device, the means for measuring the generation period of the request signal requesting the transmission of the display data output from the display device, and the address corresponding to each of the plurality of display elements are arranged in the plurality of display elements. Address generating means generated in the order of, the conversion means associated with the addresses generated by the address generating means to the addresses corresponding to the display elements spaced by a predetermined number of display elements, if the predetermined number is different. Address conversion means for controlling the address conversion means, the control means for controlling the address conversion means in accordance with the generation period of the request signal and the number of addresses for updating the display, Storage means for storing the display data of the display element corresponding to each of the display elements, and a display corresponding to the display element designated by the address converted by the converting means for the address generated by the address generating means. Transfer means for transferring data from the storage means to the display device.

【００１３】本発明によれば、例えばアドレス変換テー
ブル等のアドレス変換手段から表示画面上の複数の表示
素子よりなる操作ラインの複数分の間隔をおいてこのラ
インのアドレスが発生するため、これらのラインはいわ
ゆるインターレースモードでアクセスされてその表示状
態が更新される。さらに、該アドレス変換手段と変更手
段を有し、これらが表示装置から出力される表示データ
の送信を要求する信号の発生周期及び表示の更新を行う
アドレス数に応じて上記インターレースモードを異なら
せることができる。このため、ＦＬＣＤの周囲温度の変
化等によりＦＬＣの表示更新動作にかかる時間が変化し
ても、最適なインターレースモードが選択されて表示状
態の更新が行われ、表示品位を一定に保つ。According to the present invention, addresses of this line are generated at intervals of a plurality of operation lines consisting of a plurality of display elements on a display screen from an address conversion means such as an address conversion table. The line is accessed in so-called interlaced mode and its display state is updated. Further, the interlace mode is different depending on the generation period of a signal requesting the transmission of display data output from the display device and the number of addresses for updating the display, which have the address converting means and the changing means. You can Therefore, even if the time required for the FLC display update operation changes due to changes in the ambient temperature of the FLCD or the like, the optimum interlace mode is selected, the display state is updated, and the display quality is kept constant.

【００１４】[0014]

【実施例】図１は本発明の一実施例にかかる表示制御装
置を組み込んだ情報処理システム全体のブロック構成図
である。FIG. 1 is a block diagram of the entire information processing system incorporating a display control apparatus according to an embodiment of the present invention.

【００１５】図において、１は情報処理システム全体を
制御するＣＰＵ、２はアドレスバス、コントロールバ
ス、データバスからなるシステムバス、３はＣＰＵ１に
て実行されるプログラムを記憶したり、ワーク領域とし
て使われるメインメモリ、４はＣＰＵの制御を介さずに
メインメモリ３とＩ／Ｏ機器間でデータの転送を行うＤ
ＭＡコントローラ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃ
ｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ、以下ＤＭＡＣとい
う）、５はイーサネット（ＸＥＲＯＸ社による）等のＬ
ＡＮ（ローカルエリアネットワーク）６との間のＬＡＮ
インターフェース、７はＲＯＭ、ＳＲＡＭ、ＲＳ２３２
Ｃ仕様のインターフェース等からなるＩ／Ｏ機器接続用
のＩ／Ｏ装置、８はハードディスク装置、９はフロッピ
ーディスク装置、１０はハードディスク装置８やフロッ
ピーディスク装置９のためのディスクインターフェー
ス、１１は例えばレーザービームプリンタ、インクジェ
ットプリンタ等のプリンタ、１２は画像読み取り装置と
してのスキャナ、１３はプリンタ１１およびスキャナ１
２のためのインターフェース、１４は文字、数字等のキ
ャラクタその他の入力を行なうためのキーボード、１５
はポインティングデバイスであるマウス、１６はキーボ
ード１４やマウス１５のためのインターフェース、１７
は例えば本出願人により特開昭６３−２４３９９３号等
において開示された表示器を用いて構成できるＦＬＣＤ
（ＦＬＣディスプレイ）、１８はＦＬＣＤ１７のための
ＦＬＣＤインターフェースである。In the figure, 1 is a CPU for controlling the entire information processing system, 2 is a system bus consisting of an address bus, a control bus and a data bus, and 3 is a memory for storing a program executed by the CPU 1 and used as a work area. The main memory 4, which is referred to as D, transfers data between the main memory 3 and the I / O device without the control of the CPU.
MA controller (Direct Memory Ac)
cess Controller (hereinafter referred to as DMAC), 5 is L such as Ethernet (by XEROX)
LAN with AN (Local Area Network) 6
Interface, 7 is ROM, SRAM, RS232
An I / O device for connecting an I / O device including an interface of C specifications, 8 is a hard disk device, 9 is a floppy disk device, 10 is a disk interface for the hard disk device 8 and the floppy disk device 9, and 11 is a laser, for example. A printer such as a beam printer or an inkjet printer, 12 is a scanner as an image reading device, and 13 is a printer 11 and a scanner 1.
2 is an interface, 14 is a keyboard for inputting characters such as letters and numbers, and 15
Is a mouse which is a pointing device, 16 is an interface for the keyboard 14 and mouse 15, and 17
Is an FLCD that can be constructed using the display disclosed in, for example, Japanese Patent Application Laid-Open No. 63-243993 by the present applicant.
(FLC display), 18 is an FLCD interface for the FLCD 17.

【００１６】以上説明した各種機器等を接続してなる情
報処理システムでは、一般にシステムのユーザーは、Ｆ
ＬＣＤ１７の表示画面に表示される各種情報に対応しな
がら操作を行う。すなわち、ＬＡＮ６、Ｉ／Ｏ７に接続
される外部機器、ハードディスク装置８、フロッピーデ
ィスク装置９、スキャナ１２、キーボード１４、マウス
１５から供給される文字、画像情報等、また、メインメ
モリ３に格納されユーザーのシステム操作にかかる操作
情報等がＦＬＣＤ１７の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集、システムに対する指
示操作を行なう。ここで、上記各種機器等は、それぞれ
ＦＬＣＤ１７に対して表示情報供給手段を構成する。In the information processing system in which the various devices described above are connected, generally, the user of the system is
The operation is performed while responding to various information displayed on the display screen of the LCD 17. That is, external devices connected to the LAN 6 and I / O 7, the hard disk device 8, the floppy disk device 9, the scanner 12, the keyboard 14, the characters supplied from the mouse 15, image information, and the like, which are stored in the main memory 3 and stored by the user. The operation information and the like relating to the system operation are displayed on the display screen of the FLCD 17, and the user edits the information and gives an instruction operation to the system while watching the display. Here, each of the above-mentioned various devices and the like constitutes display information supply means for the FLCD 17.

【００１７】図２は本発明表示制御装置の一実施例とし
てのＦＬＣＤインターフェース１８の構成例を示すブロ
ック図である。FIG. 2 is a block diagram showing a configuration example of the FLCD interface 18 as one embodiment of the display control device of the present invention.

【００１８】図において、１９はアドレスバスドライ
バ、２０はコントロールバスドライバ、２１，２８，２
９，３９はデータバスドライバである。In the figure, 19 is an address bus driver, 20 is a control bus driver, 21, 28, 2.
Reference numerals 9 and 39 are data bus drivers.

【００１９】ＣＰＵ１が表示内容書き換えのため後述の
ビデオメモリ２５をアクセスする際のアドレスデータ
は、アドレスバスドライバ１９を介してメモリコントロ
ーラ２４およびアドレスセレクタ２３の一方の入力部に
与えられるとともに、ラインアドレス変換回路２２にて
表示領域内へのアクセスかどうかを判断し、表示領域内
へのアクセスであればＦＬＣＤ１７の表示ラインアドレ
スに変換した後、第１のスイッチＳ１の切換に応じてＦ
ＩＦＯ（Ａ）メモリ３０またはＦＩＦＯ（Ｂ）メモリ３
１に選択的に与えられてこれに格納される。ＦＩＦＯ
（Ａ）メモリ３０およびＦＩＦＯ（Ｂ）メモリ３１（以
下、ＦＩＦＯ（Ａ）メモリおよびＦＩＦＯ（Ｂ）メモリ
を、それぞれ単にＦＩＦＯ（Ａ）およびＦＩＦＯ（Ｂ）
という）は、書き込んだ順番にデータが読み出されるＦ
ＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモ
リであり、これらのＦＩＦＯ（Ａ）３０及びＦＩＦＯ
（Ｂ）３１に書き込まれたアドレスデータは、第２のス
イッチＳ２の切換に応じて選択的に読み出される。Address data used when the CPU 1 accesses a video memory 25, which will be described later, for rewriting the display contents, is given to one input section of the memory controller 24 and the address selector 23 via the address bus driver 19 and also has a line address. The conversion circuit 22 determines whether or not the access is to the display area, and if the access is to the display area, it is converted to the display line address of the FLCD 17 and then F is switched according to the switching of the first switch S1.
IFO (A) memory 30 or FIFO (B) memory 3
1 is selectively provided and stored therein. FIFO
(A) Memory 30 and FIFO (B) memory 31 (hereinafter, FIFO (A) memory and FIFO (B) memory are simply referred to as FIFO (A) and FIFO (B), respectively.
Means that the data is read in the order of writing.
IFO (First In First Out) memory, and these FIFO (A) 30 and FIFO
(B) The address data written in 31 is selectively read according to the switching of the second switch S2.

【００２０】これらのＦＩＦＯ（Ａ）３０またはＦＩＦ
Ｏ（Ｂ）３１から読み出されたアドレスデータと、これ
と同様にビデオメモリ２５をアクセスするためのアドレ
スデータであって後述するアドレス変換テーブルメモリ
３７からのアドレスデータは、第３のスイッチＳ３の切
換に応じて選択的にアドレス変換回路３２に入力されて
ＣＰＵアドレスに変換された後、上記アドレスセレクタ
２３の他方の入力部に与えられる。アドレス変換テーブ
ルメモリ３７は、表示画面１ライン分の表示駆動を行う
ごとにその値を歩進するアドレスカウンタ３８からのア
ドレスに基づいてそのアドレス変換テーブルが参照さ
れ、その内容がアドレスデータとして出力される。アド
レスカウンタ３８は、上述のようにアドレスを“１”ず
つ歩進し、表示画面全体をリフレッシュ駆動するための
アドレスデータを発生するものであり、そのアドレスデ
ータの発生タイミングは同期制御回路２７によって制御
される。この同期制御回路２７は、前記スイッチＳ１，
Ｓ２およびＳ３の切換制御信号や後述するメモリコント
ローラ２４へのデータトランスファ要求信号を発生す
る。同期制御回路２７による信号発生のタイミングやス
イッチＳ１，Ｓ２およびＳ３の切換タイミングの制御は
表示画面の１ライン分の表示駆動を行うごとにＦＬＣＤ
１７側が発生する水平同期信号（ＨＳＹＮＣ）に応じて
なされる。ＨＳＹＮＣはＦＬＣＤ１７が表示データの送
信をＦＬＣＤインタフェース１８に要求する信号でもあ
り、ＦＬＣＤ１７の表示画面書き換え速度に応じて周期
的に発生する信号である。ＨＳＹＮＣ計測器３５では、
このＨＳＹＮＣが発生する間隔を計測し、この計測値は
インターレースフラグテーブルメモリ３３に与えられ、
インターレースモードを決定するために用いられる。These FIFO (A) 30 or FIF
The address data read from the O (B) 31 and the address data for accessing the video memory 25 similarly to the address data from the address conversion table memory 37, which will be described later, are stored in the third switch S3. It is selectively input to the address conversion circuit 32 in accordance with the switching, converted into a CPU address, and then applied to the other input portion of the address selector 23. The address conversion table memory 37 refers to the address conversion table based on the address from the address counter 38 which increments the value every time the display drive for one line of the display screen is performed, and outputs the content as address data. It The address counter 38 increments the address by "1" as described above and generates address data for refresh driving the entire display screen. The generation timing of the address data is controlled by the synchronization control circuit 27. To be done. The synchronization control circuit 27 includes the switches S1,
A switching control signal for S2 and S3 and a data transfer request signal to the memory controller 24 described later are generated. The timing of signal generation by the synchronization control circuit 27 and the switching timing of the switches S1, S2 and S3 are controlled by the FLCD each time the display drive for one line of the display screen is performed.
It is performed according to the horizontal synchronization signal (HSYNC) generated on the 17th side. HSYNC is also a signal for the FLCD 17 to request the FLCD interface 18 to transmit display data, and is a signal which is periodically generated according to the display screen rewriting speed of the FLCD 17. In the HSYNC measuring instrument 35,
The interval at which this HSYNC occurs is measured, and this measured value is given to the interlace flag table memory 33,
Used to determine interlace mode.

【００２１】図３にＨＳＹＮＣ計測器３５の一実施例を
示す。３５０は発振器４０により与えられる基本クロッ
クに同期して１ずつ増加して計数していくカウンタであ
り、ＨＳＹＮＣが発生するまで連続して計数されてい
く。ここで発振器４０はＨＳＹＮＣ発生周期に比べ十分
に小さい波長の周波数で発振するものとする。３５１は
ＨＳＹＮＣが発生した時にそのときのカウンタ３５０の
値を記憶するためのラッチである。３５２は、ＨＳＹＮ
Ｃが発生した時にラッチ３５１にカウンタ３５０の値を
記憶するラッチセット信号を生成するタイミング生成回
路である。３５３はラッチ３５１にカウンタ３５０の値
を記憶した後でカウンタ３５０を初期化するカウンタク
リア信号を生成するためのフリップフロップである。FIG. 3 shows an embodiment of the HSYNC measuring instrument 35. Reference numeral 350 is a counter that counts by incrementing by 1 in synchronization with the basic clock given by the oscillator 40, and counts continuously until HSYNC occurs. Here, the oscillator 40 is assumed to oscillate at a frequency having a wavelength sufficiently smaller than the HSYNC generation period. Reference numeral 351 is a latch for storing the value of the counter 350 at that time when HSYNC occurs. 352 is HSYN
It is a timing generation circuit that generates a latch set signal for storing the value of the counter 350 in the latch 351 when C occurs. Reference numeral 353 is a flip-flop for generating a counter clear signal for initializing the counter 350 after storing the value of the counter 350 in the latch 351.

【００２２】上記構成例におけるタイミング図を図４に
示す。FIG. 4 shows a timing chart in the above configuration example.

【００２３】本例によれば、ＦＬＣＤ１７からＨＳＹＮ
Ｃが発生するまでカウンタ３５０を計数していき、ＨＳ
ＹＮＣが発生したときにカウンタ３５０の値をラッチ３
５１に記憶し、その後でカウンタ３５０が初期化される
ことになる。According to the present example, the FLCD 17 is connected to the HSYN
The counter 350 is counted until C occurs, and HS
Latches the value of counter 350 when YNC occurs 3
51 and then the counter 350 is initialized.

【００２４】また、本例では基本クロックを生成するの
に発振器を用いたが、各ブロックの回路を動作させるた
めに使用しているクロック信号を利用してもかまわず、
本例の構成に限られたものではない。Further, although the oscillator is used to generate the basic clock in this example, the clock signal used to operate the circuit of each block may be used.
The configuration is not limited to this example.

【００２５】図２においてＣＰＵ１からのコントロール
信号は、コントロールバスドライバ２０を介してメモリ
コントローラ２４に与えられ、メモリコントローラ２４
は、このコントロール信号に応じてサンプリングカウン
タ３４、アドレスセレクタ２３、および後述するビデオ
メモリ２５を制御する。すなわち、メモリコントローラ
２４は、所定期間にＣＰＵ１がビデオメモリ２５をアク
セスするアドレスデータを判断して異なるアドレスをア
クセスされた場合、そのデータのみをサンプリングカウ
ンタ３４に出力し、サンプリングカウンタ３４ではこれ
を計数する。この計数値は、同期制御回路２７およびイ
ンターレースフラグテーブルメモリ３３に与えられ、後
述の部分書換とリフレッシュ駆動の割合などを定めるた
めに用いられたり、インターレースモードを決定するた
めに用いられたりする。In FIG. 2, the control signal from the CPU 1 is given to the memory controller 24 via the control bus driver 20.
Controls the sampling counter 34, the address selector 23, and the video memory 25 described later according to the control signal. That is, when the CPU 1 determines the address data for accessing the video memory 25 in the predetermined period and accesses a different address, the memory controller 24 outputs only the data to the sampling counter 34, and the sampling counter 34 counts this. To do. This count value is given to the synchronization control circuit 27 and the interlace flag table memory 33, and is used to determine the ratio of partial rewriting and refresh driving, which will be described later, or to determine the interlace mode.

【００２６】インターレースフラグテーブルメモリ３３
では、サンプリングカウンタ３４のカウント値とＨＳＹ
ＮＣ計測器３５のカウント値に基づいてアドレス変換テ
ーブルメモリ３７から１つのテーブルを選択するための
信号が生成され、アドレス変換テーブルメモリ３７に与
えられる。アドレス変換テーブルメモリ３７では、この
情報に基づいて１つの変換テーブルが選択される。Interlace flag table memory 33
Then, the count value of the sampling counter 34 and the HSY
A signal for selecting one table is generated from the address conversion table memory 37 based on the count value of the NC measuring instrument 35, and is given to the address conversion table memory 37. In the address conversion table memory 37, one conversion table is selected based on this information.

【００２７】なお、インターレースフラグテーブルメモ
リ３３の情報はデータバスドライバ２８からテーブルの
内容を供給することにより書き換えることができる。更
に、データバスドライバ３９を介してアドレス変換テー
ブルメモリ３７の内容を書き換える情報を供給すること
も可能である。The information in the interlace flag table memory 33 can be rewritten by supplying the table contents from the data bus driver 28. Further, it is possible to supply information for rewriting the contents of the address conversion table memory 37 via the data bus driver 39.

【００２８】また、メモリコントローラ２４は、ＣＰＵ
１からのメモリアクセス要求信号と同期制御回路２７か
らのデータトランスファ要求信号とのアービトレーショ
ンを行い、これに応じてアドレスセレクタ２３の入力部
に与えられる２つのアドレスデータの一方を選択してビ
デオメモリ２５に与えられる。The memory controller 24 is a CPU
Arbitration is performed between the memory access request signal from the memory controller 1 and the data transfer request signal from the synchronization control circuit 27, and one of the two address data supplied to the input section of the address selector 23 is selected in response to the arbitration, and the video memory 25 Given to.

【００２９】ビデオメモリ２５は表示データを記憶する
ものであり、デュアルポートのＤＲＡＭ（ダイナミック
ＲＡＭ）で構成されていて、データバスドライバ２１を
介して表示データの書き込みと読み出しを行う。ビデオ
メモリ２５に書き込まれた表示データは、後述されるよ
うにアドレス／データ合成回路３６によってラインアド
レスと合成された後でドライバレシーバ２６を介してＦ
ＬＣＤ１７に供給されて表示される。また、ドライバレ
シーバ２６は、ＦＬＣＤ１７からの同期信号を前記同期
制御回路２７に与える。The video memory 25 stores display data, is composed of a dual port DRAM (dynamic RAM), and writes and reads display data via the data bus driver 21. The display data written in the video memory 25 is combined with the line address by the address / data combining circuit 36 as will be described later, and then F through the driver receiver 26.
It is supplied to the LCD 17 and displayed. Further, the driver receiver 26 gives the sync signal from the FLCD 17 to the sync control circuit 27.

【００３０】また、デ−タバスドライバ２９を介して、
後述される部分書換とリフレッシュ駆動との割合などを
設定するためのデータが同期制御回路２７に与えられ
る。Further, via the data bus driver 29,
Data for setting a ratio of partial rewriting and refresh driving, which will be described later, is given to the synchronization control circuit 27.

【００３１】以上の構成において、ＣＰＵ１が表示の変
更を行う場合、所望するデータの書き換えに対応するビ
デオメモリ２５のアドレス信号がアドレスバスドライバ
１９を介してメモリコントローラ２４に与えられ、ここ
でＣＰＵ１のメモリアクセス要求信号と同期制御回路２
７からのデータトランスファ要求信号とのアービトレー
ションが行われる。そして、ＣＰＵ１側がアクセスする
権利を得ると、メモリコントローラ２４はメモリ２５へ
与えるアドレスとしてＣＰＵ１がアクセスしたアドレス
を選択するようアドレスセレクタ２３を制御する。これ
と同時にメモリコントローラ２４からビデオメモリ２５
の制御信号が発生され、データバスドライバ２１を介し
てデータの読み書きが行われる。このとき、ＣＰＵ１に
よってアクセスされるアドレスデータはスイッチＳ１を
介してＦＩＦＯ（Ａ）３０またはＦＩＦＯ（Ｂ）３１に
記憶され、後述する表示データの転送の際利用される。
このようにＣＰＵ１から見た表示データのアクセス方法
は前述のＣＲＴの場合と少しも変わらない。In the above configuration, when the CPU 1 changes the display, the address signal of the video memory 25 corresponding to the rewriting of the desired data is given to the memory controller 24 via the address bus driver 19, and here the CPU 1 of the CPU 1 operates. Memory access request signal and synchronization control circuit 2
Arbitration is performed with the data transfer request signal from 7. When the CPU 1 side obtains the right to access, the memory controller 24 controls the address selector 23 so as to select the address accessed by the CPU 1 as the address given to the memory 25. At the same time, from the memory controller 24 to the video memory 25
Is generated, and data is read / written via the data bus driver 21. At this time, the address data accessed by the CPU 1 is stored in the FIFO (A) 30 or the FIFO (B) 31 via the switch S1 and used when transferring the display data described later.
In this way, the method of accessing the display data as seen from the CPU 1 is no different from that of the CRT described above.

【００３２】また、ビデオメモリ２５からデータを読み
出し、ＦＬＣＤ１７へ転送する場合、同期制御回路２７
からメモリコントローラ２４へデータトランスファ要求
が発生し、ビデオメモリ２５に対するアドレスとして、
アドレス変換テーブルメモリ３７またはＦＩＦＯ側のア
ドレスが、アドレスセレクタ２３において選択されると
共に、メモリコントローラ２４よりデータトランスファ
用の制御信号が生成されることで、ビデオメモリ２５の
メモリセルからシフトレジスタへ該当アドレスのデータ
が転送され、シリアルポートの制御信号によりアドレス
／データ合成回路３６へ出力される。アドレス／データ
合成回路３６では、スイッチＳ３により選択されたライ
ンアドレスとビデオメモリ２５からのデータを合成し
て、ドライバレシーバ２６を介してＦＬＣＤ１７へ転送
され、表示が行なわれる。When data is read from the video memory 25 and transferred to the FLCD 17, the synchronization control circuit 27
A data transfer request from the memory controller 24 to the video memory 25,
An address on the address conversion table memory 37 or the FIFO side is selected by the address selector 23, and a control signal for data transfer is generated by the memory controller 24, so that the corresponding address is transferred from the memory cell of the video memory 25 to the shift register. Data is transferred and output to the address / data synthesizing circuit 36 by the control signal of the serial port. In the address / data synthesizing circuit 36, the line address selected by the switch S3 and the data from the video memory 25 are synthesized and transferred to the FLCD 17 via the driver receiver 26 for display.

【００３３】図５に、ＦＬＣＤ１７へラインアドレスと
データが転送される様子を示す。本例ではラインアドレ
スとデータがＡＤ０からＡＤ７までの８ビットパラレル
デ−タとしてＦＬＣＤ１７へ転送されるものとする。ま
ず、ＦＬＣＤ１７からデータの送信要求を示す同期信号
ＨＳＹＮＣがドライバレシーバ２６を介してＦＬＣＤイ
ンターフェース１８に入力されると、ＦＬＣＤインター
フェース１８はラインアドレスとデータを識別する信号
ＡＨＤＬと共にラインアドレスとデータをドライバレシ
ーバ２６を介してＦＬＣＤ１７へ転送する。ここでＡＨ
ＤＬ信号は、“１”の時にＡＤ０からＡＤ７までの信号
線にラインアドレスが出力されていることを示し、
“０”の時にＡＤ０からＡＤ７までの信号線にデータが
出力されていることを示す信号である。FIG. 5 shows how the line address and data are transferred to the FLCD 17. In this example, it is assumed that the line address and data are transferred to the FLCD 17 as 8-bit parallel data from AD0 to AD7. First, when a synchronization signal HSYNC indicating a data transmission request is input from the FLCD 17 to the FLCD interface 18 via the driver receiver 26, the FLCD interface 18 receives the line address and data together with the signal AHDL for identifying the line address and data. It is transferred to the FLCD 17 via 26. AH here
The DL signal indicates that the line address is output to the signal lines from AD0 to AD7 when it is "1".
It is a signal indicating that data is output to the signal lines from AD0 to AD7 when "0".

【００３４】同期制御回路２７では、前述したようにＦ
ＬＣＤ１７からの水平同期信号ＨＳＹＮＣに基づいて本
発明の一実施例に関し画面をインターレースモードで全
面リフレッシュしていくサイクル、およびＣＰＵ１によ
りアクセスされたラインの書き換えを行う部分書換サイ
クルを生じさせるタイミングを生成する。ここで、全面
リフレッシュのサイクルとは表示画面を構成するライン
をインターレースモードで少なくとも１回表示駆動する
サイクルをいい、これは、後述されるようにアドレス変
換テーブルメモリ３７で選択されるテーブルの内容に応
じてアクセスするラインが定まる。また、アクセスライ
ンの部分書換サイクルとはそのサイクル直前の所定時間
内にＣＰＵ１からアクセスされたラインを書き換えるも
のである。In the sync control circuit 27, as described above, the F
Based on the horizontal sync signal HSYNC from the LCD 17, a timing for generating a cycle for completely refreshing the screen in the interlace mode and a partial rewriting cycle for rewriting the line accessed by the CPU 1 is generated in the embodiment of the present invention. . Here, the full refresh cycle refers to a cycle in which the lines forming the display screen are driven to be displayed at least once in the interlaced mode. This is due to the contents of the table selected in the address conversion table memory 37 as described later. The line to be accessed is determined accordingly. The partial rewriting cycle of the access line is a rewriting of the line accessed by the CPU 1 within a predetermined time immediately before the cycle.

【００３５】このように、本例においては、基本的には
ＦＬＣＤ１７の画面全面をリフレッシュしていく動作
と、表示内容の変更を行うべくＣＰＵ１によりアクセス
された部分的なラインの書き換えを行う動作とを時分割
に交互に行うが、更にそれら動作の繰り返し周期と１周
期内におけるそれら動作の時間的比率とを設定可能とす
る。As described above, in this example, basically, the operation of refreshing the entire screen of the FLCD 17 and the operation of rewriting the partial line accessed by the CPU 1 to change the display content are performed. Are alternately performed in a time division manner, and it is possible to set a repetition cycle of those operations and a temporal ratio of those operations within one cycle.

【００３６】まず、リフレッシュの動作とライン書き換
えの動作とを時分割に交互に行う本例の基本動作につい
て説明する。First, the basic operation of this embodiment, in which the refresh operation and the line rewriting operation are alternately performed in a time division manner, will be described.

【００３７】ＦＩＦＯ（Ａ）３０およびＦＩＦＯ（Ｂ）
３１の状態を説明すると、スイッチＳ１がＦＩＦＯ
（Ａ）３０側に接続されると、ＣＰＵ１がアクセスする
ラインのアドレスはＦＩＦＯ（Ａ）３０にサンプリング
されて記憶される。一方スイッチＳ１がＦＩＦＯ（Ｂ）
３１側に接続されると、ＣＰＵ１がアクセスするライン
のアドレスがＦＩＦＯ（Ｂ）３１に記憶される。また、
スイッチＳ２がＦＩＦＯ（Ａ）３０側に接続されると、
ＦＩＦＯ（Ａ）３０側に記憶されたアドレスが出力さ
れ、スイッチＳ２がＦＩＦＯ（Ｂ）３１側に接続される
と、ＦＩＦＯ（Ｂ）３１に記憶されたアドレスが出力さ
れる。FIFO (A) 30 and FIFO (B)
The state of the switch 31 will be described below.
When connected to the (A) 30 side, the address of the line accessed by the CPU 1 is sampled and stored in the FIFO (A) 30. On the other hand, switch S1 is FIFO (B)
When connected to the 31 side, the address of the line accessed by the CPU 1 is stored in the FIFO (B) 31. Also,
When the switch S2 is connected to the FIFO (A) 30 side,
The address stored in the FIFO (A) 30 side is output, and when the switch S2 is connected to the FIFO (B) 31 side, the address stored in the FIFO (B) 31 is output.

【００３８】画面全体の１回のリフレッシュが完了し、
ＦＬＣＤ１７が垂直同期信号ＶＳＹＮＣを出力したり、
あるいはアドレスカウンタ３８にキャリーが生じるとア
ドレスカウンタ３８がクリアされ、次の全面リフレッシ
ュのサイクルで出力されるラインはアドレス変換テーブ
ルメモリ３７に応じたラインに戻り、ＦＬＣＤ１７より
同期制御回路２７を介して与えられる水平同期信号ＨＳ
ＹＮＣ毎に順次カウントアップしていく。この間にＣＰ
Ｕ１よりあるラインのアドレスがアクセスされると、ス
イッチＳ１がＦＩＦＯ（Ａ）３０に接続されているの
で、このラインのアドレスがＦＩＦＯ（Ａ）３０に記憶
され、その後スイッチＳ２がＦＩＦＯ（Ｂ）３１に接続
された時点で記憶されたアドレスがＦＩＦＯ（Ａ）３０
から出力されて出力ラインが選ばれる。ここで、スイッ
チＳ３の切換信号は同期制御回路２７から与えられ、部
分書換のサイクルでは出力ラインアドレスとしてＦＩＦ
Ｏ（Ａ）３０ ， ＦＩＦＯ（Ｂ）３１側に切換えられ
る。Once the entire screen has been refreshed,
The FLCD 17 outputs the vertical synchronization signal VSYNC,
Alternatively, when a carry occurs in the address counter 38, the address counter 38 is cleared, the line output in the next cycle of full refresh returns to the line corresponding to the address conversion table memory 37, and is given from the FLCD 17 via the synchronous control circuit 27. Horizontal synchronization signal HS
Counting up for each YNC. CP in the meantime
When the address of a certain line is accessed from U1, the switch S1 is connected to the FIFO (A) 30, so that the address of this line is stored in the FIFO (A) 30, and then the switch S2 is stored in the FIFO (B) 31. The address stored at the time of connection to the FIFO (A) 30
To output an output line. Here, the switching signal of the switch S3 is given from the synchronous control circuit 27, and in the partial rewriting cycle, it is used as an output line address in the FIF
It is switched to the O (A) 30 side and the FIFO (B) 31 side.

【００３９】そして、このときスイッチＳ１がＦＩＦＯ
（Ｂ）３１側に接続されているのでＦＩＦＯ（Ｂ）３１
側にアクセスのためのアドレスが記憶される。また、リ
フレッシュサイクルではスイッチＳ３はアドレス変換テ
ーブルメモリ３７側に切り換えられ、リフレッシュ動作
を変換テーブルの内容に基づきインターレースモードで
行う。At this time, the switch S1 is the FIFO
Since it is connected to the (B) 31 side, the FIFO (B) 31
The address for access is stored on the side. In the refresh cycle, the switch S3 is switched to the address conversion table memory 37 side, and the refresh operation is performed in the interlace mode based on the contents of the conversion table.

【００４０】以下同様にして上述の動作を繰り返すが、
ＦＩＦＯを２つ用意したのは一方でメモリアクセスされ
たアドレスをサンプリングし、同時に他方でサンプリン
グしたアドレスを出力することを、矛盾無くかつ効率よ
く実行するためである。すなわち、アドレスのサンプリ
ング期間は他方のＦＩＦＯのアクセスラインの出力開始
から全面リフレッシュサイクルの終了までであり、全面
リフレッシュサイクルの終了後、直前のサンプリング期
間でサンプリングしたアドレスを出力するアクセスライ
ンの書き換えサイクルに入ると同時に、他方のＦＩＦＯ
のアドレスサンプリング期間が開始されることになる。The above operation is repeated in the same manner,
The reason why two FIFOs are prepared is to perform the sampling of the memory-accessed address on one side and the output of the sampled address on the other side at the same time, consistently and efficiently. That is, the address sampling period is from the start of output of the access line of the other FIFO to the end of the full refresh cycle, and after the end of the full refresh cycle, the rewriting cycle of the access line for outputting the address sampled in the immediately preceding sampling period is set. At the same time as entering, the other FIFO
The address sampling period is started.

【００４１】以上のように、本例の基本的動作ではリフ
レッシュサイクルと部分書換のサイクルとを交互に繰り
返し、これらサイクルの割合を、温度などの環境条件や
表示するデータの種類、あるいはＦＬＣＤの表示デバイ
ス素材の違い等に応じて変更可能とする。すなわち、リ
フレッシュの割合を大きくすればリフレッシュレートを
向上することができ、例えばＦＬＣＤ１７の周囲温度が
低かったり、ＦＬＣ素子の駆動電圧が低いためにＦＬＣ
素子の応答性が遅くなり表示画面の書き換え速度が遅い
場合においても良好な表示状態を得ることができる。逆
に、部分書き換えの割合を大きくすれば部分的な表示変
更の応答性を高くすることができ、例えばＦＬＣＤ１７
の周囲温度が高かったりＦＬＣ素子の駆動電圧が高いた
めにＦＬＣ素子の応答性が速くなり表示画面の書き換え
速度が速い場合など、リフレッシュレートが高くなくて
も良い場合に対応できることになる。As described above, in the basic operation of this example, the refresh cycle and the partial rewriting cycle are alternately repeated, and the ratio of these cycles is determined by the environmental conditions such as temperature, the type of data to be displayed, or the FLCD display. It can be changed according to differences in device materials. That is, if the refresh rate is increased, the refresh rate can be improved. For example, because the ambient temperature of the FLCD 17 is low and the driving voltage of the FLC element is low, the FLC is low.
A good display state can be obtained even when the response of the element is slow and the rewriting speed of the display screen is slow. On the contrary, if the proportion of partial rewriting is increased, the responsiveness of partial display change can be improved.
The ambient temperature is high and the driving voltage of the FLC element is high, so that the response of the FLC element is fast and the rewriting speed of the display screen is fast.

【００４２】更に、本発明の一実施例において、表示画
面のフリッカや画像のばらけを防止あるいは調整し、最
適な画質を得るために、上述のリフレッシュサイクルを
いわゆるインターレースモードで行い、このインターレ
ースモードをＦＬＣＤ１７の表示画面の書き換え速度と
ＣＰＵ１からアクセスされたライン数に応じて変更す
る。以下、本発明の一実施例にかかるインターレースモ
ードのリフレッシュサイクル動作について説明する。Further, in one embodiment of the present invention, in order to prevent or adjust the flicker of the display screen and the image dispersion and obtain the optimum image quality, the above-mentioned refresh cycle is performed in the so-called interlace mode. Is changed according to the rewriting speed of the display screen of the FLCD 17 and the number of lines accessed from the CPU 1. The refresh cycle operation in the interlace mode according to the embodiment of the present invention will be described below.

【００４３】図６は、図２に示したアドレス変換テーブ
ルメモリ３７内のアドレス変換テーブルの詳細を示す模
式図である。図６に示されるように、アドレス変換テー
ブルメモリ３７内には４個の変換テーブルが設けられ、
これらのテーブルは、インターレースフラグテーブルメ
モリ３３のインターレースフラグテーブルにセットされ
ているインターレースフラグ情報に応じて選択される。FIG. 6 is a schematic diagram showing the details of the address conversion table in the address conversion table memory 37 shown in FIG. As shown in FIG. 6, four conversion tables are provided in the address conversion table memory 37,
These tables are selected according to the interlace flag information set in the interlace flag table of the interlace flag table memory 33.

【００４４】図７にインターレースフラグテーブルメモ
リ３３に展開されるインターレースフラグテーブルの内
容の一例を示す。このインターレースフラグにかかる情
報はＨＳＹＮＣカウンタ３５にセットされているＨＳＹ
ＮＣの発生周期とサンプリングカウンタ３４にセットさ
れているＣＰＵ１からアクセスされたライン数との組み
合わせにより、１つが選択される。そして、その選択さ
れたインターレースフラグ情報によりアドレス変換テー
ブルメモリ３７内の４つのテーブルの内の１つが選択さ
れる。FIG. 7 shows an example of the contents of the interlace flag table expanded in the interlace flag table memory 33. Information related to this interlace flag is set in the HSYNC counter 35.
One is selected according to the combination of the generation cycle of NC and the number of lines accessed by the CPU 1 set in the sampling counter 34. Then, according to the selected interlace flag information, one of the four tables in the address conversion table memory 37 is selected.

【００４５】アドレス変換テーブルメモリ３７内のそれ
ぞれの変換テーブルには、アドレスカウンタ３８が発生
するアドレス０〜Ｎのそれぞれに応じて表示画面でアク
セスすべきラインのアドレスデータが格納されている。
例えば、インターレースフラグ”００”に対応したテー
ブルは３２インターレースモードに対応したテーブルで
あり、アドレス０に１番目、アドレス１に３３番目、・
・・・・・アドレスｋに２番目のラインのアドレスデー
タが格納されている。これにより、このテーブルが変換
に用いられた場合、アドレス０からアドレスＮまでこの
順序で、その格納するアドレスデータのラインが３１ラ
インおきに駆動されてゆく。このアドレスデータの格納
パターン、すなわちリフレッシュ動作におけるインター
レースモード（リフレッシュサイクルでのラインアクセ
スパターン）は、それぞれのテーブルにおいて、ＦＬＣ
Ｄ１７の表示画面の書き換え速度に応じて設定される情
報と、ＣＰＵ１からアクセスされたライン数とに応じた
それぞれ異なる傾向を有している。例えば、ＦＬＣＤ１
７の周囲温度が比較的低温でＦＬＣＤの表示画面書き換
え速度が遅くＨＳＹＮＣ計測器３５の出力値が１５１以
上で、なおかつＣＰＵ１からアクセスされたライン数が
少ない場合、アドレスカウンタ３８からのアドレスが０
からＮまで歩進するのに伴って発生するアドレスの飛び
方が比較的大きい傾向を有するテーブルが選択される
（例えば、図６における３２インターレース）。これに
より、低温の場合、駆動信号に対する応答速度が遅くな
るＦＬＣの特徴を補うことができ、見かけ上一定のリフ
レッシュサイクル周期を確保することが可能となる。こ
の結果、特に低温環境下での表示画面のフリッカの発生
を防止することができる。Each conversion table in the address conversion table memory 37 stores the address data of the line to be accessed on the display screen in accordance with each of the addresses 0 to N generated by the address counter 38.
For example, the table corresponding to the interlace flag “00” is a table corresponding to the 32 interlace mode, where the address 0 is the first, the address 1 is the 33rd,
... The address data of the second line is stored at address k. Thus, when this table is used for conversion, the lines of the address data to be stored are driven every 31 lines in this order from address 0 to address N. The storage pattern of this address data, that is, the interlace mode in the refresh operation (line access pattern in the refresh cycle) is shown in each table by FLC.
There are different tendencies depending on the information set according to the rewriting speed of the display screen of D17 and the number of lines accessed from the CPU 1. For example, FLCD1
When the ambient temperature of 7 is relatively low, the display screen rewriting speed of the FLCD is slow, the output value of the HSYNC measuring device 35 is 151 or more, and the number of lines accessed from the CPU 1 is small, the address from the address counter 38 is 0.
A table is selected that tends to have a relatively large jumping address as it steps from 1 to N (for example, 32 interlaces in FIG. 6). This makes it possible to compensate for the characteristic of FLC in which the response speed to the drive signal becomes slow when the temperature is low, and it is possible to secure an apparently constant refresh cycle period. As a result, it is possible to prevent the occurrence of flicker on the display screen especially in a low temperature environment.

【００４６】一方、ＣＰＵ１からアクセスされたライン
数が多い場合には、ＦＬＣＤ１７の書き換え速度に依ら
ず、アドレスカウンタ３８からのアドレスが０からＮま
で歩進するのに伴って発生するアドレスの飛び方が比較
的小さい傾向を有するテーブルが選択される（例えば、
図６における４インターレース）。これにより、表示画
面全体を飛び方の小さいアドレス毎に書き換えていくた
め、見た目に違和感の無い表示の更新が行える。On the other hand, when the number of lines accessed from the CPU 1 is large, how to jump the address generated as the address from the address counter 38 advances from 0 to N regardless of the rewriting speed of the FLCD 17. A table is selected that tends to have a relatively small
4 interlace in FIG. 6). As a result, the entire display screen is rewritten for each address having a smaller jump, so that the display can be updated without causing a sense of discomfort.

【００４７】以上のように、ＦＬＣＤ１７の表示画面書
き換え速度を検出し、この値とサンプリングカウンタ３
４の値とによりインターレースフラグテーブルメモリ３
３にて１つのインターレースフラグ情報が選択される
と、アドレス変換テーブルメモリ３７では、アドレス変
換に用いられるテーブルがこのインターレースフラグ情
報に応じたテーブルに変更される。As described above, the display screen rewriting speed of the FLCD 17 is detected, and this value and the sampling counter 3 are detected.
Interlace flag table memory 3 depending on the value of 4
When one piece of interlace flag information is selected in 3, the table used for address conversion in the address conversion table memory 37 is changed to a table corresponding to this interlace flag information.

【００４８】（第２実施例）第１実施例ではＦＬＣＤ１
７の表示更新にかかる時間の変化を、ＦＬＣＤ１７から
出力される表示データの送信を要求する信号（ＨＳＹＮ
Ｃ）の発生する周期を計測することにより認識して、リ
フレッシュ時のインターレースモードを選択する手段に
ついて説明した。本実施例では、一定の期間中に発生す
るＨＳＹＮＣの数を計測することによりＦＬＣＤ１７の
表示更新にかかる時間の変化を認識し、リフレッシュ時
のインターレースモードを決定する手段について説明す
る。(Second Embodiment) In the first embodiment, the FLCD 1 is used.
A signal (HSYN) for requesting the transmission of the display data output from the FLCD 17 for the change in the time required for the display update of FIG.
The means for selecting the interlace mode at the time of refreshing by recognizing by measuring the cycle C) has been described. In this embodiment, a means for recognizing a change in time required for updating the display of the FLCD 17 by measuring the number of HSYNCs generated during a certain period and determining the interlace mode at the time of refresh will be described.

【００４９】図８は、本例にかかるＦＬＣＤインターフ
ェース１８の詳細を示すブロック図である。図２と同様
の構成には、同じ符号を付し、その説明を省略する。図
において、４１は発振器４０によって作られた期間にお
いてＨＳＹＮＣが発生するごとにカウンタ値を計数して
いくＨＳＹＮＣカウンタである。ここで発振器４０はＨ
ＳＹＮＣ発生周期に比べ十分に大きい波長の周波数で発
振するものとする。FIG. 8 is a block diagram showing details of the FLCD interface 18 according to this example. The same components as those in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted. In the figure, reference numeral 41 is an HSYNC counter that counts the counter value every time HSYNC is generated in the period created by the oscillator 40. Here, the oscillator 40 is H
It oscillates at a frequency of a wavelength sufficiently larger than the SYNC generation period.

【００５０】図９に、本実施例におけるタイミング図を
示す。発振器４０からは、電圧レベルがＨｉｇｈの期間
とＬｏｗの期間が周期的に繰り返されて出力されるもの
とする。ＨＳＹＮＣカウンタ４１では、発振器４０から
の出力を受けてＦＬＣＤ１７から出力されるＨＳＹＮＣ
の数を計数する。本例では発振器４０から出力される基
本クロックの電圧レベルがＨｉｇｈの期間をＨＳＹＮＣ
の数を計数する期間とし、ＨＳＹＮＣカウンタ４１では
この間に出力されたＨＳＹＮＣの数を計数し、基本クロ
ックの立ち下がりでこの値を記憶してインターレースフ
ラグテーブルメモリ３３に出力する。電圧レベルがＬｏ
ｗの期間では、ＨＳＹＮＣカウンタ４１内のカウンタ値
を０にクリアしたり、計数されたカウンタ値に従いイン
ターレースモードを決定する期間等に利用する事ができ
る。インターレースフラグテーブルメモリ３３では、Ｈ
ＳＹＮＣカウンタ４１から与えられるＨＳＹＮＣのカウ
ント値とサンプリングカウンタ３４の値とからひとつの
インターレースフラグを決定する。図１０にインターレ
ースフラグテーブルメモリ３３内に展開されるインター
レースフラグテーブルの内容の一例を示す。例えば、Ｆ
ＬＣＤ１７の表示画面書き換え速度が遅くＨＳＹＮＣカ
ウンタ４１の出力値が０または１と比較的小さくなおか
つＣＰＵ１からアクセスされたライン数が少ない場合に
は、アドレスカウンタ３８からのアドレスが０からＮま
で歩進するのに伴って発生するアドレスの飛び方が比較
的大きい傾向を有するテーブルが選択される。一方、Ｃ
ＰＵ１からアクセスされたライン数が多い場合には、Ｆ
ＬＣＤ１７の表示画面書き換え速度に依らず、アドレス
カウンタ３８からのアドレスが０からＮまで歩進するの
に伴って発生するアドレスの飛び方が比較的小さい傾向
を有するテーブルが選択され、見た目に違和感の無い表
示の更新を行なう。以後、アドレス変換テーブルメモリ
３７がインターレースフラグテーブルメモリ３３からイ
ンターレースフラグを受け取りインターレースモードを
決定する動作は第１実施例と同じである。FIG. 9 shows a timing chart in this embodiment. It is assumed that the oscillator 40 periodically outputs a period in which the voltage level is High and a period in which the voltage level is Low, and outputs the period. The HSYNC counter 41 receives the output from the oscillator 40 and outputs the HSYNC output from the FLCD 17.
Count the number of In this example, the period when the voltage level of the basic clock output from the oscillator 40 is High is HSYNC.
The HSYNC counter 41 counts the number of HSYNCs output during this period, stores this value at the fall of the basic clock, and outputs it to the interlace flag table memory 33. Voltage level is Lo
In the period of w, the counter value in the HSYNC counter 41 can be cleared to 0, and can be used in a period of determining the interlace mode according to the counted counter value. In the interlace flag table memory 33, H
One interlace flag is determined from the count value of HSYNC given from the SYNC counter 41 and the value of the sampling counter 34. FIG. 10 shows an example of the contents of the interlace flag table developed in the interlace flag table memory 33. For example, F
When the display screen rewriting speed of the LCD 17 is slow and the output value of the HSYNC counter 41 is relatively small as 0 or 1, and the number of lines accessed by the CPU 1 is small, the address from the address counter 38 advances from 0 to N. A table is selected that tends to have a relatively large jumping address associated with. On the other hand, C
If the number of lines accessed from PU1 is large, F
A table having a tendency that the jumping of the address generated as the address from the address counter 38 steps from 0 to N is relatively small is selected regardless of the display screen rewriting speed of the LCD 17, and the table looks uncomfortable. Update the missing display. Thereafter, the operation of the address conversion table memory 37 for receiving the interlace flag from the interlace flag table memory 33 and determining the interlace mode is the same as that of the first embodiment.

【００５１】本例においては、ＨＳＹＮＣの数を計数す
る期間を作るのに発振器を用いたが、各ブロックの回路
を動作させるために使用しているクロック信号を分周し
て利用したり、他の信号からＨＳＹＮＣの数を計数する
期間を作り出してもかまわず、本例の構成に限られたも
のではない。In this example, the oscillator is used to create the period for counting the number of HSYNC, but the clock signal used to operate the circuit of each block is divided and used, or The period for counting the number of HSYNCs may be created from the signal of, and is not limited to the configuration of this example.

【００５２】（第３実施例）第１実施例及び第２実施例
では、ＦＬＣＤ１７の表示更新動作にかかる時間の変化
を、ＦＬＣＤ１７から出力される表示データの送信を要
求する信号（ＨＳＹＮＣ）の発生周期あるいは一定の期
間内に計数される数からリフレッシュ時のインターレー
スモードを選択する手段について説明した。(Third Embodiment) In the first and second embodiments, a signal (HSYNC) requesting the transmission of the display data output from the FLCD 17 is generated in response to the change in the time required for the display update operation of the FLCD 17. The means for selecting the interlace mode at the time of refreshing from the number counted in a cycle or a fixed period has been described.

【００５３】本例では、位相のずれた信号線を複数本用
意し、ＨＳＹＮＣがそのうちのどの信号線と一致するか
を見ることにより、ＦＬＣＤ１７の表示画面の書き換え
速度の変化を検出する手段について説明する。In this example, a means for detecting a change in the rewriting speed of the display screen of the FLCD 17 by preparing a plurality of signal lines having a phase shift and checking which of the signal lines the HSYNC coincides with will be described. To do.

【００５４】図１１は本例にかかるＦＬＣＤインターフ
ェース１８の詳細を示すブロック図である。図２と同様
の構成には同じ符号を付し、その説明を省略する。図に
おいて４２は発振器４０から与えられる基本クロックを
元にＨＳＹＮＣを監視する位相のずれた複数の信号を作
り出し、ＨＳＹＮＣの発生周期を通知する信号を作るＨ
ＳＹＮＣ監視回路である。ここで発振器４０はＨＳＹＮ
Ｃ発生周期に比べ十分に小さい波長の周波数で発振する
ものとする。FIG. 11 is a block diagram showing details of the FLCD interface 18 according to this embodiment. The same components as those in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted. In the figure, reference numeral 42 creates a plurality of signals with phase shifts for monitoring HSYNC based on the basic clock given from the oscillator 40, and creates a signal for notifying the HSYNC generation cycle.
This is a SYNC monitoring circuit. Here, the oscillator 40 is HSYN
It oscillates at a frequency of a wavelength sufficiently smaller than the C generation period.

【００５５】図１２にＨＳＹＮＣ監視回路４２の詳細を
示すブロック図を示す。４２０は基本クロックからＨＳ
ＹＮＣを監視するための位相の５つの異なる基本周期を
作り出すための基本周期発生器、４２１は基本周期発生
器４２０にて作られた５つの基本周期からＨＳＹＮＣの
一致するひとつの基本周期を選択するためのＨＳＹＮＣ
比較器、４２２はＨＳＹＮＣ比較器４２１より得られた
結果をエンコードして出力するためのエンコーダであ
る。FIG. 12 is a block diagram showing the details of the HSYNC monitoring circuit 42. 420 is HS from basic clock
A fundamental period generator for producing five different fundamental periods with different phases for monitoring YNC, 421 selects one fundamental period corresponding to HSYNC from the five fundamental periods generated by the fundamental period generator 420. For HSYNC
Comparators 422 are encoders for encoding and outputting the result obtained by the HSYNC comparator 421.

【００５６】図１３は本実施例におけるタイミング図を
示す。まず、電源投入時あるいはリセット時に基本周期
発生器４２０では基本周期αを決定し、それを基にα−
２，α−１， α＋１， α＋２と位相の異なった信号
を生成する。基本周期発生器４２０にリセット信号が印
加されると基本周期発生器４２０ではリセット信号が解
除されてからＨＳＹＮＣが入力される毎に基本クロック
１周期分の信号を発生する。基本周期発生器４２０では
ＨＳＹＮＣが発生するタイミングを基本クロックの何周
期分に当たるかを計数しておき、以後、同じ周期で信号
を発生させる。更に、この基本周期αから基本クロック
２周期分遅い信号、１周期分遅い信号、１周期分速い信
号、２周期分速い信号をそれぞれα−２， α−１，
α＋１， α＋２として生成する。ＨＳＹＮＣ比較器４
２１では基本周期発生器４２０にて生成された５本の基
本周期とＨＳＹＮＣを比較し、その結果をα−２， α
−１， α， α＋１， α＋２のそれぞれに対応した
５本の信号線で出力する。エンコーダ４２２ではＨＳＹ
ＮＣ比較器４２１から出力されるデータを３ビットにエ
ンコードして出力する。図１３において、初めのＨＳＹ
ＮＣは基本周期αと一致するため００１００が３ビット
にエンコードされ、０１０がＨＳＹＮＣ監視回路４２か
ら出力され、インターレースフラグテーブルメモリ３３
に与えられる。次のＨＳＹＮＣはα−１と一致するため
０００１０が３ビットにエンコードされ、００１がＨＳ
ＹＮＣ監視回路４２から出力され、インターレースフラ
グテーブルメモリ３３に与えられる。インターレースフ
ラグテーブルメモリ３３では、ＨＳＹＮＣ監視回路４２
から与えられる値とサンプリングカウンタ３４の値とか
らひとつのインターレースフラグを決定する。図１４に
インターレースフラグテーブルメモリ３３内に展開され
るインターレースフラグテーブルの内容の一例を示す。
例えば、ＦＬＣＤ１７の表示画面書換速度が比較的遅く
ＨＳＹＮＣ監視回路４２の出力値が０００でなおかつＣ
ＰＵ１からアクセスされたライン数が少ない場合には、
アドレスカウンタ３８からのアドレスが０からＮまで歩
進するのに伴って発生するアドレスの飛び方が比較的大
きい傾向を有するテーブルが選択される。一方、ＣＰＵ
１からアクセスされたライン数が多い場合には、ＦＬＣ
Ｄ１７の表示画面書き換え速度に依らず、アドレスカウ
ンタ３８からのアドレスが０からＮまで歩進するのに伴
って発生するアドレスの飛び方が比較的小さい傾向を有
するテーブルが選択され、見た目に違和感の無い表示の
更新を行なう。以後、アドレス変換テーブルメモリ３７
がインターレースフラグテーブルメモリ３３からインタ
ーレースフラグを受け取りインターレースモードを決定
する動作は第１実施例と同じである。FIG. 13 shows a timing chart in this embodiment. First, at the time of power-on or reset, the basic cycle generator 420 determines the basic cycle α, and based on that, α−
Signals having different phases from 2, α-1, α + 1, α + 2 are generated. When the reset signal is applied to the basic cycle generator 420, the basic cycle generator 420 generates a signal for one cycle of the basic clock every time HSYNC is input after the reset signal is released. The basic cycle generator 420 counts the number of cycles of the basic clock at which the timing of HSYNC is generated, and thereafter, signals are generated at the same cycle. Further, a signal that is two cycles slower than the basic clock α, a signal that is one cycle slower, a signal that is one cycle faster, and a signal that is two cycles faster from the basic clock cycle α are α-2, α-1,
It is generated as α + 1 and α + 2. HSYNC comparator 4
At 21, the five basic cycles generated by the basic cycle generator 420 are compared with HSYNC, and the results are α-2, α.
Five signal lines corresponding to each of -1, α, α + 1, and α + 2 are used for output. The encoder 422 uses HSY
The data output from the NC comparator 421 is encoded into 3 bits and output. In FIG. 13, the first HSY
Since NC matches the basic cycle α, 00100 is encoded into 3 bits, 010 is output from the HSYNC monitoring circuit 42, and the interlace flag table memory 33 is output.
Given to. Since the next HSYNC matches α-1, 00010 is encoded in 3 bits and 001 is HS.
It is output from the YNC monitoring circuit 42 and given to the interlace flag table memory 33. In the interlace flag table memory 33, the HSYNC monitoring circuit 42
One interlace flag is determined from the value given by the above and the value of the sampling counter 34. FIG. 14 shows an example of the contents of the interlace flag table developed in the interlace flag table memory 33.
For example, the display screen rewriting speed of the FLCD 17 is relatively slow, and the output value of the HSYNC monitoring circuit 42 is 000, and C
If the number of lines accessed from PU1 is small,
A table is selected which tends to have a relatively large jump in address as the address from the address counter 38 advances from 0 to N. On the other hand, CPU
If there are many lines accessed from 1, FLC
A table having a tendency that the way of jumping the address generated as the address from the address counter 38 steps from 0 to N is relatively small is selected irrespective of the display screen rewriting speed of D17. Update the missing display. After that, the address conversion table memory 37
The operation for receiving the interlace flag from the interlace flag table memory 33 and determining the interlace mode is the same as that of the first embodiment.

【００５７】本例では、基本周期を決定するタイミング
としてリセットがかけられた時としているが、図１２に
おけるリセット信号の代わりに基本周期発生器を初期化
する専用の初期化信号を入力し、任意のタイミングで基
本周期を変えられるようにすることもできる。In this example, when the reset is applied as the timing for determining the basic period, a dedicated initialization signal for initializing the basic period generator is input instead of the reset signal in FIG. It is also possible to change the basic cycle at the timing of.

【００５８】また、基本周期を作る基本クロックを生成
するのに発振器を用いたが、各ブロックの回路を動作さ
せるために使用しているクロック信号を分周して利用し
たり、他の信号から基本クロックを作り出してもかまわ
ず、本例の構成に限られたものではない。Although the oscillator is used to generate the basic clock for forming the basic cycle, the clock signal used for operating the circuit of each block is divided and used, or from another signal. The basic clock may be created, and the configuration is not limited to this example.

【００５９】本例において、ＦＬＣＤ１７の書換速度は
異常事態にならない限りある特定の範囲内で変化するも
のとして考えられている。仮にＦＬＣＤ１７に異常が発
生し、ＨＳＹＮＣの発生周期が極端に速くなったり遅く
なったりして複数のＨＳＹＮＣ監視信号のいずれにも一
致しない場合には、図１２に示すようにエンコーダ４２
２の出力として異常を通知するＡｌａｒｍ信号を設け、
外部にてＬＥＤを点灯させるような回路を設けて異常を
知らせることもできる。In this example, the rewriting speed of the FLCD 17 is considered to change within a certain range unless an abnormal situation occurs. If an abnormality occurs in the FLCD 17 and the HSYNC generation cycle becomes extremely fast or slow and does not match any of the plurality of HSYNC monitoring signals, the encoder 42 is set as shown in FIG.
As an output of 2, an Alarm signal for notifying an abnormality is provided,
It is also possible to provide a circuit for turning on the LED externally to notify the abnormality.

【００６０】図１５にＨＳＹＮＣ監視回路４２が発生す
るＡｌａｒｍ信号を利用したＬＥＤ点灯回路の一例を示
す。図において１０２は異常を通知するためのＬＥＤ、
１０１はＬＥＤ１０２に流れる電流を制限する抵抗、１
０３はＡｌａｒｍ信号を受けてＬＥＤ１０２に流れる電
流を制御するトランジスタ、１０４はトランジスタ１０
３のベース電極に流れる電流を制限する抵抗である。FIG. 15 shows an example of an LED lighting circuit using the Alarm signal generated by the HSYNC monitoring circuit 42. In the figure, 102 is an LED for notifying an abnormality,
101 is a resistor for limiting the current flowing through the LED 102, 1
Reference numeral 03 is a transistor that receives the Alarm signal and controls the current flowing through the LED 102. Reference numeral 104 is the transistor 10.
3 is a resistance that limits the current flowing through the base electrode of No. 3.

【００６１】本例において、ＨＳＹＮＣが５つの基本周
期からはずれと、Ａｌａｒｍ信号の電圧レベルがＨｉｇ
ｈに遷移するものとする。Ａｌａｒｍ信号の電圧レベル
がＨｉｇｈになると、トランジスタ１０３が作動しＬＥ
Ｄ１０２に電流が流れ点灯することにより、ＦＬＣＤパ
ネルの異常を知ることができる。In this example, when HSYNC deviates from the five basic periods, the voltage level of the Alarm signal becomes High.
It is assumed that the transition is to h. When the voltage level of the Alarm signal becomes High, the transistor 103 is activated and LE is activated.
An abnormality in the FLCD panel can be known by turning on and lighting the D102.

【００６２】以上説明したように、本実施例によれば、
例えばアドレス変換テーブル等のアドレス変換手段から
表示画面上の複数の表示素子よりなる操作ラインの複数
分の間隔をおいてこのラインのアドレスが発生する、い
わゆるインターレースモードでアクセスされその状態が
更新される書換動作において、上記アドレス変換手段は
複数の変換手段を有し、これらが表示画面を構成するＦ
ＬＣ等の表示装置からの表示データの送信を要求する信
号の発生周期及び表示の更新を行うアドレス数に応じて
設定されるため、前記表示装置の表示画面書き換え速度
及びＣＰＵからアクセスされたライン数に応じて上記イ
ンターレースモードを異ならせることができる。As described above, according to this embodiment,
For example, an address conversion means such as an address conversion table generates an address of an operation line composed of a plurality of display elements on a display screen at intervals of a plurality of lines, which is accessed in a so-called interlaced mode and its state is updated. In the rewriting operation, the address conversion means has a plurality of conversion means, which form a display screen.
Since it is set according to the generation period of a signal requesting the transmission of display data from a display device such as LC and the number of addresses for updating the display, the display screen rewriting speed of the display device and the number of lines accessed from the CPU The interlace mode can be changed according to the above.

【００６３】従って、特に、低温時に表示画面の書き換
え速度が遅くなったときにおける表示画面のフリッカを
防止することができる。また、ＣＰＵからアクセスされ
たライン数に応じて上記ラインのアクセスの仕方を異な
らせることができるため、ＣＰＵからアクセスされたラ
イン数が少ない場合には発生するアドレスの飛び方を大
きくすることにより画像のばらけを防止し、逆にＣＰＵ
からアクセスされたライン数が多い場合には発生するア
ドレスの飛び方を小さくすることにより見た目に違和感
の無い表示の更新を行うことができる。Therefore, it is possible to prevent the flicker of the display screen especially when the rewriting speed of the display screen becomes low at a low temperature. Further, since the way of accessing the above lines can be changed according to the number of lines accessed from the CPU, when the number of lines accessed from the CPU is small, the method of jumping the generated address can be increased. Prevents the loosening of the CPU and, conversely, the CPU
When the number of lines accessed from is large, it is possible to update the display without making the appearance uncomfortable by reducing the generated address jump.

【００６４】[0064]

【発明の効果】以上説明のように、本発明によれば、表
示装置の表示更新動作にかかる時間の変化を的確に検出
し、最適な書換え制御を行なうことができる。As described above, according to the present invention, it is possible to accurately detect the change in time required for the display update operation of the display device and perform the optimum rewriting control.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の表示制御装置を組み込んだ
情報処理装置全体のブロック構成図FIG. 1 is a block configuration diagram of an entire information processing device incorporating a display control device according to an embodiment of the present invention.

【図２】本発明の一実施例としてのＦＬＣＤインターフ
ェースの構成を示すブロック図FIG. 2 is a block diagram showing a configuration of an FLCD interface as one embodiment of the present invention.

【図３】ＨＳＹＮＣ計測器の構成例を示すブロック図FIG. 3 is a block diagram showing a configuration example of an HSYNC measuring instrument.

【図４】ＨＳＹＮＣ計測器の構成例におけるタイミング
チャートFIG. 4 is a timing chart of a configuration example of an HSYNC measuring instrument.

【図５】上記ＦＬＣＤインターフェースの基本的動作を
説明するためのタイミングチャートFIG. 5 is a timing chart for explaining the basic operation of the FLCD interface.

【図６】アドレス変換テーブルメモリ内のアドレス変換
テーブルの内容を示す模式図FIG. 6 is a schematic diagram showing the contents of an address conversion table in an address conversion table memory.

【図７】インターレースフラグテーブルメモリ内のイン
ターレースフラグテーブルの内容を示す模式図FIG. 7 is a schematic diagram showing the contents of an interlace flag table in an interlace flag table memory.

【図８】本発明の第２の実施例としてのＦＬＣＤインタ
ーフェースの構成を示すブロック図FIG. 8 is a block diagram showing a configuration of an FLCD interface as a second embodiment of the present invention.

【図９】ＨＳＹＮＣカウンタの動作を示すタイミングチ
ャートFIG. 9 is a timing chart showing the operation of the HSYNC counter.

【図１０】本発明の第２の実施例におけるインターレー
スフラグテーブルメモリ内のインターレースフラグテー
ブルの内容を示す模式図FIG. 10 is a schematic diagram showing the contents of the interlace flag table in the interlace flag table memory in the second embodiment of the present invention.

【図１１】本発明の第３の実施例としてのＦＬＣＤイン
ターフェースの構成を示すブロック図FIG. 11 is a block diagram showing the configuration of an FLCD interface as a third embodiment of the present invention.

【図１２】ＨＳＹＮＣ監視回路の構成例を示すブロック
図FIG. 12 is a block diagram showing a configuration example of an HSYNC monitoring circuit.

【図１３】ＨＳＹＮＣ監視回路の構成例におけるタイミ
ングチャートFIG. 13 is a timing chart of a configuration example of an HSYNC monitoring circuit.

【図１４】本発明の第３の実施例におけるインターレー
スフラグテーブルメモリ内のインターレースフラグテー
ブルの内容を示す模式図FIG. 14 is a schematic diagram showing the contents of the interlace flag table in the interlace flag table memory in the third embodiment of the present invention.

【図１５】Ａｌａｒｍ信号発生時のＬＥＤ点灯回路FIG. 15: LED lighting circuit when an Alarm signal is generated

【符号の説明】[Explanation of symbols]

１ ＣＰＵ ２ システムバス ３ メインメモリ ４ ＤＭＡＣ ５ ＬＡＮインターフェース ６ ＬＡＮ ７ Ｉ／Ｏ ８ ハードディスク ９ フロッピーディスク １０ ディスクインターフェース １１ プリンタ １２ スキャナ １３ スキャナ／プリンタインターフェース １４ キーボード １５ マウス １６ キーインターフェース １７ ＦＬＣＤ １８ ＦＬＣＤインターフェース １９ アドレスバスドライバ ２０ コントロールバスドライバ ２１，２８，２９，３９ データバスドライバ ２２ ラインアドレス変換回路 ２３ アドレスセレクタ ２４ メモリコントローラ ２５ ビデオメモリ ２６ ドライバレシーバ ２７ 同期制御回路 ３０ ＦＩＦＯ（Ａ）メモリ ３１ ＦＩＦＯ（Ｂ）メモリ ３２ アドレス変換回路 ３３ インターレースフラグテーブルメモリ ３４ サンプリングカウンタ ３５ ＨＳＹＮＣ計測器 ３６ アドレス／データ合成回路 ３７ アドレス変換テーブルメモリ ３８ アドレスカウンタ ４０ 発振器 ４１ ＨＳＹＮＣカウンタ ４２ ＨＳＹＮＣ監視回路 １０１，１０４ 抵抗 １０２ ＬＥＤ １０３ トランジスタ ３５０ カウンタ ３５１ ラッチ ３５２ タイミング生成回路 ３５３ フリップフロップ ４２０ 基本周期発生器 ４２１ ＨＳＹＮＣ比較器 ４２２ エンコーダ Ｓ１，Ｓ２，Ｓ３ スイッチ 1 CPU 2 System Bus 3 Main Memory 4 DMAC 5 LAN Interface 6 LAN 7 I / O 8 Hard Disk 9 Floppy Disk 10 Disk Interface 11 Printer 12 Scanner 13 Scanner / Printer Interface 14 Keyboard 15 Mouse 16 Key Interface 17 FLCD 18 FLCD Interface 19 Address Bus driver 20 Control bus driver 21, 28, 29, 39 Data bus driver 22 Line address conversion circuit 23 Address selector 24 Memory controller 25 Video memory 26 Driver receiver 27 Synchronous control circuit 30 FIFO (A) memory 31 FIFO (B) memory 32 Address conversion circuit 33 Interlace flag table memory 34 Service Pulling counter 35 HSYNC measuring instrument 36 Address / data synthesis circuit 37 Address conversion table memory 38 Address counter 40 Oscillator 41 HSYNC counter 42 HSYNC monitoring circuit 101, 104 Resistance 102 LED 103 Transistor 350 Counter 351 Latch 352 Timing generation circuit 353 Flip-flop 420 Basic Cycle generator 421 HSYNC comparator 422 Encoder S1, S2, S3 switch

フロントページの続き (72)発明者 小野 研一郎 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 棚橋 淳一 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 森本 はじめ 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 島倉 正美 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内Front page continued (72) Inventor Kenichiro Ono 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc. (72) Inventor Junichi Tanahashi 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc. (72) Inventor Morimoto Hajime 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc. (72) Inventor Masami Shimakura 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 更新された表示状態を保持できる表示素
子が配列された表示画面を具え、該表示画面において表
示データに基づいた表示の更新を行う表示装置のための
表示制御装置において、 前記表示装置から出力される表示データの送信を要求す
る要求信号の発生周期を計測する手段と、 前記表示素子の各々に対応したアドレスを該表示素子の
配列の順序で発生するアドレス発生手段と、 該アドレス発生手段が発生するアドレスを、前記表示素
子の所定数分間隔をおいた表示素子に対応したアドレス
に対応づけるための変換手段と、 前記所定数をそれぞれ異ならせるアドレス変換手段と、 前記要求信号の発生周期及び表示の更新を行うアドレス
数に応じて前記アドレス変換手段を制御する制御手段
と、 前記複数の表示素子の各々に応じて当該表示素子の表示
データを記憶する記憶手段と、 前記アドレス発生手段によって発生されたアドレスを前
記変換手段によって変換されたアドレスで指定される表
示素子に対応した表示データを、前記記憶手段から前記
表示装置へ転送する転送手段と、 を具えたことを特徴とする表示制御装置。1. A display control device for a display device, comprising a display screen in which display elements capable of holding an updated display state are arranged, and updating the display based on display data on the display screen. Means for measuring a generation cycle of a request signal for requesting transmission of display data output from the device; address generating means for generating an address corresponding to each of the display elements in the order of arrangement of the display elements; The address generated by the generating means, the conversion means for associating with the address corresponding to the display element at a predetermined number of intervals of the display element, the address conversion means for making the predetermined number different, and the request signal A control unit that controls the address conversion unit according to the number of addresses for updating the display period and the display, and according to each of the plurality of display elements. Storage means for storing display data of the display element, and display data corresponding to the display element designated by the address converted by the converting means for converting the address generated by the address generating means from the storage means. A display control device comprising: a transfer means for transferring to the device. 【請求項２】 更新された表示状態を保持できる表示素
子が配列された表示画面を具え、該表示画面において表
示データに基づいた表示の更新を行う表示装置のための
表示制御方法において、 前記表示装置から出力される表示データの送信を要求す
る要求信号の発生周期を計測し、 前記表示素子の各々に対応したアドレスを、該表示素子
の配列の順序で発生し、 前記要求信号の発生周期と表示を行うアドレスの数に応
じて所定数を決定し、 前記アドレスを前記所定数の間隔をおいた表示素子に対
応したアドレスに変換し、 該変換したアドレスに基づいて、表示データを前記表示
手段に転送することを特徴とする表示制御方法。2. A display control method for a display device, comprising a display screen in which display elements capable of holding an updated display state are arranged, and updating the display based on display data on the display screen. The generation cycle of the request signal requesting the transmission of the display data output from the device is measured, the address corresponding to each of the display elements is generated in the order of the arrangement of the display elements, and the generation cycle of the request signal is generated. A predetermined number is determined according to the number of addresses to be displayed, the address is converted into an address corresponding to the display element having the predetermined number of intervals, and the display data is displayed based on the converted address. A display control method characterized in that the display is transferred to.