JPH0683286A - 表示装置の駆動回路 - Google Patents
表示装置の駆動回路Info
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- JPH0683286A JPH0683286A JP4230558A JP23055892A JPH0683286A JP H0683286 A JPH0683286 A JP H0683286A JP 4230558 A JP4230558 A JP 4230558A JP 23055892 A JP23055892 A JP 23055892A JP H0683286 A JPH0683286 A JP H0683286A
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- gate
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Abstract
(57)【要約】
【構成】 シフトレジスタを分割した各レジスタブロッ
クSR11〜SR1n間と各レジスタブロックSR21〜SR
2n間にそれぞれNANDゲートTGを配置する。 【効果】 レジスタブロックSR11〜SR1nとレジスタ
ブロックSR21〜SR2nのみならず、各レジスタブロッ
クSR間に配置されたNANDゲートTGにも冗長構成
を採用することにより、このNANDゲートTGに異常
が発生した場合にも修復が可能となり、表示装置の製造
上の歩留り向上に貢献することができるようになる。
クSR11〜SR1n間と各レジスタブロックSR21〜SR
2n間にそれぞれNANDゲートTGを配置する。 【効果】 レジスタブロックSR11〜SR1nとレジスタ
ブロックSR21〜SR2nのみならず、各レジスタブロッ
クSR間に配置されたNANDゲートTGにも冗長構成
を採用することにより、このNANDゲートTGに異常
が発生した場合にも修復が可能となり、表示装置の製造
上の歩留り向上に貢献することができるようになる。
Description
【0001】
【産業上の利用分野】本発明は、表示装置の駆動回路に
関し、特に、液晶表示装置等に一体形成される表示装置
の駆動回路に関する。
関し、特に、液晶表示装置等に一体形成される表示装置
の駆動回路に関する。
【0002】
【従来の技術】液晶テレビジョン等に用いられるアクテ
ィブマトリクス型液晶表示装置は、液晶パネルの走査線
本数分の走査信号線と1本の走査線の画素数に応じた表
示信号線を備え、各表示信号線に表示信号を印加してお
き1本の走査信号線をアクティブとすることにより1走
査線分の表示信号を液晶パネルに送り込むようになって
いる。そして、各表示信号線にそれぞれ対応する走査線
の表示信号を印加しながら、アクティブとなる走査信号
線を順次切り換えることにより液晶パネルに1画面分の
画像を表示することができる。しかし、液晶テレビジョ
ン等に用いられる液晶表示装置は、特に近年の大画面高
画質化により走査信号線や表示信号線が膨大な数になる
ので、これらの走査信号や表示信号を外部からパラレル
に供給するのでは、表示装置の信号入力端子数が多くな
りすぎる。
ィブマトリクス型液晶表示装置は、液晶パネルの走査線
本数分の走査信号線と1本の走査線の画素数に応じた表
示信号線を備え、各表示信号線に表示信号を印加してお
き1本の走査信号線をアクティブとすることにより1走
査線分の表示信号を液晶パネルに送り込むようになって
いる。そして、各表示信号線にそれぞれ対応する走査線
の表示信号を印加しながら、アクティブとなる走査信号
線を順次切り換えることにより液晶パネルに1画面分の
画像を表示することができる。しかし、液晶テレビジョ
ン等に用いられる液晶表示装置は、特に近年の大画面高
画質化により走査信号線や表示信号線が膨大な数になる
ので、これらの走査信号や表示信号を外部からパラレル
に供給するのでは、表示装置の信号入力端子数が多くな
りすぎる。
【0003】そこで、図3に示すように、液晶表示装置
に液晶パネル1と共に走査信号線駆動回路2と表示信号
線駆動回路3を一体形成したものが従来から用いられて
いる。この液晶表示装置は、外部からシリアルに走査信
号や表示信号を供給すると、走査信号線駆動回路2と表
示信号線駆動回路3がこれをパラレル変換してそれぞれ
液晶パネル1の走査信号線4と表示信号線5に送り込む
ようになっている。従って、外部から走査信号と表示信
号をシリアルに供給するだけで足りるので、液晶表示装
置の端子数を大幅に削減することができる。なお、走査
信号線駆動回路2と表示信号線駆動回路3は、液晶パネ
ル1のスイッチングトランジスタと同じ薄膜トランジス
タ等の素子を用いて同時に形成される。
に液晶パネル1と共に走査信号線駆動回路2と表示信号
線駆動回路3を一体形成したものが従来から用いられて
いる。この液晶表示装置は、外部からシリアルに走査信
号や表示信号を供給すると、走査信号線駆動回路2と表
示信号線駆動回路3がこれをパラレル変換してそれぞれ
液晶パネル1の走査信号線4と表示信号線5に送り込む
ようになっている。従って、外部から走査信号と表示信
号をシリアルに供給するだけで足りるので、液晶表示装
置の端子数を大幅に削減することができる。なお、走査
信号線駆動回路2と表示信号線駆動回路3は、液晶パネ
ル1のスイッチングトランジスタと同じ薄膜トランジス
タ等の素子を用いて同時に形成される。
【0004】上記走査信号線駆動回路2や表示信号線駆
動回路3は、それぞれシフトレジスタによって構成され
ている。シフトレジスタは、複数のレジスタ(フリップ
フロップ回路)が直列に接続された回路であり、第1桁
のレジスタに入力されたデータを外部から入力されるク
ロック信号に基づいて順に後方の桁のレジスタにシフト
すると共に、各桁のレジスタの出力をパラレルに取り出
すことができるようになっている。そして、走査信号線
駆動回路2では、各桁のレジスタの出力を走査信号線4
に接続することにより、シリアルな走査信号として1個
のアクティブデータを第1桁のレジスタに入力すると、
クロック信号ごとに走査信号線4が1本ずつ順にアクテ
ィブとなり、これによって液晶パネル1を走査すること
ができるようになる。また、表示信号線駆動回路3で
は、各桁のレジスタの出力を制御信号としてサンプルホ
ールド回路に入力し、このサンプルホールド回路を介し
て表示信号を各表示信号線5に接続する。表示信号線駆
動回路3は、1走査線分の表示信号を順に各表示信号線
5に出力する。
動回路3は、それぞれシフトレジスタによって構成され
ている。シフトレジスタは、複数のレジスタ(フリップ
フロップ回路)が直列に接続された回路であり、第1桁
のレジスタに入力されたデータを外部から入力されるク
ロック信号に基づいて順に後方の桁のレジスタにシフト
すると共に、各桁のレジスタの出力をパラレルに取り出
すことができるようになっている。そして、走査信号線
駆動回路2では、各桁のレジスタの出力を走査信号線4
に接続することにより、シリアルな走査信号として1個
のアクティブデータを第1桁のレジスタに入力すると、
クロック信号ごとに走査信号線4が1本ずつ順にアクテ
ィブとなり、これによって液晶パネル1を走査すること
ができるようになる。また、表示信号線駆動回路3で
は、各桁のレジスタの出力を制御信号としてサンプルホ
ールド回路に入力し、このサンプルホールド回路を介し
て表示信号を各表示信号線5に接続する。表示信号線駆
動回路3は、1走査線分の表示信号を順に各表示信号線
5に出力する。
【0005】ところで、アクティブマトリクス型液晶表
示装置は、歩留り向上が大きな課題となっているので、
上記一体形成される走査信号線駆動回路2や表示信号線
駆動回路3もシフトレジスタを複数並列に接続すること
による冗長構成を採ることが多い。ただし、単に例えば
2本のシフトレジスタを並列に接続しただけでは、双方
のシフトレジスタに1か所ずつでも欠陥が発生すると、
シフトレジスタの以降の桁の動作が全て異常となるため
修復が不可能になる。このため、シフトレジスタをそれ
ぞれ複数のレジスタブロックに分割し、各レジスタブロ
ックの出力を同じシフトレジスタの後方に隣接するレジ
スタブロックだけでなく、他のシフトレジスタの同じ桁
位置で対応するレジスタブロックにも送るようにしてシ
フト信号をクロスさせる構成が従来から用いられてい
る。この駆動回路の構成によれば、全てのシフトレジス
タに1か所以上の欠陥が生じても、同じ桁位置で対応す
るレジスタブロックにいずれか1つでも正常なものがあ
る限り修復可能となり、冗長構成の効率がよくなる。ま
た、この際、同じ桁位置で対応する各レジスタブロック
の出力を一旦全てゲート回路に入力し、このゲート回路
の出力を後方に隣接する各レジスタブロックにそれぞれ
送るようにすれば、欠陥のあるレジスタブロックが出力
する論理状態によっては、そのままでもゲート回路が正
常なレジスタブロックの出力のみを選択することができ
るようになり、修復作業の手間を軽減することができ
る。
示装置は、歩留り向上が大きな課題となっているので、
上記一体形成される走査信号線駆動回路2や表示信号線
駆動回路3もシフトレジスタを複数並列に接続すること
による冗長構成を採ることが多い。ただし、単に例えば
2本のシフトレジスタを並列に接続しただけでは、双方
のシフトレジスタに1か所ずつでも欠陥が発生すると、
シフトレジスタの以降の桁の動作が全て異常となるため
修復が不可能になる。このため、シフトレジスタをそれ
ぞれ複数のレジスタブロックに分割し、各レジスタブロ
ックの出力を同じシフトレジスタの後方に隣接するレジ
スタブロックだけでなく、他のシフトレジスタの同じ桁
位置で対応するレジスタブロックにも送るようにしてシ
フト信号をクロスさせる構成が従来から用いられてい
る。この駆動回路の構成によれば、全てのシフトレジス
タに1か所以上の欠陥が生じても、同じ桁位置で対応す
るレジスタブロックにいずれか1つでも正常なものがあ
る限り修復可能となり、冗長構成の効率がよくなる。ま
た、この際、同じ桁位置で対応する各レジスタブロック
の出力を一旦全てゲート回路に入力し、このゲート回路
の出力を後方に隣接する各レジスタブロックにそれぞれ
送るようにすれば、欠陥のあるレジスタブロックが出力
する論理状態によっては、そのままでもゲート回路が正
常なレジスタブロックの出力のみを選択することができ
るようになり、修復作業の手間を軽減することができ
る。
【0006】上記ゲート回路を用いた従来の冗長構成の
駆動回路を図4に示す。
駆動回路を図4に示す。
【0007】この駆動回路は、2本のシフトレジスタを
それぞれ同じ桁数ずつのレジスタブロックSR11、SR
12〜SR1nとレジスタブロックSR21、SR22〜SR2n
に分割したものである。走査信号又は表示信号の制御信
号は、2本のシフトレジスタの最も前方に位置するレジ
スタブロックSR11とレジスタブロックSR21の入力
(第1桁の入力)にそれぞれ入力されるようになってい
る。このレジスタブロックSR11とレジスタブロックS
R21の出力(最終桁の反転出力)は、共にNANDゲー
トTG2の入力にそれぞれ接続され、このNANDゲー
トTG2の出力は、後方に隣接するレジスタブロックS
R12とレジスタブロックSR22の入力(第1桁の入力)
にそれぞれ接続されている。そして、レジスタブロック
SR12とレジスタブロックSR22以降の各レジスタブロ
ックSR間も、それぞれNANDゲートTG3〜TGnを
介して同様に接続されている。従って、同じ桁位置で対
応するレジスタブロックSRの最終桁の反転出力が一致
する場合には、NANDゲートTGがこれらの入力を反
転した信号を出力し、結果的に前方のレジスタブロック
SRの最終桁の出力がそのまま後方に隣接するレジスタ
ブロックSRに送られることになる。また、レジスタブ
ロックSR11、SR12〜SR1nとレジスタブロックSR
21、SR22〜SR2nの各出力(最終桁の反転出力)は、
レジスタ検査用パッドRP11、RP12〜RP1nとレジス
タ検査用パッドRP21、RP22〜RP2nに接続されると
共に、最後方のレジスタブロックSR1nとレジスタブロ
ックSR2nの出力を除きプルアップ抵抗RPUを介して電
源VDDに接続されている。
それぞれ同じ桁数ずつのレジスタブロックSR11、SR
12〜SR1nとレジスタブロックSR21、SR22〜SR2n
に分割したものである。走査信号又は表示信号の制御信
号は、2本のシフトレジスタの最も前方に位置するレジ
スタブロックSR11とレジスタブロックSR21の入力
(第1桁の入力)にそれぞれ入力されるようになってい
る。このレジスタブロックSR11とレジスタブロックS
R21の出力(最終桁の反転出力)は、共にNANDゲー
トTG2の入力にそれぞれ接続され、このNANDゲー
トTG2の出力は、後方に隣接するレジスタブロックS
R12とレジスタブロックSR22の入力(第1桁の入力)
にそれぞれ接続されている。そして、レジスタブロック
SR12とレジスタブロックSR22以降の各レジスタブロ
ックSR間も、それぞれNANDゲートTG3〜TGnを
介して同様に接続されている。従って、同じ桁位置で対
応するレジスタブロックSRの最終桁の反転出力が一致
する場合には、NANDゲートTGがこれらの入力を反
転した信号を出力し、結果的に前方のレジスタブロック
SRの最終桁の出力がそのまま後方に隣接するレジスタ
ブロックSRに送られることになる。また、レジスタブ
ロックSR11、SR12〜SR1nとレジスタブロックSR
21、SR22〜SR2nの各出力(最終桁の反転出力)は、
レジスタ検査用パッドRP11、RP12〜RP1nとレジス
タ検査用パッドRP21、RP22〜RP2nに接続されると
共に、最後方のレジスタブロックSR1nとレジスタブロ
ックSR2nの出力を除きプルアップ抵抗RPUを介して電
源VDDに接続されている。
【0008】上記2本のシフトレジスタの各桁の出力
は、それぞれORゲートOGの入力に接続されている。
即ち、レジスタブロックSR11とレジスタブロックSR
21の第1桁の出力は、ORゲートOG11の入力にそれぞ
れ接続され、以降の各桁の出力は、ORゲートOG12〜
OG1kの入力にそれぞれ接続されている。そして、レジ
スタブロックSR12〜SR1nとレジスタブロックSR22
〜SR2nの各桁の出力は、ORゲートOG21〜OG2k〜
ORゲートOGn1〜OGnkの入力にそれぞれ接続されて
いる。また、これら2本のシフトレジスタの各桁の出力
は、それぞれプルダウン抵抗RPDを介して接地されてい
る。これらORゲートOGの各出力は、駆動回路が走査
信号線駆動回路2である場合には走査信号線4にそれぞ
れ接続され、表示信号線駆動回路3である場合には、制
御信号としてサンプルホールド回路に接続される。
は、それぞれORゲートOGの入力に接続されている。
即ち、レジスタブロックSR11とレジスタブロックSR
21の第1桁の出力は、ORゲートOG11の入力にそれぞ
れ接続され、以降の各桁の出力は、ORゲートOG12〜
OG1kの入力にそれぞれ接続されている。そして、レジ
スタブロックSR12〜SR1nとレジスタブロックSR22
〜SR2nの各桁の出力は、ORゲートOG21〜OG2k〜
ORゲートOGn1〜OGnkの入力にそれぞれ接続されて
いる。また、これら2本のシフトレジスタの各桁の出力
は、それぞれプルダウン抵抗RPDを介して接地されてい
る。これらORゲートOGの各出力は、駆動回路が走査
信号線駆動回路2である場合には走査信号線4にそれぞ
れ接続され、表示信号線駆動回路3である場合には、制
御信号としてサンプルホールド回路に接続される。
【0009】上記従来の駆動回路は、2本のシフトレジ
スタに試験用の信号を入力してクロック信号によりシフ
ト動作させ、レジスタ検査用パッドRP11、RP12〜R
P1nとレジスタ検査用パッドRP21、RP22〜RP2nの
電位をモニタすることにより、レジスタブロックSR1
1、SR12〜SR1nとレジスタブロックSR21、SR22
〜SR2nの欠陥を検査することができる。従って、例え
ばレジスタ検査用パッドRP21の電位をモニタしてレジ
スタブロックSR21の異常を検出した場合には、レジス
タブロックSR21の出力を図示×印の位置で遮断する。
この出力の遮断は、基板上にパターン形成された配線を
レーザ光の照射等によって切断することにより行うこと
ができる。すると、レジスタブロックSR21の出力が接
続していたNANDゲートTG2の入力は、プルアップ
抵抗RPUを介した電源VDDによって常にHレベルに固定
されるので、このNANDゲートTG2の出力は、レジ
スタブロックSR11の出力にのみ依存したものとなり、
後方に隣接するレジスタブロックSR12、SR22の第1
桁には正常なシフト信号のみが入力されるようになる。
そして、以降のレジスタブロックSR12〜SR1n-1とレ
ジスタブロックSR22〜SR2n-1の異常を検出した場合
にも、同様にその出力を遮断すれば、同一桁位置で対応
する双方のレジスタブロックSRに欠陥が発生しない限
り修復が可能となる。また、レジスタブロックSRの欠
陥が出力を常にHレベルに固定するものである場合に
は、この出力を遮断したのと同じ状態になるため、レー
ザ光等による修復作業を行わなくても、以降のレジスタ
ブロックSRを正常に動作させることができる。
スタに試験用の信号を入力してクロック信号によりシフ
ト動作させ、レジスタ検査用パッドRP11、RP12〜R
P1nとレジスタ検査用パッドRP21、RP22〜RP2nの
電位をモニタすることにより、レジスタブロックSR1
1、SR12〜SR1nとレジスタブロックSR21、SR22
〜SR2nの欠陥を検査することができる。従って、例え
ばレジスタ検査用パッドRP21の電位をモニタしてレジ
スタブロックSR21の異常を検出した場合には、レジス
タブロックSR21の出力を図示×印の位置で遮断する。
この出力の遮断は、基板上にパターン形成された配線を
レーザ光の照射等によって切断することにより行うこと
ができる。すると、レジスタブロックSR21の出力が接
続していたNANDゲートTG2の入力は、プルアップ
抵抗RPUを介した電源VDDによって常にHレベルに固定
されるので、このNANDゲートTG2の出力は、レジ
スタブロックSR11の出力にのみ依存したものとなり、
後方に隣接するレジスタブロックSR12、SR22の第1
桁には正常なシフト信号のみが入力されるようになる。
そして、以降のレジスタブロックSR12〜SR1n-1とレ
ジスタブロックSR22〜SR2n-1の異常を検出した場合
にも、同様にその出力を遮断すれば、同一桁位置で対応
する双方のレジスタブロックSRに欠陥が発生しない限
り修復が可能となる。また、レジスタブロックSRの欠
陥が出力を常にHレベルに固定するものである場合に
は、この出力を遮断したのと同じ状態になるため、レー
ザ光等による修復作業を行わなくても、以降のレジスタ
ブロックSRを正常に動作させることができる。
【0010】なお、上記検査によってレジスタブロック
SRに異常が検出された場合には、このレジスタブロッ
クSRの各桁の出力も遮断する。例えばレジスタブロッ
クSR21に異常が検出された場合には、このレジスタブ
ロックSR21の各桁の出力を図示×印の位置で遮断す
る。すると、ORゲートOG11〜OG1kの一方の入力が
プルダウン抵抗RPDを介して接地されることから常にL
レベルに固定されるので、これらのORゲートOG11〜
OG1kは、正常なレジスタブロックSR11の各桁の出力
のみをそのまま走査信号線やサンプルホールド回路に送
り出すことができる。
SRに異常が検出された場合には、このレジスタブロッ
クSRの各桁の出力も遮断する。例えばレジスタブロッ
クSR21に異常が検出された場合には、このレジスタブ
ロックSR21の各桁の出力を図示×印の位置で遮断す
る。すると、ORゲートOG11〜OG1kの一方の入力が
プルダウン抵抗RPDを介して接地されることから常にL
レベルに固定されるので、これらのORゲートOG11〜
OG1kは、正常なレジスタブロックSR11の各桁の出力
のみをそのまま走査信号線やサンプルホールド回路に送
り出すことができる。
【0011】
【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、集積回路に上記のようなレジスタ
検査用パッドRPが設けられると、このレジスタ検査用
パッドRPに発生する静電気によって回路素子が破壊さ
れ易くなり、特に液晶表示装置では、液晶を配向させる
ためにラビング処理を行う必要があるので、この際に発
生する非常に大きな静電気によってレジスタ検査用パッ
ドRPに接続するNANDゲートTGが破壊され易くな
る。そして、上記構成の駆動回路では、このNANDゲ
ートTGが破壊されると、たとえレジスタブロックSR
が全て正常であってももはや修復が不可能となる。
従来技術においては、集積回路に上記のようなレジスタ
検査用パッドRPが設けられると、このレジスタ検査用
パッドRPに発生する静電気によって回路素子が破壊さ
れ易くなり、特に液晶表示装置では、液晶を配向させる
ためにラビング処理を行う必要があるので、この際に発
生する非常に大きな静電気によってレジスタ検査用パッ
ドRPに接続するNANDゲートTGが破壊され易くな
る。そして、上記構成の駆動回路では、このNANDゲ
ートTGが破壊されると、たとえレジスタブロックSR
が全て正常であってももはや修復が不可能となる。
【0012】このため、従来の駆動回路では、各レジス
タブロックSR間に配置したNANDゲートTGが冗長
構成になっていないために、レジスタ検査用パッドRP
に発生した静電気によってこのNANDゲートTGが破
壊されると直ちに修復不可能となり、これが表示装置の
歩留りを低下させる大きな要因になるという問題が発生
していた。
タブロックSR間に配置したNANDゲートTGが冗長
構成になっていないために、レジスタ検査用パッドRP
に発生した静電気によってこのNANDゲートTGが破
壊されると直ちに修復不可能となり、これが表示装置の
歩留りを低下させる大きな要因になるという問題が発生
していた。
【0013】なお、レジスタ検査用パッドRPを設けな
ければ、NANDゲートTGが静電気によって破壊され
るおそれもほとんどなくなる。しかしながら、このレジ
スタ検査用パッドRPを用いない場合には、駆動回路の
動作に異常が発生した場合、各レジスタブロックSRの
出力をレーザ光等によって1つずつ切断し、これによっ
て異常が解消されなかった場合には、切断箇所を再び接
続する作業を繰り返す必要があるため、修復作業が極め
て面倒なものになるという新たな問題が生じる。
ければ、NANDゲートTGが静電気によって破壊され
るおそれもほとんどなくなる。しかしながら、このレジ
スタ検査用パッドRPを用いない場合には、駆動回路の
動作に異常が発生した場合、各レジスタブロックSRの
出力をレーザ光等によって1つずつ切断し、これによっ
て異常が解消されなかった場合には、切断箇所を再び接
続する作業を繰り返す必要があるため、修復作業が極め
て面倒なものになるという新たな問題が生じる。
【0014】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、分割したレ
ジスタブロック間に配置するゲート回路を冗長構成とす
ることにより、このゲート回路が破壊された場合にも修
復可能となる表示装置の駆動回路を提供することにあ
る。
れたものであり、その目的とするところは、分割したレ
ジスタブロック間に配置するゲート回路を冗長構成とす
ることにより、このゲート回路が破壊された場合にも修
復可能となる表示装置の駆動回路を提供することにあ
る。
【0015】
【課題を解決するための手段】本発明の請求項1による
表示装置の駆動回路は、シリアルに入力したデータをパ
ラレルに変換してデータを出力するシフトレジスタを複
数並列に接続した冗長構成の表示装置の駆動回路であっ
て、並列接続された各シフトレジスタはそれぞれ同じ桁
数ごとの複数のレジスタブロックに分割されていて、並
列接続されたシフトレジスタの数と同数の入力端子と1
つの出力端子とを有するゲート回路が、各シフトレジス
タの分割されたレジスタブロック間にそれぞれ配置さ
れ、これら各ゲート回路の入力端子は当該シフトレジス
タにおける前方に隣接するレジスタブロックの最終桁の
出力と他のシフトレジスタにおける同じ桁位置で対応す
るレジスタブロックの各最終桁の出力とにそれぞれ接続
され、かつ各ゲート回路の出力端子は当該シフトレジス
タにおける後方に隣接するレジスタブロックの第1桁の
入力と他のシフトレジスタにおける同じ桁位置で対応す
るレジスタブロックの各第1桁の入力とに並列に接続さ
れている。
表示装置の駆動回路は、シリアルに入力したデータをパ
ラレルに変換してデータを出力するシフトレジスタを複
数並列に接続した冗長構成の表示装置の駆動回路であっ
て、並列接続された各シフトレジスタはそれぞれ同じ桁
数ごとの複数のレジスタブロックに分割されていて、並
列接続されたシフトレジスタの数と同数の入力端子と1
つの出力端子とを有するゲート回路が、各シフトレジス
タの分割されたレジスタブロック間にそれぞれ配置さ
れ、これら各ゲート回路の入力端子は当該シフトレジス
タにおける前方に隣接するレジスタブロックの最終桁の
出力と他のシフトレジスタにおける同じ桁位置で対応す
るレジスタブロックの各最終桁の出力とにそれぞれ接続
され、かつ各ゲート回路の出力端子は当該シフトレジス
タにおける後方に隣接するレジスタブロックの第1桁の
入力と他のシフトレジスタにおける同じ桁位置で対応す
るレジスタブロックの各第1桁の入力とに並列に接続さ
れている。
【0016】また、本発明の請求項2による表示装置の
駆動回路は、シリアルに入力したデータをパラレルに変
換してデータを出力するシフトレジスタを複数並列に接
続した冗長構成の表示装置の駆動回路であって、並列接
続された各シフトレジスタはそれぞれ任意の桁数ごとの
複数のレジスタブロックに分割されていて、並列接続さ
れたシフトレジスタの数と同数の入力端子と1つの出力
端子とを有するゲート回路が、各シフトレジスタの分割
されたレジスタブロック間にそれぞれ配置され、これら
各ゲート回路の入力端子は当該シフトレジスタにおける
前方に隣接するレジスタブロックの最終桁の出力と他の
シフトレジスタにおけるこの最終桁に対応するレジスタ
ブロックの対応桁の出力とがそれぞれ接続され、かつ各
ゲート回路の出力端子は当該シフトレジスタにおける後
方に隣接するレジスタブロックの第1桁の入力に接続さ
れている。
駆動回路は、シリアルに入力したデータをパラレルに変
換してデータを出力するシフトレジスタを複数並列に接
続した冗長構成の表示装置の駆動回路であって、並列接
続された各シフトレジスタはそれぞれ任意の桁数ごとの
複数のレジスタブロックに分割されていて、並列接続さ
れたシフトレジスタの数と同数の入力端子と1つの出力
端子とを有するゲート回路が、各シフトレジスタの分割
されたレジスタブロック間にそれぞれ配置され、これら
各ゲート回路の入力端子は当該シフトレジスタにおける
前方に隣接するレジスタブロックの最終桁の出力と他の
シフトレジスタにおけるこの最終桁に対応するレジスタ
ブロックの対応桁の出力とがそれぞれ接続され、かつ各
ゲート回路の出力端子は当該シフトレジスタにおける後
方に隣接するレジスタブロックの第1桁の入力に接続さ
れている。
【0017】
【作用】請求項1の発明によれば、各シフトレジスタ
は、従来と同様にそれぞれ同じ桁数ごとの複数のレジス
タブロックに分割されている。従って、いずれかのレジ
スタブロックの動作に異常がある場合には、その最終桁
の出力を遮断すると共に、これに代えて同じ桁位置で対
応する他のレジスタブロックの最終桁の出力のみが有効
となるような固定された論理状態をゲート回路に供給す
れば、レジスタブロックの異常がその後方にまで影響を
与えるのを防止することができる。
は、従来と同様にそれぞれ同じ桁数ごとの複数のレジス
タブロックに分割されている。従って、いずれかのレジ
スタブロックの動作に異常がある場合には、その最終桁
の出力を遮断すると共に、これに代えて同じ桁位置で対
応する他のレジスタブロックの最終桁の出力のみが有効
となるような固定された論理状態をゲート回路に供給す
れば、レジスタブロックの異常がその後方にまで影響を
与えるのを防止することができる。
【0018】しかも、請求項1の発明では、各シフトレ
ジスタにおける同じ桁位置で対応するレジスタブロック
とその後方に隣接するレジスタブロックとの間に、各シ
フトレジスタごとの複数のゲート回路がそれぞれ設けら
れている。そして、各シフトレジスタにおける同じ桁位
置で対応するレジスタブロックとその後方に隣接するレ
ジスタブロックとの間に位置するゲート回路は、前方の
全てのレジスタブロックの最終桁の出力を共通に入力す
ると共に、出力を後方の全てのレジスタブロックの第1
桁に共通に入力させるようになっている。従って、いず
れかのゲート回路の動作に異常がある場合には、そのゲ
ート回路の出力を遮断することにより、後方の全てのレ
ジスタブロックの第1桁に同じ桁間位置で対応する他の
ゲート回路の正常な出力が入力されるようになり、ゲー
ト回路の異常がその後方のレジスタブロックにまで影響
を与えるのを防止することができる。
ジスタにおける同じ桁位置で対応するレジスタブロック
とその後方に隣接するレジスタブロックとの間に、各シ
フトレジスタごとの複数のゲート回路がそれぞれ設けら
れている。そして、各シフトレジスタにおける同じ桁位
置で対応するレジスタブロックとその後方に隣接するレ
ジスタブロックとの間に位置するゲート回路は、前方の
全てのレジスタブロックの最終桁の出力を共通に入力す
ると共に、出力を後方の全てのレジスタブロックの第1
桁に共通に入力させるようになっている。従って、いず
れかのゲート回路の動作に異常がある場合には、そのゲ
ート回路の出力を遮断することにより、後方の全てのレ
ジスタブロックの第1桁に同じ桁間位置で対応する他の
ゲート回路の正常な出力が入力されるようになり、ゲー
ト回路の異常がその後方のレジスタブロックにまで影響
を与えるのを防止することができる。
【0019】なお、同じ桁間位置で対応するゲート回路
は入力も共通となるので、内部回路のリーク等により入
力側にも影響を及ぼす異常が発生した場合には、このゲ
ート回路の入力も遮断する必要がある。
は入力も共通となるので、内部回路のリーク等により入
力側にも影響を及ぼす異常が発生した場合には、このゲ
ート回路の入力も遮断する必要がある。
【0020】請求項2の発明によれば、各シフトレジス
タは、任意の桁数ごとの複数のレジスタブロックに分割
されると共に、これら分割されたレジスタブロック間に
それぞれゲート回路が設けられている。そして、各ゲー
ト回路の入力には、同じシフトレジスタにおける前方に
隣接するレジスタブロックの最終桁のみならず、他のシ
フトレジスタにおけるこの最終桁に対応する桁の出力が
接続されている。
タは、任意の桁数ごとの複数のレジスタブロックに分割
されると共に、これら分割されたレジスタブロック間に
それぞれゲート回路が設けられている。そして、各ゲー
ト回路の入力には、同じシフトレジスタにおける前方に
隣接するレジスタブロックの最終桁のみならず、他のシ
フトレジスタにおけるこの最終桁に対応する桁の出力が
接続されている。
【0021】従って、いずれかのレジスタブロックの動
作に異常がある場合には、その最終桁の出力を遮断する
と共に、これに代えて他のシフトレジスタにおけるこの
最終桁に対応する桁の出力のみが有効となるような固定
された論理状態をゲート回路に供給することにより、レ
ジスタブロックの異常がその後方にまで影響を与えるの
を防止することができる。
作に異常がある場合には、その最終桁の出力を遮断する
と共に、これに代えて他のシフトレジスタにおけるこの
最終桁に対応する桁の出力のみが有効となるような固定
された論理状態をゲート回路に供給することにより、レ
ジスタブロックの異常がその後方にまで影響を与えるの
を防止することができる。
【0022】また、いずれかのゲート回路の動作に異常
がある場合には、少なくともその後方に隣接するレジス
タブロックの最終桁の出力を遮断すると共に、これに代
えて他のシフトレジスタにおけるこの最終桁に対応する
桁の出力のみが有効となるような固定された論理状態を
次のゲート回路の入力に供給することにより、ゲート回
路の異常がその後方に隣接するレジスタブロックのさら
に後方にまで影響を与えるのを防止することができる。
がある場合には、少なくともその後方に隣接するレジス
タブロックの最終桁の出力を遮断すると共に、これに代
えて他のシフトレジスタにおけるこの最終桁に対応する
桁の出力のみが有効となるような固定された論理状態を
次のゲート回路の入力に供給することにより、ゲート回
路の異常がその後方に隣接するレジスタブロックのさら
に後方にまで影響を与えるのを防止することができる。
【0023】なお、請求項1及び請求項2の発明におい
て、いずれかのレジスタブロック又はゲート回路に異常
が検出された場合には、この異常の影響が及ぶレジスタ
ブロックの各桁のパラレル出力を遮断すると共に、これ
に代えて他のシフトレジスタにおける対応する桁のパラ
レル出力のみが有効となるようにして、正常なデータの
みを表示装置に出力できるようにするのは従来と同じで
ある。
て、いずれかのレジスタブロック又はゲート回路に異常
が検出された場合には、この異常の影響が及ぶレジスタ
ブロックの各桁のパラレル出力を遮断すると共に、これ
に代えて他のシフトレジスタにおける対応する桁のパラ
レル出力のみが有効となるようにして、正常なデータの
みを表示装置に出力できるようにするのは従来と同じで
ある。
【0024】
【実施例】以下に、本発明を実施例について説明する。
【0025】図1は本発明の一実施例を示すものであっ
て、液晶表示装置の駆動回路を示すブロック図である。
なお、前記図4に示した従来例と同様の機能を有する構
成部材には同じ番号を付記する。
て、液晶表示装置の駆動回路を示すブロック図である。
なお、前記図4に示した従来例と同様の機能を有する構
成部材には同じ番号を付記する。
【0026】本実施例は、アクティブマトリクス型液晶
表示装置における走査信号線駆動回路と表示信号線駆動
回路に用いられる駆動回路について説明する。
表示装置における走査信号線駆動回路と表示信号線駆動
回路に用いられる駆動回路について説明する。
【0027】この駆動回路は、2本のシフトレジスタを
それぞれ同じ桁数ずつのレジスタブロックSR11、SR
12〜SR1nとレジスタブロックSR21、SR22〜SR2n
に分割したものである。各レジスタブロックSRは、そ
れぞれ複数桁のレジスタを直列に接続したものであり、
各桁のレジスタに保持したデータをクロック信号に基づ
いて順に次の桁のレジスタにシフトするようになってい
る。そして、このレジスタブロックSRの入力は、第1
桁のレジスタに入力されることになり、最終桁のレジス
タの反転出力がレジスタブロックSRの出力となる。ま
た、各桁のレジスタの出力は、パラレルに取り出される
ようになっている。
それぞれ同じ桁数ずつのレジスタブロックSR11、SR
12〜SR1nとレジスタブロックSR21、SR22〜SR2n
に分割したものである。各レジスタブロックSRは、そ
れぞれ複数桁のレジスタを直列に接続したものであり、
各桁のレジスタに保持したデータをクロック信号に基づ
いて順に次の桁のレジスタにシフトするようになってい
る。そして、このレジスタブロックSRの入力は、第1
桁のレジスタに入力されることになり、最終桁のレジス
タの反転出力がレジスタブロックSRの出力となる。ま
た、各桁のレジスタの出力は、パラレルに取り出される
ようになっている。
【0028】2本のシフトレジスタの最も前方に位置す
るレジスタブロックSR11とレジスタブロックSR21の
入力には、この駆動回路が走査信号線駆動回路である場
合には走査信号がシリアルに入力され、表示信号線駆動
回路である場合には表示信号のサンプリング制御信号が
シリアルに入力されるようになっている。
るレジスタブロックSR11とレジスタブロックSR21の
入力には、この駆動回路が走査信号線駆動回路である場
合には走査信号がシリアルに入力され、表示信号線駆動
回路である場合には表示信号のサンプリング制御信号が
シリアルに入力されるようになっている。
【0029】一方のシフトレジスタにおける各レジスタ
ブロックSR11、SR12〜SR1nの間には、それぞれN
ANDゲートTG12、TG13〜TG1nが配置され、他方
のシフトレジスタにおける各レジスタブロックSR21、
SR22〜SR2nの間には、それぞれNANDゲートTG
22、TG23〜TG2nが配置されている。NANDゲート
TG12の入力には、前方に隣接するレジスタブロックS
R11の出力とこれに同じ桁位置で対応するレジスタブロ
ックSR21の出力がそれぞれ接続され、このNANDゲ
ートTG12の出力は、後方に隣接するレジスタブロック
SR12の入力とこれに同じ桁位置で対応するレジスタブ
ロックSR22の入力とに並列に接続されている。また、
NANDゲートTG22の入力には、同じくレジスタブロ
ックSR11とレジスタブロックSR21の出力がそれぞれ
接続され、このNANDゲートTG22の出力は、同じく
レジスタブロックSR12とレジスタブロックSR22の入
力とに並列に接続されている。そして、以降のNAND
ゲートTG13〜TG1nとNANDゲートTG23〜TG2n
の入力には、同様に前方に隣接するレジスタブロックS
Rとこれに同じ桁位置で対応するレジスタブロックSR
の出力がそれぞれ接続され、このNANDゲートTG13
〜TG1nとNANDゲートTG23〜TG2nの出力は、同
様に後方に隣接するレジスタブロックSRとこれに同じ
桁位置で対応するレジスタブロックSRの入力とに並列
に接続されている。
ブロックSR11、SR12〜SR1nの間には、それぞれN
ANDゲートTG12、TG13〜TG1nが配置され、他方
のシフトレジスタにおける各レジスタブロックSR21、
SR22〜SR2nの間には、それぞれNANDゲートTG
22、TG23〜TG2nが配置されている。NANDゲート
TG12の入力には、前方に隣接するレジスタブロックS
R11の出力とこれに同じ桁位置で対応するレジスタブロ
ックSR21の出力がそれぞれ接続され、このNANDゲ
ートTG12の出力は、後方に隣接するレジスタブロック
SR12の入力とこれに同じ桁位置で対応するレジスタブ
ロックSR22の入力とに並列に接続されている。また、
NANDゲートTG22の入力には、同じくレジスタブロ
ックSR11とレジスタブロックSR21の出力がそれぞれ
接続され、このNANDゲートTG22の出力は、同じく
レジスタブロックSR12とレジスタブロックSR22の入
力とに並列に接続されている。そして、以降のNAND
ゲートTG13〜TG1nとNANDゲートTG23〜TG2n
の入力には、同様に前方に隣接するレジスタブロックS
Rとこれに同じ桁位置で対応するレジスタブロックSR
の出力がそれぞれ接続され、このNANDゲートTG13
〜TG1nとNANDゲートTG23〜TG2nの出力は、同
様に後方に隣接するレジスタブロックSRとこれに同じ
桁位置で対応するレジスタブロックSRの入力とに並列
に接続されている。
【0030】上記レジスタブロックSR11、SR12〜S
R1nの各出力には、レジスタ検査用パッドRP11、RP
12〜RP1nが接続され、レジスタブロックSR21、SR
22〜SR2nの各出力には、レジスタ検査用パッドRP2
1、RP22〜RP2nが接続されている。また、これらレ
ジスタブロックSR11、SR12〜SR1nとレジスタブロ
ックSR21、SR22〜SR2nの各出力は、最後方のレジ
スタブロックSR1nとレジスタブロックSR2nの出力を
除き、プルアップ抵抗RPUを介して電源VDDに接続され
ている。さらに、NANDゲートTG12、TG13〜TG
1nとNANDゲートTG22、TG23〜TG2nの出力に
は、ゲート検査用パッドGP12〜GP1nとゲート検査用
パッドGP22〜GP2nが接続されている。
R1nの各出力には、レジスタ検査用パッドRP11、RP
12〜RP1nが接続され、レジスタブロックSR21、SR
22〜SR2nの各出力には、レジスタ検査用パッドRP2
1、RP22〜RP2nが接続されている。また、これらレ
ジスタブロックSR11、SR12〜SR1nとレジスタブロ
ックSR21、SR22〜SR2nの各出力は、最後方のレジ
スタブロックSR1nとレジスタブロックSR2nの出力を
除き、プルアップ抵抗RPUを介して電源VDDに接続され
ている。さらに、NANDゲートTG12、TG13〜TG
1nとNANDゲートTG22、TG23〜TG2nの出力に
は、ゲート検査用パッドGP12〜GP1nとゲート検査用
パッドGP22〜GP2nが接続されている。
【0031】上記レジスタブロックSR11の各桁の出力
は、ORゲートOG11〜OG1kの一方の入力にそれぞれ
接続され、同じ桁位置で対応するレジスタブロックSR
21の各桁の出力は、これらのORゲートOG11〜OG1k
の他方の入力にそれぞれ接続されている。そして、以降
のレジスタブロックSR12〜SR1nとレジスタブロック
SR22〜SR2nの各桁の出力も、同様に、ORゲートO
G21〜OG2k〜ORゲートOGn1〜OGnkの両入力にそ
れぞれ接続されている。また、これらレジスタブロック
SR11〜SR1nとレジスタブロックSR21〜SR2nの各
桁の出力は、それぞれプルダウン抵抗RPDを介して接地
されている。ORゲートOGの各出力は、駆動回路が走
査信号線駆動回路である場合には走査信号線にそれぞれ
接続され、表示信号線駆動回路である場合には、制御信
号としてサンプルホールド回路に接続される。
は、ORゲートOG11〜OG1kの一方の入力にそれぞれ
接続され、同じ桁位置で対応するレジスタブロックSR
21の各桁の出力は、これらのORゲートOG11〜OG1k
の他方の入力にそれぞれ接続されている。そして、以降
のレジスタブロックSR12〜SR1nとレジスタブロック
SR22〜SR2nの各桁の出力も、同様に、ORゲートO
G21〜OG2k〜ORゲートOGn1〜OGnkの両入力にそ
れぞれ接続されている。また、これらレジスタブロック
SR11〜SR1nとレジスタブロックSR21〜SR2nの各
桁の出力は、それぞれプルダウン抵抗RPDを介して接地
されている。ORゲートOGの各出力は、駆動回路が走
査信号線駆動回路である場合には走査信号線にそれぞれ
接続され、表示信号線駆動回路である場合には、制御信
号としてサンプルホールド回路に接続される。
【0032】上記構成の駆動回路は、2本のシフトレジ
スタに試験用の信号を入力しクロック信号によりシフト
動作させて、レジスタ検査用パッドRP11、RP12〜R
P1nとレジスタ検査用パッドRP21、RP22〜RP2nの
電位をモニタすることにより、レジスタブロックSR1
1、SR12〜SR1nとレジスタブロックSR21、SR22
〜SR2nの欠陥を検査することができる。従って、レジ
スタ検査用パッドRPの電位をモニタしていずれかのレ
ジスタブロックSRの動作の異常を検出した場合には、
このレジスタブロックSRの出力を図示×印Aの位置で
遮断することにより、従来と同様に修復することができ
る。また、欠陥のあるレジスタブロックSRが常時Hレ
ベルを出力する場合には、このレジスタブロックSRの
出力を遮断する必要がない点も従来と同様である。
スタに試験用の信号を入力しクロック信号によりシフト
動作させて、レジスタ検査用パッドRP11、RP12〜R
P1nとレジスタ検査用パッドRP21、RP22〜RP2nの
電位をモニタすることにより、レジスタブロックSR1
1、SR12〜SR1nとレジスタブロックSR21、SR22
〜SR2nの欠陥を検査することができる。従って、レジ
スタ検査用パッドRPの電位をモニタしていずれかのレ
ジスタブロックSRの動作の異常を検出した場合には、
このレジスタブロックSRの出力を図示×印Aの位置で
遮断することにより、従来と同様に修復することができ
る。また、欠陥のあるレジスタブロックSRが常時Hレ
ベルを出力する場合には、このレジスタブロックSRの
出力を遮断する必要がない点も従来と同様である。
【0033】なお、上記検査によってレジスタブロック
SRに異常が検出された場合には、このレジスタブロッ
クSRの各桁の出力も従来と同様に図示×印Bの位置で
遮断する。
SRに異常が検出された場合には、このレジスタブロッ
クSRの各桁の出力も従来と同様に図示×印Bの位置で
遮断する。
【0034】また、ゲート検査用パッドGP12〜GP1n
とゲート検査用パッドGP22〜GP2nの電位をモニタす
ることにより、NANDゲートTG12、TG13〜TG1n
とNANDゲートTG22、TG23〜TG2nの欠陥を検査
することができる。例えばNANDゲートTG22の動作
の異常が検出された場合には、このNANDゲートTG
22の出力を図示×印Cの位置で遮断する。すると、後方
に隣接するレジスタブロックSR12とレジスタブロック
SR22には、正常なNANDゲートTG12の出力のみが
送られ、NANDゲートTG22の異常の影響が以降の回
路に及ぶのを防止することができる。そして、他のNA
NDゲートTGの動作に異常が検出された場合も同様で
あり、同じ桁間位置で対応するNANDゲートTGに同
時に欠陥が発生しないかぎり修復が可能となる。ただ
し、同じ桁間位置で対応するNANDゲートTGのいず
れに欠陥があるかを調べるには、これらゲート検査用パ
ッドGP間を図示×印Dの位置で遮断しておく必要があ
り、いずれか一方に異常が検出された場合には、このN
ANDゲートTGの出力を遮断すると共に、ゲート検査
用パッドGP間の図示×印Dの位置も再び接続する必要
がある。なお、ゲート検査用パットGPを設けなくて
も、NANDゲートTGの出力を図示×印Cの位置で適
宜遮断/接続を行い、後方に隣接するレジスタブロック
SRの出力をレジスタ検査用パッドRPでモニタするこ
とにより検査を行うことも可能である。また、同じ桁間
位置で対応するNANDゲートTGは、入力が共通とな
るので、内部回路のリーク等により入力側にも影響を及
ぼすような異常が発生した場合には、このNANDゲー
トTGの入力も遮断する必要がある。
とゲート検査用パッドGP22〜GP2nの電位をモニタす
ることにより、NANDゲートTG12、TG13〜TG1n
とNANDゲートTG22、TG23〜TG2nの欠陥を検査
することができる。例えばNANDゲートTG22の動作
の異常が検出された場合には、このNANDゲートTG
22の出力を図示×印Cの位置で遮断する。すると、後方
に隣接するレジスタブロックSR12とレジスタブロック
SR22には、正常なNANDゲートTG12の出力のみが
送られ、NANDゲートTG22の異常の影響が以降の回
路に及ぶのを防止することができる。そして、他のNA
NDゲートTGの動作に異常が検出された場合も同様で
あり、同じ桁間位置で対応するNANDゲートTGに同
時に欠陥が発生しないかぎり修復が可能となる。ただ
し、同じ桁間位置で対応するNANDゲートTGのいず
れに欠陥があるかを調べるには、これらゲート検査用パ
ッドGP間を図示×印Dの位置で遮断しておく必要があ
り、いずれか一方に異常が検出された場合には、このN
ANDゲートTGの出力を遮断すると共に、ゲート検査
用パッドGP間の図示×印Dの位置も再び接続する必要
がある。なお、ゲート検査用パットGPを設けなくて
も、NANDゲートTGの出力を図示×印Cの位置で適
宜遮断/接続を行い、後方に隣接するレジスタブロック
SRの出力をレジスタ検査用パッドRPでモニタするこ
とにより検査を行うことも可能である。また、同じ桁間
位置で対応するNANDゲートTGは、入力が共通とな
るので、内部回路のリーク等により入力側にも影響を及
ぼすような異常が発生した場合には、このNANDゲー
トTGの入力も遮断する必要がある。
【0035】この結果、本実施例の駆動回路によれば、
シフトレジスタの複数のレジスタブロックSRのみなら
ず、特に液晶表示装置において、レジスタ検査用パッド
RP等を設けたことにより静電気による破壊が生じ易い
NANDゲートTGにも冗長構成を採用することによ
り、このNANDゲートTGに不良が発生した場合にも
修復を可能とすることができるようになる。
シフトレジスタの複数のレジスタブロックSRのみなら
ず、特に液晶表示装置において、レジスタ検査用パッド
RP等を設けたことにより静電気による破壊が生じ易い
NANDゲートTGにも冗長構成を採用することによ
り、このNANDゲートTGに不良が発生した場合にも
修復を可能とすることができるようになる。
【0036】図2は本発明の他の実施例を示すものであ
って、液晶表示装置の駆動回路を示すブロック図であ
る。なお、上記図1に示した実施例と同様の機能を有す
る構成部材には同じ番号を付記して説明を省略する。
って、液晶表示装置の駆動回路を示すブロック図であ
る。なお、上記図1に示した実施例と同様の機能を有す
る構成部材には同じ番号を付記して説明を省略する。
【0037】本実施例も、図1に示した実施例と同様
に、アクティブマトリクス型液晶表示装置における走査
信号線駆動回路と表示信号線駆動回路に用いられる駆動
回路について説明する。
に、アクティブマトリクス型液晶表示装置における走査
信号線駆動回路と表示信号線駆動回路に用いられる駆動
回路について説明する。
【0038】この駆動回路は、2本のシフトレジスタを
それぞれレジスタブロックSR11、SR12〜SR1nとレ
ジスタブロックSR21、SR22〜SR2nに分割したもの
である。これらのレジスタブロックSR11、SR12〜S
R1nとレジスタブロックSR21、SR22〜SR2nは、図
1に示した実施例と同様の構成であるが、分割桁数はシ
フトレジスタごとに相違し、レジスタブロックSR11、
SR12〜SR1nの総桁数とレジスタブロックSR21、S
R22〜SR2nの総桁数のみが一致するようになってい
る。
それぞれレジスタブロックSR11、SR12〜SR1nとレ
ジスタブロックSR21、SR22〜SR2nに分割したもの
である。これらのレジスタブロックSR11、SR12〜S
R1nとレジスタブロックSR21、SR22〜SR2nは、図
1に示した実施例と同様の構成であるが、分割桁数はシ
フトレジスタごとに相違し、レジスタブロックSR11、
SR12〜SR1nの総桁数とレジスタブロックSR21、S
R22〜SR2nの総桁数のみが一致するようになってい
る。
【0039】各レジスタブロックSR11、SR12〜SR
1nの間と各レジスタブロックSR21、SR22〜SR2nの
間には、図1に示した実施例と同様に、それぞれNAN
DゲートTG12、TG13〜TG1nとNANDゲートTG
22、TG23〜TG2nが配置されている。ただし、NAN
DゲートTG12の入力は、前方に隣接するレジスタブロ
ックSR11の出力と、レジスタブロックSR22における
レジスタブロックSR11の最終桁に対応する桁の反転出
力とがそれぞれ接続され、このNANDゲートTG12の
出力は、後方に隣接するレジスタブロックSR12の入力
にのみ接続されている。また、NANDゲートTG22の
入力は、レジスタブロックSR21の出力と、レジスタブ
ロックSR11におけるレジスタブロックSR21の最終桁
に対応する桁の反転出力がそれぞれ接続され、このNA
NDゲートTG22の出力は、レジスタブロックSR22の
入力にのみ接続されている。そして、以降のNANDゲ
ートTG13〜TG1nとNANDゲートTG23〜TG2nの
入力には、同様に前方に隣接するレジスタブロックSR
と、他方のシフトレジスタにおけるレジスタブロックS
Rの対応する桁の反転出力とがそれぞれ接続され、この
NANDゲートTG13〜TG1nとNANDゲートTG23
〜TG2nの出力は、同様に後方に隣接するレジスタブロ
ックSRの入力にのみ接続されている。
1nの間と各レジスタブロックSR21、SR22〜SR2nの
間には、図1に示した実施例と同様に、それぞれNAN
DゲートTG12、TG13〜TG1nとNANDゲートTG
22、TG23〜TG2nが配置されている。ただし、NAN
DゲートTG12の入力は、前方に隣接するレジスタブロ
ックSR11の出力と、レジスタブロックSR22における
レジスタブロックSR11の最終桁に対応する桁の反転出
力とがそれぞれ接続され、このNANDゲートTG12の
出力は、後方に隣接するレジスタブロックSR12の入力
にのみ接続されている。また、NANDゲートTG22の
入力は、レジスタブロックSR21の出力と、レジスタブ
ロックSR11におけるレジスタブロックSR21の最終桁
に対応する桁の反転出力がそれぞれ接続され、このNA
NDゲートTG22の出力は、レジスタブロックSR22の
入力にのみ接続されている。そして、以降のNANDゲ
ートTG13〜TG1nとNANDゲートTG23〜TG2nの
入力には、同様に前方に隣接するレジスタブロックSR
と、他方のシフトレジスタにおけるレジスタブロックS
Rの対応する桁の反転出力とがそれぞれ接続され、この
NANDゲートTG13〜TG1nとNANDゲートTG23
〜TG2nの出力は、同様に後方に隣接するレジスタブロ
ックSRの入力にのみ接続されている。
【0040】上記NANDゲートTG12、TG13〜TG
1nとNANDゲートTG22、TG23〜TG2nの各入力に
は、レジスタ検査用パッドRP1〜RPmが接続されてい
る。また、これらNANDゲートTG12、TG13〜TG
1nとNANDゲートTG22、TG23〜TG2nの各入力
は、プルアップ抵抗RPUを介して電源VDDに接続されて
いる。
1nとNANDゲートTG22、TG23〜TG2nの各入力に
は、レジスタ検査用パッドRP1〜RPmが接続されてい
る。また、これらNANDゲートTG12、TG13〜TG
1nとNANDゲートTG22、TG23〜TG2nの各入力
は、プルアップ抵抗RPUを介して電源VDDに接続されて
いる。
【0041】上記レジスタブロックSR11、SR12〜S
R1nの各桁の出力は、ORゲートOG1〜OGlの一方の
入力にそれぞれ接続され、レジスタブロックSR21、S
R22〜SR2nの各桁の出力は、これらORゲートO
G1〜OGlの他方の入力にそれぞれ接続されている。ま
た、これらレジスタブロックSR11〜SR1nとレジスタ
ブロックSR21〜SR2nの各桁の出力は、それぞれプル
ダウン抵抗RPDを介して接地されている。
R1nの各桁の出力は、ORゲートOG1〜OGlの一方の
入力にそれぞれ接続され、レジスタブロックSR21、S
R22〜SR2nの各桁の出力は、これらORゲートO
G1〜OGlの他方の入力にそれぞれ接続されている。ま
た、これらレジスタブロックSR11〜SR1nとレジスタ
ブロックSR21〜SR2nの各桁の出力は、それぞれプル
ダウン抵抗RPDを介して接地されている。
【0042】上記構成の駆動回路は、2本のシフトレジ
スタに試験用の信号を入力しクロック信号によりシフト
動作させて、レジスタ検査用パッドRP1〜RPmの電位
をモニタすることにより、各レジスタブロックSRや各
NANDゲートTGの欠陥を検査することができる。即
ち、本実施例では、各NANDゲートTGの入力信号を
モニタすることにより、直前のレジスタブロックSRの
出力や他方のシフトレジスタにおけるレジスタブロック
SRの対応する桁の反転出力の異常を検出することにな
る。そして、この場合には、異常の原因がレジスタブロ
ックSRにあるのか、そのさらに前方のNANDゲート
TGにあるのかを区別しない。いずれかのNANDゲー
トTGの入力に異常が検出された場合には、その入力を
図示×印の位置で遮断することにより、図1に示した実
施例と同様に修復することができる。
スタに試験用の信号を入力しクロック信号によりシフト
動作させて、レジスタ検査用パッドRP1〜RPmの電位
をモニタすることにより、各レジスタブロックSRや各
NANDゲートTGの欠陥を検査することができる。即
ち、本実施例では、各NANDゲートTGの入力信号を
モニタすることにより、直前のレジスタブロックSRの
出力や他方のシフトレジスタにおけるレジスタブロック
SRの対応する桁の反転出力の異常を検出することにな
る。そして、この場合には、異常の原因がレジスタブロ
ックSRにあるのか、そのさらに前方のNANDゲート
TGにあるのかを区別しない。いずれかのNANDゲー
トTGの入力に異常が検出された場合には、その入力を
図示×印の位置で遮断することにより、図1に示した実
施例と同様に修復することができる。
【0043】なお、レジスタブロックSR等の異常によ
り、NANDゲートTGの入力が常時Hレベルとなる場
合に、このNANDゲートTGの入力を遮断する必要が
ない点は図1に示した実施例と同じである。また、上記
検査によって異常が検出された場合には、この異常の影
響が及ぶレジスタブロックSRの各桁の出力も図1に示
した実施例と同様に図示×印の位置で遮断する。
り、NANDゲートTGの入力が常時Hレベルとなる場
合に、このNANDゲートTGの入力を遮断する必要が
ない点は図1に示した実施例と同じである。また、上記
検査によって異常が検出された場合には、この異常の影
響が及ぶレジスタブロックSRの各桁の出力も図1に示
した実施例と同様に図示×印の位置で遮断する。
【0044】この結果、本実施例の駆動回路によれば、
NANDゲートTGの出力が後方に隣接するレジスタブ
ロックSRにのみ入力されるため多少修復の効率は低下
するが、図1に示した実施例と同様にNANDゲートT
Gにも冗長構成を採用することにより、このNANDゲ
ートTGに異常が発生した場合にも修復を可能とするこ
とができるようになる。
NANDゲートTGの出力が後方に隣接するレジスタブ
ロックSRにのみ入力されるため多少修復の効率は低下
するが、図1に示した実施例と同様にNANDゲートT
Gにも冗長構成を採用することにより、このNANDゲ
ートTGに異常が発生した場合にも修復を可能とするこ
とができるようになる。
【0045】なお、上記図1及び図2に示した実施例で
は、レジスタブロックSR間にNANDゲートTGを配
置したが、これ以外にも複数入力のゲート回路であるA
NDゲート、ORゲート又はNORゲートのいずれかを
用いた場合にも同様の効果を得ることができる。ただ
し、他の論理のゲート回路を用いた場合には、レジスタ
ブロックSRの最終桁等の反転出力に代えて適宜非反転
の出力を用いる必要があり、異常時に遮断不要となる論
理状態も逆になる場合がある。また、上記図1及び図2
に示した実施例では、レジスタブロックSRの各桁の出
力をORゲートOGに入力しているが、NANDゲート
TGの場合と同様に、これ以外の適当なゲート回路を用
いることができる。
は、レジスタブロックSR間にNANDゲートTGを配
置したが、これ以外にも複数入力のゲート回路であるA
NDゲート、ORゲート又はNORゲートのいずれかを
用いた場合にも同様の効果を得ることができる。ただ
し、他の論理のゲート回路を用いた場合には、レジスタ
ブロックSRの最終桁等の反転出力に代えて適宜非反転
の出力を用いる必要があり、異常時に遮断不要となる論
理状態も逆になる場合がある。また、上記図1及び図2
に示した実施例では、レジスタブロックSRの各桁の出
力をORゲートOGに入力しているが、NANDゲート
TGの場合と同様に、これ以外の適当なゲート回路を用
いることができる。
【0046】さらに、上記図1及び図2に示した実施例
では、シフトレジスタを2本並列接続した冗長構成を示
したが、さらに並列数の多い冗長構成に実施することも
可能である。
では、シフトレジスタを2本並列接続した冗長構成を示
したが、さらに並列数の多い冗長構成に実施することも
可能である。
【0047】
【発明の効果】本発明によれば、複数のレジスタブロッ
クに分割されたシフトレジスタのみならず、各レジスタ
ブロック間に配置されたゲート回路にも冗長構成を採用
することにより、このゲート回路に異常が発生した場合
にも修復が可能となり、表示装置の製造上の歩留り向上
に貢献することができるようになる。
クに分割されたシフトレジスタのみならず、各レジスタ
ブロック間に配置されたゲート回路にも冗長構成を採用
することにより、このゲート回路に異常が発生した場合
にも修復が可能となり、表示装置の製造上の歩留り向上
に貢献することができるようになる。
【図1】本発明の一実施例を示すものであって、液晶表
示装置の駆動回路を示すブロック図である。
示装置の駆動回路を示すブロック図である。
【図2】本発明の他の実施例を示すものであって、液晶
表示装置の駆動回路を示すブロック図である。
表示装置の駆動回路を示すブロック図である。
【図3】駆動回路を一体形成した液晶表示装置を示すブ
ロック図である。
ロック図である。
【図4】従来例を示すものであって、液晶表示装置の駆
動回路を示すブロック図である。
動回路を示すブロック図である。
SR レジスタブロック TG NANDゲート OG ORゲート RP レジスタ検査用パッド GP ゲート検査用パッド RPU プルアップ抵抗 RPD プルダウン抵抗 VDD 電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東一 智朗 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 ▲高▼藤 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 明比 康直 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項1】 シリアルに入力したデータをパラレルに
変換してデータを出力するシフトレジスタを複数並列に
接続した冗長構成の表示装置の駆動回路であって、 並列接続された各シフトレジスタはそれぞれ同じ桁数ご
との複数のレジスタブロックに分割されていて、並列接
続されたシフトレジスタの数と同数の入力端子と1つの
出力端子とを有するゲート回路が、各シフトレジスタの
分割されたレジスタブロック間にそれぞれ配置され、こ
れら各ゲート回路の入力端子は当該シフトレジスタにお
ける前方に隣接するレジスタブロックの最終桁の出力と
他のシフトレジスタにおける同じ桁位置で対応するレジ
スタブロックの各最終桁の出力とにそれぞれ接続され、
かつ各ゲート回路の出力端子は当該シフトレジスタにお
ける後方に隣接するレジスタブロックの第1桁の入力と
他のシフトレジスタにおける同じ桁位置で対応するレジ
スタブロックの各第1桁の入力とに並列に接続された表
示装置の駆動回路。 - 【請求項2】 シリアルに入力したデータをパラレルに
変換してデータを出力するシフトレジスタを複数並列に
接続した冗長構成の表示装置の駆動回路であって、 並列接続された各シフトレジスタはそれぞれ任意の桁数
ごとの複数のレジスタブロックに分割されていて、並列
接続されたシフトレジスタの数と同数の入力端子と1つ
の出力端子とを有するゲート回路が、各シフトレジスタ
の分割されたレジスタブロック間にそれぞれ配置され、
これら各ゲート回路の入力端子は当該シフトレジスタに
おける前方に隣接するレジスタブロックの最終桁の出力
と他のシフトレジスタにおけるこの最終桁に対応するレ
ジスタブロックの対応桁の出力とがそれぞれ接続され、
かつ各ゲート回路の出力端子は当該シフトレジスタにお
ける後方に隣接するレジスタブロックの第1桁の入力に
接続された表示装置の駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4230558A JPH0683286A (ja) | 1992-08-28 | 1992-08-28 | 表示装置の駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4230558A JPH0683286A (ja) | 1992-08-28 | 1992-08-28 | 表示装置の駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0683286A true JPH0683286A (ja) | 1994-03-25 |
Family
ID=16909641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4230558A Withdrawn JPH0683286A (ja) | 1992-08-28 | 1992-08-28 | 表示装置の駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0683286A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0668696A3 (en) * | 1994-02-17 | 1996-02-14 | Philips Electronics Nv | VCR with an index signal generator. |
US5926156A (en) * | 1994-12-28 | 1999-07-20 | Sharp Kabushiki Kaisha | Matrix type image display using backup circuitry |
JP2004287301A (ja) * | 2003-03-25 | 2004-10-14 | Fujitsu Display Technologies Corp | マトリックス表示装置 |
US7245690B2 (en) | 2004-05-20 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and electronic device using the same |
WO2016011756A1 (zh) * | 2014-07-24 | 2016-01-28 | 京东方科技集团股份有限公司 | 阵列基板、显示面板及其修复方法 |
-
1992
- 1992-08-28 JP JP4230558A patent/JPH0683286A/ja not_active Withdrawn
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4599037B2 (ja) * | 2003-03-25 | 2010-12-15 | シャープ株式会社 | マトリックス表示装置 |
US7245690B2 (en) | 2004-05-20 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Shift register and electronic device using the same |
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US9704448B2 (en) | 2014-07-24 | 2017-07-11 | Boe Technology Group Co., Ltd. | Array substrate, display panel and repairing method thereof |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |