JPH0683286A

JPH0683286A - 表示装置の駆動回路

Info

Publication number: JPH0683286A
Application number: JP4230558A
Authority: JP
Inventors: Naoyuki Shimada; 尚幸島田; Toshihiro Yamashita; 俊弘山下; Yasuhiro Matsushima; 康浩松島; Tomoaki Touichi; 智朗東一; 裕 ▲高▼藤; Yutaka Takato; Yasunao Akehi; 康直明比
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-08-28
Filing date: 1992-08-28
Publication date: 1994-03-25

Abstract

(57)【要約】【構成】シフトレジスタを分割した各レジスタブロッ
クＳＲ11〜ＳＲ1n間と各レジスタブロックＳＲ21〜ＳＲ
2n間にそれぞれＮＡＮＤゲートＴＧを配置する。【効果】レジスタブロックＳＲ11〜ＳＲ1nとレジスタ
ブロックＳＲ21〜ＳＲ2nのみならず、各レジスタブロッ
クＳＲ間に配置されたＮＡＮＤゲートＴＧにも冗長構成
を採用することにより、このＮＡＮＤゲートＴＧに異常
が発生した場合にも修復が可能となり、表示装置の製造
上の歩留り向上に貢献することができるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示装置の駆動回路に
関し、特に、液晶表示装置等に一体形成される表示装置
の駆動回路に関する。

【０００２】

【従来の技術】液晶テレビジョン等に用いられるアクテ
ィブマトリクス型液晶表示装置は、液晶パネルの走査線
本数分の走査信号線と１本の走査線の画素数に応じた表
示信号線を備え、各表示信号線に表示信号を印加してお
き１本の走査信号線をアクティブとすることにより１走
査線分の表示信号を液晶パネルに送り込むようになって
いる。そして、各表示信号線にそれぞれ対応する走査線
の表示信号を印加しながら、アクティブとなる走査信号
線を順次切り換えることにより液晶パネルに１画面分の
画像を表示することができる。しかし、液晶テレビジョ
ン等に用いられる液晶表示装置は、特に近年の大画面高
画質化により走査信号線や表示信号線が膨大な数になる
ので、これらの走査信号や表示信号を外部からパラレル
に供給するのでは、表示装置の信号入力端子数が多くな
りすぎる。

【０００３】そこで、図３に示すように、液晶表示装置
に液晶パネル１と共に走査信号線駆動回路２と表示信号
線駆動回路３を一体形成したものが従来から用いられて
いる。この液晶表示装置は、外部からシリアルに走査信
号や表示信号を供給すると、走査信号線駆動回路２と表
示信号線駆動回路３がこれをパラレル変換してそれぞれ
液晶パネル１の走査信号線４と表示信号線５に送り込む
ようになっている。従って、外部から走査信号と表示信
号をシリアルに供給するだけで足りるので、液晶表示装
置の端子数を大幅に削減することができる。なお、走査
信号線駆動回路２と表示信号線駆動回路３は、液晶パネ
ル１のスイッチングトランジスタと同じ薄膜トランジス
タ等の素子を用いて同時に形成される。

【０００４】上記走査信号線駆動回路２や表示信号線駆
動回路３は、それぞれシフトレジスタによって構成され
ている。シフトレジスタは、複数のレジスタ（フリップ
フロップ回路）が直列に接続された回路であり、第１桁
のレジスタに入力されたデータを外部から入力されるク
ロック信号に基づいて順に後方の桁のレジスタにシフト
すると共に、各桁のレジスタの出力をパラレルに取り出
すことができるようになっている。そして、走査信号線
駆動回路２では、各桁のレジスタの出力を走査信号線４
に接続することにより、シリアルな走査信号として１個
のアクティブデータを第１桁のレジスタに入力すると、
クロック信号ごとに走査信号線４が１本ずつ順にアクテ
ィブとなり、これによって液晶パネル１を走査すること
ができるようになる。また、表示信号線駆動回路３で
は、各桁のレジスタの出力を制御信号としてサンプルホ
ールド回路に入力し、このサンプルホールド回路を介し
て表示信号を各表示信号線５に接続する。表示信号線駆
動回路３は、１走査線分の表示信号を順に各表示信号線
５に出力する。

【０００５】ところで、アクティブマトリクス型液晶表
示装置は、歩留り向上が大きな課題となっているので、
上記一体形成される走査信号線駆動回路２や表示信号線
駆動回路３もシフトレジスタを複数並列に接続すること
による冗長構成を採ることが多い。ただし、単に例えば
２本のシフトレジスタを並列に接続しただけでは、双方
のシフトレジスタに１か所ずつでも欠陥が発生すると、
シフトレジスタの以降の桁の動作が全て異常となるため
修復が不可能になる。このため、シフトレジスタをそれ
ぞれ複数のレジスタブロックに分割し、各レジスタブロ
ックの出力を同じシフトレジスタの後方に隣接するレジ
スタブロックだけでなく、他のシフトレジスタの同じ桁
位置で対応するレジスタブロックにも送るようにしてシ
フト信号をクロスさせる構成が従来から用いられてい
る。この駆動回路の構成によれば、全てのシフトレジス
タに１か所以上の欠陥が生じても、同じ桁位置で対応す
るレジスタブロックにいずれか１つでも正常なものがあ
る限り修復可能となり、冗長構成の効率がよくなる。ま
た、この際、同じ桁位置で対応する各レジスタブロック
の出力を一旦全てゲート回路に入力し、このゲート回路
の出力を後方に隣接する各レジスタブロックにそれぞれ
送るようにすれば、欠陥のあるレジスタブロックが出力
する論理状態によっては、そのままでもゲート回路が正
常なレジスタブロックの出力のみを選択することができ
るようになり、修復作業の手間を軽減することができ
る。

【０００６】上記ゲート回路を用いた従来の冗長構成の
駆動回路を図４に示す。

【０００７】この駆動回路は、２本のシフトレジスタを
それぞれ同じ桁数ずつのレジスタブロックＳＲ11、ＳＲ
12〜ＳＲ1nとレジスタブロックＳＲ21、ＳＲ22〜ＳＲ2n
に分割したものである。走査信号又は表示信号の制御信
号は、２本のシフトレジスタの最も前方に位置するレジ
スタブロックＳＲ11とレジスタブロックＳＲ21の入力
（第１桁の入力）にそれぞれ入力されるようになってい
る。このレジスタブロックＳＲ11とレジスタブロックＳ
Ｒ21の出力（最終桁の反転出力）は、共にＮＡＮＤゲー
トＴＧ2の入力にそれぞれ接続され、このＮＡＮＤゲー
トＴＧ2の出力は、後方に隣接するレジスタブロックＳ
Ｒ12とレジスタブロックＳＲ22の入力（第１桁の入力）
にそれぞれ接続されている。そして、レジスタブロック
ＳＲ12とレジスタブロックＳＲ22以降の各レジスタブロ
ックＳＲ間も、それぞれＮＡＮＤゲートＴＧ3〜ＴＧnを
介して同様に接続されている。従って、同じ桁位置で対
応するレジスタブロックＳＲの最終桁の反転出力が一致
する場合には、ＮＡＮＤゲートＴＧがこれらの入力を反
転した信号を出力し、結果的に前方のレジスタブロック
ＳＲの最終桁の出力がそのまま後方に隣接するレジスタ
ブロックＳＲに送られることになる。また、レジスタブ
ロックＳＲ11、ＳＲ12〜ＳＲ1nとレジスタブロックＳＲ
21、ＳＲ22〜ＳＲ2nの各出力（最終桁の反転出力）は、
レジスタ検査用パッドＲＰ11、ＲＰ12〜ＲＰ1nとレジス
タ検査用パッドＲＰ21、ＲＰ22〜ＲＰ2nに接続されると
共に、最後方のレジスタブロックＳＲ1nとレジスタブロ
ックＳＲ2nの出力を除きプルアップ抵抗ＲPUを介して電
源ＶDDに接続されている。

【０００８】上記２本のシフトレジスタの各桁の出力
は、それぞれＯＲゲートＯＧの入力に接続されている。
即ち、レジスタブロックＳＲ11とレジスタブロックＳＲ
21の第１桁の出力は、ＯＲゲートＯＧ11の入力にそれぞ
れ接続され、以降の各桁の出力は、ＯＲゲートＯＧ12〜
ＯＧ1kの入力にそれぞれ接続されている。そして、レジ
スタブロックＳＲ12〜ＳＲ1nとレジスタブロックＳＲ22
〜ＳＲ2nの各桁の出力は、ＯＲゲートＯＧ21〜ＯＧ2k〜
ＯＲゲートＯＧn1〜ＯＧnkの入力にそれぞれ接続されて
いる。また、これら２本のシフトレジスタの各桁の出力
は、それぞれプルダウン抵抗ＲPDを介して接地されてい
る。これらＯＲゲートＯＧの各出力は、駆動回路が走査
信号線駆動回路２である場合には走査信号線４にそれぞ
れ接続され、表示信号線駆動回路３である場合には、制
御信号としてサンプルホールド回路に接続される。

【０００９】上記従来の駆動回路は、２本のシフトレジ
スタに試験用の信号を入力してクロック信号によりシフ
ト動作させ、レジスタ検査用パッドＲＰ11、ＲＰ12〜Ｒ
Ｐ1nとレジスタ検査用パッドＲＰ21、ＲＰ22〜ＲＰ2nの
電位をモニタすることにより、レジスタブロックＳＲ1
1、ＳＲ12〜ＳＲ1nとレジスタブロックＳＲ21、ＳＲ22
〜ＳＲ2nの欠陥を検査することができる。従って、例え
ばレジスタ検査用パッドＲＰ21の電位をモニタしてレジ
スタブロックＳＲ21の異常を検出した場合には、レジス
タブロックＳＲ21の出力を図示×印の位置で遮断する。
この出力の遮断は、基板上にパターン形成された配線を
レーザ光の照射等によって切断することにより行うこと
ができる。すると、レジスタブロックＳＲ21の出力が接
続していたＮＡＮＤゲートＴＧ2の入力は、プルアップ
抵抗ＲPUを介した電源ＶDDによって常にＨレベルに固定
されるので、このＮＡＮＤゲートＴＧ2の出力は、レジ
スタブロックＳＲ11の出力にのみ依存したものとなり、
後方に隣接するレジスタブロックＳＲ12、ＳＲ22の第１
桁には正常なシフト信号のみが入力されるようになる。
そして、以降のレジスタブロックＳＲ12〜ＳＲ1n-1とレ
ジスタブロックＳＲ22〜ＳＲ2n-1の異常を検出した場合
にも、同様にその出力を遮断すれば、同一桁位置で対応
する双方のレジスタブロックＳＲに欠陥が発生しない限
り修復が可能となる。また、レジスタブロックＳＲの欠
陥が出力を常にＨレベルに固定するものである場合に
は、この出力を遮断したのと同じ状態になるため、レー
ザ光等による修復作業を行わなくても、以降のレジスタ
ブロックＳＲを正常に動作させることができる。

【００１０】なお、上記検査によってレジスタブロック
ＳＲに異常が検出された場合には、このレジスタブロッ
クＳＲの各桁の出力も遮断する。例えばレジスタブロッ
クＳＲ21に異常が検出された場合には、このレジスタブ
ロックＳＲ21の各桁の出力を図示×印の位置で遮断す
る。すると、ＯＲゲートＯＧ11〜ＯＧ1kの一方の入力が
プルダウン抵抗ＲPDを介して接地されることから常にＬ
レベルに固定されるので、これらのＯＲゲートＯＧ11〜
ＯＧ1kは、正常なレジスタブロックＳＲ11の各桁の出力
のみをそのまま走査信号線やサンプルホールド回路に送
り出すことができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、集積回路に上記のようなレジスタ
検査用パッドＲＰが設けられると、このレジスタ検査用
パッドＲＰに発生する静電気によって回路素子が破壊さ
れ易くなり、特に液晶表示装置では、液晶を配向させる
ためにラビング処理を行う必要があるので、この際に発
生する非常に大きな静電気によってレジスタ検査用パッ
ドＲＰに接続するＮＡＮＤゲートＴＧが破壊され易くな
る。そして、上記構成の駆動回路では、このＮＡＮＤゲ
ートＴＧが破壊されると、たとえレジスタブロックＳＲ
が全て正常であってももはや修復が不可能となる。

【００１２】このため、従来の駆動回路では、各レジス
タブロックＳＲ間に配置したＮＡＮＤゲートＴＧが冗長
構成になっていないために、レジスタ検査用パッドＲＰ
に発生した静電気によってこのＮＡＮＤゲートＴＧが破
壊されると直ちに修復不可能となり、これが表示装置の
歩留りを低下させる大きな要因になるという問題が発生
していた。

【００１３】なお、レジスタ検査用パッドＲＰを設けな
ければ、ＮＡＮＤゲートＴＧが静電気によって破壊され
るおそれもほとんどなくなる。しかしながら、このレジ
スタ検査用パッドＲＰを用いない場合には、駆動回路の
動作に異常が発生した場合、各レジスタブロックＳＲの
出力をレーザ光等によって１つずつ切断し、これによっ
て異常が解消されなかった場合には、切断箇所を再び接
続する作業を繰り返す必要があるため、修復作業が極め
て面倒なものになるという新たな問題が生じる。

【００１４】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、分割したレ
ジスタブロック間に配置するゲート回路を冗長構成とす
ることにより、このゲート回路が破壊された場合にも修
復可能となる表示装置の駆動回路を提供することにあ
る。

【００１５】

【課題を解決するための手段】本発明の請求項１による
表示装置の駆動回路は、シリアルに入力したデータをパ
ラレルに変換してデータを出力するシフトレジスタを複
数並列に接続した冗長構成の表示装置の駆動回路であっ
て、並列接続された各シフトレジスタはそれぞれ同じ桁
数ごとの複数のレジスタブロックに分割されていて、並
列接続されたシフトレジスタの数と同数の入力端子と１
つの出力端子とを有するゲート回路が、各シフトレジス
タの分割されたレジスタブロック間にそれぞれ配置さ
れ、これら各ゲート回路の入力端子は当該シフトレジス
タにおける前方に隣接するレジスタブロックの最終桁の
出力と他のシフトレジスタにおける同じ桁位置で対応す
るレジスタブロックの各最終桁の出力とにそれぞれ接続
され、かつ各ゲート回路の出力端子は当該シフトレジス
タにおける後方に隣接するレジスタブロックの第１桁の
入力と他のシフトレジスタにおける同じ桁位置で対応す
るレジスタブロックの各第１桁の入力とに並列に接続さ
れている。

【００１６】また、本発明の請求項２による表示装置の
駆動回路は、シリアルに入力したデータをパラレルに変
換してデータを出力するシフトレジスタを複数並列に接
続した冗長構成の表示装置の駆動回路であって、並列接
続された各シフトレジスタはそれぞれ任意の桁数ごとの
複数のレジスタブロックに分割されていて、並列接続さ
れたシフトレジスタの数と同数の入力端子と１つの出力
端子とを有するゲート回路が、各シフトレジスタの分割
されたレジスタブロック間にそれぞれ配置され、これら
各ゲート回路の入力端子は当該シフトレジスタにおける
前方に隣接するレジスタブロックの最終桁の出力と他の
シフトレジスタにおけるこの最終桁に対応するレジスタ
ブロックの対応桁の出力とがそれぞれ接続され、かつ各
ゲート回路の出力端子は当該シフトレジスタにおける後
方に隣接するレジスタブロックの第１桁の入力に接続さ
れている。

【００１７】

【作用】請求項１の発明によれば、各シフトレジスタ
は、従来と同様にそれぞれ同じ桁数ごとの複数のレジス
タブロックに分割されている。従って、いずれかのレジ
スタブロックの動作に異常がある場合には、その最終桁
の出力を遮断すると共に、これに代えて同じ桁位置で対
応する他のレジスタブロックの最終桁の出力のみが有効
となるような固定された論理状態をゲート回路に供給す
れば、レジスタブロックの異常がその後方にまで影響を
与えるのを防止することができる。

【００１８】しかも、請求項１の発明では、各シフトレ
ジスタにおける同じ桁位置で対応するレジスタブロック
とその後方に隣接するレジスタブロックとの間に、各シ
フトレジスタごとの複数のゲート回路がそれぞれ設けら
れている。そして、各シフトレジスタにおける同じ桁位
置で対応するレジスタブロックとその後方に隣接するレ
ジスタブロックとの間に位置するゲート回路は、前方の
全てのレジスタブロックの最終桁の出力を共通に入力す
ると共に、出力を後方の全てのレジスタブロックの第１
桁に共通に入力させるようになっている。従って、いず
れかのゲート回路の動作に異常がある場合には、そのゲ
ート回路の出力を遮断することにより、後方の全てのレ
ジスタブロックの第１桁に同じ桁間位置で対応する他の
ゲート回路の正常な出力が入力されるようになり、ゲー
ト回路の異常がその後方のレジスタブロックにまで影響
を与えるのを防止することができる。

【００１９】なお、同じ桁間位置で対応するゲート回路
は入力も共通となるので、内部回路のリーク等により入
力側にも影響を及ぼす異常が発生した場合には、このゲ
ート回路の入力も遮断する必要がある。

【００２０】請求項２の発明によれば、各シフトレジス
タは、任意の桁数ごとの複数のレジスタブロックに分割
されると共に、これら分割されたレジスタブロック間に
それぞれゲート回路が設けられている。そして、各ゲー
ト回路の入力には、同じシフトレジスタにおける前方に
隣接するレジスタブロックの最終桁のみならず、他のシ
フトレジスタにおけるこの最終桁に対応する桁の出力が
接続されている。

【００２１】従って、いずれかのレジスタブロックの動
作に異常がある場合には、その最終桁の出力を遮断する
と共に、これに代えて他のシフトレジスタにおけるこの
最終桁に対応する桁の出力のみが有効となるような固定
された論理状態をゲート回路に供給することにより、レ
ジスタブロックの異常がその後方にまで影響を与えるの
を防止することができる。

【００２２】また、いずれかのゲート回路の動作に異常
がある場合には、少なくともその後方に隣接するレジス
タブロックの最終桁の出力を遮断すると共に、これに代
えて他のシフトレジスタにおけるこの最終桁に対応する
桁の出力のみが有効となるような固定された論理状態を
次のゲート回路の入力に供給することにより、ゲート回
路の異常がその後方に隣接するレジスタブロックのさら
に後方にまで影響を与えるのを防止することができる。

【００２３】なお、請求項１及び請求項２の発明におい
て、いずれかのレジスタブロック又はゲート回路に異常
が検出された場合には、この異常の影響が及ぶレジスタ
ブロックの各桁のパラレル出力を遮断すると共に、これ
に代えて他のシフトレジスタにおける対応する桁のパラ
レル出力のみが有効となるようにして、正常なデータの
みを表示装置に出力できるようにするのは従来と同じで
ある。

【００２４】

【実施例】以下に、本発明を実施例について説明する。

【００２５】図１は本発明の一実施例を示すものであっ
て、液晶表示装置の駆動回路を示すブロック図である。
なお、前記図４に示した従来例と同様の機能を有する構
成部材には同じ番号を付記する。

【００２６】本実施例は、アクティブマトリクス型液晶
表示装置における走査信号線駆動回路と表示信号線駆動
回路に用いられる駆動回路について説明する。

【００２７】この駆動回路は、２本のシフトレジスタを
それぞれ同じ桁数ずつのレジスタブロックＳＲ11、ＳＲ
12〜ＳＲ1nとレジスタブロックＳＲ21、ＳＲ22〜ＳＲ2n
に分割したものである。各レジスタブロックＳＲは、そ
れぞれ複数桁のレジスタを直列に接続したものであり、
各桁のレジスタに保持したデータをクロック信号に基づ
いて順に次の桁のレジスタにシフトするようになってい
る。そして、このレジスタブロックＳＲの入力は、第１
桁のレジスタに入力されることになり、最終桁のレジス
タの反転出力がレジスタブロックＳＲの出力となる。ま
た、各桁のレジスタの出力は、パラレルに取り出される
ようになっている。

【００２８】２本のシフトレジスタの最も前方に位置す
るレジスタブロックＳＲ11とレジスタブロックＳＲ21の
入力には、この駆動回路が走査信号線駆動回路である場
合には走査信号がシリアルに入力され、表示信号線駆動
回路である場合には表示信号のサンプリング制御信号が
シリアルに入力されるようになっている。

【００２９】一方のシフトレジスタにおける各レジスタ
ブロックＳＲ11、ＳＲ12〜ＳＲ1nの間には、それぞれＮ
ＡＮＤゲートＴＧ12、ＴＧ13〜ＴＧ1nが配置され、他方
のシフトレジスタにおける各レジスタブロックＳＲ21、
ＳＲ22〜ＳＲ2nの間には、それぞれＮＡＮＤゲートＴＧ
22、ＴＧ23〜ＴＧ2nが配置されている。ＮＡＮＤゲート
ＴＧ12の入力には、前方に隣接するレジスタブロックＳ
Ｒ11の出力とこれに同じ桁位置で対応するレジスタブロ
ックＳＲ21の出力がそれぞれ接続され、このＮＡＮＤゲ
ートＴＧ12の出力は、後方に隣接するレジスタブロック
ＳＲ12の入力とこれに同じ桁位置で対応するレジスタブ
ロックＳＲ22の入力とに並列に接続されている。また、
ＮＡＮＤゲートＴＧ22の入力には、同じくレジスタブロ
ックＳＲ11とレジスタブロックＳＲ21の出力がそれぞれ
接続され、このＮＡＮＤゲートＴＧ22の出力は、同じく
レジスタブロックＳＲ12とレジスタブロックＳＲ22の入
力とに並列に接続されている。そして、以降のＮＡＮＤ
ゲートＴＧ13〜ＴＧ1nとＮＡＮＤゲートＴＧ23〜ＴＧ2n
の入力には、同様に前方に隣接するレジスタブロックＳ
Ｒとこれに同じ桁位置で対応するレジスタブロックＳＲ
の出力がそれぞれ接続され、このＮＡＮＤゲートＴＧ13
〜ＴＧ1nとＮＡＮＤゲートＴＧ23〜ＴＧ2nの出力は、同
様に後方に隣接するレジスタブロックＳＲとこれに同じ
桁位置で対応するレジスタブロックＳＲの入力とに並列
に接続されている。

【００３０】上記レジスタブロックＳＲ11、ＳＲ12〜Ｓ
Ｒ1nの各出力には、レジスタ検査用パッドＲＰ11、ＲＰ
12〜ＲＰ1nが接続され、レジスタブロックＳＲ21、ＳＲ
22〜ＳＲ2nの各出力には、レジスタ検査用パッドＲＰ2
1、ＲＰ22〜ＲＰ2nが接続されている。また、これらレ
ジスタブロックＳＲ11、ＳＲ12〜ＳＲ1nとレジスタブロ
ックＳＲ21、ＳＲ22〜ＳＲ2nの各出力は、最後方のレジ
スタブロックＳＲ1nとレジスタブロックＳＲ2nの出力を
除き、プルアップ抵抗ＲPUを介して電源ＶDDに接続され
ている。さらに、ＮＡＮＤゲートＴＧ12、ＴＧ13〜ＴＧ
1nとＮＡＮＤゲートＴＧ22、ＴＧ23〜ＴＧ2nの出力に
は、ゲート検査用パッドＧＰ12〜ＧＰ1nとゲート検査用
パッドＧＰ22〜ＧＰ2nが接続されている。

【００３１】上記レジスタブロックＳＲ11の各桁の出力
は、ＯＲゲートＯＧ11〜ＯＧ1kの一方の入力にそれぞれ
接続され、同じ桁位置で対応するレジスタブロックＳＲ
21の各桁の出力は、これらのＯＲゲートＯＧ11〜ＯＧ1k
の他方の入力にそれぞれ接続されている。そして、以降
のレジスタブロックＳＲ12〜ＳＲ1nとレジスタブロック
ＳＲ22〜ＳＲ2nの各桁の出力も、同様に、ＯＲゲートＯ
Ｇ21〜ＯＧ2k〜ＯＲゲートＯＧn1〜ＯＧnkの両入力にそ
れぞれ接続されている。また、これらレジスタブロック
ＳＲ11〜ＳＲ1nとレジスタブロックＳＲ21〜ＳＲ2nの各
桁の出力は、それぞれプルダウン抵抗ＲPDを介して接地
されている。ＯＲゲートＯＧの各出力は、駆動回路が走
査信号線駆動回路である場合には走査信号線にそれぞれ
接続され、表示信号線駆動回路である場合には、制御信
号としてサンプルホールド回路に接続される。

【００３２】上記構成の駆動回路は、２本のシフトレジ
スタに試験用の信号を入力しクロック信号によりシフト
動作させて、レジスタ検査用パッドＲＰ11、ＲＰ12〜Ｒ
Ｐ1nとレジスタ検査用パッドＲＰ21、ＲＰ22〜ＲＰ2nの
電位をモニタすることにより、レジスタブロックＳＲ1
1、ＳＲ12〜ＳＲ1nとレジスタブロックＳＲ21、ＳＲ22
〜ＳＲ2nの欠陥を検査することができる。従って、レジ
スタ検査用パッドＲＰの電位をモニタしていずれかのレ
ジスタブロックＳＲの動作の異常を検出した場合には、
このレジスタブロックＳＲの出力を図示×印Ａの位置で
遮断することにより、従来と同様に修復することができ
る。また、欠陥のあるレジスタブロックＳＲが常時Ｈレ
ベルを出力する場合には、このレジスタブロックＳＲの
出力を遮断する必要がない点も従来と同様である。

【００３３】なお、上記検査によってレジスタブロック
ＳＲに異常が検出された場合には、このレジスタブロッ
クＳＲの各桁の出力も従来と同様に図示×印Ｂの位置で
遮断する。

【００３４】また、ゲート検査用パッドＧＰ12〜ＧＰ1n
とゲート検査用パッドＧＰ22〜ＧＰ2nの電位をモニタす
ることにより、ＮＡＮＤゲートＴＧ12、ＴＧ13〜ＴＧ1n
とＮＡＮＤゲートＴＧ22、ＴＧ23〜ＴＧ2nの欠陥を検査
することができる。例えばＮＡＮＤゲートＴＧ22の動作
の異常が検出された場合には、このＮＡＮＤゲートＴＧ
22の出力を図示×印Ｃの位置で遮断する。すると、後方
に隣接するレジスタブロックＳＲ12とレジスタブロック
ＳＲ22には、正常なＮＡＮＤゲートＴＧ12の出力のみが
送られ、ＮＡＮＤゲートＴＧ22の異常の影響が以降の回
路に及ぶのを防止することができる。そして、他のＮＡ
ＮＤゲートＴＧの動作に異常が検出された場合も同様で
あり、同じ桁間位置で対応するＮＡＮＤゲートＴＧに同
時に欠陥が発生しないかぎり修復が可能となる。ただ
し、同じ桁間位置で対応するＮＡＮＤゲートＴＧのいず
れに欠陥があるかを調べるには、これらゲート検査用パ
ッドＧＰ間を図示×印Ｄの位置で遮断しておく必要があ
り、いずれか一方に異常が検出された場合には、このＮ
ＡＮＤゲートＴＧの出力を遮断すると共に、ゲート検査
用パッドＧＰ間の図示×印Ｄの位置も再び接続する必要
がある。なお、ゲート検査用パットＧＰを設けなくて
も、ＮＡＮＤゲートＴＧの出力を図示×印Ｃの位置で適
宜遮断／接続を行い、後方に隣接するレジスタブロック
ＳＲの出力をレジスタ検査用パッドＲＰでモニタするこ
とにより検査を行うことも可能である。また、同じ桁間
位置で対応するＮＡＮＤゲートＴＧは、入力が共通とな
るので、内部回路のリーク等により入力側にも影響を及
ぼすような異常が発生した場合には、このＮＡＮＤゲー
トＴＧの入力も遮断する必要がある。

【００３５】この結果、本実施例の駆動回路によれば、
シフトレジスタの複数のレジスタブロックＳＲのみなら
ず、特に液晶表示装置において、レジスタ検査用パッド
ＲＰ等を設けたことにより静電気による破壊が生じ易い
ＮＡＮＤゲートＴＧにも冗長構成を採用することによ
り、このＮＡＮＤゲートＴＧに不良が発生した場合にも
修復を可能とすることができるようになる。

【００３６】図２は本発明の他の実施例を示すものであ
って、液晶表示装置の駆動回路を示すブロック図であ
る。なお、上記図１に示した実施例と同様の機能を有す
る構成部材には同じ番号を付記して説明を省略する。

【００３７】本実施例も、図１に示した実施例と同様
に、アクティブマトリクス型液晶表示装置における走査
信号線駆動回路と表示信号線駆動回路に用いられる駆動
回路について説明する。

【００３８】この駆動回路は、２本のシフトレジスタを
それぞれレジスタブロックＳＲ11、ＳＲ12〜ＳＲ1nとレ
ジスタブロックＳＲ21、ＳＲ22〜ＳＲ2nに分割したもの
である。これらのレジスタブロックＳＲ11、ＳＲ12〜Ｓ
Ｒ1nとレジスタブロックＳＲ21、ＳＲ22〜ＳＲ2nは、図
１に示した実施例と同様の構成であるが、分割桁数はシ
フトレジスタごとに相違し、レジスタブロックＳＲ11、
ＳＲ12〜ＳＲ1nの総桁数とレジスタブロックＳＲ21、Ｓ
Ｒ22〜ＳＲ2nの総桁数のみが一致するようになってい
る。

【００３９】各レジスタブロックＳＲ11、ＳＲ12〜ＳＲ
1nの間と各レジスタブロックＳＲ21、ＳＲ22〜ＳＲ2nの
間には、図１に示した実施例と同様に、それぞれＮＡＮ
ＤゲートＴＧ12、ＴＧ13〜ＴＧ1nとＮＡＮＤゲートＴＧ
22、ＴＧ23〜ＴＧ2nが配置されている。ただし、ＮＡＮ
ＤゲートＴＧ12の入力は、前方に隣接するレジスタブロ
ックＳＲ11の出力と、レジスタブロックＳＲ22における
レジスタブロックＳＲ11の最終桁に対応する桁の反転出
力とがそれぞれ接続され、このＮＡＮＤゲートＴＧ12の
出力は、後方に隣接するレジスタブロックＳＲ12の入力
にのみ接続されている。また、ＮＡＮＤゲートＴＧ22の
入力は、レジスタブロックＳＲ21の出力と、レジスタブ
ロックＳＲ11におけるレジスタブロックＳＲ21の最終桁
に対応する桁の反転出力がそれぞれ接続され、このＮＡ
ＮＤゲートＴＧ22の出力は、レジスタブロックＳＲ22の
入力にのみ接続されている。そして、以降のＮＡＮＤゲ
ートＴＧ13〜ＴＧ1nとＮＡＮＤゲートＴＧ23〜ＴＧ2nの
入力には、同様に前方に隣接するレジスタブロックＳＲ
と、他方のシフトレジスタにおけるレジスタブロックＳ
Ｒの対応する桁の反転出力とがそれぞれ接続され、この
ＮＡＮＤゲートＴＧ13〜ＴＧ1nとＮＡＮＤゲートＴＧ23
〜ＴＧ2nの出力は、同様に後方に隣接するレジスタブロ
ックＳＲの入力にのみ接続されている。

【００４０】上記ＮＡＮＤゲートＴＧ12、ＴＧ13〜ＴＧ
1nとＮＡＮＤゲートＴＧ22、ＴＧ23〜ＴＧ2nの各入力に
は、レジスタ検査用パッドＲＰ1〜ＲＰmが接続されてい
る。また、これらＮＡＮＤゲートＴＧ12、ＴＧ13〜ＴＧ
1nとＮＡＮＤゲートＴＧ22、ＴＧ23〜ＴＧ2nの各入力
は、プルアップ抵抗ＲPUを介して電源ＶDDに接続されて
いる。

【００４１】上記レジスタブロックＳＲ11、ＳＲ12〜Ｓ
Ｒ1nの各桁の出力は、ＯＲゲートＯＧ1〜ＯＧlの一方の
入力にそれぞれ接続され、レジスタブロックＳＲ21、Ｓ
Ｒ２２〜ＳＲ２ｎの各桁の出力は、これらＯＲゲートＯ
Ｇ1〜ＯＧlの他方の入力にそれぞれ接続されている。ま
た、これらレジスタブロックＳＲ11〜ＳＲ1nとレジスタ
ブロックＳＲ21〜ＳＲ2nの各桁の出力は、それぞれプル
ダウン抵抗ＲPDを介して接地されている。

【００４２】上記構成の駆動回路は、２本のシフトレジ
スタに試験用の信号を入力しクロック信号によりシフト
動作させて、レジスタ検査用パッドＲＰ1〜ＲＰmの電位
をモニタすることにより、各レジスタブロックＳＲや各
ＮＡＮＤゲートＴＧの欠陥を検査することができる。即
ち、本実施例では、各ＮＡＮＤゲートＴＧの入力信号を
モニタすることにより、直前のレジスタブロックＳＲの
出力や他方のシフトレジスタにおけるレジスタブロック
ＳＲの対応する桁の反転出力の異常を検出することにな
る。そして、この場合には、異常の原因がレジスタブロ
ックＳＲにあるのか、そのさらに前方のＮＡＮＤゲート
ＴＧにあるのかを区別しない。いずれかのＮＡＮＤゲー
トＴＧの入力に異常が検出された場合には、その入力を
図示×印の位置で遮断することにより、図１に示した実
施例と同様に修復することができる。

【００４３】なお、レジスタブロックＳＲ等の異常によ
り、ＮＡＮＤゲートＴＧの入力が常時Ｈレベルとなる場
合に、このＮＡＮＤゲートＴＧの入力を遮断する必要が
ない点は図１に示した実施例と同じである。また、上記
検査によって異常が検出された場合には、この異常の影
響が及ぶレジスタブロックＳＲの各桁の出力も図１に示
した実施例と同様に図示×印の位置で遮断する。

【００４４】この結果、本実施例の駆動回路によれば、
ＮＡＮＤゲートＴＧの出力が後方に隣接するレジスタブ
ロックＳＲにのみ入力されるため多少修復の効率は低下
するが、図１に示した実施例と同様にＮＡＮＤゲートＴ
Ｇにも冗長構成を採用することにより、このＮＡＮＤゲ
ートＴＧに異常が発生した場合にも修復を可能とするこ
とができるようになる。

【００４５】なお、上記図１及び図２に示した実施例で
は、レジスタブロックＳＲ間にＮＡＮＤゲートＴＧを配
置したが、これ以外にも複数入力のゲート回路であるＡ
ＮＤゲート、ＯＲゲート又はＮＯＲゲートのいずれかを
用いた場合にも同様の効果を得ることができる。ただ
し、他の論理のゲート回路を用いた場合には、レジスタ
ブロックＳＲの最終桁等の反転出力に代えて適宜非反転
の出力を用いる必要があり、異常時に遮断不要となる論
理状態も逆になる場合がある。また、上記図１及び図２
に示した実施例では、レジスタブロックＳＲの各桁の出
力をＯＲゲートＯＧに入力しているが、ＮＡＮＤゲート
ＴＧの場合と同様に、これ以外の適当なゲート回路を用
いることができる。

【００４６】さらに、上記図１及び図２に示した実施例
では、シフトレジスタを２本並列接続した冗長構成を示
したが、さらに並列数の多い冗長構成に実施することも
可能である。

【００４７】

【発明の効果】本発明によれば、複数のレジスタブロッ
クに分割されたシフトレジスタのみならず、各レジスタ
ブロック間に配置されたゲート回路にも冗長構成を採用
することにより、このゲート回路に異常が発生した場合
にも修復が可能となり、表示装置の製造上の歩留り向上
に貢献することができるようになる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、液晶表
示装置の駆動回路を示すブロック図である。

【図２】本発明の他の実施例を示すものであって、液晶
表示装置の駆動回路を示すブロック図である。

【図３】駆動回路を一体形成した液晶表示装置を示すブ
ロック図である。

【図４】従来例を示すものであって、液晶表示装置の駆
動回路を示すブロック図である。

【符号の説明】

ＳＲレジスタブロックＴＧＮＡＮＤゲートＯＧＯＲゲートＲＰレジスタ検査用パッドＧＰゲート検査用パッドＲPU プルアップ抵抗ＲPD プルダウン抵抗ＶDD 電源

───────────────────────────────────────────────────── フロントページの続き (72)発明者東一智朗大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者 ▲高▼藤裕大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者明比康直大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】シリアルに入力したデータをパラレルに
変換してデータを出力するシフトレジスタを複数並列に
接続した冗長構成の表示装置の駆動回路であって、並列接続された各シフトレジスタはそれぞれ同じ桁数ご
との複数のレジスタブロックに分割されていて、並列接
続されたシフトレジスタの数と同数の入力端子と１つの
出力端子とを有するゲート回路が、各シフトレジスタの
分割されたレジスタブロック間にそれぞれ配置され、こ
れら各ゲート回路の入力端子は当該シフトレジスタにお
ける前方に隣接するレジスタブロックの最終桁の出力と
他のシフトレジスタにおける同じ桁位置で対応するレジ
スタブロックの各最終桁の出力とにそれぞれ接続され、
かつ各ゲート回路の出力端子は当該シフトレジスタにお
ける後方に隣接するレジスタブロックの第１桁の入力と
他のシフトレジスタにおける同じ桁位置で対応するレジ
スタブロックの各第１桁の入力とに並列に接続された表
示装置の駆動回路。
【請求項２】シリアルに入力したデータをパラレルに
変換してデータを出力するシフトレジスタを複数並列に
接続した冗長構成の表示装置の駆動回路であって、並列接続された各シフトレジスタはそれぞれ任意の桁数
ごとの複数のレジスタブロックに分割されていて、並列
接続されたシフトレジスタの数と同数の入力端子と１つ
の出力端子とを有するゲート回路が、各シフトレジスタ
の分割されたレジスタブロック間にそれぞれ配置され、
これら各ゲート回路の入力端子は当該シフトレジスタに
おける前方に隣接するレジスタブロックの最終桁の出力
と他のシフトレジスタにおけるこの最終桁に対応するレ
ジスタブロックの対応桁の出力とがそれぞれ接続され、
かつ各ゲート回路の出力端子は当該シフトレジスタにお
ける後方に隣接するレジスタブロックの第１桁の入力に
接続された表示装置の駆動回路。