JPH0683056B2 - Logic circuit - Google Patents
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- JPH0683056B2 JPH0683056B2 JP61146961A JP14696186A JPH0683056B2 JP H0683056 B2 JPH0683056 B2 JP H0683056B2 JP 61146961 A JP61146961 A JP 61146961A JP 14696186 A JP14696186 A JP 14696186A JP H0683056 B2 JPH0683056 B2 JP H0683056B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、デジタル回路技術、さらにはバイポーラ−
MOS複合型の論理回路に適用して有効な技術に関するも
ので、たとえば、PLD（プログラマブル・ロジック・ア
レイ）における論理アレイ駆動用ドライバに利用して有
効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to digital circuit technology and further to bipolar circuits.
The present invention relates to a technology effectively applied to a MOS composite type logic circuit, for example, to a technology effectively used for a logic array driving driver in a PLD (Programmable Logic Array).
［従来の技術］ バイポーラ・トランジスタからなる出力段をMOSトラン
ジスタで駆動するバイポーラーMOS複合型の論理回路
は、たとえば日経マグロウヒル社刊行「日経エレクトロ
ニクス 1985年８月12日号（no.375）」187〜208頁に記
載されているように、バイポーラ素子の高駆動性とMOS
素子の低消費電力性を兼ね備え、高速かつ低消費電力の
論理回路として期待されている。[Prior Art] A bipolar MOS composite type logic circuit in which an output stage composed of a bipolar transistor is driven by a MOS transistor is disclosed in, for example, “Nikkei Electronics, August 12, 1985 (no.375)”, 187, published by Nikkei McGraw-Hill. ~ 208, high driveability of bipolar devices and MOS
Combined with the low power consumption of the device, it is expected as a high speed and low power consumption logic circuit.
ここで、本発明者らは、そのバイポーラ−MOS複合型論
理回路について検討した。以下は、公知とされた技術で
はないが、本発明者によって検討された技術であり、そ
の概要は次のとおりである。Here, the present inventors examined the bipolar-MOS composite type logic circuit. The following is a technology which has not been publicly known but which has been studied by the present inventor, and the outline thereof is as follows.
第３図は本発明者らによって検討されたバイポーラ−MO
S複合型論理回路の構成例を示す。FIG. 3 is a bipolar-MO studied by the present inventors.
An example of the configuration of an S composite type logic circuit is shown.
同図に示す論理回路はインバータとして構成され、その
出力段がバイポーラ・トランジスタQ1,Q2によって構成
される一方、その前段側がｐチャンネルMOSトランジス
タMp1,Mp2およびｎチャンネルMOSトランジスタMn1,Mn2
を用いて構成されている。inは論理入力、outは論理出
力をそれぞれ示す。また、VCCは正側電源電位、GNDは接
地電位を示す。そのほか、D1はショットキー・バリア・
ダイオード、R1,R2は抵抗をそれぞれ示す。The logic circuit shown in the figure is configured as an inverter, the output stage of which is constituted by bipolar transistors Q1 and Q2, while the preceding stage side is p-channel MOS transistors Mp1 and Mp2 and n-channel MOS transistors Mn1 and Mn2.
It is configured using. in indicates a logical input, and out indicates a logical output. V CC indicates the positive power supply potential, and GND indicates the ground potential. In addition, D1 is a Schottky barrier
Diodes, R1 and R2 indicate resistances, respectively.
第３図に示したバイポーラ−MOS複合型論理回路では、
入力inの論理状態をＨ（高レベル）にすると、ｎチャン
ネルMOSトランジスタMn1とMn2がオン（ON）状態になる
一方、ｐチャンネルMOSトランジスタMp2がオフ（OFF）
状態になる。これにより、接地電位GND側のバイポーラ
・トランジスタQ2がオン（ON）状態になる一方、電源電
位VCC側のバイポーラ・トランジスタQ2がオフ（OFF）状
態になって、出力outは接地電位GND側すなわちＬ（低レ
ベル）の論理状態に引き下げられる。ｎチャネルMOSト
ランジスタMn2は、出力outが低レベルに引き下げられる
まで、ショットキーダイオードD1を介して供給される出
力outによって接地電位側の出力トランジスタQ2にベー
ス電流を与える。In the bipolar-MOS composite type logic circuit shown in FIG.
When the logical state of the input in is set to H (high level), the n-channel MOS transistors Mn1 and Mn2 are turned on (ON), while the p-channel MOS transistor Mp2 is turned off (OFF).
It becomes a state. As a result, the bipolar transistor Q2 on the ground potential GND side is turned on (ON), while the bipolar transistor Q2 on the power supply potential V CC side is turned off (OFF), and the output out is Pulled to the L (low level) logic state. The n-channel MOS transistor Mn2 supplies the base current to the output transistor Q2 on the ground potential side by the output out supplied via the Schottky diode D1 until the output out is pulled down to the low level.
反対に、入力inをＬ（低レベル）にすると、Mn1,Mn2が
オフ（OFF）状態で、Mp1がオン（ON）状態になることに
より、Q1がオン（ON）状態で、Q2がオフ（OFF）状態と
なる。これにより、出力outは電源電位VCC側すなわちＨ
（高レベル）の論理状態に引き上げられる。On the contrary, when the input in is set to L (low level), Mn1 and Mn2 are off (OFF) and Mp1 is on (ON), so that Q1 is on (ON) and Q2 is off ( OFF). As a result, the output out is on the power supply potential V CC side, that is, H
Raised to a (high level) logic state.
ここで、ｐチャンネルMOSトランジスタMp1は、そのゲー
トが固定電位（接地電位）に接続されることにより、ｎ
チャンネルMOSトランジスタMn1の負荷として動作する。
そして、入力inがＨ（高レベル）のときには、図中に破
線矢印で示すように、その負荷として動作するｐチャン
ネルMOSトランジスタMp1からｎチャンネルMOSトランジ
スタMn1を通して供給されるベース電流IBによって、接
地電位GND側のバイポーラ・トランジスタQ2がオン（O
N）駆動される。Here, the p-channel MOS transistor Mp1 has its gate connected to a fixed potential (ground potential)
It operates as the load of the channel MOS transistor Mn1.
Then, when the input in the H (high level), as indicated by a dotted arrow in the figure, the base current I B supplied through the n-channel MOS transistors Mn1 from p-channel MOS transistors Mp1 which operates as a load, ground The bipolar transistor Q2 on the potential GND side turns on (O
N) Driven.
［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。[Problems to be Solved by the Invention] However, the present inventor has clarified that the above-described technique has the following problems.
すなわち、上記論理回路の出力outには、第３図中に破
線で示すように、抵抗負荷RL以外に、配線に寄生する分
布容量などによる容量負荷CLも接続される。この容量負
荷CLの大きさは、たとえばPLD（プログラマブル・ロジ
ック・アレイ）における論理アレイ駆動用ドライバとし
て使用される論理回路などでは、かなり大きな値にな
る。このような大きな容量負荷CLが接続された論理回路
の出力outを、Ｈ（高レベル）の論理状態から確実なＬ
（低レベル）の論理状態に引き下げられるようにするた
めには、入力inにＨ（高レベル）が与えられたときに、
出力段の接地電位側バイポーラ・トランジスタQ2に供給
されるベース電流IBが十分に確保されるような回路構成
とする必要がある。これにより、そのバイポーラ・トラ
ンジスタQ2は、容量負荷CLからの放電電流ICCを速やか
に流して、出力outを確実なＬ（低レベル）状態に引き
下げることができる。That is, as shown by the broken line in FIG. 3, the output out of the logic circuit is connected to a capacitive load C L due to distributed capacitance parasitic on the wiring, in addition to the resistive load R L. The size of the capacitive load C L becomes a considerably large value in, for example, a logic circuit used as a driver for driving a logic array in a PLD (Programmable Logic Array). The output out of the logic circuit to which such a large capacitive load C L is connected is surely set to L from the logic state of H (high level).
In order to be pulled down to the (low level) logic state, when H (high level) is applied to the input in,
Base current I B supplied to the ground potential side bipolar transistor Q2 of the output stage has to be a circuit configuration as is sufficiently secured. As a result, the bipolar transistor Q2 can quickly pass the discharge current I CC from the capacitive load C L and pull down the output out to a reliable L (low level) state.
ところが、出力段の接地電位側バイポーラ・トランジス
タQ2による容量負荷CLの放電が完了して、出力outが確
実なＬ（低レベル）状態に引き下げられた後の定常状態
では、容量負荷CLからの大きな放電電流ICCはもはやな
く、抵抗負荷RLからの比較的小さな電流ICSだけしか流
れなくなる。この場合、先の放電電流ICCを流すのに十
分な大きさに設定されたベース電流IBは過剰となる。こ
の定常時において過剰となるベース電流IBは消費電力の
無駄となる。また、定常時に過剰なベース電流IBを供給
され続けていたバイポーラ・トランジスタQ2は、そのベ
ース蓄積電荷が増大させられることによって、入力inが
Ｈ（高レベル）からＬ（低レベル）に変化したときのオ
ン（ON）状態からオフ（OFF）状態への切換速度が遅く
なる。However, the discharge is completed the capacitive load C L according to the ground potential side bipolar transistor Q2 of the output stage, in a steady state after the output out is pulled to secure L (low level) state, the capacitive load C L There is no longer a large discharge current I CC at, but only a relatively small current I CS from the resistive load R L. In this case, the base current I B set to have a sufficient value for flowing the discharge current I CC is excessive. The excessive base current I B in this steady state is a waste of power consumption. Further, the bipolar transistor Q2, which continues to be supplied an excess base current I B during steady, by its base accumulated charge is increased, the input in is changed from H (high level) to L (low level) The switching speed from the ON state to the OFF state is slow.
以上のように、上述したバイポーラ−MOS複合型の論理
回路では、確実なＬ（低レベル）出力を得るために十分
な大きさに設定されたベース電流が負荷の状態の変化に
よって過剰となることがあり、これによって消費電力の
無駄を生じ、さらには出力をＬ（低レベル）からＨ（高
レベル）に引き上げる際の動作の遅れをもたらす、とい
ったような問題点のあることが本発明者らによってあき
らかとされた。As described above, in the bipolar-MOS composite type logic circuit described above, the base current set to a sufficient level to obtain a reliable L (low level) output becomes excessive due to the change of the load state. However, the present inventors have a problem in that power consumption is wasted, which causes a delay in operation when the output is raised from L (low level) to H (high level). Was clarified by
本発明の目的は、バイポーラ−MOS複合型の論理回路に
あって、その出力段をなすバイポーラ・トランジスタ
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流を供給で
きるようにし、これにより消費電力の無駄を少なくし、
かつ出力をＬ（低レベル）からＨ（高レベル）へ引き上
げる際の動作を速められるようにする、という技術を提
供することにある。It is an object of the present invention to provide a bipolar-MOS composite type logic circuit for maintaining a reliable L (low level) output in a bipolar transistor forming an output stage thereof regardless of changes in the load state. It is possible to always supply the optimum amount of base current, which reduces the waste of power consumption,
Another object of the present invention is to provide a technique capable of speeding up the operation when raising the output from L (low level) to H (high level).
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel characteristics of the present invention are
It will be apparent from the description of the present specification and the accompanying drawings.
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。[Means for Solving the Problems] The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、バイポーラ−MOS複合型の論理回路にあっ
て、出力段のＬ（低レベル）側バイポーラ・トランジス
タに供給されるベース電流の大きさを論理回路の出力状
態に基づいて負帰還制御する、というものである。That is, in a bipolar-MOS composite type logic circuit, negative feedback control is performed on the magnitude of the base current supplied to the L (low level) side bipolar transistor of the output stage based on the output state of the logic circuit. It is a thing.
［作用］ 上記した手段によれば、たとえば大きな容量負荷が接続
されているなどして出力の負荷が重いときは、その重い
負荷に応じて、出力段のＬ（低レベル）側バイポーラ・
トランジスタに供給されるベース電流が増大することに
より、出力のレベルをただちに確実なＬ（低レベル）状
態に引き下げることができる。また、容量負荷の放電が
完了するなどして出力の負荷が軽くなったときには、そ
の軽くなった負荷に応じて、出力段のＬ（低レベル）側
バイポーラ・トランジスタに供給されるベース電流が小
さく絞られるようになる。[Operation] According to the means described above, when the output load is heavy due to, for example, a large capacitive load being connected, the L (low level) side bipolar
By increasing the base current supplied to the transistor, the output level can be immediately lowered to a reliable L (low level) state. Also, when the output load becomes lighter due to the completion of discharge of the capacitive load, the base current supplied to the L (low level) side bipolar transistor of the output stage becomes small according to the lightened load. You will be able to squeeze.
これにより、出力段をなすバイポーラ・トランジスタ
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流が供給で
きるようになって、消費電力の無駄を少なくし、かつ出
力をＬ（低レベル）からＨ（高レベル）へ引き上げる際
の動作を速められるようにする、という目的が達成され
る。As a result, the bipolar transistor forming the output stage can always be supplied with an optimum amount of base current for keeping the output in the reliable L (low level) state regardless of the change in the load state. The object is to reduce the waste of power and to speed up the operation when raising the output from L (low level) to H (high level).
［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明す
る。[Embodiment] A preferred embodiment of the present invention will be described below with reference to the drawings.
なお、各図中、同一符号は同一あるいは相当部分を示
す。In each drawing, the same reference numerals indicate the same or corresponding parts.
第１図はこの発明による技術が適用された論理回路の一
実施例を示す。FIG. 1 shows an embodiment of a logic circuit to which the technique according to the present invention is applied.
同図に示す論理回路は、基本的には第３図に示したもの
と同様である。The logic circuit shown in the figure is basically the same as that shown in FIG.
すなわち、同図に示す論理回路はインバータとして構成
され、その出力段がバイポーラ・トランジスタQ1,Q2に
よって構成される一方、その前段側がｐチャンネルMOS
トランジスタMp1,Mp2およびｎチャンネルMOSトランジス
タMn1,Mn2,Mn3を用いて構成されている。inは論理入
力、outは論理出力をそれぞれ示す。また、VCCは正側電
源電位、GNDは接地電位を示す。そのほか、D1はショッ
トキー・バリア・ダイオード、R1,R2は抵抗をそれぞれ
示す。That is, the logic circuit shown in the figure is configured as an inverter, the output stage of which is constituted by bipolar transistors Q1 and Q2, while the preceding stage side is a p-channel MOS transistor.
It is configured using transistors Mp1 and Mp2 and n-channel MOS transistors Mn1, Mn2 and Mn3. in indicates a logical input, and out indicates a logical output. V CC indicates the positive power supply potential, and GND indicates the ground potential. In addition, D1 is a Schottky barrier diode, and R1 and R2 are resistors.
第１図に示したバイポーラ−MOS複合型論理回路では、
入力inの論理状態をＨ（高レベル）にすると、ｎチャン
ネルMOSトランジスタMn1とMn2がオン（ON）状態になる
一方、ｐチャンネルMOSトランジスタMp2がオフ（OFF）
状態になる。これにより、接地電位GND側のバイポーラ
・トランジスタQ2がオン（ON）状態になる一方、電源電
位VCC側のバイポーラ・トランジスタQ2がオフ（OFF）状
態になって、出力outは接地電位GND側すなわちＬ（低レ
ベル）の論理状態に引き下げられる。In the bipolar-MOS composite type logic circuit shown in FIG.
When the logical state of the input in is set to H (high level), the n-channel MOS transistors Mn1 and Mn2 are turned on (ON), while the p-channel MOS transistor Mp2 is turned off (OFF).
It becomes a state. As a result, the bipolar transistor Q2 on the ground potential GND side is turned on (ON), while the bipolar transistor Q2 on the power supply potential V CC side is turned off (OFF), and the output out is Pulled to the L (low level) logic state.
反対に、入力inをＬ（低レベル）にすると、Mn1,Mn2が
オフ（OFF）状態で、Mp2がオン（ON）状態になることに
より、Q1がオン（ON）状態で、Q2がオフ（OFF）状態と
なる。これにより、出力outは電源電位VCC側すなわちＨ
（高レベル）の論理状態に引き上げられる。Conversely, when the input in is set to L (low level), Mn1 and Mn2 are off (OFF) and Mp2 is on (ON), so Q1 is on (ON) and Q2 is off ( OFF). As a result, the output out is on the power supply potential V CC side, that is, H
Raised to a (high level) logic state.
ここで、ｐチャンネルMOSトランジスタMp1とｎチャンネ
ルMOSトランジスタMn3は、互いに並列に接続された状態
でもって、ｎチャンネルMOSトランジスタMn1の負荷１と
して動作する。この場合、第１図の論理回路では、一方
のｐチャンネルMOSトランジスタMp1は、そのゲートが固
定電位（接地電位）に接続されることにより、固定イン
ピーダンス負荷として動作するが、他方のｎチャンネル
MOSトランジスタMn3は、そのゲートが配線２を介して出
力out側に接続されることにより、その出力outの論理レ
ベルによって導通制御されるようになっている。すなわ
ち、上記バイポーラ・トランジスタQ2を導通させるため
のベース電流の大きさを上記論理回路の出力レベルによ
って負帰還制御する制御回路が形成されている。Here, the p-channel MOS transistor Mp1 and the n-channel MOS transistor Mn3 operate as the load 1 of the n-channel MOS transistor Mn1 even when connected in parallel with each other. In this case, in the logic circuit of FIG. 1, one p-channel MOS transistor Mp1 operates as a fixed impedance load by connecting its gate to a fixed potential (ground potential), but the other n-channel
Since the gate of the MOS transistor Mn3 is connected to the output out side via the wiring 2, conduction is controlled by the logic level of the output out. That is, there is formed a control circuit for performing negative feedback control on the magnitude of the base current for making the bipolar transistor Q2 conductive according to the output level of the logic circuit.
第２図（ａ）（ｂ）は、第１図に示した論理回路の動作
例を等価回路によって示す。同図において、RLは抵抗負
荷を、CLは容量負荷をそれぞれ示す。2A and 2B show an operation example of the logic circuit shown in FIG. 1 by an equivalent circuit. In the figure, R L indicates a resistive load and C L indicates a capacitive load.
先ず、（ａ）において、今までＨ（高レベル）状態であ
った出力outをＬ（低レベル）状態に切り換える過渡時
には、２つのMOSトランジスタMp1とMn3をそれぞれに流
れる電流IB1とIB2の和（IB1＋IB2）が、出力段のＬ（低
レベル）側バイポーラ・トランジスタQ2にベース電流と
して供給される。このベース電流（IB1＋IB2）によっ
て、バイポーラ・トランジスタQ2は、出力outを確実な
Ｌ（低レベル）状態にするのに十分な放電電流ICCを流
すことができる。First, in (a), during a transition in which the output out, which has been in the H (high level) state until now, is switched to the L (low level) state, the currents I B 1 and I B flowing through the two MOS transistors Mp1 and Mn3, respectively. The sum of 2 (I B 1 + I B 2) is supplied as a base current to the L (low level) side bipolar transistor Q2 of the output stage. This base current (I B 1 + I B 2) allows the bipolar transistor Q2 to flow a sufficient discharge current I CC to bring the output out into a reliable L (low level) state.
次に、（ｂ）に示すように、容量負荷CLの放電が完了し
た定常時には、出力outが確実なＬ（低レベル）状態に
なることによって、ｎチャンネルMOSトランジスタMn3が
オフ（OFF）状態となる。これにより、出力段のＬ（低
レベル）側バイポーラ・トランジスタQ2のベースには、
ｐチャンネルMOSトランジスタMp1を流れる電流IB1だけ
がベース電流として供給されるようになる。つまり、バ
イポーラ・トランジスタQ2のベース電流がIB1だけに減
少させられる。しかし、このときにはすでに容量負荷CL
の放電が完了しているため、バイポーラ・トランジスタ
Q2に抵抗負荷RLを流れる電流ICSを流せるだけのベース
電流IB1さえ供給されれば、それだけでもって出力outを
確実なＬ（低レベル）状態に保つことができる。Next, as shown in (b), in the steady state after the discharge of the capacitive load C L is completed, the output out is surely in the L (low level) state, so that the n-channel MOS transistor Mn3 is in the off (OFF) state. Becomes As a result, at the base of the L (low level) side bipolar transistor Q2 of the output stage,
Only the current I B 1 flowing through the p-channel MOS transistor Mp1 is supplied as the base current. That is, the base current of the bipolar transistor Q2 is reduced to I B 1. However, at this time, the capacitive load C L
The bipolar transistor because the discharge of the
As long as the base current I B 1 capable of flowing the current I CS flowing through the resistance load R L is supplied to Q2, the output out can be maintained in a reliable L (low level) state by itself.
以上のようにして、出力outの負荷が重くなっていると
きは、その重い負荷に応じて、出力段のＬ（低レベル）
側バイポーラ・トランジスタQ2に供給されるベース電流
が増大することにより、出力outのレベルをただちに確
実なＬ（低レベル）状態に引き下げることができる。ま
た、容量負荷の放電が完了するなどして出力の負荷が軽
くなったときには、その軽くなった負荷に応じて、出力
段のＬ（低レベル）側バイポーラ・トランジスタQ2に供
給されるベース電流が小さく絞られるようになる。As described above, when the output load is heavy, the output stage L (low level) is changed according to the heavy load.
By increasing the base current supplied to the side bipolar transistor Q2, the level of the output out can be immediately lowered to the reliable L (low level) state. Also, when the output load becomes lighter due to the completion of discharging of the capacitive load, the base current supplied to the L (low level) side bipolar transistor Q2 of the output stage depends on the lighter load. It will be able to be narrowed down.
これにより、出力段をなすバイポーラ・トランジスタ
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流が供給で
きるようになって、消費電力の無駄を少なくし、かつ出
力をＬ（低レベル）からＨ（高レベル）へ引き上げる際
の動作を速められるようにする、という目的が達成され
る。As a result, the bipolar transistor forming the output stage can always be supplied with an optimum amount of base current for keeping the output in the reliable L (low level) state regardless of the change in the load state. The object is to reduce the waste of power and to speed up the operation when raising the output from L (low level) to H (high level).
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記負荷
１の素子としては、バイポーラ・トランジスタなどの能
動素子を使うこともできる。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. There is no end. For example, an active element such as a bipolar transistor can be used as the element of the load 1.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるPLDにおける論理ア
レイ駆動用のドライバなどに適用した場合について説明
したが、それに限定されるものではなく、たとえば、Ｓ
−RAM（スタチック型RAM）におけるワード線ドライバあ
るいは一般通信用のライン・ドライバなどにも適用でき
る。また、インバータ以外の論理機能をもたせることも
できる。In the above description, the case where the invention mainly made by the present inventor is applied to a driver for driving a logic array in a PLD which is a field of use that is the background has been described, but the invention is not limited thereto, and, for example, S
-It can be applied to a word line driver in RAM (static RAM) or a line driver for general communication. It is also possible to have a logical function other than the inverter.
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。[Effects of the Invention] The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、バイポーラ−MOS複合型の論理回路にあっ
て、その出力段をなすバイポーラ・トランジスタに、負
荷状態の変化に拘らず、出力を確実なＬ（低レベル）状
態に保つのに常に最適な量のベース電流を供給すること
ができ、これによって消費電力の無駄を少なくし、かつ
出力をＬ（低レベル）からＨ（高レベル）へ引き上げる
際の動作を速められるようになる、という効果が得られ
る。That is, in the bipolar-MOS composite type logic circuit, the bipolar transistor forming the output stage always has the optimum amount for keeping the output in the reliable L (low level) state regardless of the change of the load state. It is possible to supply the base current of, thereby reducing the waste of power consumption and accelerating the operation when the output is pulled up from L (low level) to H (high level). To be
第１図はこの発明による技術が適用されたバイポーラ−
MOS複合型論理回路の一実施例を示す回路図、 第２図（ａ）（ｂ）の第１図に示した論理回路の動作例
を示す等価回路図、 第３図はこの発明に先立って検討されたバイポーラ−MO
S複合型論理回路の構成例を示す回路図である。 Q1,Q2……出力段を構成するバイポーラ・トランジス
タ、Mp1,Mp2……前段側を構成するｐチャンネルMOSトラ
ンジスタ、Mn1,Mn2,Mn3……前段側を構成するｎチャン
ネルMOSトランジスタ、１……出力の状態によって負帰
還制御される負荷。FIG. 1 shows a bipolar circuit to which the technique according to the present invention is applied.
A circuit diagram showing an embodiment of a MOS composite type logic circuit, an equivalent circuit diagram showing an operation example of the logic circuit shown in FIG. 2 (a) and (b), and FIG. Bipolar-MO considered
It is a circuit diagram showing an example of composition of an S compound type logic circuit. Q1, Q2 …… Bipolar transistors that make up the output stage, Mp1, Mp2 …… P-channel MOS transistors that make up the front side, Mn1, Mn2, Mn3 …… N-channel MOS transistors that make up the front side, 1 …… Output Negative feedback controlled load depending on the state of.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 秀一 東京都小平市上水本町1479番地 日立マイ クロコンピュータエンジニアリング株式会 社内 (56)参考文献 特開 昭61−29216（ＪＰ，Ａ) 特開 昭61−84112（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shuichi Endo 1479, Kamimizumoto-cho, Kodaira-shi, Tokyo In-house Hitachi Micro Computer Engineering Co., Ltd. (56) Reference JP-A-61-29216 (JP, A) JP-A-SHO 61-84112 (JP, A)
Claims (1)
１バイポーラ出力トランジスタと、上記出力端子と回路
の基準電位点との間に設けられた第２バイポーラ出力ト
ランジスタと、上記第１バイポーラ出力トランジスタの
ベース・エミッタ間順方向電圧に対して逆バイアス状態
になる方向をもってかかる第１バイポーラ出力トランジ
スタのベース・エミッタ間に設けられたダイオード素子
と、上記電源端子と上記第１バイポーラ出力トランジス
タのベースとの間に設けられかつゲートが入力端子に接
続された第1pチャンネルMOSトランジスタと、上記第１
バイポーラ出力トランジスタのベースと上記第２バイポ
ーラ出力トランジスタのベースとの間に設けられかつゲ
ートが上記入力端子に接続された第1nチャンネルMOSト
ランジスタと、ゲートが基準電位点に接続された第2pチ
ャンネルMOSトランジスタと、上記第2pチャンネルMOSト
ランジスタと並列接続されかつゲートが上記第１バイポ
ーラ出力トランジスタのベースに接続された第2nチャン
ネルMOSトランジスタと、上記並列接続の第2pチャンネ
ルMOSトランジスタと第2nチャンネルMOSトランジスタと
直列接続されて上記電源端子と上記第２バイポーラ出力
トランジスタのベースとの間に設けられかつゲートが上
記入力端子に接続された第2nチャンネルMOSトランジス
タとから構成されてなることを特徴とする論理回路。1. A first bipolar output transistor provided between a power supply terminal and an output terminal, a second bipolar output transistor provided between the output terminal and a reference potential point of a circuit, and the first bipolar output transistor. A diode element provided between the base and emitter of the first bipolar output transistor having a direction in which it is reverse-biased with respect to the forward voltage between the base and emitter of the bipolar output transistor, the power supply terminal, and the first bipolar output transistor. A first p-channel MOS transistor having a gate connected to the input terminal, the first p-channel MOS transistor being connected to the base of
A first n-channel MOS transistor provided between the base of the bipolar output transistor and the base of the second bipolar output transistor and having a gate connected to the input terminal, and a second p-channel MOS transistor having a gate connected to a reference potential point Transistor, a second n-channel MOS transistor connected in parallel with the second p-channel MOS transistor and having a gate connected to the base of the first bipolar output transistor, the second p-channel MOS transistor and the second n-channel MOS transistor connected in parallel And a second n-channel MOS transistor connected in series between the power supply terminal and the base of the second bipolar output transistor and having a gate connected to the input terminal. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146961A JPH0683056B2 (en) | 1986-06-25 | 1986-06-25 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146961A JPH0683056B2 (en) | 1986-06-25 | 1986-06-25 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634713A JPS634713A (en) | 1988-01-09 |
| JPH0683056B2 true JPH0683056B2 (en) | 1994-10-19 |
Family
ID=15419495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146961A Expired - Lifetime JPH0683056B2 (en) | 1986-06-25 | 1986-06-25 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683056B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2696519B2 (en) * | 1988-02-03 | 1998-01-14 | 株式会社日立製作所 | Semiconductor integrated circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029216A (en) * | 1983-06-23 | 1985-02-14 | Disco Abrasive Sys Ltd | Machining method of hard body |
| JPS6184112A (en) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | Logical gate circuit |
-
1986
- 1986-06-25 JP JP61146961A patent/JPH0683056B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634713A (en) | 1988-01-09 |
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