JPH0683042B2 - 出力ドライバ回路 - Google Patents
出力ドライバ回路Info
- Publication number
- JPH0683042B2 JPH0683042B2 JP61072903A JP7290386A JPH0683042B2 JP H0683042 B2 JPH0683042 B2 JP H0683042B2 JP 61072903 A JP61072903 A JP 61072903A JP 7290386 A JP7290386 A JP 7290386A JP H0683042 B2 JPH0683042 B2 JP H0683042B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- npn transistor
- base
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、バイポーラ集積回路に係わるもので、特に
インターフェイスドライバ等に使用される出力ドライバ
回路に関する。
インターフェイスドライバ等に使用される出力ドライバ
回路に関する。
（従来の技術） 一般に、この種の出力ドライバ回路としては、単一のNP
Nトランジスタが用いられている。しかし、単一のNPNト
ランジスタを用いた場合、コレクタのショート等の異常
時にコレクタ，エミッタ間に大電流が流れ、安全動作領
域からはずれてトランジスタが破壊されてしまう恐れが
ある。また、このような異常時、トランジスタが発熱
し、接合温度保障を越えることによっても破壊に至る。
Nトランジスタが用いられている。しかし、単一のNPNト
ランジスタを用いた場合、コレクタのショート等の異常
時にコレクタ，エミッタ間に大電流が流れ、安全動作領
域からはずれてトランジスタが破壊されてしまう恐れが
ある。また、このような異常時、トランジスタが発熱
し、接合温度保障を越えることによっても破壊に至る。
（発明が解決しようとする問題点） 上述した如く、単一のNPNトランジスタを用いた出力ド
ライバ回路は、出力過大電流や過熱によって用意に破壊
される欠点がある。
ライバ回路は、出力過大電流や過熱によって用意に破壊
される欠点がある。
従って、この発明の目的は、出力過大電流や過熱による
破壊を防止できる三端子の出力ドライバ回路を提供する
ことである。
破壊を防止できる三端子の出力ドライバ回路を提供する
ことである。
（問題点を解決するための手段） この発明の出力ドライバ回路は、第1,第２の端子にコレ
クタおよびエミッタがそれぞれ接続される出力NPNトラ
ンジスタと、この出力NPNトランジスタのベースにエミ
ッタが接続されベースおよびコレクタが第３の端子に接
続される制御NPNトランジスタと、上記出力NPNトランジ
スタの過大コレクタ電流を検出するため、出力NPNトラ
ンジスタのベースに接続した出力過大電流検出回路と、
上記出力NPNトランジスタの過熱状態を検出する過熱検
出回路と、上記出力過大電流検出回路および上記過熱回
路の論理和出力を遅延することにより、外来ノイズによ
る誤った保護動作を防ぐための遅延回路と、この遅延回
路の出力をラッチするラッチ回路と、上記遅延回路によ
る遅延時間の間、上記出力NPNトランジスタのベース電
流が所定の値以下となるように上記制御NPNトランジス
タへのベース電流を制御する出力過大電流制限回路とを
具備し、上記ラッチ回路の出力に応じて上記制御NPNト
ランジスタへのベース電流の供給を制御することを特徴
とする。
クタおよびエミッタがそれぞれ接続される出力NPNトラ
ンジスタと、この出力NPNトランジスタのベースにエミ
ッタが接続されベースおよびコレクタが第３の端子に接
続される制御NPNトランジスタと、上記出力NPNトランジ
スタの過大コレクタ電流を検出するため、出力NPNトラ
ンジスタのベースに接続した出力過大電流検出回路と、
上記出力NPNトランジスタの過熱状態を検出する過熱検
出回路と、上記出力過大電流検出回路および上記過熱回
路の論理和出力を遅延することにより、外来ノイズによ
る誤った保護動作を防ぐための遅延回路と、この遅延回
路の出力をラッチするラッチ回路と、上記遅延回路によ
る遅延時間の間、上記出力NPNトランジスタのベース電
流が所定の値以下となるように上記制御NPNトランジス
タへのベース電流を制御する出力過大電流制限回路とを
具備し、上記ラッチ回路の出力に応じて上記制御NPNト
ランジスタへのベース電流の供給を制御することを特徴
とする。
また、第1,第２の端子にコレクタおよびエミッタがそれ
それ接続される出力NPNトランジスタと、この出力NPNト
ランジスタのベースにエミッタが接続されベースおよび
コレクタが第３の端子に接続される制御NPNトランジス
タと、上記出力NPNトランジスタの過大コレクタ電流を
検出するため、出力NPNトランジスタのベースに接続し
た出力過大電流検出回路と、上記出力NPNトランジスタ
の過熱状態を検出する過熱検出回路と、上記出力過大電
流検出回路および上記過熱回路の論理和出力を遅延する
ことにより、外来ノイズによる誤った保護動作を防ぐた
めの遅延回路と、この遅延回路の出力をラッチするラッ
チ回路と、上記遅延回路による遅延時間の間、上記出力
NPNトランジスタのベース電流が所定の値以下となるよ
うに上記制御NPNトランジスタのベース電流を制御する
出力過大電流制限回路と、定電圧を発生する定電圧回路
と、この定電圧回路の出力電圧と上記第３の端子に印加
される入力電圧に対応する電圧とを比較するコンパレー
タとを具備し、上記コンパレータの出力と上記ラッチ回
路の出力との論理積信号に応じて上記制御NPNトランジ
スタへのベース電流の供給を制御することを特徴とす
る。
それ接続される出力NPNトランジスタと、この出力NPNト
ランジスタのベースにエミッタが接続されベースおよび
コレクタが第３の端子に接続される制御NPNトランジス
タと、上記出力NPNトランジスタの過大コレクタ電流を
検出するため、出力NPNトランジスタのベースに接続し
た出力過大電流検出回路と、上記出力NPNトランジスタ
の過熱状態を検出する過熱検出回路と、上記出力過大電
流検出回路および上記過熱回路の論理和出力を遅延する
ことにより、外来ノイズによる誤った保護動作を防ぐた
めの遅延回路と、この遅延回路の出力をラッチするラッ
チ回路と、上記遅延回路による遅延時間の間、上記出力
NPNトランジスタのベース電流が所定の値以下となるよ
うに上記制御NPNトランジスタのベース電流を制御する
出力過大電流制限回路と、定電圧を発生する定電圧回路
と、この定電圧回路の出力電圧と上記第３の端子に印加
される入力電圧に対応する電圧とを比較するコンパレー
タとを具備し、上記コンパレータの出力と上記ラッチ回
路の出力との論理積信号に応じて上記制御NPNトランジ
スタへのベース電流の供給を制御することを特徴とす
る。
（作用） 上記のような構成において、上記出力過大電流検出回路
により出力NPNトランジスタのコレクタ電流が過大にな
ったことが検出されるか、あるいは上記加熱検出回路に
より出力NPNトランジスタの過熱状態が検出されると、
上記ラッチ回路の出力に応じて上記制御NPNトランジス
タへのベース電流の供給が遮断され、出力NPNトランジ
スタが保護される。
により出力NPNトランジスタのコレクタ電流が過大にな
ったことが検出されるか、あるいは上記加熱検出回路に
より出力NPNトランジスタの過熱状態が検出されると、
上記ラッチ回路の出力に応じて上記制御NPNトランジス
タへのベース電流の供給が遮断され、出力NPNトランジ
スタが保護される。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図に示す第1,第２の端子11,12にはそれぞ
れ、出力NPNトランジスタTr1のコレクタ，エミッタが接
続される。このトランジスタTr1のベース，コレクタに
は、NPNトランジスタTr2のエミッタ，コレクタがそれぞ
れ接続されるとともに、トランジスタTr1のベース，エ
ミッタ間には、誤動作を防止するためのリーク電流吸収
用抵抗R1が接続される。上記トランジスタTr2のベース
には、制御NPNトランジスタTr3のエミッタが接続される
とともに、トランジスタTr2のベース，エミッタ間には
誤動作を防止するためのリーク電流吸収用抵抗R2が接続
される。上記制御NPNトランジスタTr3のコレクタには、
上記トランジスタTr1へのバイアス電流制限抵抗R3を介
して第３の端子13が接続される。また、上記トランジス
タTr3のベースには、バイアス抵抗R4を介して上記第３
の端子13が接続されるとともに、保護回路14が接続され
る。この保護回路14には、上記出力NPNトランジスタTr1
のベース，エミッタ，および第３の端子13がそれぞれ接
続される。
する。第１図に示す第1,第２の端子11,12にはそれぞ
れ、出力NPNトランジスタTr1のコレクタ，エミッタが接
続される。このトランジスタTr1のベース，コレクタに
は、NPNトランジスタTr2のエミッタ，コレクタがそれぞ
れ接続されるとともに、トランジスタTr1のベース，エ
ミッタ間には、誤動作を防止するためのリーク電流吸収
用抵抗R1が接続される。上記トランジスタTr2のベース
には、制御NPNトランジスタTr3のエミッタが接続される
とともに、トランジスタTr2のベース，エミッタ間には
誤動作を防止するためのリーク電流吸収用抵抗R2が接続
される。上記制御NPNトランジスタTr3のコレクタには、
上記トランジスタTr1へのバイアス電流制限抵抗R3を介
して第３の端子13が接続される。また、上記トランジス
タTr3のベースには、バイアス抵抗R4を介して上記第３
の端子13が接続されるとともに、保護回路14が接続され
る。この保護回路14には、上記出力NPNトランジスタTr1
のベース，エミッタ，および第３の端子13がそれぞれ接
続される。
上記のような構成において、第３の端子（入力端子）13
に入力電流Iiが供給されると、制御NPNトランジスタTr3
がオン状態となり、ダーリントン接続されたトランジス
タTr2,Tr1が順次オン状態となる。ここで、トランジス
タTr2Tr1の電流増幅率をそれぞれ、hFE2,hFE1、保護回
路14のバイアス電流をIBIASとすると、出力電流Iout
は、 Iout（Ii−IBIAS）hFE2・hFE1 ……（１） となる。さらに電流増幅率hFEは、 で表わされる。但し、上式（２）において、hFEはhFE2
×hFE1である。
に入力電流Iiが供給されると、制御NPNトランジスタTr3
がオン状態となり、ダーリントン接続されたトランジス
タTr2,Tr1が順次オン状態となる。ここで、トランジス
タTr2Tr1の電流増幅率をそれぞれ、hFE2,hFE1、保護回
路14のバイアス電流をIBIASとすると、出力電流Iout
は、 Iout（Ii−IBIAS）hFE2・hFE1 ……（１） となる。さらに電流増幅率hFEは、 で表わされる。但し、上式（２）において、hFEはhFE2
×hFE1である。
第２図は、前記第１図の回路における保護回路14の構成
例を示している。第２図において、前記第１図と同一構
成部には同じ符号を付してその詳細な説明は省略する。
第３の端子13には、抵抗R5の一端が接続され、この抵抗
R5の他端と接地点間には、バンドギャップ型の定電圧回
路15が設けられる。この定量圧回路15の出力端には、コ
ンパレータ16の反転入力端（−）が接続され、このコン
パレータ16の非反転入力端（＋）には、第３の端子13と
接地点間に直列接続された抵抗R6,R7の接続点が接続さ
れる。そして、上記コンパレータ16の出力が、アンドゲ
ート17の一方の入力端に供給される。
例を示している。第２図において、前記第１図と同一構
成部には同じ符号を付してその詳細な説明は省略する。
第３の端子13には、抵抗R5の一端が接続され、この抵抗
R5の他端と接地点間には、バンドギャップ型の定電圧回
路15が設けられる。この定量圧回路15の出力端には、コ
ンパレータ16の反転入力端（−）が接続され、このコン
パレータ16の非反転入力端（＋）には、第３の端子13と
接地点間に直列接続された抵抗R6,R7の接続点が接続さ
れる。そして、上記コンパレータ16の出力が、アンドゲ
ート17の一方の入力端に供給される。
また、前記出力NPNトランジスタTr1のベースには、出力
過大電流検出回路18の入力端が接続され、この出力過大
電流検出回路18の出力および過熱検出回路19の出力がそ
れぞれオアゲート20の入力端に供給される。このオアゲ
ート20の出力は、遅延回路21によって遅延され、その遅
延出力がラッチ回路22にラッチされる。このラッチ回路
22の出力は、上記アンドゲート17の他方の入力端に供給
され、その論理積出力が制御NPNトランジスタTr3のベー
ス供給される。この制御NPNトランジスタTr3のベースと
出力NPNトランジスタTr3のベース間には、出力過大電流
制限回路23が設けられ、トランジスタTr1のベース電流
が所定の値以下となるように、制御NPNトランジスタTr2
のベース電流を制御するようになっている。
過大電流検出回路18の入力端が接続され、この出力過大
電流検出回路18の出力および過熱検出回路19の出力がそ
れぞれオアゲート20の入力端に供給される。このオアゲ
ート20の出力は、遅延回路21によって遅延され、その遅
延出力がラッチ回路22にラッチされる。このラッチ回路
22の出力は、上記アンドゲート17の他方の入力端に供給
され、その論理積出力が制御NPNトランジスタTr3のベー
ス供給される。この制御NPNトランジスタTr3のベースと
出力NPNトランジスタTr3のベース間には、出力過大電流
制限回路23が設けられ、トランジスタTr1のベース電流
が所定の値以下となるように、制御NPNトランジスタTr2
のベース電流を制御するようになっている。
次に、上記のような構成において動作を説明する。第３
の端子13に、Vinなる入力電圧が印加されると、コンパ
レータ16の反転入力端（−）には定電圧回路15から出力
される電圧VSが、非反転入力端（＋）には入力電圧Vin
を抵抗R6,R7で分圧した なる電圧がそれぞれ印加される。従って、 の時、コンパレータ16の出力は“L"レベルとなり、アン
ドゲート17の出力も“L"レベルとなるので、制御NPNト
ランジスタTr3のベースにはバイアス電流は流れず、各
トランジスタTr3,Tr2,Tr1は全てオフ状態となる。
の端子13に、Vinなる入力電圧が印加されると、コンパ
レータ16の反転入力端（−）には定電圧回路15から出力
される電圧VSが、非反転入力端（＋）には入力電圧Vin
を抵抗R6,R7で分圧した なる電圧がそれぞれ印加される。従って、 の時、コンパレータ16の出力は“L"レベルとなり、アン
ドゲート17の出力も“L"レベルとなるので、制御NPNト
ランジスタTr3のベースにはバイアス電流は流れず、各
トランジスタTr3,Tr2,Tr1は全てオフ状態となる。
一方、 の時には、コンパレータ16の出力は“H"レベルとなる。
上記ラッチ回路22の出力は、通常動作時には“H"レベ
ル、異常検出時には“L"レベルとなるよに構成されてい
るので、通常動作時であればアンドゲート17の出力が
“H"レベルとなる。従って、制御NPNトランジスタTr3の
ベースが、入力電圧Vinにより抵抗R4を介してバイアス
されるので、このトランジスタTr3がオン状態となる。
これによって、トランジスタTr2,Tr1が順次オン状態と
なる。上式（３），（４）より、この回路のしきい値電
圧VTHは、 となる。但し、定電圧回路15、コンパレータ16、および
抵抗R5〜R7を設けない場合（設けなくても動作する）に
は、回路しきい値電圧VTHは、トランジスタTr3〜Tr1の
各VBEの和、すなわち3VBEとなるので、上式（５）の回
路しきい値電圧VTHは3VBEより高く設定する必要があ
る。
上記ラッチ回路22の出力は、通常動作時には“H"レベ
ル、異常検出時には“L"レベルとなるよに構成されてい
るので、通常動作時であればアンドゲート17の出力が
“H"レベルとなる。従って、制御NPNトランジスタTr3の
ベースが、入力電圧Vinにより抵抗R4を介してバイアス
されるので、このトランジスタTr3がオン状態となる。
これによって、トランジスタTr2,Tr1が順次オン状態と
なる。上式（３），（４）より、この回路のしきい値電
圧VTHは、 となる。但し、定電圧回路15、コンパレータ16、および
抵抗R5〜R7を設けない場合（設けなくても動作する）に
は、回路しきい値電圧VTHは、トランジスタTr3〜Tr1の
各VBEの和、すなわち3VBEとなるので、上式（５）の回
路しきい値電圧VTHは3VBEより高く設定する必要があ
る。
なお、上記定電圧回路15はバンドギャップ型で構成して
いるので、上記回路しきい値電圧VTHには温度依存性が
無い。
いるので、上記回路しきい値電圧VTHには温度依存性が
無い。
次に、出力NPNトランジスタTr1の保護動作について説明
する。トランジスタTr1のコレクタ側の第１端子11に接
続された負荷（図示せず）が短絡、あるいは高電位点に
短絡され、NPNトランジスタTr1のコレクタ電流が上昇す
ると、出力過大電流検出回路18によって異常状態（過大
電流）が検出され、その出力が“H"レベルとなる。ま
た、トランジスタTr1の異常動作によりチップ温度が上
昇すると、過熱検出回路19の出力が“H"レベルとなる。
上記出力過大電流検出回路18の出力、あるいは過熱検出
回路19の出力のいずれか一方が“H"レベルとなると、オ
アゲート20の出力が“H"レベルとなる。このオアゲート
20の出力は、遅延回路21に供給され、所定時間経過後こ
の遅延回路21の出力が“H"レベルとなってラッチ回路22
がセットされる。これによって、ラッチ回路22の出力が
“L"レベルとなるので、アンドゲート17の出力も“L"レ
ベルとなり、トランジスタTr3,Tr2,Tr1が順次オフ状態
となる。従って、トランジスタTr3〜Tr1は破壊されな
い。
する。トランジスタTr1のコレクタ側の第１端子11に接
続された負荷（図示せず）が短絡、あるいは高電位点に
短絡され、NPNトランジスタTr1のコレクタ電流が上昇す
ると、出力過大電流検出回路18によって異常状態（過大
電流）が検出され、その出力が“H"レベルとなる。ま
た、トランジスタTr1の異常動作によりチップ温度が上
昇すると、過熱検出回路19の出力が“H"レベルとなる。
上記出力過大電流検出回路18の出力、あるいは過熱検出
回路19の出力のいずれか一方が“H"レベルとなると、オ
アゲート20の出力が“H"レベルとなる。このオアゲート
20の出力は、遅延回路21に供給され、所定時間経過後こ
の遅延回路21の出力が“H"レベルとなってラッチ回路22
がセットされる。これによって、ラッチ回路22の出力が
“L"レベルとなるので、アンドゲート17の出力も“L"レ
ベルとなり、トランジスタTr3,Tr2,Tr1が順次オフ状態
となる。従って、トランジスタTr3〜Tr1は破壊されな
い。
なお、出力過大電流検出回路18で異常状態が検出されて
から遅延回路21による遅延時間だけ遅らせて制御NPNト
ランジスタTr3をオフさせるのは、外来ノイズ等により
瞬間的に出力NPNトランジスタTr1のベース電流が上昇し
た場合に保護動作を行なわないようにするためである。
この際、遅延回路21による遅延時間中に出力NPNトラン
ジスタTr1を安全動作領域に置くために、出力過大電流
制限回路23が働き、制御NPNトランジスタTr3のベース電
流を制限する。
から遅延回路21による遅延時間だけ遅らせて制御NPNト
ランジスタTr3をオフさせるのは、外来ノイズ等により
瞬間的に出力NPNトランジスタTr1のベース電流が上昇し
た場合に保護動作を行なわないようにするためである。
この際、遅延回路21による遅延時間中に出力NPNトラン
ジスタTr1を安全動作領域に置くために、出力過大電流
制限回路23が働き、制御NPNトランジスタTr3のベース電
流を制限する。
そして、異常状態から正常状態に復帰すると、入力電圧
Vinによりラッチ回路22がリセットされ、通常動作に戻
る。
Vinによりラッチ回路22がリセットされ、通常動作に戻
る。
このような構成によれば、出力過大電流や過熱による破
壊を防止できる出力ドライバ回路が得られる。しかも三
端子であるので、そのままで単一のNPNトランジスタか
ら成る出力ドライバ回路に代えて用いることができる。
壊を防止できる出力ドライバ回路が得られる。しかも三
端子であるので、そのままで単一のNPNトランジスタか
ら成る出力ドライバ回路に代えて用いることができる。
第３図は、上記第２図の回路の具体的な構成例を示して
いる。但し、定電圧回路15およびコンパレータ16は周知
の回路であるので、ここでは省略している。
いる。但し、定電圧回路15およびコンパレータ16は周知
の回路であるので、ここでは省略している。
前記第２図の回路における出力過大電流検出回路18は、
NPNトランジスタTr4と抵抗R8とから構成され、出力NPN
トランジスタTr1のベース，エミッタ間電圧VBE1により
検出電流IC4を設定する。この検出電流IC4は、次式
（６）で表わされる。
NPNトランジスタTr4と抵抗R8とから構成され、出力NPN
トランジスタTr1のベース，エミッタ間電圧VBE1により
検出電流IC4を設定する。この検出電流IC4は、次式
（６）で表わされる。
前記過熱検出回路19は、NPNトランジスタTr5と抵抗R9,R
10とから構成され、定電圧回路15の出力電圧VSで作動さ
れる。上記トランジスタTr5のベース，エミッタ間電圧V
BE5は、 で表わされ、このVBE5の温度係数（−2mV/℃）を利用
して温度上昇を検出する。
10とから構成され、定電圧回路15の出力電圧VSで作動さ
れる。上記トランジスタTr5のベース，エミッタ間電圧V
BE5は、 で表わされ、このVBE5の温度係数（−2mV/℃）を利用
して温度上昇を検出する。
前記遅延回路21は、マルチコレクタのPNPトランジスタT
r6、NPNトランジスタTr7,Tr10,Tr12,Tr13、PNPトランジ
スタTr8,Tr9,Tr11、抵抗R11〜R15、およびコンデンサＣ
とから構成される。この遅延回路21の動作について説明
すると、トランジスタTr7のコレクタ電流IC7が出力過大
電流と過熱検出電流との基準電流となる。このコレクタ
電流IC7は、次式（８）で表わされ、この電流IC7と同じ
電流がPNPトランジスタTr6によって、上記トランジスタ
Tr8のベースおよび前記トランジスタTr4,Tr5のコレクタ
に供給される。
r6、NPNトランジスタTr7,Tr10,Tr12,Tr13、PNPトランジ
スタTr8,Tr9,Tr11、抵抗R11〜R15、およびコンデンサＣ
とから構成される。この遅延回路21の動作について説明
すると、トランジスタTr7のコレクタ電流IC7が出力過大
電流と過熱検出電流との基準電流となる。このコレクタ
電流IC7は、次式（８）で表わされ、この電流IC7と同じ
電流がPNPトランジスタTr6によって、上記トランジスタ
Tr8のベースおよび前記トランジスタTr4,Tr5のコレクタ
に供給される。
今、NPNトランジスタTr4,Tr5のコレクタ電流をそれぞれ
IC4,IC5とすると、IC7＞IC4あるいはIC7＞IC5の条件下
ではトランジスタTr8はオフ状態となり、遅延回路21は
動作しない。そして、IC7＜IC4あるいはIC7＜IC5の条件
になって初めてトランジスタTr8がオン状態となり、ト
ランジスタTr9〜Tr11と抵抗R12,R13とによって生成され
た微少電流ＩでコンデンサＣが充電される。このコンデ
ンサＣの充電電位が上昇するとトランジスタTr12,Tr13
が順次オン順次となる。これによって、次段のラッチ回
路22が動作する。上記コンデンサＣへの微少電流Ｉは、
以下のようにして求まる。すなわち、トランジスタTr10
のコレクタ電流IC10は、 であり、トランジスタTr9,Tr11と抵抗R12との間には、 VBE9＝IC10×R12＋VBE11 ……（10） なる関係がある。従って、微少電流Ｉは、 で求まる。また、遅延時間Ｔは、 で表わされる。
IC4,IC5とすると、IC7＞IC4あるいはIC7＞IC5の条件下
ではトランジスタTr8はオフ状態となり、遅延回路21は
動作しない。そして、IC7＜IC4あるいはIC7＜IC5の条件
になって初めてトランジスタTr8がオン状態となり、ト
ランジスタTr9〜Tr11と抵抗R12,R13とによって生成され
た微少電流ＩでコンデンサＣが充電される。このコンデ
ンサＣの充電電位が上昇するとトランジスタTr12,Tr13
が順次オン順次となる。これによって、次段のラッチ回
路22が動作する。上記コンデンサＣへの微少電流Ｉは、
以下のようにして求まる。すなわち、トランジスタTr10
のコレクタ電流IC10は、 であり、トランジスタTr9,Tr11と抵抗R12との間には、 VBE9＝IC10×R12＋VBE11 ……（10） なる関係がある。従って、微少電流Ｉは、 で求まる。また、遅延時間Ｔは、 で表わされる。
前記ラッチ回路22は、NPNトランジスタTr14,Tr15と抵抗
R16〜R19とによって構成される。上記抵抗R18,R19は、
入力信号電圧Vinによりこの回路をリセットするための
抵抗であり、入力信号電圧Vinが入力されるとトランジ
スタTr15がオン状態、トランジスタTr14はオフ状態とな
る。なお、NPNトランジスタTr16は、エミッタホロワ接
続されてNPNトランジスタTr17をドライブするためのも
ので、リセット状態では上記各トランジスタTr16,Tr17
はオフ状態となる。一方、前述した遅延回路21における
トランジスタTr11,Tr12がオン状態の時には、トランジ
スタTr15はオフ状態となる。これによって、トランジス
タTr16,Tr17はオン状態となるので、アンドゲート17の
出力は“L"レベルとなって、トランジスタTr3,Tr2,Tr1
が順次オフ状態となる。
R16〜R19とによって構成される。上記抵抗R18,R19は、
入力信号電圧Vinによりこの回路をリセットするための
抵抗であり、入力信号電圧Vinが入力されるとトランジ
スタTr15がオン状態、トランジスタTr14はオフ状態とな
る。なお、NPNトランジスタTr16は、エミッタホロワ接
続されてNPNトランジスタTr17をドライブするためのも
ので、リセット状態では上記各トランジスタTr16,Tr17
はオフ状態となる。一方、前述した遅延回路21における
トランジスタTr11,Tr12がオン状態の時には、トランジ
スタTr15はオフ状態となる。これによって、トランジス
タTr16,Tr17はオン状態となるので、アンドゲート17の
出力は“L"レベルとなって、トランジスタTr3,Tr2,Tr1
が順次オフ状態となる。
また、前記出力過大電流制限回路23は、NPNトランジス
タTr18と抵抗R1（R1a,R1b）とから構成される。上記ト
ランジスタTr18は、出力NPNトランジスタTr1のベース，
エミッタ間電圧VBE1を、抵抗R1aとR1bとによって分圧し
た電圧で動作される。この動作電圧VBE18は次式（13）
で表わされる。
タTr18と抵抗R1（R1a,R1b）とから構成される。上記ト
ランジスタTr18は、出力NPNトランジスタTr1のベース，
エミッタ間電圧VBE1を、抵抗R1aとR1bとによって分圧し
た電圧で動作される。この動作電圧VBE18は次式（13）
で表わされる。
このような構成によれば、出力過大電流検出回路18は、
過熱検出回路19、遅延回路21、ラッチ回路22、および出
力過大電流制限回路23を比較的少ない素子数で実現でき
る。
過熱検出回路19、遅延回路21、ラッチ回路22、および出
力過大電流制限回路23を比較的少ない素子数で実現でき
る。
以上説明したようにこの発明によれば、出力過大電流や
過熱による破壊を材止できる三端子の出力ドライバ回路
が得られる。
過熱による破壊を材止できる三端子の出力ドライバ回路
が得られる。
第１図はこの発明の一実施例に係わる出力ドライバ回路
の概略構成を示す図、第２図は上記第１図の回路のブロ
ックレベルの構成例を示す図、第３図は上記第２図の回
路の素子レベルの構成例を示す図である。 11,12,13……第1,第2,第３の端子、14……保護回路、15
……定電圧回路、16……コンパレータ、17……アンドゲ
ート、18……出力過大電流検出回路、19……過熱検出回
路、20……オアゲート、21……遅延回路、22……ラッチ
回路、23……出力過大電流検出回路、Tr1……出力NPNト
ランジスタ、Tr3……制御NPNトランジスタ、R1〜R7……
抵抗。
の概略構成を示す図、第２図は上記第１図の回路のブロ
ックレベルの構成例を示す図、第３図は上記第２図の回
路の素子レベルの構成例を示す図である。 11,12,13……第1,第2,第３の端子、14……保護回路、15
……定電圧回路、16……コンパレータ、17……アンドゲ
ート、18……出力過大電流検出回路、19……過熱検出回
路、20……オアゲート、21……遅延回路、22……ラッチ
回路、23……出力過大電流検出回路、Tr1……出力NPNト
ランジスタ、Tr3……制御NPNトランジスタ、R1〜R7……
抵抗。
フロントページの続き (56)参考文献 特開 昭55−609（ＪＰ，Ａ) 特開 昭50−114562（ＪＰ，Ａ) 特公 昭60−40219（ＪＰ，Ｂ２) 特公 昭60−36650（ＪＰ，Ｂ２)
Claims (5)
- 【請求項１】第1,第２の端子にコレクタおよびエミッタ
がそれぞれ接続される出力NPNトランジスタと、この出
力NPNトランジスタのベースにエミッタが接続されベー
スおよびコレクタが第３の端子に接続される制御NPNト
ランジスタと、上記出力NPNトランジスタの過大コレク
タ電流を検出するため、出力NPNトランジスタのベース
に接続した出力過大電流検出回路と、上記出力NPNトラ
ンジスタの過熱状態を検出する過熱検出回路と、上記出
力過大電流検出回路および上記過熱回路の論理和出力を
遅延することにより、外来ノイズによる誤った保護動作
を防ぐための遅延回路と、この遅延回路の出力をラッチ
するラッチ回路と、上記遅延回路により遅延時間の間、
上記出力NPNトランジスタのベース電流が所定の値以下
となるように上記制御NPNトランジスタのベース電流を
制御する出力過大電流制限回路とを具備し、上記ラッチ
回路の出力に応じて上記制御NPNトランジスタへのベー
ス電流の供給を制御することを特徴とする出力ドライバ
回路。 - 【請求項２】前記過熱検出回路は、トランジスタのベー
ス，エミッタ間電圧の温度係数を利用したものであるこ
とを特徴とする特許請求の範囲第１項記載の出力ドライ
バ回路。 - 【請求項３】第1,第２の端子にコレクタおよびエミッタ
がそれぞれ接続される出力NPNトランジスタと、この出
力NPNトランジスタのベースにエミッタが接続されベー
スおよびコレクタが第３の端子に接続される制御NPNト
ランジスタと、上記出力NPNトランジスタの過大コレク
タ電流を検出するため、出力NPNトランジスタのベース
に接続した出力過大電流検出回路と、上記出力NPNトラ
ンジスタの過熱状態を検出する過熱検出回路と、上記出
力過大電流検出回路および上記過熱回路の論理和出力を
遅延することにより、外来ノイズによる誤った保護動作
を防ぐための遅延回路と、この遅延回路の出力をラッチ
するラッチ回路と、上記遅延回路による遅延時間の間、
上記出力NPNトランジスタのベース電流が所定の値以下
となるように上記制御NPNトランジスタのベース電流を
制御する出力過大電流制御回路と、定電圧を発生する定
電圧回路と、この定電圧回路の出力電圧と上記第３の端
子に印加される入力電圧に対応する電圧とを比較するコ
ンパレータとを具備し、上記コンパレータの出力と上記
ラッチ回路の出力との論理積信号に応じて上記制御NPN
トランジスタへのベース電流の供給を制御することを特
徴とする出力ドライバ回路。 - 【請求項４】前記過熱検出回路は、トランジスタのベー
ス，エミッタ間電圧の温度係数を利用したものであるこ
とを特徴とする特許請求の範囲第３項記載の出力ドライ
バ回路。 - 【請求項５】前記定電圧回路は、バンドギャップ型で構
成されることを特徴とする特許請求の範囲第３項記載の
出力ドライバ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072903A JPH0683042B2 (ja) | 1986-03-31 | 1986-03-31 | 出力ドライバ回路 |
| US07/024,672 US4787007A (en) | 1986-03-31 | 1987-03-11 | Output driver circuit |
| DE8787104524T DE3783640T2 (de) | 1986-03-31 | 1987-03-26 | Ausgangstreiberschaltung. |
| EP87104524A EP0241785B1 (en) | 1986-03-31 | 1987-03-26 | Output driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61072903A JPH0683042B2 (ja) | 1986-03-31 | 1986-03-31 | 出力ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230216A JPS62230216A (ja) | 1987-10-08 |
| JPH0683042B2 true JPH0683042B2 (ja) | 1994-10-19 |
Family
ID=13502770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61072903A Expired - Fee Related JPH0683042B2 (ja) | 1986-03-31 | 1986-03-31 | 出力ドライバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4787007A (ja) |
| EP (1) | EP0241785B1 (ja) |
| JP (1) | JPH0683042B2 (ja) |
| DE (1) | DE3783640T2 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866559A (en) * | 1988-07-26 | 1989-09-12 | Texas Instruments Incorporated | Solid state circuit protector |
| FR2638916B1 (fr) * | 1988-11-08 | 1994-04-01 | Bull Sa | Amplificateur binaire integre et circuit integre l'incorporant |
| IT1229318B (it) * | 1989-05-02 | 1991-08-08 | Sgs Thomson Microelectronics | Dispositivo di protezione contro il breakdown di transistori bipolari in un circuito integrato di pilotaggio per dispositivo di potenza con carico risonante sul collettore. |
| US4937697A (en) * | 1989-05-22 | 1990-06-26 | Motorola, Inc. | Semiconductor device protection circuit |
| US4918564A (en) * | 1989-05-30 | 1990-04-17 | Motorola, Inc. | Load driver with delayed turn-off |
| DE3931921A1 (de) * | 1989-09-25 | 1991-04-04 | Bodenseewerk Geraetetech | Leistungs-steuereinheit |
| US5036218A (en) * | 1990-03-21 | 1991-07-30 | International Business Machines Corporation | Antisaturation circuit |
| US5283474A (en) * | 1990-06-27 | 1994-02-01 | Idec Izumi Corporation | Circuit for driving a load by using selectively one of two different DC power sources |
| US5249141A (en) * | 1990-10-24 | 1993-09-28 | Astec America, Inc. | Method and apparatus for maintaining an active device below a maximum safe operating temperature |
| DE4034571A1 (de) * | 1990-10-31 | 1992-05-07 | Vdo Schindling | Als baustein ausgebildete schaltungsanordnung mit mindestens einem halbleiterschalter zum schalten einer last |
| US5255146A (en) * | 1991-08-29 | 1993-10-19 | National Semiconductor Corporation | Electrostatic discharge detection and clamp control circuit |
| US5383083A (en) * | 1992-05-19 | 1995-01-17 | Pioneer Electronic Corporation | Protective apparatus for power transistor |
| US5453904A (en) * | 1993-03-10 | 1995-09-26 | Matsushita Electric Industrial Co., Ltd. | Power control unit protection apparatus |
| US7216064B1 (en) | 1993-09-21 | 2007-05-08 | Intel Corporation | Method and apparatus for programmable thermal sensor for an integrated circuit |
| US6463396B1 (en) | 1994-05-31 | 2002-10-08 | Kabushiki Kaisha Toshiba | Apparatus for controlling internal heat generating circuit |
| JP3125622B2 (ja) * | 1995-05-16 | 2001-01-22 | 富士電機株式会社 | 半導体装置 |
| US5986359A (en) * | 1996-04-23 | 1999-11-16 | Lear Automotive Dearborn, Inc. | Power delivery circuit with short circuit protection |
| US5757601A (en) * | 1997-01-21 | 1998-05-26 | Ford Motor Company | Short circuit protection for high side driver |
| US6055489A (en) * | 1997-04-15 | 2000-04-25 | Intel Corporation | Temperature measurement and compensation scheme |
| DE19742930C1 (de) * | 1997-09-29 | 1998-11-19 | Siemens Ag | Leistungsschalter mit Überlastschutz |
| DE69818425D1 (de) * | 1998-04-27 | 2003-10-30 | St Microelectronics Srl | Elektronischer Zweirichtungsschalter |
| US6108183A (en) * | 1998-10-01 | 2000-08-22 | Marconi Communications, Inc. | Current limiter |
| US6307726B1 (en) * | 1998-10-02 | 2001-10-23 | Texas Instruments Incorporated | System to control the output current with temperature through a controllable current limiting circuit |
| US6055149A (en) * | 1998-12-02 | 2000-04-25 | Intersil Corporation | Current limited, thermally protected, power device |
| US6166893A (en) * | 1998-12-21 | 2000-12-26 | Semiconductor Components Industries, Llc | Semiconductor load driver circuit and method therefor |
| US6789037B2 (en) * | 1999-03-30 | 2004-09-07 | Intel Corporation | Methods and apparatus for thermal management of an integrated circuit die |
| US6393374B1 (en) | 1999-03-30 | 2002-05-21 | Intel Corporation | Programmable thermal management of an integrated circuit die |
| US6363490B1 (en) | 1999-03-30 | 2002-03-26 | Intel Corporation | Method and apparatus for monitoring the temperature of a processor |
| JP3904817B2 (ja) * | 2000-08-31 | 2007-04-11 | 株式会社ルネサステクノロジ | 電力増幅器モジュール |
| US7263567B1 (en) | 2000-09-25 | 2007-08-28 | Intel Corporation | Method and apparatus for lowering the die temperature of a microprocessor and maintaining the temperature below the die burn out |
| JP2003088100A (ja) * | 2001-09-13 | 2003-03-20 | Tdk Corp | スイッチング電源装置 |
| US6563725B2 (en) * | 2001-10-03 | 2003-05-13 | Bruce W. Carsten | Apparatus and method for control and driving BJT used as synchronous rectifier |
| US6597592B2 (en) * | 2001-10-03 | 2003-07-22 | Bruce W. Carsten | Apparatus and method for turning off BJT used as controlled rectifier |
| US6646849B1 (en) * | 2002-05-24 | 2003-11-11 | Long Well Electronics Corp. | Digital power inverter and method of controlling the same |
| US6731485B2 (en) * | 2002-05-24 | 2004-05-04 | Long Well Electronics Corp. | Digital power inverter |
| CN100339630C (zh) * | 2004-03-12 | 2007-09-26 | 华硕电脑股份有限公司 | 电磁阀保护电路 |
| US20080049466A1 (en) * | 2004-05-24 | 2008-02-28 | Young-Chang Cho | Method for Controlling Low-Voltage Using Waves Ac and System for Performing the Same |
| CN1998127B (zh) * | 2004-06-14 | 2011-07-13 | 曹永昌 | 使用ac转换低功率的方法及执行该方法的***和使用该***的电源 |
| US7839201B2 (en) * | 2005-04-01 | 2010-11-23 | Raytheon Company | Integrated smart power switch |
| KR100809688B1 (ko) * | 2006-03-31 | 2008-03-06 | 삼성전자주식회사 | 과전압 방지 제어 회로 및 과전압 방지 제어 방법 |
| KR100817053B1 (ko) * | 2006-05-10 | 2008-03-26 | 삼성전자주식회사 | 과전압 검출 로직 및 딜레이 회로를 칩 내부에 구비하는과전압 방지 제어 회로 및 과전압 방지 제어 방법 |
| JP2008228362A (ja) * | 2007-03-08 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 電源装置 |
| DE102007049789B4 (de) * | 2007-10-17 | 2010-04-22 | Continental Automotive Gmbh | Schaltungsanordnung |
| CN101989808B (zh) * | 2009-07-29 | 2013-03-20 | 台达电子工业股份有限公司 | 用于提供具有并联功能的电源转换的方法及装置 |
| US9030054B2 (en) | 2012-03-27 | 2015-05-12 | Raytheon Company | Adaptive gate drive control method and circuit for composite power switch |
| US10728960B2 (en) * | 2017-03-16 | 2020-07-28 | Infineon Technologies Ag | Transistor with integrated active protection |
| US20230076801A1 (en) * | 2021-09-07 | 2023-03-09 | Cobham Advanced Electronic Solutions, Inc. | Bias circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240017B2 (ja) * | 1972-10-16 | 1977-10-08 | ||
| US3959713A (en) * | 1975-03-27 | 1976-05-25 | Motorola, Inc. | Solid state current limit circuit |
| US4359652A (en) * | 1980-07-07 | 1982-11-16 | Motorola, Inc. | Over voltage detection circuit for use in electronic ignition systems |
| US4438473A (en) * | 1981-07-21 | 1984-03-20 | The United States Of America As Represented By The Secretary Of The Interior | Power supply for an intrinsically safe circuit |
| SE448333B (sv) * | 1982-02-18 | 1987-02-09 | Ericsson Telefon Ab L M | Elektronisk sekring ingaende i ett distributionssystem for likstrom |
| US4533839A (en) * | 1983-01-10 | 1985-08-06 | National Semiconductor Corporation | Current limiting circuit for high current peripheral drivers |
| DE3323262A1 (de) * | 1983-06-28 | 1985-01-03 | Kraftwerk Union AG, 4330 Mülheim | Antimon zur verwendung in kerntechnischen anlagen |
| JPS6040219A (ja) * | 1983-08-13 | 1985-03-02 | Matsushita Electric Works Ltd | 把手の製造方法 |
| US4555742A (en) * | 1984-05-09 | 1985-11-26 | Motorola, Inc. | Short detection circuit and method for an electrical load |
-
1986
- 1986-03-31 JP JP61072903A patent/JPH0683042B2/ja not_active Expired - Fee Related
-
1987
- 1987-03-11 US US07/024,672 patent/US4787007A/en not_active Expired - Lifetime
- 1987-03-26 EP EP87104524A patent/EP0241785B1/en not_active Expired - Lifetime
- 1987-03-26 DE DE8787104524T patent/DE3783640T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4787007A (en) | 1988-11-22 |
| JPS62230216A (ja) | 1987-10-08 |
| EP0241785A2 (en) | 1987-10-21 |
| EP0241785B1 (en) | 1993-01-20 |
| DE3783640D1 (de) | 1993-03-04 |
| DE3783640T2 (de) | 1993-05-13 |
| EP0241785A3 (en) | 1990-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0683042B2 (ja) | 出力ドライバ回路 | |
| EP0688077B1 (en) | Power delivery circuit with current sensing | |
| US4021701A (en) | Transistor protection circuit | |
| US5149199A (en) | Temperature detection circuit used in thermal shielding circuit | |
| US4092693A (en) | Temperature sensing protection circuit for ic power chip having thermal hysteresis characteristic | |
| US4899098A (en) | Low voltage drop series regulator with overvoltage and overcurrent protection | |
| US4053996A (en) | Power amplifier protection circuit | |
| US4321648A (en) | Over-current protection circuits for power transistors | |
| EP0409214B1 (en) | Overheating detection circuit for use with a power integrated circuit | |
| US4623950A (en) | Protective device for a power element of an integrated circuit | |
| US4972159A (en) | Amplifier circuit more immune to fluctuation of reference voltage | |
| JP3474775B2 (ja) | インバータ制御用半導体装置 | |
| JP2679582B2 (ja) | 半導体装置 | |
| US6175478B1 (en) | Short-circuit protection circuit, particularly for power transistors | |
| JP2692206B2 (ja) | 短絡保護回路 | |
| JP2546051Y2 (ja) | 安定化電源回路 | |
| JPS6223131Y2 (ja) | ||
| JP2543118B2 (ja) | 過熱遮断回路 | |
| JPS6352482B2 (ja) | ||
| JP3664038B2 (ja) | リセット回路 | |
| JPS6036650B2 (ja) | 半導体集積回路 | |
| JPS59128421A (ja) | 温度検出装置 | |
| JP2004062491A (ja) | 直流安定化電源回路 | |
| JPS587689Y2 (ja) | エミッタフォロワ増幅回路 | |
| SU1453390A1 (ru) | Стабилизированный источник питани |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |