JPH0682269B2 - Electronic musical instrument - Google Patents

Electronic musical instrument

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JPH0682269B2
JPH0682269B2 JP60193638A JP19363885A JPH0682269B2 JP H0682269 B2 JPH0682269 B2 JP H0682269B2 JP 60193638 A JP60193638 A JP 60193638A JP 19363885 A JP19363885 A JP 19363885A JP H0682269 B2 JPH0682269 B2 JP H0682269B2
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JP
Japan
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key
signal
circuit
channel
output
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JP60193638A
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Japanese (ja)
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陽一郎 田島
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Casio Computer Co Ltd
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Casio Computer Co Ltd
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Description

【発明の詳細な説明】 [発明の技術分野] 本発明は、鍵盤付の電子楽器に関する。TECHNICAL FIELD OF THE INVENTION The present invention relates to an electronic musical instrument with a keyboard.

[発明の背景] 従来から、鍵盤の押鍵時だけでなく離鍵時も放音させる
ことが望まれている。例えば、ギターではカッティング
奏法を行う場合、弦を上から下と下から上へとスムーズ
にコードを往復カッティングして短い間隔で演奏を行え
ばよいが、鍵盤でこのカッティング奏法を行うには、速
やかに2回の押鍵を行わなくてはならず、ギターに比べ
2倍の速度の動作を必要とする。このように、押鍵時だ
け発音する電子楽器では鍵盤によるギターのカッティン
グ奏法を表現するためには、演奏者の高度な技術と労力
を必要としいていた。
BACKGROUND OF THE INVENTION It has been conventionally desired to emit a sound not only when a key is pressed but also when a key is released. For example, when performing a playing technique on a guitar, it is sufficient to cut the chords smoothly from top to bottom and from bottom to top and play the chords at short intervals. You have to press the key twice, and it requires twice as fast motion as a guitar. As described above, the electronic musical instrument that is produced only when a key is pressed requires a high level of skill and labor by the performer in order to express the guitar playing style of the keyboard.

[発明の目的] この発明は上述した事情に鑑みてなされたもので、その
目的とするところは、鍵盤楽器でも容易に例えばギター
のカッティング奏法のような特殊な奏法を行うことので
きる電子楽器を提供しようとするものである。
[Object of the Invention] The present invention has been made in view of the above circumstances. An object of the present invention is to provide an electronic musical instrument which enables a keyboard musical instrument to easily perform a special rendition such as a guitar playing rendition. It is the one we are trying to provide.

[発明の要点] この発明は上述した目的を達成するために、鍵盤の鍵の
押鍵時だけでなく、離鍵時でも放音を行わせるようにし
たことを要点とするものである。
SUMMARY OF THE INVENTION In order to achieve the above-mentioned object, the present invention is intended to emit sound not only when a key of a keyboard is pressed but also when the key is released.

[実施例の構成] 以下、本発明の一実施例につき図面を参照して詳述す
る。
[Configuration of Embodiment] An embodiment of the present invention will be described in detail below with reference to the drawings.

<全体回路構成> 第1図はこの発明に係る電子楽器の全体回路を示す図
で、鍵盤1は各鍵によって動作される多数のキースイッ
チを備えており、これらキースイッチの動作をキーコー
ダ2で検出し、動作キースイッチ(オンスイッチ)を表
わすキーコードKCを発生する。検出した動作キースイッ
チのキーコードKCは、例えば第8図(c)に示すような
クロックφによって確立される一定の時間幅TPをもっ
て1つづつ順次キーコーダ2から送出される。キーコー
ダ2から出力されたキーコードKCはチャンネルプロセッ
サ3に供給される。
<Overall Circuit Configuration> FIG. 1 is a diagram showing an overall circuit of an electronic musical instrument according to the present invention. A keyboard 1 is equipped with a large number of key switches operated by respective keys, and the operation of these key switches is performed by a key coder 2. It detects and generates a key code KC representing an operation key switch (on switch). The detected key code KC of the operation key switch is sequentially sent from the key coder 2 one by one with a constant time width T P established by the clock φ B as shown in FIG. 8 (c), for example. The key code KC output from the key coder 2 is supplied to the channel processor 3.

チャンネルプロセッサ3は、同時最大発音数に相当する
数のチャネルのいずれか1つのチャンネルに鍵盤1の押
鍵によって指定された音の発音を割当てるための回路で
ある。割当てがなされるための基本的条件は、 (A)未だ発音割当てがなされていないチャンネル(空
白チャンネル)に割当てること。
The channel processor 3 is a circuit for assigning a sound of a sound designated by pressing a key of the keyboard 1 to any one of the channels corresponding to the maximum simultaneous sound generation number. The basic conditions for allocation are: (A) Allocate to a channel that has not yet been assigned a sound (blank channel).

(B)同じ音が重複して複数のチャンネルに割当てられ
ないようにすること。
(B) Prevent the same sound from being assigned to multiple channels.

である。Is.

チャンネルプロセッサ3は上記の基本的条件に従って割
当て動作を行なうが、トランケート回路を内部に含んで
おり、前記条件(A)が満足されないときでも後述する
トランケートの条件が満たされれば、割当て動作を行な
うようになっている。
The channel processor 3 performs the assigning operation according to the above basic condition, but includes the truncation circuit inside, and performs the assigning operation even if the condition (A) is not satisfied if the condition of the truncation described later is satisfied. It has become.

チャンネルプロセッサ3において、キーコード記憶回路
11は全チャンネル数に対応する特定数の記憶回路(記憶
位置)を備えており、入力側にゲートを含んでいる循環
シフトレジスタで構成すると好都合であり、チャンネル
数が12、キーコードKCのビット数が9であるとすると、
1つの記憶位置が9ビットである12個の記憶位置を有す
るシフトレジスタ(12語×9ビット)を用いる。各記憶
位置に記憶されたキーコードは主クロックパルスφ
(第8図(a))に従って順次シフトされ、最終段か
ら出力されると共に入力側に帰還され、記憶内容が循環
して保持される。主クロックパスφのパルス間隔は例
えば1μsであり、このパルス間隔をチャンネル時間と
いうとにする。全チャンネル数が12であるとすると、主
クロックパルスφによって順次区切られる1μs幅の
タイムスロットは第1チャンネル〜第12チャンネルに順
次対応させられる。第8図(b)に示すように、各タイ
ムスロットを順に第1チャンネル〜第12チャンネル時間
ということにする。この各チャンネル時間は循環して発
生する。
In the channel processor 3, a key code storage circuit
11 is equipped with a specific number of memory circuits (memory locations) corresponding to the total number of channels, and it is convenient to configure a circular shift register that includes a gate on the input side. The number of channels is 12 and the bit of the key code KC. If the number is 9,
A shift register (12 words x 9 bits) having 12 memory locations, each memory location being 9 bits, is used. The key code stored in each memory location is the main clock pulse φ
1 (FIG. 8 (a)) is sequentially shifted, output from the final stage and fed back to the input side, and the stored contents are circulated and held. The pulse interval of the main clock path φ 1 is, for example, 1 μs, and this pulse interval is referred to as channel time. Assuming that the total number of channels is 12, the time slots of 1 μs width, which are sequentially divided by the main clock pulse φ 1 , are made to sequentially correspond to the first to twelfth channels. As shown in FIG. 8 (b), each time slot is referred to as the time of the first channel to the twelfth channel in order. Each channel time is cyclically generated.

このチャンネルプロセッサ3における1回の割当て動作
時間TPは、クロックパルスφ(第8図(c))のパル
ス間隔に相当し、このパルスφは各チャンネル時間が
二循環する毎に第1チャンネル時間のとき発生される。
1回の割当て動作時間TPは各チャンネル時間の前半の一
循環期間TP1と後半の一循環期間TP2に分けられる。前半
期間TP1は第8図(d)のようにパルスY112によって
指示され、後半期間TP2は第8図(e)のパルスY1324
によって指示される。前半期間TP1においては、キーコ
ード比較回路12における比較やMTCH信号発生回路13にお
ける最減衰チャンネルの検出など、割当ての準備動作が
実行される。後半期間TP2においては、キーコードKCを
キーコード記憶回路11に記憶させるなど、割当てに応じ
た記憶動作が実行される。
The one-time allocation operation time T P in the channel processor 3 corresponds to the pulse interval of the clock pulse φ B (FIG. 8 (c)), and the pulse φ B becomes the first pulse every two channel time cycles. Occurs at channel time.
One allocation operation time T P is divided into one cycle period T P1 in the first half and one cycle period T P2 in the latter half of each channel time. The first half period T P1 is instructed by the pulses Y 1 to 12 as shown in FIG. 8 (d), and the second half period T P2 is shown by the pulses Y 13 to 24 in FIG. 8 (e).
Directed by. In the first half period T P1 , a preparatory operation for allocation is executed, such as comparison in the key code comparison circuit 12 and detection of the most attenuated channel in the MTCH signal generation circuit 13. In the second half period T P2 , the storage operation according to the assignment is executed, such as storing the key code KC in the key code storage circuit 11.

この実施例では第1チャンネルをペダル鍵盤の発音に割
当て、第2〜第12チャンネルをマニュアル鍵盤(上鍵
盤、下鍵盤)の発音に分値当てるようにしている。従っ
て第1チャンネル時間はペダル鍵盤に関する割当て動作
を実行し、第2〜第12チャンネル時間ではマニュアル鍵
盤に関する割当て動作を実行する。そこでマニュアル鍵
盤割当て動作用の前半期間に対応してパルスY212が発
生され、マニュアル鍵盤割当て動作用の後半期間に対応
してパルスY1424が発生される(第8図(f)、
(g))。また、ペダル鍵盤割当て動作のための後半期
間用のパルスY13が発生される(第8図(h))。第8
図(i)のパルスY24は、割当て処理動作時間TPの終わ
り、すなわち後半期間TP2の第12チャンネル時間のとき
に発生されるものである。
In this embodiment, the first channel is assigned to the pronunciation of the pedal keyboard, and the second to twelfth channels are divided to the pronunciation of the manual keyboard (upper keyboard, lower keyboard). Therefore, the allocation operation for the pedal keyboard is executed in the first channel time, and the allocation operation for the manual keyboard is executed in the second to twelfth channel times. Therefore, pulses Y 2 to 12 are generated corresponding to the first half period for the manual keyboard assigning operation, and pulses Y 14 to 24 are generated corresponding to the latter half period for the manual keyboard assigning operation (Fig. 8 (f)). ,
(G)). Further, the pulse Y 13 for the second half period for the pedal keyboard assigning operation is generated (FIG. 8 (h)). 8th
The pulse Y 24 in the figure (i) is generated at the end of the allocation processing operation time T P , that is, at the 12th channel time of the latter half period T P2 .

キーコード比較回路12はキーコーダ2から送打されたキ
ーコードKCとキーコード記憶回路11から出力された記憶
キーコードKCの内容を比較し、一致または不一致に応
じて比較結果COMを出力する。キーコードKCは一割当て
動作時間TP(第8図(c))の間中発生しており、記憶
キーコードKCはこの時間TPの間第1〜第12チャンネル
に分値当てられた内容が二循環する。従って、前半の一
循環期間TP1において一通りの比較が終了する。この比
較により、前記割当ての条件(B)が満足されるか否か
が確認される。比較結果COMは一致のとき信号1であ、
不一致のとき信号0である。比較結果記憶回路14は比較
結果COMを記憶し、パルスY24によってリセットされるま
で後半期間TP2においてその記憶を保持する。記憶した
比較結果REGはインバータ15で反転され、アンド回路1
6、17、18に加えられる。従って、前半期間TP1において
一致が検出されない場合、後半期間TP2の間、記憶比較
結果REGは信号0であり、インバータ15を介して信号1
がアンド回路16〜18に加えられる。これは前記割当ての
条件(B)が満足されたとを意味する。
The key code comparison circuit 12 compares the contents of the key code KC sent from the key coder 2 and the stored key code KC * output from the key code storage circuit 11, and outputs a comparison result COM in accordance with a match or a mismatch. The key code KC is generated during one allotted operation time T P (Fig. 8 (c)), and the stored key code KC * is assigned to the channels 1 to 12 during this time T P. The content circulates twice. Therefore, a series of comparisons is completed in the first circulation period T P1 . By this comparison, it is confirmed whether the condition (B) of the allocation is satisfied. The comparison result COM is signal 1 when they match,
The signal is 0 when they do not match. The comparison result storage circuit 14 stores the comparison result COM, and holds the storage in the second half period T P2 until it is reset by the pulse Y 24 . The stored comparison result REG is inverted by the inverter 15, and the AND circuit 1
Added to 6, 17, and 18. Therefore, when no match is detected in the first half period T P1 , the memory comparison result REG is the signal 0 during the second half period T P2 , and the signal 1 is output via the inverter 15.
Is added to AND circuits 16-18. This means that the condition (B) for allocation is satisfied.

コード検出回路19は、ペダル鍵盤の音とマニュアル鍵盤
の音をそれぞれ予じめ定めたチャンネルに割当てるよう
にするために、キーコーダ2から送出されるキーコード
KCがどの鍵盤のものであるかを検出する回路である。例
えばキーコードKCが、上位桁から順にK2(MSB)、K1、B
3、B2、B1、N4、N3、N2、N1(LSB)の9ビットのデータ
によって構成されているとすると、上位2ビットK2、K1
は鍵盤種類を表わし、その下の3ビットB3、B2、B1はオ
クターブ音域を表わし、下位4ビットN4、N3、N2、N1
1オクターブ内の音名を表わしている。従って、上位2
ビットK2、K1の内容に応じて鍵盤種類を検出する。入力
キーコードKCがペダル鍵盤のものである場合、ペダル鍵
盤検出出力PKが信号1となり、マニュアル鍵盤のもので
ある場合はマニュアル鍵盤検出出力MKが信号1となる。
The chord detection circuit 19 is a key code sent from the key coder 2 for allocating the sound of the pedal keyboard and the sound of the manual keyboard to predetermined channels.
This is a circuit that detects which keyboard the KC belongs to. For example, the key code KC is K 2 (MSB), K 1 , B
If it is composed of 9-bit data of 3 , B 2 , B 1 , N 4 , N 3 , N 2 , N 1 (LSB), the upper 2 bits K 2 , K 1
Represents the keyboard type, the lower 3 bits B 3 , B 2 , B 1 represent the octave range, and the lower 4 bits N 4 , N 3 , N 2 , N 1 represent the note name within one octave. . Therefore, the top two
The keyboard type is detected according to the contents of bits K 2 and K 1 . When the input key code KC is for the pedal keyboard, the pedal keyboard detection output PK is signal 1, and when it is for the manual keyboard, the manual keyboard detection output MK is signal 1.

割当て検出回路20は、キーコード記憶回路11から各チャ
ンネル時間毎に出力される記憶キーコードKCの内容を
監視し、キーコードが記憶されているか否かを検出す
る。記憶キーコードKCが存在するチャンネル時間にお
いて、検出出力Aは信号1となり、そのチャンネルは発
音割当て済みであることを表わす。記憶キードKCが存
在しないチャンネル時間において、検出出力Aは信号0
であり、そのチャンネルは空白チャンネルであることを
表わす。従って、検出出力Aが信号0であれば前記割合
ての条件(A)が満足されることになる。また、検出出
力(A)は、発音中となるべきチャンネルを指定するキ
ーオン信号Aとして利用される。割当て検出回路20は、
例えば、キーコード記憶回路11の出力のうち少なくとも
1ビットが信号1のとき出力1を生じるオア回路によっ
て構成することができる。
The assignment detection circuit 20 monitors the content of the stored key code KC * output from the key code storage circuit 11 for each channel time, and detects whether or not the key code is stored. In the channel time in which the stored key code KC * exists, the detection output A becomes the signal 1, which means that the channel has already been assigned to sound generation. In the channel time when the memory keyed KC * does not exist, the detection output A is the signal 0.
, Indicating that the channel is a blank channel. Therefore, if the detection output A is the signal 0, the above condition (A) is satisfied. Further, the detection output (A) is used as a key-on signal A that designates a channel that should be in sound. The allocation detection circuit 20 is
For example, an OR circuit that produces an output 1 when at least one bit of the output of the key code storage circuit 11 is a signal 1 can be used.

入力キーコードKCがマニュアル鍵盤のものである場合、
コード検出回路19の出力MKが信号1となる。このマニュ
アル鍵盤検出出力MKはアンド回路17、18に加わる。アン
ド回路17は、前記割合ての条件(A)、(B)が共に満
足されるとき信号1を出力する。条件(B)が満足され
るとき、後半期間TP2においてインバータ15の出力
は信号1である。また、空白チャンネルが存在すれ
ば、そのチャンネル時間において割当て検出回路20の出
力Aは信号0となり、インバータ21を介してそのチャン
ネル時間に信号1がアンド回路17に加わる。マニュアル
鍵盤の割当ては後半のマニュアル用期間(第8図
(g))において行なわれるから、後半マニュアル用パ
ルスY1424がアンド回路17に加えられる。
If the input key code KC is for the manual keyboard,
The output MK of the code detection circuit 19 becomes the signal 1. This manual keyboard detection output MK is added to the AND circuits 17 and 18. The AND circuit 17 outputs the signal 1 when the conditions (A) and (B) in the above proportions are both satisfied. When the condition (B) is satisfied, the output of the inverter 15 in the second half period T P2
G is signal 1. If there is a blank channel, the output A of the assignment detection circuit 20 becomes signal 0 at the channel time, and the signal 1 is added to the AND circuit 17 at the channel time via the inverter 21. Since the manual keyboard is assigned in the latter half of the manual period (FIG. 8 (g)), the latter half manual pulses Y 14 to 24 are applied to the AND circuit 17.

そうして、マニュアル鍵盤で新たに鍵が押圧されてその
キーコードKCが記憶キーコードKCと一致しない(REG
=0)ことが確認されると、後半期間TP2のパルスY14
24の時間において、最も早い(第2〜第12チャンネルの
順)空白チャンネル(A=0)のチャンネル時間に、ア
ンド回路17の条件が成立し、信号1が出力される。この
出力信号1はオア回路22、23を介してセット信号S(=
1)及びリセット信号C(=1)を発生させる。セット
信号Sは、この信号Sが発生したチャンネル時間に対応
するチャンネルに入力キーコードKCを割当てるべきであ
ることを指示するものである。
Then, a new key is pressed on the manual keyboard and the key code KC does not match the stored key code KC * (REG
= 0) when it is confirmed, the pulse Y 14 in the second half period T P2 ~
In 24 hours, the condition of the AND circuit 17 is satisfied and the signal 1 is output at the earliest (in the order of the second to twelfth channels) blank channel (A = 0). This output signal 1 is sent to the set signal S (=
1) and reset signal C (= 1) is generated. The set signal S indicates that the input key code KC should be assigned to the channel corresponding to the channel time when the signal S is generated.

セット信号Sの発生によって、新たな割当てが指示され
ると、キーコード記憶回路11における当該チャンネルの
記憶内容は入力キーコードKCに書き換えられる。すなわ
ち、記憶回路11の入力ゲートにおいて、リセット信号C
によって最終段出力から帰還されるデータ(KC)を抑
止し、セット信号9によって入力キーコードKCキーコー
ド記憶回路(シフトレジスタ)11の最初の記憶位置に読
込ませる。なお、セット信号Sが発生されると比較結果
記憶回路14の記憶は“1"にセットされ、インバータ15の
出力▲▼は“0"となる。これにより、アンド回路
16〜18がインヒビットされ、1つのチャンネル時間だけ
にセット信号Sを発生するようにしている。
When a new assignment is instructed by the generation of the set signal S, the stored content of the channel in the key code storage circuit 11 is rewritten to the input key code KC. That is, at the input gate of the memory circuit 11, the reset signal C
The data (KC * ) fed back from the output of the final stage is suppressed by and the set signal 9 causes the input key code KC key code storage circuit (shift register) 11 to be read into the first storage position. When the set signal S is generated, the storage of the comparison result storage circuit 14 is set to "1", and the output [ G ] of the inverter 15 becomes "0". This allows the AND circuit
16-18 are inhibited so that the set signal S is generated only in one channel time.

入力キーコードKCがペダル鍵盤のものである場合、コー
ド検出回路19のペダル鍵盤検出出力PKが信号1となる。
この出力PKはアンド回路16に加えられる。アンド回路16
にはペダル鍵盤用チャンネルを指定するパルスY13が後
半期間TP2において加えられるようになっており、後半
期間TP2の第1チャンネル時間にアンド回路16の出力が
信号1となり、セット信号S及びリセット信号Cが発生
される。アンド回路16には信号Aは加わらず、インバー
タ15の出力▲▼によって前記割当て条件(B)を
確認するだけである。これは、この実施例ではペダル鍵
盤の音は1音だけ発音割当てされるようになっており、
ペダル鍵盤用の専用チャンネルとして第1チャンネルが
割当てられているからである。従って、既に第1チャン
ネルに割当てられているペダル鍵盤の記憶キーコードKC
とペダル鍵盤の新たな入力キーコードKCが一致しない
場合(REG=0)、記憶キーコードKCの割当ては強制
的に解消され(信号Cによってリセットされ)、新たな
入力キーコードKCが第1チャンネルに割当てられる。こ
のペダル鍵盤のための割当て動作は、上記ペダル鍵盤の
記憶キーコードKCに係る鍵が押圧中であるかあるいは
離鍵され減衰中であるかにかかわらず実行される。従っ
て条件(A)のような「空白チャンネル」を考慮する必
要がない。
When the input key code KC is for the pedal keyboard, the pedal keyboard detection output PK of the code detection circuit 19 becomes the signal 1.
This output PK is applied to the AND circuit 16. AND circuit 16
Pulse Y 13 are adapted to be added in the second half period T P2, the output signal 1 next to the first channel time to the AND circuit 16 of the second half period T P2, the set signal S and to specify the channel pedal keyboard to The reset signal C is generated. Signal A is not applied to the AND circuit 16, only to confirm the assignment condition (B) by the output of the inverter 15 ▲ G ▼. This is because in this embodiment, only one note is assigned to the note on the pedal keyboard,
This is because the first channel is assigned as the dedicated channel for the pedal keyboard. Therefore, the memory key code KC of the pedal keyboard already assigned to the first channel
If * and the new input key code KC of the pedal keyboard do not match (REG = 0), the assignment of the memory key code KC * is forcibly canceled (reset by the signal C), and the new input key code KC becomes It is assigned to one channel. The assigning operation for the pedal keyboard is executed regardless of whether the key associated with the stored key code KC * of the pedal keyboard is being pressed or released and being attenuated. Therefore, it is not necessary to consider the "blank channel" as in the condition (A).

なお、キーコーダ2からはキーコードKCの代わりにキー
オフ検出動作を指令するスタートコードがほぼ定期的に
供給されるようになっており、コード検出回路19でスタ
ートコードが加えられたことを検出し、後半期間TP2
間、キーオフ検査信号Xを発生する。スタートコードが
発生している一割当て動作時間TPの間、チャンネルプロ
セッサ3では新たな割当てはなされず、既に割当てられ
たキーコードKCに関する鍵が離鍵(キーオフ)された
か否かが検出される。
It should be noted that, instead of the key code KC, a start code for instructing a key-off detection operation is supplied from the key coder 2 almost regularly, and the code detection circuit 19 detects that the start code is added, During the latter half period T P2 , the key-off test signal X is generated. During the one allocation operation time T P in which the start code is generated, no new allocation is made in the channel processor 3, and it is detected whether or not the key associated with the already allocated key code KC * has been released (keyed off). It

キーオン一時記憶回路24は各チャンネルに対応する記憶
位置を有しており、例えば12ビットの循環シフトレジス
タ24aを用いるとよい。或るチャンネルにキーコードKC
を割当てるために前記セット信号Sが発生されたとき、
当該チャンネル時間に同期してオア回路24bを介してシ
フトレジスタ24aに信号1を記憶させる。この記憶は前
記キーオフ検査信号Xによりインバータ24c、アンド回
路24dを介して強制的にリセットされるが、その後再び
同じキーコードKCが入力されると比較回路12の一致検出
信号(COM=1)により当該チャンネルに再び信号1を
記憶させる。キーオフ検査信号Xはキーオン一時記憶回
路24の全チャンネルの記憶が一循環する後半期間TP2(1
2チャンネル時間)の間発生されるので、すべてのチャ
ンネルの記憶内容がリセットされる。鍵の押圧が継続し
ていれば、キーコーダ2でこれを検出し再び同じキーコ
ードKCを発生するので、いずれかのチャンネルの記憶キ
ーコードKCと入力キーコードKCが一致し、キーオン一
時記憶回路24の当該チャンネルに信号1が記憶される。
これとは逆に、離鍵されていれば、その鍵のキーコード
KCは供給されないので、キーコード比較回路12の一致検
出信号は生じず(COM=0)、当該チャンネルの記憶は
キーオフ検査信号Xによってリセットされたままの状態
“0"を維持する。従って次にキーオフ検査信号Xが発生
されるとき離権されたチャンネルの記憶は信号0である
ので、これをインバータ25で反転し、キーオフ検出記憶
回路26に加える。
The key-on temporary storage circuit 24 has a storage position corresponding to each channel, and it is preferable to use, for example, a 12-bit circular shift register 24a. Key code KC on a channel
When the set signal S is generated to allocate
The signal 1 is stored in the shift register 24a via the OR circuit 24b in synchronization with the channel time. This memory is forcibly reset by the key-off test signal X via the inverter 24c and the AND circuit 24d, but when the same key code KC is input again, the match detection signal (COM = 1) of the comparison circuit 12 causes The signal 1 is stored again in the channel. The key-off inspection signal X is applied to the second half period T P2 (1
2 channel time), the stored contents of all channels are reset. If the key continues to be pressed, the key coder 2 will detect it and generate the same key code KC again, so the memory key code KC * of any channel and the input key code KC will match, and the key-on temporary memory circuit will Signal 1 is stored in 24 channels of interest.
On the contrary, if the key is released, the key code of that key
Since KC is not supplied, the coincidence detection signal of the key code comparison circuit 12 does not occur (COM = 0), and the memory of the channel maintains the state "0" which is kept reset by the key-off inspection signal X. Therefore, when the key-off check signal X is generated next time, the memory of the deprived channel is the signal 0, so this is inverted by the inverter 25 and added to the key-off detection memory circuit 26.

キーオフ検出記憶回路26はキーオフ検出のためのアンド
回路26aと各チャンネルに対応する記憶位置を有する循
環シフトレジスタ26bのような記憶回路を備えている。
The key-off detection memory circuit 26 is provided with an AND circuit 26a for key-off detection and a memory circuit such as a circular shift register 26b having a memory position corresponding to each channel.

キーオフ検出記憶回路26はインバータ25の出力及びキー
オフ検査信号X及びキーオン信号Aのアンド条件がアン
ド回路26aにおいて成立したとき、キーオフと判定し、
信号1をシフトレジスタ26bに記憶する。すなわち、キ
ーオフ検査信号X(スタートコード)が発生されたと
き、キーオン一時記憶回路24にキーオンが記憶されてい
ずしかもそのチャンネにはキーコードKCが割当てられ
ていることを条件に、新たに鍵が離された(キースイッ
チの動作が終了した)ことを検出する。
The key-off detection memory circuit 26 determines that the key-off is made when the AND condition of the output of the inverter 25 and the key-off inspection signal X and the key-on signal A is satisfied in the AND circuit 26a.
The signal 1 is stored in the shift register 26b. That is, when the key-off check signal X (start code) is generated, a new key-on is stored on condition that the key-on temporary storage circuit 24 does not store the key-on and the key code KC * is assigned to the channel. Detects that is released (the operation of the key switch is completed).

キーオフ検出記憶回路26からは各チャンネルの記憶内容
がクロックφ1に同期して各チャンネル時間毎に時分割
的に出力されるようになっており、この出力は信号1の
ときキーオフを表わすキーオフ信号Dとして利用され
る。
The key-off detection storage circuit 26 outputs the stored contents of each channel in a time-divisional manner at each channel time in synchronization with the clock .phi.1. Used as.

以上のようにしてチャンネルプロセッサ3において基本
的な割当て動作が実行され、割当てられたキースイッチ
(鍵)のキーコードKC及び割当て済みであること表わ
すキーオン信号Aあるいは割当て済みの鍵が離鍵された
ことを表わすキーオフ信号Dが、各チャンネル時間に同
期して時分割多重化されてそれぞれ出力され、後段の音
発生回路28やエンベロープ発生回路27などに供給され
る。
As described above, the basic assigning operation is executed in the channel processor 3, and the key code KC * of the assigned key switch (key) and the key-on signal A indicating that it has been assigned or the assigned key is released. The key-off signal D indicating that the signal is time-division-multiplexed in synchronization with each channel time, is output, and is supplied to the sound generation circuit 28 and the envelope generation circuit 27 in the subsequent stage.

<オン/オフ信号変換回路100> 第3図は本発明の要点であるオン/オフ信号変換回路10
0を示し、モード切換スイッチ101は鍵盤1の鍵の押鍵時
にも放音を行わせるカッティングモードと通常の演奏モ
ードとを切り換えるスイッチであり、このモード切換ス
イッチ101のオンによりアンド回路102が開成され、オフ
によりインバータ107の反転信号によってアンド回路103
が開成される。上記キーオフ信号Dはモード切換スイッ
チ101のオン時に開成されるアンド回路102を介し、さら
にオア回路109を介して変換キーオン信号A1として出力
され、キーオフ時であっても楽音の放音を開始させるキ
ーオン信号が出力されることになる。また、このキーオ
フ信号Dはモード切換スイッチ101のオフ時にはアンド
回路103を介して変換キーオフ信号D1として出力され、
上記キーオン信号Aはオア回路109を介して変換キーオ
ン信号A1として出力される。
<On / Off Signal Conversion Circuit 100> FIG. 3 shows an on / off signal conversion circuit 10 which is the main point of the present invention.
0 indicates that the mode selector switch 101 is a switch for switching between a cutting mode in which sound is emitted even when a key of the keyboard 1 is pressed and a normal performance mode. When the mode selector switch 101 is turned on, the AND circuit 102 is opened. When it is turned off, the AND circuit 103 is turned on by the inverted signal of the inverter 107.
Is opened. The key-off signal D is output as a conversion key-on signal A1 via an AND circuit 102 that is opened when the mode changeover switch 101 is turned on, and further via an OR circuit 109 to start emitting a musical tone even when the key is off. A signal will be output. Further, this key-off signal D is output as a conversion key-off signal D1 via the AND circuit 103 when the mode changeover switch 101 is off,
The key-on signal A is output as a converted key-on signal A1 via the OR circuit 109.

この変換キーオン信号A1、変換キーオフ信号D1はエンベ
ロープ発生回路27の読出し制御回路30に与えられ、アタ
ッククロック、ディケイクロックの速度に応じて、エン
ベロープメモリ31に対する読み出しアドレスを与えてい
く。このエンベロープメモリ31から読み出されたエンベ
ロープデータは重みづけ回路29に与えられ、上記キーコ
ード記憶回路11からの記憶キーコードKCに基づいて音
発生回路28より発生される楽音信号に対し上記エンベロ
ープデータが乗算され楽音として放音出力されていく。
上記読出し制御回路30に与えられる主クロックφは12
チャンネル分の制御用信号である。
The conversion key-on signal A1 and the conversion key-off signal D1 are given to the read control circuit 30 of the envelope generating circuit 27, and the read address for the envelope memory 31 is given in accordance with the speeds of the attack clock and the decay clock. The envelope data read from the envelope memory 31 is given to the weighting circuit 29, and the envelope is applied to the tone signal generated by the sound generating circuit 28 based on the stored key code KC * from the key code storage circuit 11. The data is multiplied and output as a musical sound.
The main clock φ 1 given to the read control circuit 30 is 12
It is a control signal for channels.

この読出し制御回路30によるエンベロープデータの読み
出しが終了して楽音の放音が終了するとディケイ終了信
号DFが出力され、上記オン/オフ信号変換回路100に与
えられる。このディケイ終了信号DFは上記モード切換ス
イッチ101のオフ時にインバータ108の反転信号によって
開成されるアンド回路105を介し、さらにオア回路110を
介して変換ディケイ終了信号DF1として出力され、この
変換ディケイ終了信号DF1はオア回路23を介して上記リ
セット信号Cとして出力され、記憶回路26におけるその
チャンネルのキーオフ記憶をリセットする。また、上記
ディケイ終了信号DFはモード切換スイッチ101のオン時
に開成されるアンド回路104を介し、キーオフ信号Dに
よってキーオフ時のみ開成されるアンド回路106を介し
て、さらにオア回路110を介して上記変換ディケイ終了
信号DF1として出力され、キーオン時の放音終了時には
キーオフ記憶はリセットされず、キーオフ時の放音終了
時のみキーオフ記憶がリセットされることになる。
When the reading control circuit 30 finishes reading the envelope data and finishes emitting the musical sound, the decay end signal DF is output and given to the on / off signal conversion circuit 100. This decay end signal DF is output as a conversion decay end signal DF1 via an AND circuit 105 which is opened by the inverted signal of the inverter 108 when the mode changeover switch 101 is off, and further via an OR circuit 110 as the conversion decay end signal DF1. DF1 is output as the reset signal C via the OR circuit 23 and resets the key-off memory of the channel in the memory circuit 26. The decay end signal DF is converted through the AND circuit 104 which is opened when the mode changeover switch 101 is turned on, the AND circuit 106 which is opened only when the key is turned off by the key off signal D, and the OR circuit 110. It is output as a decay end signal DF1, the key-off memory is not reset at the end of sound emission at key-on, and the key-off memory is reset only at the end of sound emission at key-off.

なお、上記モード切換スイッチ101は、第7図に示すよ
うに、電子楽器本体の左端及び右端に設けられ、演奏中
に左手でも右手でもモード切換ができるようになってい
る。
As shown in FIG. 7, the mode changeover switch 101 is provided at the left end and the right end of the electronic musical instrument body so that the mode can be changed over with the left hand or the right hand during a performance.

<MTCH信号発生回路13> MTCH信号発生回路13は、11音すべて発音中のとき、トラ
ンケートチャンネル指定信号MTCH信号を発生して、新た
な12番目の押鍵に対しチャンネル割り当てを行う回路で
ある。第6図がMTCH信号発生回路13であり、アンド回路
75の一方入力には、前記キーオ信号Aがインバータ76で
反転されて加えられており、他方入力には、前半期間マ
ニュアル用パルスY212が加わる。キーオン信号Aは
“1"のとき割当て済み(発音中)を表しており、“0"の
とき空白チャンネルを表わしている。従って、マニュア
ル用のチャンネルで11音すべてが発音中の場合、パルス
Y212が発生している間中信号Aは“1"であり、アンド
回路75の出力は信号0である。しかし、1音でも発音し
ていないチャンネルがあれば、反転キーオン信号は
“1"となり、アンド回路75から信号1が出力される。ア
ンド回路75から信号1が出力された場合、遅延フリップ
フロップ77に信号1が記憶され、アンド回路78、オア回
路79を介して自己保持される。この自己保持は、パルス
Y24のインバータ81を介した反転信号によってアンド回
路78がインヒビットされるまで持続される。従って、条
件が満足される場合、フリップフロップ77は後半期間T
P2の間信号0を保持し、満足されない場合(空白チャン
ネルがある場合)フリップフロップ77は後半期間TP2
間信号1を保持する。この場合カッティングモードでキ
ーオン時の放音後、キーオフ時の放音前は発音中ではな
いが、キーオン信号Aは出力され続けているので、キー
オフ時の放音前に新たな楽音がこのチャンネルに割り当
てられることはない。
<MTCH Signal Generating Circuit 13> The MTCH signal generating circuit 13 is a circuit that generates a truncated channel designation signal MTCH signal when all 11 tones are being sounded and assigns a channel to a new 12th key depression. FIG. 6 shows the MTCH signal generation circuit 13, which is an AND circuit.
The dio signal A is inverted by the inverter 76 and applied to one input of 75, and the manual pulses Y 2 to 12 are applied to the other input of the first half. When the key-on signal A is "1", it indicates that the key-on signal has been allocated (sound is being generated), and when it is "0", it indicates a blank channel. Therefore, if all 11 notes are playing on the manual channel, the pulse
During the generation of Y 2 to 12, the signal A is "1" and the output of the AND circuit 75 is the signal 0. However, if there is a channel in which even one note is not sounded, the inverted key-on signal becomes "1" and the AND circuit 75 outputs the signal 1. When the signal 1 is output from the AND circuit 75, the signal 1 is stored in the delay flip-flop 77 and self-held via the AND circuit 78 and the OR circuit 79. This self-holding pulse
It is maintained until the AND circuit 78 is inhibited by the inverted signal of the inverter Y 24 . Therefore, when the condition is satisfied, the flip-flop 77 is connected to the second half period T
The signal 0 is held during P2 , and when not satisfied (when there is a blank channel), the flip-flop 77 holds the signal 1 during the second half period T P2 . In this case, after the sound is emitted when the key is turned on in the cutting mode, the key-on signal A continues to be output although the sound is not being emitted before the sound is emitted when the key is turned off. Therefore, a new musical sound is output to this channel before the sound is emitted when the key is turned off. It is never assigned.

トランケートチャンネル指定信号MTCHは、第1図のアン
ド回路18に加えられる。このアンド回路18には前記比較
結果記憶回路14の比較結果記憶信号REGを反転した信号
▼、及びコード検出回路19からのマニュアル鍵
盤信号MK、及び後半マニュアル用パルスY1424が夫々
加えられている。全11音発音中のマニュアル鍵盤におい
て新たに12番目の鍵が押された場合、当該鍵のキーコー
ドKCの入力により、一致検出信号COMは“0"となるので
比較結果記憶信号REGの反転信号▲▼は“1"とな
る。これによって、12番目の押鍵が確認される。このト
ランケートの条件が共に満足されると、後半マニュアル
用期間(第8図(g))において、トランケートチャン
ネル指定信号MTCHが発生したチャンネル時間にアンド回
路18は信号1を出力する。これに応じてセット信号S及
びリセット信号Cが発生され、当該チャンネルに記憶さ
れていたキーコードKCを解消し、キーコード記憶回路
11の当該チャンネルに新たな入力キーコードKCを記憶さ
せる。また、キーオン一時記憶回路24の当該チャンネル
に信号1(キーオン)を記憶させ、キーオフ検出記憶回
路26の当該チャンネルにおけるキーオフの記憶を解消す
る。
The truncated channel designation signal MTCH is applied to the AND circuit 18 in FIG. The AND circuit 18 is added with a signal ( G) obtained by inverting the comparison result storage signal REG of the comparison result storage circuit 14, a manual keyboard signal MK from the code detection circuit 19, and second half manual pulses Y 14 to 24. Has been. When the 12th key is newly pressed on the manual keyboard that is producing all 11 tones, the match detection signal COM becomes "0" when the key code KC of that key is input, so the inverted signal of the comparison result storage signal REG ▲ G ▼ becomes "1". This confirms the 12th key press. When the conditions for this truncation are both satisfied, the AND circuit 18 outputs the signal 1 in the channel time when the truncated channel designation signal MTCH is generated in the latter half manual period (FIG. 8 (g)). In response to this, the set signal S and the reset signal C are generated, the key code KC * stored in the channel concerned is canceled, and the key code storage circuit
The new input key code KC is stored in the corresponding channel of 11. Further, the signal 1 (key-on) is stored in the relevant channel of the key-on temporary storage circuit 24, and the storage of the key-off in the relevant channel of the key-off detection storage circuit 26 is canceled.

[実施例の動作] 次に本実施例の動作について述べる。[Operation of Embodiment] Next, the operation of the present embodiment will be described.

いま鍵盤1でカッティング演奏を行うには、モード切換
スイッチ101をオンしてカッティングモードにし、アン
ド回路102を開成させ、鍵盤1の各鍵を操作する。する
と押鍵時に出力されるキーオン信号Aはオア回路109を
介してそのまま変換キーオン信号A1として出力され楽音
放音が行われる。
To perform a cutting performance on the keyboard 1, the mode selector switch 101 is turned on to set the cutting mode, the AND circuit 102 is opened, and each key on the keyboard 1 is operated. Then, the key-on signal A output when the key is pressed is output as it is as the converted key-on signal A1 via the OR circuit 109, and the musical tone is emitted.

次いで、この押鍵された鍵が離鍵されると、キーオフ信
号Dが出力され、このキーオフ信号Dはアンド回路10
2、オア回路109を介して変換キーオン信号A1として出力
され、第1b図に示すようにキーオフ時でも楽音放音が行
われる。
Next, when the depressed key is released, the key-off signal D is output, and the key-off signal D is output from the AND circuit 10.
2. The converted key-on signal A1 is output via the OR circuit 109, and the musical tone is emitted even when the key is off as shown in FIG. 1b.

こうして、第5図に示すようにキーオン信号Aのほかキ
ーオフ信号Dについてもキーオン信号として取り扱わ
れ、第2図(b)に示すように1回の鍵操作で2回楽音
α、βの放音が行われる。
Thus, in addition to the key-on signal A as shown in FIG. 5, the key-off signal D is treated as a key-on signal, and as shown in FIG. Is done.

また、モード切換スイッチ101をオフして通常モードに
すると、アンド回路103が開成され、第4図に示すよう
にキーオン信号Aは変換キーオン信号A1、キーオフ信号
Dは変換キーオフ信号D1として夫々出力され、第2図
(a)に示すように、1回の鍵操作で1回楽音αの放音
が行われる、通常の演奏が可能となる。
Further, when the mode changeover switch 101 is turned off to set it to the normal mode, the AND circuit 103 is opened, and the key-on signal A is output as the conversion key-on signal A1 and the key-off signal D is output as the conversion key-off signal D1 as shown in FIG. As shown in FIG. 2 (a), a normal performance is possible in which the tone α is emitted once by one key operation.

なお、上記実施例ではカッティングモードにおける1つ
の鍵操作で出力される2つの楽音は同一チャンネルで放
音したが、別々のチャンネルに割り当てるようにしても
よい。
Although two musical tones output by one key operation in the cutting mode are emitted on the same channel in the above embodiment, they may be assigned to different channels.

[発明の効果] この発明は以上詳細に説明したように、鍵盤の鍵の押鍵
時だけでなく、離鍵時でも放音を行わせるようにしたか
ら、1回の鍵操作で2回続けて放音させることができ、
鍵盤楽器でもギターのカッテイング奏法などを容易に実
現することができ、しかもキーオフ信号をキーオン信号
に変換すればよいから回路としても非常に簡単な構成で
済む等の効果を奏する。
[Effects of the Invention] As described in detail above, the present invention is designed to emit sound not only when a key is pressed on the keyboard but also when the key is released. Can be emitted by
Even with a keyboard instrument, a guitar playing style can be easily realized, and since a key-off signal can be converted into a key-on signal, the circuit can have a very simple structure.

【図面の簡単な説明】[Brief description of drawings]

第1図はこの発明に係る電子楽器の全体回路図、第2図
は通常モードとカッティングモードとの鍵操作に対する
放音状態を示す図、第3図はオン/オフ信号変換回路10
0の回路図、第4図、第5図は通常モードとカッティン
グモードにおけるキーオン信号Aとキーオフ信号Dとの
変換処理を示す図、第6図はMTCH信号発生回路13の回路
図、第7図は電子楽器の外観図、第8図は第1図の各部
の信号のタイムチャートの図である。 1……鍵盤、11……キーコード記憶回路、13……MTCH信
号発生回路、20……割当て検出回路、26……キーオフ検
出記憶回路、27……エンベロープ発生回路、28……音発
生回路、100……オン/オフ信号変換回路、101……モー
ド切換スイッチ。
FIG. 1 is an overall circuit diagram of an electronic musical instrument according to the present invention, FIG. 2 is a diagram showing a sound emission state in response to a key operation in a normal mode and a cutting mode, and FIG. 3 is an on / off signal conversion circuit 10.
0 is a circuit diagram, FIGS. 4 and 5 are diagrams showing conversion processing of the key-on signal A and the key-off signal D in the normal mode and the cutting mode, and FIG. 6 is a circuit diagram of the MTCH signal generation circuit 13 and FIG. FIG. 8 is an external view of an electronic musical instrument, and FIG. 8 is a time chart of signals of each part of FIG. 1 ... keyboard, 11 ... key code storage circuit, 13 ... MTCH signal generation circuit, 20 ... assignment detection circuit, 26 ... key-off detection storage circuit, 27 ... envelope generation circuit, 28 ... sound generation circuit, 100 …… ON / OFF signal conversion circuit, 101 …… Mode selector switch.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】演奏を行うための鍵盤と、 この鍵盤の各鍵の押鍵と離鍵とを検出する検出手段と、 この検出手段で上記押鍵と離鍵とが検出された時、夫々
において放音出力の開始を指示する放音指示手段と、 この放音指示手段の指示に応じて放音を行う放音手段
と、 を具備してなることを特徴とする電子楽器。
Claim: What is claimed is: 1. A keyboard for performing a performance, a detection means for detecting a key press and a key release of each key of the keyboard, and when the detection means detects the key press and the key release, respectively. 2. An electronic musical instrument comprising: a sound emission instructing means for instructing start of sound emission output; and a sound emitting means for emitting a sound in accordance with an instruction of the sound emission instructing means.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
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JPS52121313A (en) * 1976-04-06 1977-10-12 Nippon Gakki Seizo Kk Electronic musical instrument

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