JPH0681021B2 - Phase comparator - Google Patents
Phase comparatorInfo
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- JPH0681021B2 JPH0681021B2 JP61111426A JP11142686A JPH0681021B2 JP H0681021 B2 JPH0681021 B2 JP H0681021B2 JP 61111426 A JP61111426 A JP 61111426A JP 11142686 A JP11142686 A JP 11142686A JP H0681021 B2 JPH0681021 B2 JP H0681021B2
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- signal
- input
- level conversion
- phase
- frequency
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- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は位相比較器、特にフェーズロックループ回路な
どに使用するための位相比較器に関する。The present invention relates to a phase comparator, and more particularly to a phase comparator for use in a phase locked loop circuit or the like.
従来、フェーズロックループ回路などではディジタル形
式の位相比較器として、排他的論理和（EX−OR）ゲート
が広く使用されている。EX−ORゲートの二つの入力端に
入力される二つの信号でそれぞれ、信号レベルの変換点
がほぼ周期的に現われる場合には、三角形位相比較特性
を得ることができる。Conventionally, an exclusive OR (EX-OR) gate is widely used as a digital phase comparator in a phase locked loop circuit or the like. A triangular phase comparison characteristic can be obtained when the signal level conversion points appear almost periodically in the two signals input to the two input terminals of the EX-OR gate.
しかし、EX−ORゲートを使用した従来の位相比較器は、
二つの入力信号の一方が、例えばバイフェーズ符号形式
をもつ信号の場合のごとく、レベル変換点が周期的に現
われない場合には、そのまま使用しても所期の位相比較
特性を得られないという問題点がある。However, the conventional phase comparator using the EX-OR gate is
If one of the two input signals is a signal having a bi-phase code format and the level conversion point does not appear periodically, it is said that the desired phase comparison characteristic cannot be obtained even if it is used as it is. There is a problem.
本発明の目的は、上述の問題点を解決しレベル変換点が
周期的に出現しない入力信号に対して三角形位相比較特
性を得られる位相比較器を提供することにある。An object of the present invention is to solve the above problems and provide a phase comparator which can obtain a triangular phase comparison characteristic for an input signal in which level conversion points do not appear periodically.
本発明の位相比較器は、バイフェーズ符号形式をもつ第
１の入力信号の符号周期の中心タイミングごとのレベル
変換点でリセットしながらその符号周期の偶数分の１の
周期をもつクロック信号の分周パルスを送出する分周カ
ウンタと、一方の入力端には前記分周カウンタの送出信
号が与えられ他の一方の入力端には前記分周カウンタの
送出信号と同じ周期をもつ第２の入力信号が与えられて
いる排他的論理和ゲートとを備えており、前記排他的論
理和ゲートの送出信号を前記第１および第２の入力信号
の位相差を示す信号として出力する。The phase comparator of the present invention resets at the level conversion point for each central timing of the code period of the first input signal having the bi-phase code format, and divides the clock signal having an even fraction of the code period. A frequency dividing counter for transmitting a frequency pulse, and a second input having the same period as the frequency transmitting signal of the frequency dividing counter at one input terminal and the signal transmitting of the frequency dividing counter at the other input terminal. An exclusive OR gate to which a signal is applied is provided, and the transmission signal of the exclusive OR gate is output as a signal indicating the phase difference between the first and second input signals.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示すブロック図およびその動作を例示するタイミング
図である。同図（ａ）の位相比較器１に与えられている
入力信号（１）は、例えばバイフェーズ信号のごとく、
レベル変換点の出現が周期的でない信号であり、また入
力信号（２）はレベル変換点が周期的に現われる信号で
ある。同図（ｂ）には、入力信号（１）がバイフェーズ
信号である場合を例示してある。この場合、バイフェー
ズ符号の周期Ｔ毎の実線矢印で示したタイミングでは、
必らずレベル変換点が現われる。しかし、符号周期の中
心点では、（破線矢印で示したごとく）レベル変換点が
現われたり、現われなかったりする。このような入力信
号（１）は、分周カウンタ10のリセット端Ｒに印加して
あり、レベル変換点で分周カウンタ10をリセットする。
分周カウンタ10のクロック入力端Ｃに与えられるクロッ
ク信号は、入力信号（１）の符号周期Ｔの1/2N（但し、
Ｎは分周カウンタ10の分周比に等しい自然数）に設定し
た周期をもつクロック信号である。分周カウンタ10は、
上述のごとく入力信号（１）のレベル変換点で強制的に
リセットされたあと、クロック信号をＮ分周して、レベ
ル変換点がほぼT/4毎に周期的に現われる信号を送出す
る。分周カウンタ10の送出信号は、排他的論理和（EX−
OR）ゲート11の一方の入力端に与えられる。EX−ORゲー
ト11のもう一方の入力端に与えられている入力信号
（２）は、実質的にT/2と等しい周期をもつ信号すなわ
ちほぼT/4毎に周期的にレベル変換点が出現する信号で
ある。EX−ORゲート11は、分周カウンタ10の送出信号と
入力信号（２）との位相ずれの期間でだけパルス立上り
が現われる信号を発生して、出力信号として送出する。FIGS. 1A and 1B are a block diagram showing an embodiment of the present invention and a timing diagram illustrating the operation thereof, respectively. The input signal (1) given to the phase comparator 1 of FIG.
The signal at which the level conversion points appear is not periodic, and the input signal (2) is a signal at which the level conversion points appear periodically. FIG. 2B illustrates the case where the input signal (1) is a biphase signal. In this case, at the timing shown by the solid arrow for each cycle T of the biphase code,
The level conversion point always appears. However, at the center point of the code period, the level conversion point may or may not appear (as indicated by the dashed arrow). Such an input signal (1) is applied to the reset terminal R of the frequency division counter 10 and resets the frequency division counter 10 at the level conversion point.
The clock signal supplied to the clock input terminal C of the frequency division counter 10 is 1 / 2N of the code period T of the input signal (1) (however,
N is a clock signal having a cycle set to a natural number equal to the frequency division ratio of the frequency division counter 10. The frequency division counter 10
After being forcibly reset at the level conversion point of the input signal (1) as described above, the clock signal is frequency-divided by N, and a signal in which the level conversion point appears periodically about every T / 4 is transmitted. The output signal of the frequency division counter 10 is an exclusive OR (EX-
OR) applied to one input end of the gate 11. The input signal (2) given to the other input terminal of the EX-OR gate 11 is a signal having a cycle substantially equal to T / 2, that is, level conversion points appear periodically at almost every T / 4. Signal to do. The EX-OR gate 11 generates a signal in which a pulse rise appears only during a phase shift between the output signal of the frequency division counter 10 and the input signal (2), and outputs it as an output signal.
出力信号でのパルス幅は、同図（ｂ）中に実線矢印で示
した入力信号（１）のレベル変換点の位相と、これに最
も近接している入力信号（２）のレベル変換点の位相と
の差に等しい。すなわち、入力信号（１）と、入力信号
（２）の分周信号との位相差に等しいパルス幅をもつ出
力信号が得られ、従って三角形位相比較特性を実現でき
る。The pulse width of the output signal is the phase of the level conversion point of the input signal (1) indicated by the solid arrow in FIG. Equal to the phase difference. That is, an output signal having a pulse width equal to the phase difference between the input signal (1) and the frequency-divided signal of the input signal (2) is obtained, so that the triangular phase comparison characteristic can be realized.
このように本実施例では、EX−ORゲート11の一方の入力
端に、分周カウンタ10を介して入力信号（１）を与える
ようにした簡単な回路構成で、バイフェーズ信号のごと
くレベル変換点の出現が周期的でない入力信号（１）
と、レベル変換点が周期的に現われる入力信号（２）と
の位相を、三角形位相比較特性で比較することができ
る。As described above, in the present embodiment, the level conversion is performed like a bi-phase signal with a simple circuit configuration in which the input signal (1) is applied to one input end of the EX-OR gate 11 via the frequency dividing counter 10. Input signal in which points do not appear periodically (1)
, And the phase of the input signal (2) in which the level conversion points appear periodically can be compared by the triangular phase comparison characteristic.
以上説明したように本発明には、レベル変換点の出現が
周期的ではない入力信号に対して三角位相比較特性もつ
位相比較器が実現できるという効果がある。As described above, the present invention has an effect of realizing a phase comparator having a triangular phase comparison characteristic for an input signal in which the level conversion points do not appear periodically.
第１図（ａ）および（ｂ）はそれぞれ本発明の実施例を
示すブロック図およびタイミング図である。 １……位相比較回路、10……分周カウンタ、11……排他
的論理和（EX−OR）ゲート。1 (a) and 1 (b) are a block diagram and a timing diagram showing an embodiment of the present invention, respectively. 1 ... Phase comparator, 10 ... Division counter, 11 ... Exclusive OR (EX-OR) gate.
Claims (1)
号の符号周期の中心タイミングごとのレベル変換点でリ
セットしながらその符号周期の偶数分の１の周期をもつ
クロック信号の分周パルスを送出する分周カウンタと、
一方の入力端には前記分周カウンタの送出信号が与えら
れ他の一方の入力端には前記分周カウンタの送出信号と
同じ周期をもつ第２の入力信号が与えられている排他的
論理和ゲートとを備えており、前記排他的論理和ゲート
の送出信号を前記第１および第２の入力信号の位相差を
示す信号として出力することを特徴とする位相比較器。1. A frequency-divided pulse of a clock signal having an even fraction of the code period while resetting at a level conversion point for each central timing of the code period of a first input signal having a biphase code format. The frequency division counter to send,
An exclusive OR operation in which one of the input terminals is supplied with the output signal of the frequency dividing counter and the other of the other input terminals is supplied with the second input signal having the same period as the signal output from the frequency dividing counter. A phase comparator which outputs a signal sent from the exclusive OR gate as a signal indicating a phase difference between the first and second input signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111426A JPH0681021B2 (en) | 1986-05-14 | 1986-05-14 | Phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111426A JPH0681021B2 (en) | 1986-05-14 | 1986-05-14 | Phase comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266914A JPS62266914A (en) | 1987-11-19 |
| JPH0681021B2 true JPH0681021B2 (en) | 1994-10-12 |
Family
ID=14560882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111426A Expired - Lifetime JPH0681021B2 (en) | 1986-05-14 | 1986-05-14 | Phase comparator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681021B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44814E1 (en) | 1992-10-23 | 2014-03-18 | Avocent Huntsville Corporation | System and method for remote monitoring and operation of personal computers |
-
1986
- 1986-05-14 JP JP61111426A patent/JPH0681021B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44814E1 (en) | 1992-10-23 | 2014-03-18 | Avocent Huntsville Corporation | System and method for remote monitoring and operation of personal computers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62266914A (en) | 1987-11-19 |
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