JPH0678538A - 交流スイッチ回路装置 - Google Patents

Abstract

(57)【要約】 【目的】小型な交流スイッチ回路装置を提供する。 【構成】保護回路１２を、ＭＯＳＦＥＴ４、抵抗器５、
ＭＯＳＦＥＴ４のゲート４ｃにアノードがドレイン４ａ
にカソードが接続されサイリスタ１，２の耐電圧値より
も低いツェナー電圧値を持つ定電圧ダイオード６、抵抗
器５に並列接続されゲート４ｃへの過電圧を防止する保
護用定電圧ダイオード８、ＭＯＳＦＥＴ４のドレイン４
ａとサイリスタ２のアノード２ａに接続されＭＯＳＦＥ
Ｔ４にソース４ｂからドレイン４ａに向かう電流を阻止
する保護用ダイオード９で構成し、ｄＶ／ｄｔが印加さ
れると接合容量４ｄに生じる変位電流（Ｉｃ）を抵抗器
５に通流させ、ｄＶ／ｄｔ耐量よりも低いｄＶ／ｄｔ値
において、また、定電圧ダイオード６の動作で耐電圧値
よりも低い電圧において、抵抗器５での電圧降下をＭＯ
ＳＦＥＴ４の点弧電圧（Ｖｔｈ）を越える値としてＭＯ
ＳＦＥＴ４を導通させ、サイリスタ１，２を保護する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、交流回路のスイッチン
グに使用されるスイッチ回路装置に関する。

【０００２】

【従来の技術】図４は、従来技術による交流回路のスイ
ッチングに使用される交流スイッチ回路装置の回路構成
図である。図４において、１および２は、それぞれカソ
ード１ａ，２ａ、アノード１ｂ，２ｂ、ゲート１ｃ，２
ｃを有し、それぞれ相互に逆並列に接続されたうえで、
交流電源１５ならびに交流負荷３に対して直列に接続さ
れ、それぞれのゲート１ｃ，２ｃに接続された図示しな
いゲート回路からの指令信号に応じて交互にスイッチン
グ動作を行うことにより、交流負荷３に交流電源１５に
応じた交流電力が印加されるようにするサイリスタであ
る。３ａは、交流負荷３の抵抗分（Ｒ）、また、３ｂ
は、交流負荷３のインダクタンス分（漂遊インダクタン
スを含む．）（Ｌ）である。サイリスタは、いったん点
弧されると電流がその保持電流以下にならない限り電流
の通流を持続する性質を備えた半導体素子であり、いわ
ゆる自己消弧型の半導体素子ではない。こうした性質を
備える前記したサイリスタ１，２を、交流負荷３、交流
電源１５からなる交流回路に適用した場合、サイリスタ
１あるいはサイリスタ２は、交流電源１５のある半波か
ら、これに対して逆方向である次の半波に切り替わる際
に、あるサイリスタ、例えばサイリスタ１に通流する電
流が低減して保持電流以下になることによりオフ状態に
される。

【０００３】ところが、オフ状態になった直後には、サ
イリスタ１にはその導通中に伝導度変調により発生した
過剰キャリアがまだ多数残存している。この状態にある
サイリスタ１に、次の半波の逆方向の電圧が印加される
と、過剰キャリアによる逆回復電流（Ｉｒｒ）が流れ
る。この逆回復電流（Ｉｒｒ）は、サイリスタ１が逆回
復されるに従い急激に減少するが、その変化率〔ｄ（Ｉ
ｒｒ）／ｄｔ）〕は、通常の導通時に通流する交流電流
による変化率と比較して桁違いに大きいものである。こ
の大きな逆回復電流（Ｉｒｒ）の変化率〔ｄ（Ｉｒｒ）
／ｄｔ）〕により交流負荷３のインダクタンス（Ｌ）に
大きな跳上がり電圧〔Ｖ＝Ｌ×ｄ（Ｉｒｒ）／ｄｔ〕が
発生する。

【０００４】この跳上がり電圧（Ｖ）は、他方のサイリ
スタ２に対しては順方向に印加され、サイリスタ２には
そのアノード２ｂとゲート２ｃ間の接合容量を通じて跳
上がり電圧（Ｖ）の時間変化率（ｄＶ／ｄｔ）に応じた
変位電流が流れ、これがゲートトリガ電流となること
で、サイリスタ２に誤点弧を生じさせる。いったん点弧
するとサイリスタは電流を通流し続ける性質を備えるた
めに、交流回路を遮断状態にしようとしていても、遮断
ができないという事態になる。

【０００５】また、跳上がり電圧（Ｖ）の値が大きくな
り、サイリスタ２の耐電圧値を越えると、この場合には
サイリスタ２を破壊してしまうこととなる。前記したこ
とは、当然サイリスタ１でも発生する。これらの問題に
対処するために設置されたものが、図４における保護回
路２０である。保護回路２０には、スナバコンデンサ２
１と、スナバ抵抗器２２との直列回路によるスナバ回路
と、このスナバ回路に並列に接続されたサージアブソー
バ２３とで構成されており、前記スナバ回路により、跳
上がり電圧（Ｖ）の時間変化率（ｄＶ／ｄｔ）を低減
し、また前記サージアブソーバ２３により、過大な跳上
がり電圧（Ｖ）を吸収して低減している。

【０００６】

【発明が解決しようとする課題】前述した従来技術によ
る交流スイッチ回路装置においては、跳上がり電圧
（Ｖ）および跳上がり電圧（Ｖ）の時間変化率（ｄＶ／
ｄｔ）による問題を解消することはできるのであるが、
交流負荷３のインダクタンス分（Ｌ）の値が抵抗分
（Ｒ）に比較して不確かであるとか、あるいは、交流負
荷３が変更されることで交流負荷３のインダクタンス分
（Ｌ）の値が大きな値になること等に備えて、保護回路
としては、大きな容量のスナバ回路用素子やサージアブ
ソーバ２３を備える必要があること、また、スナバコン
デンサ２１やサージアブソーバ２３は高い耐電圧値を必
要とすること等により、交流スイッチ回路装置の小型化
が妨げられていた。

【０００７】本発明は、前述の従来技術の問題点に鑑み
なされたものであり、その目的は、小型化された交流ス
イッチ回路装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明では前述の目的
は、１）サイリスタと、このサイリスタに並列に接続さ
れた前記サイリスタを保護する保護回路を備えた交流ス
イッチ回路装置において、保護回路は、前記サイリスタ
に並列に接続された自己消弧型の半導体素子を備え、こ
の自己消弧型の半導体素子は、前記サイリスタが有する
ｄＶ／ｄｔ耐量よりも低いｄＶ／ｄｔ値において導通す
る構成とすること、また２）前記１項記載の手段におい
て、保護回路が備える自己消弧型の半導体素子は、電圧
駆動型半導体素子である構成とすること、また３）前記
２項記載の手段において、保護回路は、２個の主電極と
ゲートを有する自己消弧型の電圧駆動型半導体素子と、
この電圧駆動型半導体素子の一方の前記主電極と前記ゲ
ートとの間に接続された抵抗器を備え、前記電圧駆動型
半導体素子の前記抵抗器が接続された前記主電極は前記
サイリスタのカソードに接続され、前記電圧駆動型半導
体素子の前記抵抗器が接続されない他方の前記主電極は
前記サイリスタのアノードに接続された回路構成とし、
しかも前記抵抗器の電気抵抗値は、前記電圧駆動型半導
体素子を前記サイリスタが有する許容ｄＶ／ｄｔ値より
も低いｄＶ／ｄｔ値において導通させる値に選定された
構成とすること、また４）サイリスタと、このサイリス
タに並列に接続された前記サイリスタを保護する保護回
路を備えた交流スイッチ回路装置において、保護回路
は、前記サイリスタに並列に接続された自己消弧型の半
導体素子を備え、この自己消弧型の半導体素子は、前記
サイリスタが有する耐電圧値よりも低い電圧値において
導通する構成とすること、また５）前記４項記載の手段
において、保護回路が備える自己消弧型の半導体素子
は、電圧駆動型半導体素子である構成とすること、また
６）前記５項記載の手段において、保護回路は、２個の
主電極とゲートを有する自己消弧型の電圧駆動型半導体
素子と、この電圧駆動型半導体素子の一方の前記主電極
と前記ゲートとの間に接続された抵抗器と、前記電圧駆
動型半導体素子の他方の前記主電極にそのカソードが接
続され前記ゲートにそのアノードが接続された定電圧ダ
イオードを備え、前記電圧駆動型半導体素子の前記抵抗
器が接続された前記主電極は前記サイリスタのカソード
に接続され、前記電圧駆動型半導体素子の前記定電圧ダ
イオードのカソードが接続された他方の前記主電極は前
記サイリスタのアノードに接続された回路構成とし、し
かも前記定電圧ダイオードの有するツェナー電圧値は、
前記サイリスタが有する耐電圧値よりも低い値に選定す
る構成とすること、また７）サイリスタと、このサイリ
スタに並列に接続された前記サイリスタを保護する保護
回路を備えた交流スイッチ回路装置において、保護回路
は、前記サイリスタに並列に接続された自己消弧型の半
導体素子を備え、この自己消弧型の半導体素子は、前記
サイリスタが有するｄＶ／ｄｔ耐量よりも低いｄＶ／ｄ
ｔ値ならびに前記サイリスタが有する耐電圧値よりも低
い電圧値において導通する構成とすること、また８）前
記７項記載の手段において、保護回路が備える自己消弧
型の半導体素子は、電圧駆動型半導体素子である構成と
すること、さらにまた９）前記８項記載の手段におい
て、保護回路は、２個の主電極とゲートを有する自己消
弧型の電圧駆動型半導体素子と、この電圧駆動型半導体
素子の一方の前記主電極と前記ゲートとの間に接続され
た抵抗器と、前記電圧駆動型半導体素子の他方の前記主
電極にそのカソードが接続され前記ゲートにそのアノー
ドが接続された定電圧ダイオードを備え、前記電圧駆動
型半導体素子の前記抵抗器が接続された前記主電極は前
記サイリスタのカソードに接続され、前記電圧駆動型半
導体素子の前記定電圧ダイオードのカソードが接続され
た他方の前記主電極は前記サイリスタのアノードに接続
された回路構成とし、前記抵抗器の電気抵抗値は、前記
電圧駆動型半導体素子を前記サイリスタが有する許容ｄ
Ｖ／ｄｔ値よりも低いｄＶ／ｄｔ値において導通させる
値に選定し、また前記定電圧ダイオードの有するツェナ
ー電圧値は、前記サイリスタが有する耐電圧値よりも低
い値に選定される構成とすること、で達成される。

【０００９】

【作用】本発明においては、保護回路は、サイリスタに
並列に接続された電圧駆動型半導体素子のごとき自己消
弧型の半導体素子を備え、例えば、この自己消弧型の半
導体素子が２個の主電極とゲートとを有する電圧駆動型
半導体素子の場合には、その一方の主電極とゲートとの
間に抵抗器を接続し、この抵抗器が接続された前記主電
極をサイリスタのカソードに接続し、前記抵抗器が接続
されない他方の主電極をサイリスタのアノードに接続す
る回路構成とし、しかも前記抵抗器の電気抵抗値は、電
圧駆動型半導体素子をサイリスタが有する許容ｄＶ／ｄ
ｔ値よりも低いｄＶ／ｄｔ値において導通させる値に選
定して、サイリスタが有するｄＶ／ｄｔ耐量よりも低い
ｄＶ／ｄｔ値において自己消弧型の半導体素子を導通す
る構成とすることにより、サイリスタに印加されるｄＶ
／ｄｔ値と同等のｄＶ／ｄｔ値を、自己消弧型の半導体
素子である電圧駆動型半導体素子にも印加させる。電圧
駆動型半導体素子にｄＶ／ｄｔが印加されると、電圧駆
動型半導体素子の主電極とゲート間の接合容量に変位電
流が発生し、この変位電流が前記抵抗器に通流してこの
抵抗器に電圧降下を発生する。この抵抗器の値は前記の
関係に選定されているために、抵抗器に発生した電圧降
下により、電圧駆動型半導体素子はサイリスタが有する
許容ｄＶ／ｄｔ値よりも低いｄＶ／ｄｔ値において点弧
される。電圧駆動型半導体素子がオンすると、電圧駆動
型半導体素子によるサイリスタのアノードとカソード間
をバイパスするバイパス路が閉路されることで、ｄＶ／
ｄｔ値のそれ以上の増大は抑制されることとなり、サイ
リスタの誤点弧は防止される。

【００１０】また、保護回路は、サイリスタに並列に接
続された電圧駆動型半導体素子のごとき自己消弧型の半
導体素子を備え、例えば、この自己消弧型の半導体素子
が２個の主電極とゲートとを有する電圧駆動型半導体素
子の場合には、この電圧駆動型半導体素子の一方の主電
極とゲートとの間に抵抗器を、また、電圧駆動型半導体
素子の他方の主電極とゲートとの間にゲート側がアノー
ドとなるように定電圧ダイオードをそれぞれ接続し、電
圧駆動型半導体素子の抵抗器が接続された前記主電極を
サイリスタのカソードに接続し、電圧駆動型半導体素子
の定電圧ダイオードのカソードが接続された前記主電極
をサイリスタのアノードに接続する回路構成とし、しか
も前記定電圧ダイオードのツェナー電圧値を、サイリス
タが有する耐電圧値よりも低い値に選定して、サイリス
タの耐電圧値よりも低い電圧値において自己消弧型の半
導体素子を導通する回路構成とすることにより、サイリ
スタに印加される電圧値と同等の電圧値を、定電圧ダイ
オードにも印加させる。この定電圧ダイオードにそのツ
ェナー電圧を越える値の電圧が印加されると、抵抗器に
電流が通流しツェナー電圧を越える分の電圧がこの抵抗
器に印加されて、これにより電圧駆動型半導体素子が点
弧される。定電圧ダイオードのツェナー電圧は前記の関
係に選定されているために、電圧駆動型半導体素子はサ
イリスタの耐電圧値よりも低い電圧値においてオンす
る。電圧駆動型半導体素子がオンすると、電圧駆動型半
導体素子によるサイリスタのアノードとカソード間をバ
イパスするバイパス路が閉路されることで、電圧値は抑
制されることとなり、サイリスタの過電圧による破壊は
防止される。

【００１１】さらにまた、保護回路は、サイリスタに並
列に接続された電圧駆動型半導体素子のごとき自己消弧
型の半導体素子を備え、例えば、この自己消弧型の半導
体素子が２個の主電極とゲートとを有する電圧駆動型半
導体素子の場合には、この電圧駆動型半導体素子の一方
の主電極とゲートとの間に抵抗器を、また、電圧駆動型
半導体素子の他方の主電極とゲートとの間にゲート側が
アノードとなるように定電圧ダイオードをそれぞれ接続
し、電圧駆動型半導体素子の抵抗器が接続された前記主
電極をサイリスタのカソードに接続し、電圧駆動型半導
体素子の定電圧ダイオードのカソードが接続された前記
主電極をサイリスタのアノードに接続する回路構成と
し、しかも前記抵抗器の電気抵抗値を、電圧駆動型半導
体素子をサイリスタが有する許容ｄＶ／ｄｔ値よりも低
いｄＶ／ｄｔ値において導通させる値に選定し、また前
記定電圧ダイオードのツェナー電圧値を、サイリスタが
有する耐電圧値よりも低い値に選定して、サイリスタが
有するｄＶ／ｄｔ耐量よりも低いｄＶ／ｄｔ値、ならび
にサイリスタの耐電圧値よりも低い電圧値において自己
消弧型の半導体素子を導通する回路構成とすることによ
り、サイリスタに印加されるｄＶ／ｄｔ値と同等のｄＶ
／ｄｔ値を、自己消弧型の半導体素子である電圧駆動型
半導体素子にも印加させ、また、サイリスタに印加され
る電圧値と同等の電圧値を、定電圧ダイオードにも印加
させる。

【００１２】電圧駆動型半導体素子にｄＶ／ｄｔが印加
されると、電圧駆動型半導体素子の主電極とゲート間の
接合容量に変位電流が発生し、この変位電流が前記抵抗
器に通流してこの抵抗器に電圧降下を発生する。この抵
抗器の値は前記の関係に選定されているために、抵抗器
に発生した電圧降下により、電圧駆動型半導体素子はサ
イリスタが有する許容ｄＶ／ｄｔ値よりも低いｄＶ／ｄ
ｔ値において点弧される。電圧駆動型半導体素子がオン
すると、電圧駆動型半導体素子によるサイリスタのアノ
ードとカソード間をバイパスするバイパス路が形成され
ることで、ｄＶ／ｄｔ値のそれ以上の増大は抑制される
こととなり、サイリスタの誤点弧は防止される。

【００１３】また同時に、定電圧ダイオードにそのツェ
ナー電圧を越える値の電圧が印加されると、抵抗器に電
流が通流し電圧降下を発生して、電圧駆動型半導体素子
が点弧される。定電圧ダイオードのツェナー電圧は前記
の関係に選定されているために、電圧駆動型半導体素子
はサイリスタの耐電圧値よりも低い電圧値においてオン
する。電圧駆動型半導体素子がオンすると、電圧駆動型
半導体素子によるサイリスタのアノードとカソード間を
バイパスするバイパス路が形成されることで、電圧値は
抑制されることとなり、サイリスタの過電圧による破壊
も阻止される。

【００１４】

【実施例】以下本発明の実施例を図面を参照して詳細に
説明する。 実施例１；図２は、本発明の請求項１ないし３に対応す
る一実施例による交流スイッチ回路装置の回路構成図で
ある。図２において、図４の従来技術による交流スイッ
チ回路装置と同一部分には同じ符号を付し、その説明を
省略する。図２において、４は、自己消弧型の半導体素
子であり、電圧駆動型半導体素子でもあるＭＯＳＦＥＴ
であり、他方の主電極であるドレイン４ａと、一方の主
電極であるソース４ｂと、ゲート４ｃを有し、また、素
子の構成上ドレイン４ａとゲート４ｃとの間には接合容
量４ｄ（Ｃｇ）が形成されている。ＭＯＳＦＥＴ４は、
ゲート４ｃに、ドレイン４ａとソース４ｂとの間に、そ
のＭＯＳＦＥＴ４に固有の特性値であるしきい値（サイ
リスタ１，２に印加することが許容される電圧である耐
電圧値と比較して十分小さい値である。）である点弧電
圧（Ｖｔｈ）が与えられると、ドレイン４ａとソース４
ｂとの間が導通状態となり、また、ゲート４ｃの電位が
消失すると、ドレイン４ａとソース４ｂとの間は自己消
弧して不導通状態となる性質を備える半導体素子であ
る。

【００１５】５は、ＭＯＳＦＥＴ４のゲート４ｃとソー
ス４ｂとの間に接続されたゲート抵抗としての抵抗器で
あり、サイリスタ２のｄＶ／ｄｔ耐量よりも低いｄＶ／
ｄｔ値において、ＭＯＳＦＥＴ４の点弧電圧（Ｖｔｈ）
を越える電圧をその両端に発生させることのできる抵抗
値（Ｒｇ）に選定されている。８は、抵抗器５と並列
に、そのカソードがＭＯＳＦＥＴ４のゲート４ｃに接続
された定電圧ダイオードであり、ゲート４ｃに過電圧が
印加されるのを防止する保護用の素子であり、９は、Ｍ
ＯＳＦＥＴ４のドレイン４ａとサイリスタ２のアノード
２ｂ間に、そのカソードがＭＯＳＦＥＴ４のドレイン４
ａに接続されたダイオードであり、ＭＯＳＦＥＴ４に、
ソース４ｂからドレイン４ａに向かう電圧が印加された
場合に、逆方向の電流が通流するのを阻止する保護用の
素子である。１０は、前記のＭＯＳＦＥＴ４、抵抗器
５、定電圧ダイオード８、ダイオード９からなり、サイ
リスタ２に関する、過大ｄＶ／ｄｔ値に対する保護回路
であり、ＭＯＳＦＥＴ４のソース４ｂと、ダイオード９
のアノードは、サイリスタ２のカソード２ａおよびアノ
ード２ｂにそれぞれ接続される。

【００１６】本発明では前述の構成としたので、ＭＯＳ
ＦＥＴ４に、ドレイン４ａからソース４ｂに向かう或る
ｄＶ／ｄｔ値を有する電圧が印加されると、接合容量４
ｄを通して抵抗器５に変位電流〔Ｉｃ＝Ｃｇ×（ｄＶ／
ｄｔ）〕が通流し、抵抗器５に電圧降下（Ｖｒ＝Ｒｇ×
Ｉｃ）を発生する。抵抗器５の持つ抵抗値（Ｒｇ）は前
記した通りの値であるので、ＭＯＳＦＥＴ４に印加され
た電圧のｄＶ／ｄｔ値が、ＭＯＳＦＥＴ４の有するｄＶ
／ｄｔ耐量よりも低いｄＶ／ｄｔ値において、抵抗器５
に変位電流（Ｉｃ）により発生する電圧降下（Ｖｒ）
は、ＭＯＳＦＥＴ４の点弧電圧（Ｖｔｈ）を越える電圧
値となり、ＭＯＳＦＥＴ４のドレイン４ａとソース４ｂ
との間が導通状態となる。これにより、ＭＯＳＦＥＴ４
によりサイリスタ２のアノード２ｂとカソード２ａ間を
バイパスするバイパス路が形成されることで、サイリス
タ２のアノード２ｂとカソード２ａ間の電位差は、極め
て小さい値に激減されて、サイリスタ１中の逆回復電流
（Ｉｒｒ）の変化率〔ｄ（Ｉｒｒ）／ｄｔ）〕が減少
し、サイリスタ２のアノード２ｂとカソード２ａ間に加
わるｄＶ／ｄｔ値が低減されるために、サイリスタ２に
誤点弧が発生するのを防止する。

【００１７】サイリスタ１中の残存過剰キャリアが消失
するなどして、ＭＯＳＦＥＴ４およびサイリスタ２への
過大ｄＶ／ｄｔの印加状態が消失すると、抵抗器５に変
位電流（Ｉｃ）により発生する電圧降下（Ｖｒ）は、Ｍ
ＯＳＦＥＴ４の点弧電圧（Ｖｔｈ）を下回ることとなる
ために、自己消弧性の半導体素子であるＭＯＳＦＥＴ４
のドレイン４ａとソース４ｂとの間は直ちに不導通状態
となり、交流スイッチ回路装置は、サイリスタ２の過大
ｄＶ／ｄｔ値に対する保護状態から正常動作状態に戻る
こととなる。なお、保護回路１０は、サイリスタ１およ
びサイリスタ２毎にそれぞれ接続され、サイリスタ１に
対しても、サイリスタ２に対する動作と全く同様に動作
を行うものである。また、サイリスタ１，２への過電圧
に対する保護については、図示していないが、例えば、
前述した図４の従来例において示したサージアブソーバ
２３を、それぞれの保護回路１０と並列に接続して対応
するものとする。

【００１８】実施例２；図３は、本発明の請求項４ない
し６に対応する一実施例による交流スイッチ回路装置の
回路構成図である。図３において、図２の本発明の請求
項１ないし３記載の交流スイッチ回路装置、図４の従来
技術による交流スイッチ回路装置と同一部分には同じ符
号を付し、その説明を省略する。図３において、６は、
ＭＯＳＦＥＴ４のドレイン４ａにそのカソードが接続さ
れ、ＭＯＳＦＥＴ４のゲート４ｃにそのアノードが接続
された定電圧ダイオードであり、しかも定電圧ダイオー
ド６の有するツェナー電圧値は、サイリスタ２が有する
耐電圧値よりも低い値に選定されたものである。

【００１９】７は、ＭＯＳＦＥＴ４のゲート４ｃとソー
ス４ｂとの間に接続されたゲート抵抗としての抵抗器で
あり、定電圧ダイオード６の有するツェナー電圧値を越
える値の電圧が、ＭＯＳＦＥＴ４のドレイン４ａとソー
ス４ｂとの間に印加されると、定電圧ダイオード６の有
するツェナー電圧値を越える分がこの抵抗器７に印加さ
れる。１１は、前記のＭＯＳＦＥＴ４、定電圧ダイオー
ド６、抵抗器７、定電圧ダイオード８、ダイオード９か
らなり、サイリスタ２に関する、過大電圧に対する保護
回路であり、ＭＯＳＦＥＴ４のソース４ｂと、ダイオー
ド９のアノードは、サイリスタ２のカソード２ａおよび
アノード２ｂにそれぞれ接続される。

【００２０】本発明では前述の構成としたので、定電圧
ダイオード６に、カソードからアノード向かう電圧が印
加され、その電圧値が定電圧ダイオード６の有するツェ
ナー電圧値を越えると、定電圧ダイオード６にはカソー
ドからアノードに向かう電流（Ｉｄ）が通流し、抵抗値
（Ｒｇ’）持つ抵抗器７に電圧降下（Ｖｒ’＝Ｒｇ’×
Ｉｄ）を発生する。抵抗器７に発生する電圧降下（Ｖ
ｒ’）がＭＯＳＦＥＴ４の点弧電圧（Ｖｔｈ）を越える
電圧値となると、ＭＯＳＦＥＴ４のドレイン４ａとソー
ス４ｂとの間が導通状態となる。これにより、ＭＯＳＦ
ＥＴ４によりサイリスタ２のアノード２ｂとカソード２
ａ間をバイパスするバイパス路が形成されることで、サ
イリスタ２のアノード２ｂとカソード２ａ間の電位差
は、極めて小さい値に激減されて、サイリスタ１中の逆
回復電流（Ｉｒｒ）の変化率〔ｄ（Ｉｒｒ）／ｄｔ）〕
が減少し、サイリスタ２が過電圧により破壊されるのを
防止する。なお本実施例の場合においては、定電圧ダイ
オード６の有するツェナー電圧値と抵抗器７に発生する
電圧降下（Ｖｒ’）の和が、サイリスタ２の耐電圧値を
下回る値に設定されるものとする。

【００２１】サイリスタ１中の残存過剰キャリアが消失
するなどして、ＭＯＳＦＥＴ４およびサイリスタ２への
過大電圧の印加状態が消失すると、定電圧ダイオード６
に印加される電圧は、定電圧ダイオード６の有するツェ
ナー電圧を下回ることとなり、抵抗器７に発生する電圧
降下（Ｖｒ’）が消失することとなるために、自己消弧
性の半導体素子であるＭＯＳＦＥＴ４のドレイン４ａと
ソース４ｂとの間は不導通状態となり、交流スイッチ回
路装置は、サイリスタ２の過大電圧値に対する保護状態
から正常動作状態に戻ることとなる。なお、保護回路１
１は、サイリスタ１およびサイリスタ２毎にそれぞれ接
続され、サイリスタ１に対しても、サイリスタ２に対す
る動作と全く同様に動作を行うものである。また、サイ
リスタ１，２への過大ｄＶ／ｄｔ値に対する保護につい
ては、図示していないが、例えば、前述した図４の従来
例において示したスナバコンデンサ２１と、スナバ抵抗
器２２との直列回路によるスナバ回路を、それぞれの保
護回路１１と並列に接続して対応するものとする。

【００２２】実施例３；図１は、本発明の請求項７ない
し９に対応する一実施例による交流スイッチ回路装置の
回路構成図である。図１において、図２の本発明の請求
項１ないし３記載の交流スイッチ回路装置、図３の本発
明の請求項４ないし６記載の交流スイッチ回路装置、図
４の従来技術による交流スイッチ回路装置と同一部分に
は同じ符号を付し、その説明を省略する。図１におい
て、１２は、前記のＭＯＳＦＥＴ４、抵抗器５、定電圧
ダイオード６、定電圧ダイオード８、ダイオード９から
なり、サイリスタ２に関する、過大ｄＶ／ｄｔ値ならび
に過大電圧の両方に対する保護回路であり、ＭＯＳＦＥ
Ｔ４のソース４ｂと、ダイオード９のアノードは、サイ
リスタ２のカソード２ａおよびアノード２ｂにそれぞれ
接続される。

【００２３】本発明では前述の構成としたので、保護回
路１２は、前述した実施例１の保護回路１０と、前述し
た実施例２の保護回路１１のそれぞれの動作を合わせた
動作を行い、過大ｄＶ／ｄｔ値によるサイリスタ２の誤
点弧、および、過電圧によるサイリスタ２の破壊を、単
一の保護回路により防止する。なお、保護回路１２は、
サイリスタ１およびサイリスタ２毎にそれぞれ接続さ
れ、サイリスタ１に対しても、サイリスタ２に対する動
作と全く同様に動作を行うものである。

【００２４】今までの説明では、電圧駆動型半導体素子
はＭＯＳＦＥＴであるとしてきたが、これに限定される
ものでは無く、例えば、ＩＧＢＴであってもよいもので
ある。また、今までの説明では、サイリスタには逆並列
接続されたものを用いるとしてきたが、双方向性サイリ
スタであってもよいものである。

【００２５】

【発明の効果】本発明においては、保護回路を、サイリ
スタに並列に接続された電圧駆動型半導体素子のごとき
自己消弧型の半導体素子を備え、例えば、この自己消弧
型の半導体素子が２個の主電極とゲートとを有する電圧
駆動型半導体素子の場合には、その一方の主電極とゲー
トとの間に抵抗器を接続し、この抵抗器が接続された前
記主電極をサイリスタのカソードに接続し、前記抵抗器
が接続されない他方の主電極をサイリスタのアノードに
接続する回路構成とし、しかも前記抵抗器の電気抵抗値
は、電圧駆動型半導体素子をサイリスタが有する許容ｄ
Ｖ／ｄｔ値よりも低いｄＶ／ｄｔ値において導通させる
値に選定して、サイリスタが有するｄＶ／ｄｔ耐量より
も低いｄＶ／ｄｔ値において自己消弧型の半導体素子を
導通する構成とすることにより、サイリスタに印加され
るｄＶ／ｄｔ値と同等のｄＶ／ｄｔ値を、自己消弧型の
半導体素子である電圧駆動型半導体素子にも印加させ
て、電圧駆動型半導体素子に印加されるｄＶ／ｄｔ値に
応じた変位電流を電圧駆動型半導体素子の主電極とゲー
ト間の接合容量に発生させ、この変位電流が前記抵抗器
に通流して発生する電圧降下の値が、電圧駆動型半導体
素子はサイリスタが有する許容ｄＶ／ｄｔ値よりも低い
ｄＶ／ｄｔ値において、電圧駆動型半導体素子の点弧電
圧（Ｖｔｈ）を越える値になるようにしている。電圧駆
動型半導体素子がオンすると、電圧駆動型半導体素子に
よるサイリスタのアノードとカソード間をバイパスする
バイパス路が形成されることで、ｄＶ／ｄｔ値のそれ以
上の増大は抑制されることとなり、サイリスタの誤点弧
は防止される。

【００２６】保護回路を構成する素子は、保護対象であ
るサイリスタに規定されている許容ｄＶ／ｄｔ値に対応
して選定すればよく、交流負荷のインダクタンス分の値
に依存させる必要がないので、インダクタンス分が大き
い値の交流負荷に適用されるサイリスタ用であっても、
ｄＶ／ｄｔに対する保護回路を小型にでき、これにより
小型な交流スイッチ回路装置とすることができる。

【００２７】また、保護回路を、サイリスタに並列に接
続された電圧駆動型半導体素子のごとき自己消弧型の半
導体素子を備え、例えば、この自己消弧型の半導体素子
が２個の主電極とゲートとを有する電圧駆動型半導体素
子の場合には、この電圧駆動型半導体素子の一方の主電
極とゲートとの間に抵抗器を、また、電圧駆動型半導体
素子の他方の主電極とゲートとの間にゲート側がアノー
ドとなるように定電圧ダイオードをそれぞれ接続し、電
圧駆動型半導体素子の抵抗器が接続された前記主電極を
サイリスタのカソードに接続し、電圧駆動型半導体素子
の定電圧ダイオードのカソードが接続された前記主電極
をサイリスタのアノードに接続する回路構成とし、しか
も前記定電圧ダイオードのツェナー電圧を、サイリスタ
が有する耐電圧値よりも低い値に選定して、サイリスタ
の耐電圧値よりも低い電圧値において自己消弧型の半導
体素子を導通する回路構成とすることにより、サイリス
タに印加される電圧値と同等の電圧値を、定電圧ダイオ
ードにも印加させて、定電圧ダイオードにそのツェナー
電圧を越える値の電圧が印加されると、抵抗器に電流が
通流してツェナー電圧を越える分の電圧がこの抵抗器に
印加され、この電圧が電圧駆動型半導体素子の点弧電圧
（Ｖｔｈ）を越える値になると、電圧駆動型半導体素子
がオンするようにしている。電圧駆動型半導体素子がオ
ンすると、電圧駆動型半導体素子によるサイリスタのア
ノードとカソード間をバイパスするバイパス路が形成さ
れることで、サイリスタのアノードとカソード間に印加
される電圧値は抑制されることとなり、サイリスタの過
電圧による破壊は防止される。

【００２８】保護回路を構成する素子は、保護対象であ
るサイリスタに規定されている耐電圧値に対応して選定
すればよく、交流負荷のインダクタンス分の値に依存さ
せる必要がないので、インダクタンス分が大きい値の交
流負荷に適用されるサイリスタ用であっても、耐電圧値
に対する保護回路を小型にでき、これにより小型な交流
スイッチ回路装置とすることができる。

【００２９】さらにまた、保護回路を、サイリスタに並
列に接続された電圧駆動型半導体素子のごとき自己消弧
型の半導体素子を備え、例えば、この自己消弧型の半導
体素子が２個の主電極とゲートとを有する電圧駆動型半
導体素子の場合には、この電圧駆動型半導体素子の一方
の主電極とゲートとの間に抵抗器を、また、電圧駆動型
半導体素子の他方の主電極とゲートとの間にゲート側が
アノードとなるように定電圧ダイオードをそれぞれ接続
し、電圧駆動型半導体素子の抵抗器が接続された前記主
電極をサイリスタのカソードに接続し、電圧駆動型半導
体素子の定電圧ダイオードのカソードが接続された前記
主電極をサイリスタのアノードに接続する回路構成と
し、しかも前記抵抗器の電気抵抗値を、電圧駆動型半導
体素子をサイリスタが有する許容ｄＶ／ｄｔ値よりも低
いｄＶ／ｄｔ値において導通させる値に選定し、また前
記定電圧ダイオードのツェナー電圧を、サイリスタが有
する耐電圧値よりも低い値に選定して、サイリスタが有
するｄＶ／ｄｔ耐量よりも低いｄＶ／ｄｔ値、ならびに
サイリスタの耐電圧値よりも低い電圧値において自己消
弧型の半導体素子を導通する回路構成とすることによ
り、この保護回路は、前述した２種の実施例の保護回路
それぞれの動作を合わせたサイリスタに対する保護動作
を、単一の保護回路により行えるようになることで、一
層小型な交流スイッチ回路装置とすることができるとの
効果を奏する。

【図面の簡単な説明】

【図１】本発明の請求項７ないし９に対応する一実施例
による交流スイッチ回路装置の回路構成図

【図２】本発明の請求項１ないし３に対応する一実施例
による交流スイッチ回路装置の回路構成図

【図３】本発明の請求項４ないし６に対応する一実施例
による交流スイッチ回路装置の回路構成図

【図４】従来例による交流スイッチ回路装置の回路構成
図

【符号の説明】

１ サイリスタ １ａ カソード １ｂ アノード ２ サイリスタ ２ａ カソード ２ｂ アノード ４ 自己消弧型（電圧駆動型）半導体素子（ＭＯＳＦ
ＥＴ） ４ａ 他方の主電極（ドレイン） ４ｂ 一方の主電極（ソース） ４ｃ ゲート ４ｄ 接合容量 ５ 抵抗器 ６ 定電圧ダイオード ７ 抵抗器 １０ 保護回路 １１ 保護回路 １２ 保護回路 Ｉｃ 変位電流

Claims (9)

【特許請求の範囲】
1. 【請求項１】サイリスタと、このサイリスタに並列に接
   続された前記サイリスタを保護する保護回路を備えた交
   流スイッチ回路装置において、保護回路は、前記サイリ
   スタに並列に接続された自己消弧型の半導体素子を備
   え、この自己消弧型の半導体素子は、前記サイリスタが
   有するｄＶ／ｄｔ耐量よりも低いｄＶ／ｄｔ値において
   導通することを特徴とする交流スイッチ回路装置。
2. 【請求項２】請求項１記載の交流スイッチ回路装置にお
   いて、保護回路が備える自己消弧型の半導体素子は、電
   圧駆動型半導体素子であることを特徴とする交流スイッ
   チ回路装置。
3. 【請求項３】請求項２記載の交流スイッチ回路装置にお
   いて、保護回路は、２個の主電極とゲートを有する自己
   消弧型の電圧駆動型半導体素子と、この電圧駆動型半導
   体素子の一方の前記主電極と前記ゲートとの間に接続さ
   れた抵抗器を備え、前記電圧駆動型半導体素子の前記抵
   抗器が接続された前記主電極は前記サイリスタのカソー
   ドに接続され、前記電圧駆動型半導体素子の前記抵抗器
   が接続されない他方の前記主電極は前記サイリスタのア
   ノードに接続される回路構成とし、しかも前記抵抗器の
   電気抵抗値は、前記電圧駆動型半導体素子を前記サイリ
   スタが有する許容ｄＶ／ｄｔ値よりも低いｄＶ／ｄｔ値
   において導通させる値に選定されたものであることを特
   徴とする交流スイッチ回路装置。
4. 【請求項４】サイリスタと、このサイリスタに並列に接
   続された前記サイリスタを保護する保護回路を備えた交
   流スイッチ回路装置において、保護回路は、前記サイリ
   スタに並列に接続された自己消弧型の半導体素子を備
   え、この自己消弧型の半導体素子は、前記サイリスタが
   有する耐電圧値よりも低い電圧値において導通すること
   を特徴とする交流スイッチ回路装置。
5. 【請求項５】請求項４記載の交流スイッチ回路装置にお
   いて、保護回路が備える自己消弧型の半導体素子は、電
   圧駆動型半導体素子であることを特徴とする交流スイッ
   チ回路装置。
6. 【請求項６】請求項５記載の交流スイッチ回路装置にお
   いて、保護回路は、２個の主電極とゲートを有する自己
   消弧型の電圧駆動型半導体素子と、この電圧駆動型半導
   体素子の一方の前記主電極と前記ゲートとの間に接続さ
   れた抵抗器と、前記電圧駆動型半導体素子の他方の前記
   主電極にそのカソードが接続され前記ゲートにそのアノ
   ードが接続された定電圧ダイオードを備え、前記電圧駆
   動型半導体素子の前記抵抗器が接続された前記主電極は
   前記サイリスタのカソードに接続され、前記電圧駆動型
   半導体素子の前記定電圧ダイオードのカソードが接続さ
   れた他方の前記主電極は前記サイリスタのアノードに接
   続される回路構成とし、しかも前記定電圧ダイオードの
   有するツェナー電圧値は、前記サイリスタが有する耐電
   圧値よりも低い値に選定されたものであることを特徴と
   する交流スイッチ回路装置。
7. 【請求項７】サイリスタと、このサイリスタに並列に接
   続された前記サイリスタを保護する保護回路を備えた交
   流スイッチ回路装置において、保護回路は、前記サイリ
   スタに並列に接続された自己消弧型の半導体素子を備
   え、この自己消弧型の半導体素子は、前記サイリスタが
   有するｄＶ／ｄｔ耐量よりも低いｄＶ／ｄｔ値ならびに
   前記サイリスタが有する耐電圧値よりも低い電圧値にお
   いて導通することを特徴とする交流スイッチ回路装置。
8. 【請求項８】請求項７記載の交流スイッチ回路装置にお
   いて、保護回路が備える自己消弧型の半導体素子は、電
   圧駆動型半導体素子であることを特徴とする交流スイッ
   チ回路装置。
9. 【請求項９】請求項８記載の交流スイッチ回路装置にお
   いて、保護回路は、２個の主電極とゲートを有する自己
   消弧型の電圧駆動型半導体素子と、この電圧駆動型半導
   体素子の一方の前記主電極と前記ゲートとの間に接続さ
   れた抵抗器と、前記電圧駆動型半導体素子の他方の前記
   主電極にそのカソードが接続され前記ゲートにそのアノ
   ードが接続された定電圧ダイオードを備え、前記電圧駆
   動型半導体素子の前記抵抗器が接続された前記主電極は
   前記サイリスタのカソードに接続され、前記電圧駆動型
   半導体素子の前記定電圧ダイオードのカソードが接続さ
   れた他方の前記主電極は前記サイリスタのアノードに接
   続された回路構成とし、前記抵抗器の電気抵抗値は、前
   記電圧駆動型半導体素子を前記サイリスタが有する許容
   ｄＶ／ｄｔ値よりも低いｄＶ／ｄｔ値において導通させ
   る値に選定され、また前記定電圧ダイオードの有するツ
   ェナー電圧値は、前記サイリスタが有する耐電圧値より
   も低い値に選定されたものであることを特徴とする交流
   スイッチ回路装置。