JPH0678278A - Interlace/noninterlace conversion circuit - Google Patents
Interlace/noninterlace conversion circuitInfo
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- JPH0678278A JPH0678278A JP4228788A JP22878892A JPH0678278A JP H0678278 A JPH0678278 A JP H0678278A JP 4228788 A JP4228788 A JP 4228788A JP 22878892 A JP22878892 A JP 22878892A JP H0678278 A JPH0678278 A JP H0678278A
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- signal
- interlace
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- Television Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はインタレース／ノンイン
タレース変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interlace / non-interlace conversion circuit.
【０００２】[0002]
【従来の技術】従来、テレビジョンの映像信号を用いた
画像演算処理装置では、図４に示す手段により、インタ
レース信号をノンインタレース信号に変換後、画像演算
を行なうのが普通であった。すなわち、カメラ１に入力
した画像はインタレースの映像信号として出力されＡ／
Ｄ変換回路２によってディジタル信号に変換される。こ
のディジタル信号はインタレース／ノンインタレース変
換回路（ＣＶＩＮ）３によってノンインタレース信号に
変換され、画像演算ユニット（ＩＰＵ）４で処理され
る。そして、ノンインタレース／インタレース変換回路
５（ＣＶＮＩ）によって再びインタレース信号に変換さ
れた後、Ｄ／Ａ変換回路６によってアナログ信号に戻さ
れディスプレイ７に表示される。2. Description of the Related Art Conventionally, in an image arithmetic processing device using a video signal of a television, it is usual to convert an interlaced signal into a non-interlaced signal by the means shown in FIG. . That is, the image input to the camera 1 is output as an interlaced video signal and the A /
The digital signal is converted by the D conversion circuit 2. This digital signal is converted into a non-interlaced signal by an interlaced / non-interlaced conversion circuit (CVIN) 3 and processed by an image operation unit (IPU) 4. Then, the non-interlaced / interlaced conversion circuit 5 (CVNI) converts the signal again into an interlaced signal, and then the D / A conversion circuit 6 converts the signal back into an analog signal for display on the display 7.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記し
た変換方法では、インタレース／ノンインタレース変換
回路（ＣＶＩＮ）３と、ノンインタレース／インタレー
ス変換回路（ＣＶＮＩ）５が両方共に必要であり、変換
のために２画面分のメモリを必要とし、高精細な画像演
算処理を行なう場合、小型化，低価格化に対し重大な影
響を及ぼす。However, the above conversion method requires both the interlace / non-interlace conversion circuit (CVIN) 3 and the non-interlace / interlace conversion circuit (CVNI) 5, A memory for two screens is required for conversion, and when performing high-definition image arithmetic processing, it has a serious effect on downsizing and cost reduction.
【０００４】発明のインタレース／ノンインタレース変
換回路はこのような課題に着目してなされたものであ
り、その目的とするところは、変換時に必要なメモリを
インタレース／ノンインタレース変換時とノンインタレ
ース／インタレース変換時に時分割して用いることによ
り、小型化された低価格のインタレース／ノンインタレ
ース変換回路を提供することにある。The interlace / non-interlace conversion circuit of the present invention has been made in view of such a problem, and an object thereof is to make a memory required for conversion into an interlaced / non-interlaced conversion. An object of the present invention is to provide a downsized interlace / non-interlace conversion circuit that is downsized by using it in time division during non-interlace / interlace conversion.
【０００５】[0005]
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、映像信号のインタレース信号をノンイン
タレース信号に変換し、所定の演算処理後に上記ノンイ
ンタレース信号をインタレース信号に変換するインタレ
ース／ノンインタレース変換回路において、上記各々の
変換を行なうために必要なメモリを共有させて時分割で
使用する。To achieve the above object, the present invention converts an interlaced signal of a video signal into a non-interlaced signal, and after the predetermined arithmetic processing, converts the non-interlaced signal into an interlaced signal. In the interlaced / non-interlaced conversion circuit for converting to, the memory required for performing each of the above conversions is shared and used in a time division manner.
【０００６】[0006]
【作用】すなわち、本発明のインタレース／ノンインタ
レース変換回路においては、インタレース信号をノンイ
ンタレース信号に変換するときと、ノンインタレース信
号をインタレース信号に変換するときに使用するフィー
ルドメモリを共有させて時分割で使用する。That is, in the interlaced / non-interlaced conversion circuit of the present invention, a field memory used when converting an interlaced signal into a non-interlaced signal and when converting a non-interlaced signal into an interlaced signal. Are shared and used in a time-sharing manner.
【０００７】[0007]
【実施例】以下、図面を参照して本発明の一実施例を説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【０００８】図１は本実施例の構成を示す図である。同
図において、カメラ１に入力した画像はインタレースの
映像信号として出力されＡ／Ｄ変換回路２によってディ
ジタル信号に変換される。このディジタル信号はインタ
レース／ノンインタレース変換回路（ＣＮＶ）８に出力
される。又、インタレース／ノンインタレース変換回路
（ＣＮＶ）８には画像演算ユニット（ＩＰＵ）４からの
データが入力される。そして、インタレース／ノンイン
タレース変換回路（ＣＮＶ）８からの出力データはＤ／
Ａ変換回路６によってアナログ信号に戻されディスプレ
イ７に表示されるかあるいは、画像演算ユニット（ＩＰ
Ｕ）４へ出力される。FIG. 1 is a diagram showing the configuration of this embodiment. In the figure, an image input to the camera 1 is output as an interlaced video signal and converted into a digital signal by the A / D conversion circuit 2. This digital signal is output to the interlace / non-interlace conversion circuit (CNV) 8. Further, the interlace / non-interlace conversion circuit (CNV) 8 receives data from the image operation unit (IPU) 4. The output data from the interlace / non-interlace conversion circuit (CNV) 8 is D /
An analog signal is converted back to an analog signal by the A conversion circuit 6 and displayed on the display 7, or an image calculation unit (IP
U) 4 is output.
【０００９】図２はインタレース／ノンインタレース変
換回路（ＣＮＶ）８の内部構成を示す図であり、図３は
図２の回路の動作タイミングを示すタイムチャートであ
る。図２において、タイミング発生回路（ＴＩＭＭＩＮ
Ｇ）１９には、垂直同期信号（ＶＤ）と水平同期信号
（ＨＤ）、奇数フィールドか偶数フィールドかを示す信
号（ＯＤＤ／ＥＶＥＮバー）、インタレース，ノンイン
タレース変換の動作モードを指示する信号（ＭＯＤＥ）
が入力される。FIG. 2 is a diagram showing the internal structure of the interlace / non-interlace conversion circuit (CNV) 8, and FIG. 3 is a time chart showing the operation timing of the circuit of FIG. In FIG. 2, a timing generation circuit (TIMMIN
G) A vertical sync signal (VD) and a horizontal sync signal (HD), a signal indicating an odd field or an even field (ODD / EVEN bar), and a signal instructing an operation mode of interlace / non-interlace conversion in 19) (MODE)
Is entered.
【００１０】又、インタレース信号入力（ＩＤin）とノ
ンインタレース信号入力（ＮＤin）を選択するスイッチ
（ＳＷ１）１５で選択された信号は、スイッチ（ＳＷ
２）１６によって奇数フィールド用メモリ（ＯＤＤ Ｍ
ＥＭ）１７又は偶数フィールド用メモリ（ＥＶＥＮ Ｍ
ＥＭ）１８に供給される。スイッチ（ＳＷ３）２０で選
択された奇数フィールド又は偶数フィールドのデータ
は、スイッチ（ＳＷ４）２１で選択されたインタレース
信号出力（ＩＤout ）又はノンインタレース信号出力
（ＮＤout ）に供給される。これらのスイッチの設定及
びメモリへのＲＥＡＤ／ＷＲＩＴＥのコントロールは上
記したタイミング発生回路（ＴＩＭＭＩＮＧ）１９で行
なう。以下に上記した構成の作用を説明する。The signal selected by the switch (SW1) 15 for selecting the interlaced signal input (ID in ) and the non-interlaced signal input (ND in ) is the switch (SW
2) Odd field memory (ODD M
EM) 17 or even field memory (EVEN M)
EM) 18. The data of the odd field or the even field selected by the switch (SW3) 20 is supplied to the interlaced signal output (ID out ) or the non-interlaced signal output (ND out ) selected by the switch (SW4) 21. Setting of these switches and control of READ / WRITE to the memory are performed by the timing generation circuit (TIMMING) 19 described above. The operation of the above configuration will be described below.
【００１１】まず、インタレース信号をノンインタレー
ス信号に変換するときＭＯＤＥ信号は“１”となるがこ
の場合は、スイッチ（ＳＷ１）１５をＩＤin側にセット
し、スイッチ（ＳＷ４）２１をＮＤout 側にセットす
る。スイッチ（ＳＷ２）１６は、ＯＤＤ／ＥＶＥＮバー
信号がＯＤＤ側を示すときは、奇数フィールドメモリ
（ＯＤＤ ＭＥＭ）１７側に接続され、ＥＶＥＮバー側
を示すときは、偶数フィールドメモリ（ＥＶＥＮ ＭＥ
Ｍ）１８側に接続される。これによってインタレース信
号入力ＩＤinから入力される信号は、奇数フィールド時
は奇数フィールドメモリ（ＯＤＤ ＭＥＭ）１７に格納
され、偶数フィールド時は偶数フィールドメモリ（ＥＶ
ＥＮ ＭＥＭ）１８に格納される。First, when the interlaced signal is converted to the non-interlaced signal, the MODE signal becomes "1". In this case, the switch (SW1) 15 is set to the ID in side and the switch (SW4) 21 is set to ND. Set it on the out side. The switch (SW2) 16 is connected to the odd field memory (ODD MEM) 17 side when the ODD / EVEN bar signal indicates the ODD side, and the even field memory (EVEN ME) when the ODD / EVEN bar signal indicates the EVEN bar side.
M) Connected to the 18 side. As a result, the signal input from the interlaced signal input ID in is stored in the odd field memory (ODD MEM) 17 in the odd field and in the even field memory (EV) in the even field.
EN MEM) 18.
【００１２】スイッチ（ＳＷ３）２０は、水平同期信号
（ＨＤ）が入力する毎に切り換わる。これにより、奇数
ラインと偶数ラインを交互に読み出すことにより、ノン
インタレース信号が１フィールド遅れて、ノンインタレ
ース信号出力（ＮＤout ）から出力される。この様子を
図３の入力インタレース信号（ＩＤin）と出力ノンイン
タレース信号（ＮＤout ）で示す。The switch (SW3) 20 switches each time the horizontal synchronizing signal (HD) is input. As a result, the non-interlaced signal is output from the non-interlaced signal output (ND out ) with a delay of one field by alternately reading the odd line and the even line. This state is shown by the input interlaced signal (ID in ) and the output non-interlaced signal (ND out ) in FIG.
【００１３】一方、ノンインタレース信号をインタレー
ス信号に変換するときＭＯＤＥ信号は“０”となるがこ
の場合は、スイッチ（ＳＷ１）１５をＮＤin側にセット
し、スイッチ（ＳＷ４）２１をＩＤout 側にセットす
る。スイッチ（ＳＷ２）１６は水平同期信号（ＨＤ）が
入力する毎に切り換わる。これにより、ノンインタレー
ス信号入力（ＮＤin）から入力される信号は奇数ライン
は奇数フィールドメモリ（ＯＤＤ ＭＥＭ）１７に、偶
数ラインは偶数フィールドメモリ（ＥＶＥＮ ＭＥＭ）
１８に交互に格納される。スイッチ（ＳＷ３）２０はＯ
ＤＤ／ＥＶＥＮバー信号がＯＤＤ側を示すときは、奇数
フィールドメモリ（ＯＤＤ ＭＥＭ）１７側に接続さ
れ、ＥＶＥＮバー側を示すときは、偶数フィールドメモ
リ（ＥＶＥＮＭＥＭ）１８側に接続される。これによ
り、奇数ラインを全部、つまり奇数フィールドを読み出
し終了後、偶数フィールドをフィールド単位で交互に読
み出すことにより、インタレース信号が１フィールド遅
れてインタレース信号出力（ＩＤout ）から出力され
る。この様子を図３の入力インタレース信号（ＮＤin）
と出力インタレース信号（ＩＤout ）で示す。On the other hand, when the non-interlaced signal is converted to the interlaced signal, the MODE signal becomes "0". In this case, the switch (SW1) 15 is set to the ND in side and the switch (SW4) 21 is set to ID. Set it on the out side. The switch (SW2) 16 switches each time the horizontal synchronizing signal (HD) is input. As a result, the signal input from the non-interlaced signal input (ND in ) is input to the odd field memory (ODD MEM) 17 for odd lines and the even field memory (EVEN MEM) for even lines.
Alternately stored in 18. Switch (SW3) 20 is O
When the DD / EVEN bar signal indicates the ODD side, it is connected to the odd field memory (ODD MEM) 17 side, and when it indicates the EVEN bar side, it is connected to the even field memory (EVENMEM) 18 side. As a result, after reading all the odd lines, that is, the odd fields, the even fields are alternately read in units of fields, so that the interlaced signal is output from the interlaced signal output (ID out ) with a delay of one field. This situation is shown in Fig. 3 for the input interlaced signal (ND in )
And output interlaced signal (ID out ).
【００１４】この様なインタレース、ノンインタレース
の相互変換機能を用い、図１のカメラ１から出力される
インタレース信号の奇数フィールド部分を変換回路（Ｃ
ＮＶ）８内の奇数フィールドメモリ（ＯＤＤ ＭＥＭ）
１７に格納後、次にカメラ１から出力される偶数フィー
ルド部分を変換回路（ＣＮＶ）８内の偶数フィールドメ
モリ（ＥＶＥＮ ＭＥＭ）１８に格納しながら信号出力
（ＮＤout ）からノンインタレース信号として出力し、
画像演算ユニット（ＩＰＵ）４へ入力する。画像演算ユ
ニット（ＩＰＵ）４では、ノンインタレース化された信
号を演算し、結果を内部メモリに格納しておく。偶数フ
ィールドの信号を変換回路（ＣＮＶ）８の偶数フィール
ドメモリ（ＥＶＥＮ ＭＥＭ）１８に格納終了後、画像
演算ユニット（ＩＰＵ）４は、残りのデータの演算を行
ないながら並行して、すでに演算の終ったＩＰＵ４の内
部メモリの内容をノンインタレース信号として出力す
る。出力された信号は、変換回路（ＣＮＶ）８を通って
インタレース信号に戻されディスプレイ７に表示され
る。By using the interlace and non-interlace mutual conversion functions as described above, a conversion circuit (C) is provided for the odd field portion of the interlaced signal output from the camera 1 of FIG.
NV) 8 odd field memory (ODD MEM)
After storing in 17, the even field portion output from the camera 1 next is output as a non-interlaced signal from the signal output (ND out ) while being stored in the even field memory (EVEN MEM) 18 in the conversion circuit (CNV) 8. Then
Input to the image processing unit (IPU) 4. The image calculation unit (IPU) 4 calculates the non-interlaced signal and stores the result in the internal memory. After the storage of the even field signal in the even field memory (EVEN MEM) 18 of the conversion circuit (CNV) 8, the image operation unit (IPU) 4 performs the operation of the remaining data in parallel while the operation is already completed. The contents of the internal memory of the IPU 4 are output as a non-interlaced signal. The output signal is returned to the interlaced signal through the conversion circuit (CNV) 8 and displayed on the display 7.
【００１５】以上、本実施例においては、インタレース
信号をノンインタレース信号に変換する時と、ノンイン
タレース信号をインタレース信号に変換するときに使用
するフィールドメモリを動作モードを指示する信号（Ｍ
ＯＤＥ）を用いて、時分割に使用することにより、従
来、別々に必要であったインタレース／ノンインタレー
ス変換用フィールドメモリとノンインタレース／インタ
レース変換用フィールドメモリを１つにすることが出
来、メモリの容量を従来の１／２に低減可能となる。As described above, in the present embodiment, the signal for instructing the operation mode of the field memory used when converting an interlaced signal into a non-interlaced signal and when converting a non-interlaced signal into an interlaced signal ( M
By using the ODE) for time division, the interlace / non-interlace conversion field memory and the non-interlace / interlace conversion field memory, which are conventionally required separately, can be integrated into one. Therefore, the capacity of the memory can be reduced to half that of the conventional one.
【００１６】[0016]
【発明の効果】以上詳述したように、本発明のインタレ
ース／ノンインタレース変換回路においては、インタレ
ース信号をノンインタレース信号に変換するときと、ノ
ンインタレース信号をインタレース信号に戻すときに必
要なフィールドメモリを共有することにより、使用する
メモリを従来の１／２に低減させることが可能となる。As described in detail above, in the interlaced / non-interlaced conversion circuit of the present invention, when an interlaced signal is converted into a non-interlaced signal and when the non-interlaced signal is converted back into an interlaced signal. By sharing the required field memory at times, it is possible to reduce the memory used to half that of the conventional one.
【図１】本発明に係るインタレース／ノンインタレース
変換回路の構成図である。FIG. 1 is a configuration diagram of an interlace / non-interlace conversion circuit according to the present invention.
【図２】インタレース／ノンインタレース変換回路の内
部構成を示す図である。FIG. 2 is a diagram showing an internal configuration of an interlace / non-interlace conversion circuit.
【図３】図２の回路の動作タイミングを示すタイムチャ
ートである。FIG. 3 is a time chart showing the operation timing of the circuit of FIG.
【図４】従来のインタレース／ノンインタレース変換回
路の構成図である。FIG. 4 is a configuration diagram of a conventional interlaced / non-interlaced conversion circuit.
１…カメラ、２…Ａ／Ｄ変換回路、４…画像演算ユニッ
ト（ＩＰＵ）、６…Ｄ／Ａ変換回路、７…ディスプレ
イ、８…インタレース／ノンインタレース変換回路（Ｃ
ＮＶ）。1 ... Camera, 2 ... A / D conversion circuit, 4 ... Image operation unit (IPU), 6 ... D / A conversion circuit, 7 ... Display, 8 ... Interlaced / non-interlaced conversion circuit (C
NV).
Claims (1)
タレース信号に変換し、所定の演算処理後に上記ノンイ
ンタレース信号をインタレース信号に変換するインタレ
ース／ノンインタレース変換回路において、上記各々の
変換を行なうために必要なメモリを共有させて時分割で
使用することを特徴とするインタレース／ノンインタレ
ース変換回路。1. An interlace / non-interlace conversion circuit for converting an interlace signal of a video signal into a non-interlace signal, and converting the non-interlace signal into an interlace signal after a predetermined arithmetic processing. An interlace / non-interlace conversion circuit characterized by sharing a memory required for conversion and using them in a time division manner.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228788A JPH0678278A (en) | 1992-08-27 | 1992-08-27 | Interlace/noninterlace conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4228788A JPH0678278A (en) | 1992-08-27 | 1992-08-27 | Interlace/noninterlace conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0678278A true JPH0678278A (en) | 1994-03-18 |
Family
ID=16881863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4228788A Withdrawn JPH0678278A (en) | 1992-08-27 | 1992-08-27 | Interlace/noninterlace conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0678278A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472436B1 (en) * | 2000-08-29 | 2005-03-07 | 삼성전자주식회사 | Apparatus for processing external input video signal in digital television adaptively |
-
1992
- 1992-08-27 JP JP4228788A patent/JPH0678278A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100472436B1 (en) * | 2000-08-29 | 2005-03-07 | 삼성전자주식회사 | Apparatus for processing external input video signal in digital television adaptively |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |