JPH0677498A - Nonvolatile semiconductor storage device - Google Patents
Nonvolatile semiconductor storage deviceInfo
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- JPH0677498A JPH0677498A JP4229886A JP22988692A JPH0677498A JP H0677498 A JPH0677498 A JP H0677498A JP 4229886 A JP4229886 A JP 4229886A JP 22988692 A JP22988692 A JP 22988692A JP H0677498 A JPH0677498 A JP H0677498A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、浮遊ゲートと制御ゲー
トを有するメモリセルアレイを用いた不揮発性半導体記
憶装置に係わり、特に浮遊ゲートを分割構造にした不揮
発性半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device using a memory cell array having a floating gate and a control gate, and more particularly to a nonvolatile semiconductor memory device having a floating gate in a divided structure.
【０００２】[0002]
【従来の技術】近年、不揮発性半導体記憶装置として
は、電気的書替え可能なＥＥＰＲＯＭが注目されてい
る。トンネル電流を利用して浮遊ゲートと基板間電荷の
授受を行うＥＥＰＲＯＭのメモリセルには、チャネル領
域上全面にトンネル電流が流れ得る薄いゲート絶縁膜を
形成して浮遊ゲートを設けたＦＥＴＭＯＳ型と、特定の
書き替え領域にのみトンネル電流が流れ得る薄いゲート
絶縁膜を形成したＦＬＯＴＯＸ型とがある。2. Description of the Related Art In recent years, an electrically rewritable EEPROM has attracted attention as a nonvolatile semiconductor memory device. In an EEPROM memory cell that uses a tunnel current to transfer charges between a floating gate and a substrate, a FETMOS type in which a thin gate insulating film through which a tunnel current can flow is formed on the entire surface of a channel region to provide a floating gate, There is a FLOTOX type in which a thin gate insulating film in which a tunnel current can flow only in a specific rewriting region is formed.
【０００３】図１１図（ａ）（ｂ）は、それぞれ従来の
ＦＥＴＭＯＳ型メモリセルのセル部分の上面図及び断面
図である。Ｓｉ基板１上に素子分離絶縁膜２が形成さ
れ、この素子分離絶縁膜２で囲まれた領域に第１ゲート
絶縁膜３を介して第１層多結晶シリコンからなる浮遊ゲ
ート４が形成されている。浮遊ゲート４は、一部素子分
離絶縁膜２上に延在するようにパターン形成されてい
る。浮遊ゲート４上には、さらに第２ゲート絶縁膜５を
介して第２層多結晶シリコン膜からなる制御ゲート６が
積層形成されている。メモリセルをビット線に接続する
ための選択ゲート７は、例えば浮遊ゲート４と制御ゲー
ト６の形成工程で同時に形成される。制御ゲート６及び
選択ゲート７をマスクとして不純物がイオン注入されて
ソース，ドレインとなるｎ+ 型層８が形成されている。11 (a) and 11 (b) are a top view and a sectional view of a cell portion of a conventional FETMOS memory cell, respectively. An element isolation insulating film 2 is formed on a Si substrate 1, and a floating gate 4 made of first-layer polycrystalline silicon is formed in a region surrounded by the element isolation insulating film 2 with a first gate insulating film 3 interposed therebetween. There is. The floating gate 4 is patterned so as to partially extend on the element isolation insulating film 2. A control gate 6 made of a second-layer polycrystalline silicon film is further stacked on the floating gate 4 with a second gate insulating film 5 interposed therebetween. The select gate 7 for connecting the memory cell to the bit line is formed at the same time in the process of forming the floating gate 4 and the control gate 6, for example. The control gate 6 and the impurity is ion-implanted source select gates 7 as a mask, a drain n + The mold layer 8 is formed.
【０００４】このメモリセルは、浮遊ゲート４の電子の
帯電状態に応じて異なるしきい値を“０”，“１”に対
応させることにより、情報を不揮発に記憶する。浮遊ゲ
ート４に電子を注入するには、制御ゲート６に２０Ｖ程
度の高電圧を印加し、ドレインを０Ｖとして基板からの
Ｆ−Ｎトンネリングを利用する。これにより、メモリセ
ルのしきい値は正方向に移動する。浮遊ゲート４の電子
を基板に放出させるには、制御ゲートを０Ｖとし、ドレ
インに２０Ｖ程度の高電圧を印加して、やはりＦ−Ｎト
ンネリングを生じさせる。これらの動作の一方がデータ
書き込みに、他方がデータ消去に用いられる。This memory cell stores information in a nonvolatile manner by associating different thresholds with "0" and "1" depending on the charged state of electrons in the floating gate 4. In order to inject electrons into the floating gate 4, a high voltage of about 20V is applied to the control gate 6, the drain is set to 0V, and FN tunneling from the substrate is used. As a result, the threshold value of the memory cell moves in the positive direction. In order to discharge the electrons of the floating gate 4 to the substrate, the control gate is set to 0V and a high voltage of about 20V is applied to the drain, and F-N tunneling is also generated. One of these operations is used for writing data and the other is used for erasing data.
【０００５】実際のパターン上では、メモリセルの集積
密度を高めるため、二つのメモリセルのドレインを共通
にしてここに列線がコンタクトするようにしてメモリセ
ル占有面積を小さくしている。しかしこれでも、二つの
共通ドレイン毎に列線とのコンタクト部を必要とし、こ
のコンタクト部がセル占有面積の大きい部分を占めてい
る。In the actual pattern, in order to increase the integration density of the memory cells, the drains of the two memory cells are made common so that the column line is in contact with the drains to reduce the occupied area of the memory cells. However, even in this case, a contact portion with the column line is required for each of the two common drains, and this contact portion occupies a large cell occupying area.
【０００６】これに対して最近、メモリセルを複数個直
列接続してＮＡＮＤセルを構成し、コンタクト部を大幅
に減らすことを可能としたＥＥＰＲＯＭが提案されてい
る。このＮＡＮＤセルでは、一括して浮遊ゲートに電子
を注入する全面消去（一括消去）を行った後、選択され
たメモリセルの浮遊ゲートの電子を放出させる書込みを
行う。全面消去時には制御ゲートを“Ｈ”レベルとし、
ドレインは“Ｌ”レベルとする。選択書込み時には、ソ
ース側のメモリセルから順にドレイン側のメモリセルへ
と書込んでいく。この場合、選択されたメモリセルとド
レインが“Ｈ”レベル，制御ゲートが“Ｌ”レベルとさ
れ、これにより浮遊ゲートから電子が基板に放出され
る。なお、選択されたメモリセルよりもドレイン側にあ
る非選択メモリセルでは、ドレインに印加された書込み
用の高電位が選択されたメモリセルまで伝達されるよう
に、制御ゲートにはドレインと同程度の“Ｈ”レベルが
印加される。On the other hand, recently, an EEPROM has been proposed in which a plurality of memory cells are connected in series to form a NAND cell and a contact portion can be significantly reduced. In this NAND cell, the entire surface is erased (collectively erased) by injecting electrons into the floating gate at once, and then the writing is performed to release the electrons from the floating gate of the selected memory cell. When erasing the entire surface, set the control gate to "H" level,
The drain is at "L" level. At the time of selective writing, the memory cells on the source side are sequentially written to the memory cells on the drain side. In this case, the selected memory cell and drain are set to "H" level and the control gate is set to "L" level, whereby electrons are emitted from the floating gate to the substrate. In a non-selected memory cell located on the drain side of the selected memory cell, the control gate has the same level as the drain so that the high potential for writing applied to the drain is transmitted to the selected memory cell. "H" level is applied.
【０００７】このＮＡＮＤセルのレイアウトでは、理論
的には直列接続するメモリセル数を増やすことで、コン
タクト部の占有面積を限りなくゼロに近づけることが可
能となり、最小加工寸法で形成される制御ゲートピッチ
と、ビット線ピッチにより、メモリセルの最小寸法は決
定される。即ち、制御ゲートピッチをＬC ，ビット線ピ
ッチをＬB とすれば、１ビット当りの占有面積の最小値
は、 ＬC ×ＬB となる。しかしながら、ＬC ，ＬB の微細化には自ずか
ら限界があり、従来のメモリセル構造ではメモリ容量の
増大に限界が来つつあるという問題があった。In the layout of this NAND cell, theoretically, by increasing the number of memory cells connected in series, it becomes possible to make the occupied area of the contact portion as close to zero as possible, and the control gate formed with the minimum processing size. The minimum size of the memory cell is determined by the pitch and the bit line pitch. That is, if the control gate pitch is L C and the bit line pitch is L B , the minimum value of the occupied area per bit is L C × L B. However, there is a limit to the miniaturization of L C and L B , and there is a problem that the conventional memory cell structure is reaching the limit of increasing the memory capacity.
【０００８】[0008]
【発明が解決しようとする課題】このように従来、浮遊
ゲートと制御ゲートを持つ不揮発性半導体記憶装置にお
いては、制御ゲートピッチとビット線ピッチで規定され
るメモリセルに１ビットの情報しか記憶できないため、
メモリセルの高集積化の限界からメモリ容量のさらなる
増大は困難であるという問題があった。As described above, in a conventional nonvolatile semiconductor memory device having a floating gate and a control gate, only 1 bit of information can be stored in a memory cell defined by a control gate pitch and a bit line pitch. For,
There is a problem that it is difficult to further increase the memory capacity due to the limit of high integration of memory cells.
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、１つのメモリセルに複
数ビットの情報を記憶させることができ、メモリ容量の
増大及び高集積化をはかり得る不揮発性半導体記憶装置
を提供することにある。The present invention has been made in consideration of the above circumstances. An object of the present invention is to store a plurality of bits of information in one memory cell, thereby increasing the memory capacity and increasing the degree of integration. A non-volatile semiconductor memory device that can be scaled is provided.
【００１０】[0010]
【課題を解決するための手段】本発明の骨子は、浮遊ゲ
ートを分割構造として１個のメモリセルに複数ビットの
情報を記憶させることにある。The essence of the present invention is to store a plurality of bits of information in one memory cell with a floating gate as a divided structure.
【００１１】即ち本発明は、半導体基板上に浮遊ゲート
及び制御ゲートを積層形成し、浮遊ゲートへの電荷の授
受により書込み・消去を行うメモリセルを備えた不揮発
性半導体記憶装置において、メモリセルの浮遊ゲートを
チャネル長方向に分割したことを特徴とする。That is, according to the present invention, in a nonvolatile semiconductor memory device having a memory cell in which a floating gate and a control gate are stacked on a semiconductor substrate and writing / erasing is performed by transfer of electric charge to / from the floating gate. The floating gate is divided in the channel length direction.
【００１２】また本発明は、半導体基板上に浮遊ゲート
と制御ゲートが積層形成され、浮遊ゲートと基板間の電
荷の授受により電気的書替えが行われるメモリセルを複
数個直列接続してＮＡＮＤ型のメモリセルユニットを形
成し、このメモリセルユニットをマトリックス配置した
不揮発性半導体記憶装置において、メモリセルの浮遊ゲ
ートをチャネル長方向に分割したことを特徴とする。Further, according to the present invention, a floating gate and a control gate are stacked on a semiconductor substrate, and a plurality of memory cells electrically rewritten by exchanging charges between the floating gate and the substrate are connected in series to form a NAND type memory cell. In a nonvolatile semiconductor memory device in which a memory cell unit is formed and the memory cell unit is arranged in a matrix, the floating gate of the memory cell is divided in the channel length direction.
【００１３】ここで、浮遊ゲートの分割数は２個又はそ
れ以上でもよい。分割数により記憶できる情報数が変化
するが、例えば２個に分割した場合は４つ（２ビット）
又は３つの情報を記憶することができる。分割した各浮
遊ゲートの長さは必ずしも同じにする必要はなく、所望
するしきい値に応じて適宜長さを変えるようにしてもよ
い。Here, the number of divisions of the floating gate may be two or more. The number of pieces of information that can be stored changes depending on the number of divisions, but if it is divided into two, for example, four (2 bits)
Or three pieces of information can be stored. The lengths of the divided floating gates do not necessarily have to be the same, and the lengths may be appropriately changed according to a desired threshold value.
【００１４】[0014]
【作用】本発明によれば、メモリセルの浮遊ゲートを分
割構造としているので、１個のメモリセルの複数の浮遊
ゲートに独立な書込みを行うことが可能となる。このた
め、最小加工寸法で規定される１つのメモリセル内に多
値の情報を蓄積・読出しすることができる。従って、見
かけ上のメモリセル占有面積を変えることなく、メモリ
容量を２倍若しくはそれ以上に増加させることができ、
大幅な大容量化が可能となる。According to the present invention, since the floating gate of the memory cell has a divided structure, independent writing can be performed on a plurality of floating gates of one memory cell. Therefore, multivalued information can be stored and read in one memory cell defined by the minimum processing size. Therefore, the memory capacity can be doubled or more without changing the apparent memory cell occupation area.
A large capacity can be achieved.
【００１５】[0015]
【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００１６】図１は、本発明の第１の実施例に係わるメ
モリセルの概略構成及び電荷蓄積状態を示す図である。
ｐ型Ｓｉ基板１０の表面層に所定距離離間してソース・
ドレイン領域（ｎ+ 型層）１１，１２が形成されてい
る。このソース・ドレイン領域１１，１２間のチャネル
領域上には、第１のゲート絶縁膜１３を介して第１層多
結晶Ｓｉからなる浮遊ゲート１４が形成されている。こ
の浮遊ゲート１４はチャネル長方向に２分割されてい
る。分割された浮遊ゲート１４（１４ａ，１４ｂ）上に
は、第２のゲート絶縁膜１５を介して第２層多結晶Ｓｉ
からなる制御ゲート１６が形成されている。FIG. 1 is a diagram showing a schematic structure of a memory cell and a charge storage state according to a first embodiment of the present invention.
The p-type Si substrate 10 is provided on the surface layer with a predetermined distance from the source.
Drain region (n + Mold layers) 11 and 12 are formed. A floating gate 14 made of first-layer polycrystalline Si is formed on the channel region between the source / drain regions 11 and 12 with a first gate insulating film 13 interposed therebetween. The floating gate 14 is divided into two in the channel length direction. On the divided floating gates 14 (14a, 14b), the second-layer polycrystalline Si is interposed via the second gate insulating film 15.
A control gate 16 is formed.
【００１７】このように構成された装置において、デー
タ消去を行うには、浮遊ゲート１４の電子を引抜く又は
浮遊ゲート１４に電子を一括注入する。また、紫外線を
照射してもよい。In the device thus constructed, in order to erase data, the electrons in the floating gate 14 are extracted or the electrons are collectively injected into the floating gate 14. Further, ultraviolet rays may be irradiated.
【００１８】データ書込みを行うには、Ｆ−Ｎトンネリ
ング又はホットエレクトロンによって、ソース側，ドレ
イン側の浮遊ゲート１４ａ，１４ｂに選択的に電子を注
入する。また、全ての浮遊ゲート１４に電子を注入した
後に、ソース側，ドレイン側より選択的に電子を引抜い
てもよい。この書込みにより、図１（ａ）〜（ｄ）に示
すように浮遊ゲート１４の蓄積状態は４つの状態を取り
得る。In order to write data, electrons are selectively injected into the floating gates 14a and 14b on the source side and the drain side by FN tunneling or hot electrons. Further, after injecting electrons into all the floating gates 14, electrons may be selectively extracted from the source side and the drain side. By this writing, as shown in FIGS. 1A to 1D, the floating gate 14 can have four storage states.
【００１９】ここで、（ａ）は浮遊ゲート１４ａ，１４
ｂのいずれも電子を蓄積していない状態、（ｂ）は浮遊
ゲート１４ａのみが電子を蓄積している状態、（ｃ）は
浮遊ゲート１４ｂのみが電子を蓄積している状態、
（ｄ）は浮遊ゲート１４ａ，１４ｂが共に電子を蓄積し
ている状態を示している。Here, (a) is the floating gates 14a, 14
In a state in which none of b stores electrons, (b) shows a state in which only the floating gate 14a stores electrons, and (c) shows a state in which only the floating gate 14b stores electrons.
(D) shows a state in which the floating gates 14a and 14b both store electrons.
【００２０】データ読出しを行うには、図１（ａ）〜
（ｄ）に示す４つの状態に応じて図２（ａ）に示すよう
にメモリセルトランジスタのしきい値電圧がシフトする
ため、これを電流センスすることで４値の読出しが可能
となる。ここで、浮遊ゲート１４ａ，１４ｂの長さは必
ずしも等しくする必要はなく、電流センスのマージンが
最大となるように調整可能である。また、図２（ｂ）に
示すように、図１（ｂ）（ｃ）を１つのモードとして扱
い、３値として動作させてもよい。In order to read data, the data shown in FIG.
Since the threshold voltage of the memory cell transistor shifts as shown in FIG. 2A in accordance with the four states shown in FIG. 2D, four values can be read by current sensing. Here, the lengths of the floating gates 14a and 14b do not necessarily have to be equal and can be adjusted so that the current sensing margin is maximized. Further, as shown in FIG. 2 (b), FIGS. 1 (b) and 1 (c) may be treated as one mode and operated in three values.
【００２１】このように本実施例によれば、浮遊ゲート
１４を２つに分割しそれぞれに独立して電荷を注入又は
排出することができるため、浮遊ゲート１４の蓄積状態
に応じてしきい値が４つの状態にシフトする。このた
め、４値のデータを記憶することができる。つまり、１
つのメモリセルで２ビットの情報を記憶することができ
る。従って、メモリセルの占有面積を増大させることな
く、メモリ容量の増大をはかることができる。As described above, according to the present embodiment, since the floating gate 14 can be divided into two and the charges can be independently injected or discharged into each of them, the threshold value can be changed depending on the storage state of the floating gate 14. Shift to four states. Therefore, four-valued data can be stored. That is, 1
Two memory cells can store 2-bit information. Therefore, the memory capacity can be increased without increasing the occupied area of the memory cell.
【００２２】図３は、本発明をＮＡＮＤ型ＥＥＰＲＯＭ
に適用した第２の実施例であり、ＥＥＰＲＯＭの一つの
ＮＡＮＤセル部のレイアウトを示している。また、図４
は図３の矢視Ａ−Ａ′断面を示し、図５はＮＡＮＤセル
の等価回路を示している。FIG. 3 shows a NAND type EEPROM according to the present invention.
It is a second embodiment applied to, and shows a layout of one NAND cell portion of the EEPROM. Also, FIG.
Shows a cross section taken along the line AA 'in FIG. 3, and FIG. 5 shows an equivalent circuit of a NAND cell.
【００２３】図３に示すように本実施例では、４個のメ
モリセルＭ１〜Ｍ４と２個の選択トランジスタＳ１，Ｓ
２をそれらのソース，ドレインを直列接続して一つのＮ
ＡＮＤセルを構成している。このようなＮＡＮＤセルが
複数個マトリクス配列されてメモリアレイが構成され
る。ＮＡＮＤセルのドレインは選択トランジスタＳ１を
介してビット線に接続される。ＮＡＮＤセルのソースは
選択トランジスタＳ２を介して接地線に接続される。こ
の実施例では、４個のメモリセルで一つのＮＡＮＤセル
を構成しているが、一般に２n 個のメモリセルで一つの
ＮＡＮＤセルを構成することができる。As shown in FIG. 3, in this embodiment, four memory cells M1 to M4 and two select transistors S1 and S are provided.
2 are connected in series with their source and drain to form a single N
It constitutes an AND cell. A plurality of such NAND cells are arranged in a matrix to form a memory array. The drain of the NAND cell is connected to the bit line via the selection transistor S1. The source of the NAND cell is connected to the ground line via the selection transistor S2. In this embodiment, four memory cells form one NAND cell, but generally 2 n One NAND cell can be composed of the individual memory cells.
【００２４】この実施例のメモリセル構造は、図４の断
面図に示すように第１の実施例と基本的に同じであり、
Ｓｉ基板３０上に浮遊ゲート３４，制御ゲート３６及び
ソース・ドレイン領域３２を形成してメモリセルＭが構
成される。具体的には、浮遊ゲート３４1a，３４1b，
〜，３４4a，３４4bと制御ゲート３６1 〜３６4 及びソ
ース・ドレイン領域３２を形成して４つのメモリセルＭ
１〜Ｍ４が構成される。そして、メモリセルＭ１〜Ｍ４
のソース・ドレインであるｎ型拡散層３２が隣接するも
の同士共用する形で、メモリセルＭ１〜Ｍ４の４個が直
列に接続されている。The memory cell structure of this embodiment is basically the same as that of the first embodiment as shown in the sectional view of FIG.
A memory cell M is formed by forming a floating gate 34, a control gate 36, and a source / drain region 32 on a Si substrate 30. Specifically, the floating gates 34 1a , 34 1b ,
~, 34 4a, 34 4b and the control gate 36 1-36 4 and to form a source and drain regions 32 of four memory cells M
1 to M4 are configured. Then, the memory cells M1 to M4
The four memory cells M1 to M4 are connected in series in such a manner that adjacent n-type diffusion layers 32, which are the source and drain, are shared with each other.
【００２５】ＮＡＮＤセルのドレイン側，ソース側には
それぞれ、メモリセルの制御ゲート３６と同時に形成さ
れた選択ゲート３６5 ，３６6 が設けられて選択トラン
ジスタＳ１，Ｓ２が形成されている。素子形成された基
板上はＣＶＤ酸化膜３７で覆われ、この上にビット線３
８が配設されている。ビット線３８はＮＡＮＤセルの一
端のドレイン側拡散層３２にコンタクトさせている。行
方向に並ぶＮＡＮＤセルの制御ゲート３６は共通に制御
ゲート線として配設されている。これらの制御ゲート線
はワード線となる。選択ゲート３６5 ，３６6 もそれぞ
れ行方向に連続的に選択ゲート線として配設されてい
る。Select gates 36 5 and 36 6 formed at the same time as the control gate 36 of the memory cell are provided on the drain side and the source side of the NAND cell to form select transistors S1 and S2. The substrate on which the elements are formed is covered with the CVD oxide film 37, and the bit line 3 is formed on the substrate.
8 are provided. The bit line 38 is in contact with the drain side diffusion layer 32 at one end of the NAND cell. The control gates 36 of the NAND cells arranged in the row direction are commonly arranged as a control gate line. These control gate lines become word lines. The select gates 36 5 and 36 6 are also arranged continuously in the row direction as select gate lines.
【００２６】１つのメモリセル例えばＭ１を例にとれ
ば、浮遊ゲート３４1a，３４1bに独立に書込みを行うこ
とで、４つの状態を記憶することができ、これを電流セ
ンス型アンプ若しくはＡ／Ｄコンバータに接続すること
で、２ビットの読出しが可能となる。Taking one memory cell, for example M1, as an example, four states can be stored by independently writing to the floating gates 34 1a and 34 1b , which can be stored in a current sense amplifier or A / By connecting to the D converter, 2-bit reading becomes possible.
【００２７】このメモリセルの動作を、図６を用いて詳
しく説明する。図６（ａ）は、制御ゲート３６に垂直な
断面図で１メモリセルを表す。浮遊ゲート３４ａ及び３
４ｂは、図６（ａ）に示すように同じ大きさである必要
はない。まず、一括して浮遊ゲート３４ａ，３４ｂに電
子を注入する全面消去を行った後、例えば浮遊ゲート３
４ａに書込む場合には、ソースを“Ｈ”レベル，制御ゲ
ートを“Ｌ”レベルにすることで、浮遊ゲート３４ａの
電子を基板３０に放出させる。浮遊ゲート３４ｂ側に書
込む場合には、ドレインを“Ｈ”レベル，ソース側を
“Ｌ”レベルにすればよい。この操作により１つのメモ
リセルに４つの状態を記憶させることができる。The operation of this memory cell will be described in detail with reference to FIG. FIG. 6A shows one memory cell in a sectional view perpendicular to the control gate 36. Floating gates 34a and 3
4b need not be the same size as shown in FIG. 6 (a). First, after erasing the entire surface by collectively injecting electrons into the floating gates 34a and 34b, for example, the floating gate 3
When writing to 4a, the source is set to "H" level and the control gate is set to "L" level, so that the electrons in the floating gate 34a are emitted to the substrate 30. When writing to the floating gate 34b side, the drain may be set to "H" level and the source side may be set to "L" level. By this operation, four states can be stored in one memory cell.
【００２８】図６（ｂ）は、図６（ａ）のメモリセルを
示す等価回路図である。図６（ｃ）は、このメモリセル
のＩd −Ｖd 特性を示したものである。このように読出
しにおいては、４つの状態は、ＭＯＳトランジスタのＯ
Ｎ抵抗の形で読出すことが可能であり、これを電流セン
ス形アンプ，Ａ／Ｄコンバータに入力することで２ビッ
トの情報に変換できる。なお、この際、このＭＯＳトラ
ンジスタは、ノーマリ・オン型になるように、Ｖthの初
期値をコントロールしておく必要がある。FIG. 6B is an equivalent circuit diagram showing the memory cell of FIG. 6A. FIG. 6C shows the I d -V d characteristic of this memory cell. Thus, in reading, the four states are O of the MOS transistor.
It is possible to read in the form of N resistance, and by inputting this to a current sense type amplifier and A / D converter, it can be converted into 2-bit information. At this time, it is necessary to control the initial value of Vth so that the MOS transistor is of a normally-on type.
【００２９】上記のメモリセルの書込み，読出しは浮遊
ゲート３４，制御ゲート３６，ｎ型拡散層３２及び基板
電位を制御することにより、各々のメモリセル毎に行う
ことができる。このため、１つのＮＡＮＤセルユニット
で８ビットのデータの記憶が可能となる。Writing and reading of the above memory cell can be performed for each memory cell by controlling the floating gate 34, the control gate 36, the n-type diffusion layer 32 and the substrate potential. Therefore, one NAND cell unit can store 8-bit data.
【００３０】このように本実施例によれば、ＮＡＮＤセ
ル型の特長である高集積化を実現できるのは勿論のこ
と、浮遊ゲートを分割構造にしているので、１つのメモ
リセルで２ビットのデータを記憶することができ、従来
のＮＡＮＤセルに比して同じ占有面積でありながら２倍
のメモリ容量を実現することができる。As described above, according to the present embodiment, not only the high integration, which is a characteristic of the NAND cell type, can be realized, but the floating gate has a divided structure. It is possible to store data, and it is possible to realize twice the memory capacity in the same occupying area as the conventional NAND cell.
【００３１】次に、本発明のメモリセルの製造工程を、
図７〜図１０を参照して説明する。図７では、まず
（ａ）に示すようにｐ型シリコン基板（又はｎ型シリコ
ン基板に形成されたｐ型ウェル）５０上に、熱酸化によ
って５〜２０ｎｍの第１ゲート酸化膜５３を形成する。
続いて、全面に例えばシリコン窒化膜を５０〜４００ｎ
ｍを堆積し、ＲＩＥなどによりパターニングし、幅０．
１μｍ程度のフェンス６１を形成する。その後、全面に
浮遊ゲートを形成するための第１層多結晶シリコン膜５
４を５０〜４００ｎｍ堆積するNext, the manufacturing process of the memory cell of the present invention will be described.
This will be described with reference to FIGS. In FIG. 7, first, as shown in (a), a first gate oxide film 53 of 5 to 20 nm is formed on a p-type silicon substrate (or a p-type well formed on an n-type silicon substrate) 50 by thermal oxidation. .
Then, for example, a silicon nitride film having a thickness of 50 to 400 n is formed on the entire surface.
m, is deposited and patterned by RIE or the like, and has a width of 0.
A fence 61 of about 1 μm is formed. Then, the first-layer polycrystalline silicon film 5 for forming a floating gate on the entire surface
4 is deposited to 50 to 400 nm
【００３２】次いで、図７（ｂ）に示すように、酸化シ
リコン微粒子研濁液等を用いたポリッシング工程を用い
て、シリコン膜５４を平坦化した後、素子分離領域上で
選択的に多結晶シリコン膜５４をエッチングすることに
より、浮遊ゲートの一方向の分離を行う。これによって
多結晶シリコン膜５４は、フェンス６１により５４ａと
５４ｂに分離される。Next, as shown in FIG. 7B, the silicon film 54 is flattened by using a polishing process using a silicon oxide fine particle suspension, and then, a polycrystalline film is selectively formed on the element isolation region. The floating gate is isolated in one direction by etching the silicon film 54. As a result, the polycrystalline silicon film 54 is separated by the fence 61 into 54a and 54b.
【００３３】次いで、図７（ｃ）に示すように、多結晶
シリコン膜５４上に第２ゲート絶縁膜５５を約１０〜３
０ｎｍ形成した後、制御ゲートとなる第２層多結晶シリ
コン膜５６を約４００ｎｍ程度形成し、その上に例えば
ＳｉＮ膜６２を約１００ｎｍ形成する。その後、選択的
に制御ゲートとなるようにレジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクにＳｉＮ
膜６２，多結晶シリコン膜５６，第２ゲート絶縁膜５
５，多結晶シリコン膜５４ａ，５４ｂを順次エッチング
する。その後、レジストパターンをＯ2 アッシャーによ
り除去する。Next, as shown in FIG. 7C, a second gate insulating film 55 is formed on the polycrystalline silicon film 54 by about 10 to 3.
After the thickness of 0 nm is formed, the second-layer polycrystalline silicon film 56 to be the control gate is formed to have a thickness of approximately 400 nm, and the SiN film 62 is formed to have a thickness of approximately 100 nm, for example. Then, a resist pattern (not shown) is formed so as to selectively serve as a control gate, and the resist pattern is used as a mask for SiN.
Film 62, polycrystalline silicon film 56, second gate insulating film 5
5. The polycrystalline silicon films 54a and 54b are sequentially etched. After that, the resist pattern is removed by an O 2 asher.
【００３４】次いで、図７（ｄ）に示すように、基板５
０の表面にソース・ドレインとなる拡散層５１をイオン
注入にて形成する。その後、例えば熱酸化法によって、
浮遊ゲート，制御ゲート側壁に１５〜４５ｎｍ程度の絶
縁膜６３を形成する。これ以降は、通常の工程によりビ
ット線及び金属配線の工程を行う。Then, as shown in FIG. 7D, the substrate 5
A diffusion layer 51 serving as a source / drain is formed on the surface of 0 by ion implantation. Then, for example, by the thermal oxidation method,
An insulating film 63 of about 15 to 45 nm is formed on the side walls of the floating gate and control gate. After that, the steps of bit line and metal wiring are performed by the usual steps.
【００３５】浮遊ゲートを分割形成する方法では、フェ
ンスを設けることなく、第８図に示すような工程を用い
てもよい。即ち、図８（ａ）に示すように、第１ゲート
酸化膜５３、浮遊ゲートとなる多結晶シリコン膜５４を
堆積した後、０．１μｍ程度のスペースが形成されるよ
うに、レジスト６４のパターニングを行う。この際、エ
ッジ利用型位相シフトマスクと、ネガレジストを用いて
もよい。In the method of separately forming the floating gate, the steps shown in FIG. 8 may be used without providing a fence. That is, as shown in FIG. 8A, after the first gate oxide film 53 and the polycrystalline silicon film 54 to be the floating gate are deposited, patterning of the resist 64 is performed so that a space of about 0.1 μm is formed. I do. At this time, an edge-using phase shift mask and a negative resist may be used.
【００３６】次いで、図８（ｂ）に示すように、レジス
トパターン６４をマスクに第１のエッチングを行う。次
いで、図８（ｃ）に示すように、多結晶シリコン膜５４
を酸化し溝を埋めたところで、制御ゲートとなる多結晶
シリコン膜５６を堆積する。続いて、図７と同じ工程
で、制御ゲート及び浮遊ゲートの加工を行う。Next, as shown in FIG. 8B, first etching is performed using the resist pattern 64 as a mask. Next, as shown in FIG. 8C, the polycrystalline silicon film 54
Is oxidized to fill the groove, a polycrystalline silicon film 56 to be a control gate is deposited. Subsequently, the control gate and the floating gate are processed in the same step as FIG. 7.
【００３７】また、浮遊ゲートの分割数は２分割に限る
ものではなくらず、それ以上でもよい。浮遊ゲートを３
分割した例を図９に、浮遊ゲートを４分割した例を図１
０に示す。The number of divisions of the floating gate is not limited to two, but may be more. 3 floating gates
FIG. 9 shows an example in which the floating gate is divided, and FIG. 1 shows an example in which the floating gate is divided into four.
It shows in 0.
【００３８】３分割の場合、まず図９（ａ）に示すよう
に、Ｓｉ基板５０上に、第１ゲート酸化膜５３，多結晶
シリコン膜５４を形成した後、レジストパターン６５を
形成する。次いで、図９（ｂ）に示すように、レジスト
パターン６５によって多結晶シリコン膜５４を加工し、
酸化等によって絶縁膜６６を形成した後に、さらに多結
晶シリコン膜５４′を、多結晶シリコン膜５４と同じ厚
さだけ堆積する。In the case of three divisions, first, as shown in FIG. 9A, a first gate oxide film 53 and a polycrystalline silicon film 54 are formed on a Si substrate 50, and then a resist pattern 65 is formed. Next, as shown in FIG. 9B, the polycrystalline silicon film 54 is processed by the resist pattern 65,
After forming the insulating film 66 by oxidation or the like, a polycrystalline silicon film 54 ′ is further deposited by the same thickness as the polycrystalline silicon film 54.
【００３９】次いで、図９（ｃ）に示すように、ポリッ
シングを行い平坦化する。次いで、図９（ｄ）に示すよ
うに、第２のゲート酸化膜５５を形成し、これ以降は図
７の例と同じく、制御ゲート，浮遊ゲートの形成を行
う。Then, as shown in FIG. 9C, polishing is performed to planarize the surface. Next, as shown in FIG. 9D, a second gate oxide film 55 is formed, and thereafter, the control gate and the floating gate are formed as in the example of FIG.
【００４０】４分割の場合、まず図１０（ａ）に示すよ
うに、基板５０上にＣＶＤ酸化膜７１を５００〜１００
０ｎｍを堆積し、エッチングによって凹部を形成する。
ここで、露出した基板５０を酸化し、第１ゲート酸化膜
５３を形成した後、多結晶シリコン膜５４を堆積する。
次いで、図１０（ｂ）に示すように、多結晶シリコン膜
５４を全面エッチングして側壁残し工程を行った後、表
面を酸化して酸化膜７２を形成する。さらに、この上に
多結晶シリコン膜５４′を堆積する。In the case of four divisions, first, as shown in FIG. 10A, the CVD oxide film 71 is formed on the substrate 50 by 500 to 100.
0 nm is deposited and a recess is formed by etching.
Here, the exposed substrate 50 is oxidized to form a first gate oxide film 53, and then a polycrystalline silicon film 54 is deposited.
Next, as shown in FIG. 10B, the polycrystalline silicon film 54 is entirely etched to leave sidewalls, and then the surface is oxidized to form an oxide film 72. Further, a polycrystalline silicon film 54 'is deposited on this.
【００４１】次いで、図１０（ｃ）に示すように、多結
晶シリコン膜５４′の全面エッチングによる側壁残しを
行った後、表面を酸化して酸化膜７３を形成する。これ
により、絶縁された４つの浮遊ゲートが形成された。次
いで、ポリッシング等により表面を平坦化した後、図１
０（ｄ）に示すように、第２ゲート酸化膜５５，制御ゲ
ートとなる多結晶シリコン膜５６を堆積し、図７の例と
同様にして、制御ゲートの形成を行う。Next, as shown in FIG. 10C, after the sidewall of the polycrystalline silicon film 54 'is left by etching, the surface is oxidized to form an oxide film 73. This formed four insulated floating gates. Then, after the surface is flattened by polishing or the like, as shown in FIG.
As shown in FIG. 0 (d), the second gate oxide film 55 and the polycrystalline silicon film 56 to be the control gate are deposited, and the control gate is formed in the same manner as in the example of FIG.
【００４２】以上の製造工程で重要なポイントは、最小
デザインルールは制御ゲート幅であり、浮遊ゲートをそ
れ以下のサイズに分割形成する点である。このことによ
り、見かけ上、メモリセルの占有面積を増加させること
なく、メモリ容量の増大が可能となる。An important point in the above manufacturing process is that the minimum design rule is the control gate width, and the floating gate is divided into smaller sizes. As a result, the memory capacity can be increased without apparently increasing the occupied area of the memory cell.
【００４３】なお、本発明は上述した各実施例に限定さ
れるものではない。浮遊ゲートの大きさの比及び分割数
は実施例で示したものに限るものではなく、仕様に応じ
て適宜変更可能である。また、ＥＥＰＲＯＭに限らず、
紫外線消去型式のＥＰＲＯＭにも同様に適用できる。さ
らに、メモリセルがＦＥＴＭＯＳ型でなく、ＦＬＯＴＯ
Ｘ型の場合も同様に本発明を適用することが可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。The present invention is not limited to the above embodiments. The ratio of the size of the floating gate and the number of divisions are not limited to those shown in the embodiment, and can be appropriately changed according to the specifications. Also, not limited to the EEPROM,
It is similarly applicable to an ultraviolet erasing type EPROM. Furthermore, the memory cell is not a FETMOS type,
The present invention can be similarly applied to the case of the X type. In addition, various modifications can be made without departing from the scope of the present invention.
【００４４】[0044]
【発明の効果】以上述べたように本発明によれば、浮遊
ゲートを分割構造として１個のメモリセルに複数ビット
の情報を記憶させることにより、制御ゲートピッチとビ
ット線ピッチによって規定される最小単位のメモリセル
の占有面積を増大させることなく、メモリ容量を２倍又
はそれ以上に増大させることができ、不揮発性半導体記
憶装置の高性能化と高集積化をはかることができる。As described above, according to the present invention, by storing a plurality of bits of information in one memory cell with a floating gate as a divided structure, the minimum defined by the control gate pitch and the bit line pitch is obtained. The memory capacity can be doubled or more without increasing the occupied area of the unit memory cell, and high performance and high integration of the nonvolatile semiconductor memory device can be achieved.
【図１】第１の実施例に係わるＥＥＰＲＯＭの構成及び
動作を示す図、FIG. 1 is a diagram showing a configuration and an operation of an EEPROM according to a first embodiment,
【図２】第１の実施例の動作を説明するための特性図、FIG. 2 is a characteristic diagram for explaining the operation of the first embodiment,
【図３】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのアレイ構造を示す図、FIG. 3 is a NAND cell type EEPR according to a second embodiment.
The figure which shows the array structure of OM,
【図４】図３の矢視Ａ−Ａ′断面図、FIG. 4 is a sectional view taken along the line AA ′ of FIG.
【図５】図３のＮＡＮＤセルの等価回路図、5 is an equivalent circuit diagram of the NAND cell of FIG.
【図６】図３のメモリセル動作を説明するための図、FIG. 6 is a diagram for explaining the operation of the memory cell of FIG. 3;
【図７】メモリセルの製造工程を示す断面図、FIG. 7 is a cross-sectional view showing the manufacturing process of the memory cell,
【図８】メモリセルの製造工程を示す断面図、FIG. 8 is a sectional view showing a manufacturing process of the memory cell,
【図９】メモリセルの製造工程を示す断面図、FIG. 9 is a cross-sectional view showing the manufacturing process of the memory cell,
【図１０】メモリセルの製造工程を示す断面図、FIG. 10 is a cross-sectional view showing a manufacturing process of the memory cell,
【図１１】従来のＥＥＰＲＯＭの構成を示す平面図及び
断面図。FIG. 11 is a plan view and a cross-sectional view showing the configuration of a conventional EEPROM.
１０，３０…ｐ型Ｓｉ基板、 １１，１２，３２…ソース・ドレイン領域（ｎ+ 型
層）、 １３…第１ゲート絶縁膜、 １４，１４ａ，１４ｂ，３４，３４1a〜３４4b…浮遊ゲ
ート、 １５…第２ゲート絶縁膜、 １６，３６，３６1 〜３６4 …制御ゲート、 ３６5 ，３６6 …選択ゲート。10, 30 ... P-type Si substrate, 11, 12, 32 ... Source / drain regions (n + -Type layer), 13 ... first gate insulating film, 14,14a, 14b, 34,34 1a ~34 4b ... floating gate, 15 ... second gate insulating film, 16,36,36 1-36 4 ... control gate, 36 5 , 36 6 ... Select gate.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 敬 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takashi Yamada 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Incorporated Toshiba Research Laboratories
Claims (3)
を積層形成し、浮遊ゲートへの電荷の授受により書込み
・消去を行うメモリセルを備えた不揮発性半導体記憶装
置において、 前記メモリセルの浮遊ゲートがチャネル長方向に分割さ
れてなることを特徴とする不揮発性半導体記憶装置。1. A non-volatile semiconductor memory device comprising a memory cell in which a floating gate and a control gate are stacked on a semiconductor substrate, and writing / erasing is performed by transfer of electric charge to / from the floating gate. Is divided in the channel length direction, a nonvolatile semiconductor memory device.
積層形成され、浮遊ゲートと基板間の電荷の授受により
電気的書替えが行われるメモリセルを複数個直列接続し
てＮＡＮＤ型のメモリセルユニットを形成し、このメモ
リセルユニットをマトリックス配置した不揮発性半導体
記憶装置において、 前記メモリセルの浮遊ゲートがチャネル長方向に分割さ
れてなることを特徴とする不揮発性半導体記憶装置。2. A NAND type memory cell unit in which a floating gate and a control gate are stacked on a semiconductor substrate, and a plurality of memory cells are electrically connected to each other to electrically rewrite the floating gate and the substrate. In the nonvolatile semiconductor memory device in which the memory cell units are arranged in a matrix, the floating gates of the memory cells are divided in the channel length direction.
る２つに分割され、該メモリセルは浮遊ゲートの電荷の
蓄積状態により２ビットの情報を記憶するものであるこ
とを特徴とする請求項１又は２に記載の不揮発性半導体
記憶装置。3. The floating gate of the memory cell is divided into two having different lengths, and the memory cell stores 2-bit information depending on the charge accumulation state of the floating gate. Item 3. The nonvolatile semiconductor memory device according to item 1 or 2.
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