JPH0677419A - Semiconductor device and manufacture thereof - Google Patents

Abstract

PURPOSE:To reduce the number of processes and improve the quality in forming the bases and emitters mainly in bipolar transistors on BiCMOS semiconductor devices. CONSTITUTION:A base electrode 119, provided with a slit 120 for the formation of emitter electrode is formed, and a tetraethyl orthosilicate oxide film 1 is used for a first sidewall of the base electrode 119. A base layer 4 diffusion is performed using the oxide film as a mask. A second sidewall 5 is thereafter formed on the side of the front and rear base electrodes 119, and an emitter region 8 is defined using the sidewall 5 as a mask.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造をもつＭＯＳＦＥＴ
とセルファライン２層ポリシリコン構造をもつバイポー
ラトランジスタを同一基板上に形成してなる半導体装置
およびその製造方法に関するものである。特にバイポー
ラトランジスタ部のベース、エミッタ電極部の形成の改
善を提供するものである。The present invention relates to an LDD (Lightl)
MOSFET having a y Doped Drain structure
The present invention relates to a semiconductor device in which a bipolar transistor having a self-aligned two-layer polysilicon structure is formed on the same substrate, and a manufacturing method thereof. In particular, it provides an improved formation of the base and emitter electrode parts of the bipolar transistor part.

【０００２】[0002]

【従来の技術】近年ＢｉＣＭＯＳ集積回路（以下ＢｉＣ
ＭＯＳと略す）はバイポーラトランジスタ（以下バイポ
ーラと略す）の高速性とＣＭＯＳＦＥＴ（以下ＣＭＯＳ
と略す）の高集積性とを併せ持つ技術として注目を浴び
ている。集積回路の技術革新は目ざましくＢｉＣＭＯＳ
に於ても、バイポーラはセルファラインの２層ポリシリ
コン構造を採用しセルファラインによる高集積性をＣＭ
ＯＳはＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造を採用し、高集積化の為にゲート長を１．０μ
ｍ以下のサブミクロンまで短かくしてもホットエレクト
ロン効果に耐えうるような構造とし、これらの工夫、改
良により高速、高集積を実現している。この例として１
９８９ＩＥＥＥ、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ
ｃｔｒｏｎＤｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤ
Ｍ′８９）（１９８９）（米）Ｐ．４２９−４３０で報
告された“Ｆｕｔｕｒｅ ＢｉＣＭＯＳ Ｔｅｃｈｎｏ
ｌｏｇｙ ｆｏｒ Ｓｃａｌｅｄ Ｓｕｐｐｌｙ Ｖｏ
ｌｔａｇｅ”などがある。2. Description of the Related Art Recently, BiCMOS integrated circuits (hereinafter referred to as BiC
The MOS is abbreviated to the high speed of a bipolar transistor (hereinafter abbreviated as bipolar) and the CMOSFET (hereinafter referred to as CMOS).
(Abbreviated as abbreviation) has been attracting attention as a technology that has both high integration. Innovation of integrated circuit is remarkable BiCMOS
In this case, the bipolar adopts the double layer polysilicon structure of the self-alignment line and the high integration of the self-alignment line is achieved in the CM.
The OS is LDD (Lightly-Doped Drai).
n) structure is adopted, and the gate length is 1.0μ for high integration.
The structure is such that it can withstand the hot electron effect even if it is made as short as a submicron of m or less, and high speed and high integration are realized by devising and improving these. As an example of this
989 IEEE, International Ele
ctronDevices Meeting (IED
M'89) (1989) (US) P. 429-430, "Future BiCMOS Technology"
logy for Scaled Supply Vo
ltage "and the like.

【０００３】以下に図３，図４（Ａ）〜（Ｊ）を用いて
従来のセルファライン２層ポリシリコンバイポーラとＬ
ＤＤ ＣＭＯＳをもつＢｉＣＭＯＳの製造方法の例を示
し、順に説明する。Hereinafter, a conventional self-aligned two-layer polysilicon bipolar and L will be described with reference to FIGS. 3 and 4A to 4J.
An example of a method for manufacturing a BiCMOS having a DD CMOS will be shown and described in order.

【０００４】図３（Ａ） Ｐ型シリコン基板１００にＮ
型埋込み層１０１を将来バイポーラを形成する位置へ１
０１（ａ），将来ＰＭＯＳを形成する位置へ１０１
（ｂ）と形成する。ついでエピタキシャル層１０２を形
成したのち、基板表面よりＰウェル層１０３をイオン注
入拡散により形成し、基板１００へ到達させバイポーラ
の分離層とＰウェル層を同時に得る。ついでＮ型不純物
を基板表面へイオン注入で注入したのち拡散することに
よりバイポーラのコレクタ領域１０４（ａ）とＰＭＯＳ
のＮウェル層１０４（ｂ）を同時に形成する。ついで周
知のＬＯＣＯＳ法を用いて厚いフィールドの酸化膜１０
５とバイポーラのコレクタとり出し１０６，バイポーラ
のベース・エミッタ形成領域１０７，ＮＭＯＳ形成領域
１０８，ＰＭＯＳ形成領域１０９を得る。FIG. 3A shows an N-type P-type silicon substrate 100.
Move the mold buried layer 101 to a position where a bipolar will be formed in the future 1
01 (a), to the position where a PMOS will be formed in the future 101
(B) is formed. Next, after the epitaxial layer 102 is formed, a P well layer 103 is formed from the surface of the substrate by ion implantation diffusion and reaches the substrate 100 to obtain a bipolar isolation layer and a P well layer at the same time. Then, an N-type impurity is implanted into the surface of the substrate by ion implantation and then diffused to form a bipolar collector region 104 (a) and a PMOS.
The N well layer 104 (b) is simultaneously formed. Then, the thick field oxide film 10 is formed by using the well-known LOCOS method.
5, a bipolar collector extraction 106, a bipolar base / emitter formation region 107, an NMOS formation region 108, and a PMOS formation region 109 are obtained.

【０００５】図３（Ｂ） ついで基板全面にゲート酸化
膜１１０を形成し、バイポーラ形成領域１１１のゲート
酸化膜をエッチング除去する。Next, as shown in FIG. 3B, a gate oxide film 110 is formed on the entire surface of the substrate, and the gate oxide film in the bipolar formation region 111 is removed by etching.

【０００６】図３（Ｃ） 全面にノンドープのポリシリ
コン膜１１２を２０００Å程度ＬＰＣＶＤ（減圧化学的
気相成長法）で成長させ、ＷＳｉ（タングステンシリサ
イド）膜１１３を１５００Åスパッタ蒸着する。ついで
バイポーラのベース・エミッタ領域のポリシリコン中へ
ボロンをイオン注入で打ち込み（１１４）、さらにＭＯ
Ｓの領域にはリンをイオン注入で打ち込む（１１５）。
そして２０００Å程度のノンドープのＣＶＤ ＳｉＯ₂
膜１１６をＬＰＣＶＤ法で成長する。FIG. 3C, a non-doped polysilicon film 112 is grown on the entire surface by LPCVD (Low Pressure Chemical Vapor Deposition) to about 2000Å, and a WSi (tungsten silicide) film 113 is sputter-deposited on 1500Å. Next, boron is implanted into the polysilicon of the bipolar base / emitter region by ion implantation (114), and then MO
Phosphorus is implanted into the S region by ion implantation (115).
And about 2000 Å non-doped CVD SiO ₂
The film 116 is grown by the LPCVD method.

【０００７】図３（Ｄ） 周知のフォト（フォトリソグ
ラフィ）・エッチング技術を用いてＮＭＯＳのゲート電
極１１７，ＰＭＯＳのゲート電極１１８，バイポーラの
ベース電極１１９そしてエミッタ形成の為の開孔１２０
を得る。FIG. 3D is a well-known photo (photolithography) etching technique, which is used to form an NMOS gate electrode 117, a PMOS gate electrode 118, a bipolar base electrode 119, and an opening 120 for forming an emitter.
To get

【０００８】図３（Ｅ） ついでイオン注入法によりＬ
ＤＤＮ^- 層１２１とＬＤＤＰ^- 層１２２を各々形成す
る。ここで（Ｈ）図に示すバイポーラのベース１３１の
イオン打込み条件とＬＤＤＰ^- 層１２２のそれはほぼ同
一であることから、ＰＭＯＳ，バイポーラの特性を最適
化すれば共通化できるとも考えられるがもしこの（Ｅ）
工程でベース層１３１を形成すると、次の（Ｆ）工程で
示すＲＩＥの工程で注入したばかりのベース層の表面が
エッチング除去されてしまい特にＲＩＥでエッチング除
去されるシリコン基板表面の厚さは、ＰＳＧ１２３の厚
さばらつきとＲＩＥ装置のエッチングばらつきの２つの
ばらつきの影響を受け、通常ウェハ内で５０〜２００Å
とばらつき、このことは注入したばかりのボロン層を含
むシリコン基板表面がばらついてエッチング除去される
ことを示し、その後の熱処理でひきのばされるベース層
の拡散プロファイルが大きくばらつく結果となる。この
ベース層のばらつきはバイポーラｈ_FE（利得）のばらつ
きにつながりｈ_FEのばらつきに依存する集積回路の歩留
を低下させるという結果となることから同時にＰ^- ＬＤ
Ｄ層１２２とベース層１３１は形成することはできな
い。FIG. 3 (E) is followed by L by the ion implantation method.
A DDN ^- layer 121 and an LDDP ^- layer 122 are formed respectively. Since the ion implantation conditions of the bipolar base 131 and that of the LDDP ⁻ layer 122 shown in FIG. 6H are almost the same, it is considered that the characteristics can be made common by optimizing the characteristics of the PMOS and the bipolar. E)
When the base layer 131 is formed in the step, the surface of the base layer just injected in the RIE step shown in the next step (F) is removed by etching, and in particular, the thickness of the silicon substrate surface etched and removed by the RIE is It is affected by two variations of PSG123 thickness variation and RIE etching variation, and usually 50 to 200 Å within a wafer.
This indicates that the surface of the silicon substrate including the just-implanted boron layer varies and is removed by etching, resulting in a large variation in the diffusion profile of the base layer that is removed by the subsequent heat treatment. The variation in the base layer simultaneously from the results of reducing the yield of the integrated circuit depends on the variation of the variation in connection h _FE of the bipolar h _FE (gain) P ^- LD
The D layer 122 and the base layer 131 cannot be formed.

【０００９】図３（Ｆ） ついで全面にＰＳＧ１２３
（図示していない）をＣＶＤ法で成長させＲＩＥ（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法で全面エッ
チングすることにより、バイポーラのエミッタとベース
分離用のサイドウォール１２３（ａ）とＭＯＳのゲート
のサイドウォール１２３（ｂ）を得る。このときバイポ
ーラのコレクタ領域１２４，ベース・エミッタ領域１２
５，ＬＤＤＮ^- 層１２６，ＬＤＤＰ^- 層１２７の表面は
それぞれ５０〜２００Åエッチングされる。FIG. 3F shows the PSG123 on the entire surface.
RIE (Re
The entire surface is etched by the active ion etching method to obtain the side wall 123 (a) for separating the bipolar emitter and the base and the side wall 123 (b) for the MOS gate. At this time, the bipolar collector region 124 and the base / emitter region 12
5, the surface of the LDDN ^- layer 126 and the surface of the LDDP ^- layer 127 are each etched by 50 to 200Å.

【００１０】図４（Ｇ） ついで基板表面を酸化し、Ｍ
ＯＳのソース・ドレイン（以下Ｓ／Ｄと略す）のイオン
注入のチャネリング防止酸化膜１２８やベース層のチャ
ネリング防止膜１２９、又コレクタのそれ１３０を同時
に形成する。Then, the surface of the substrate is oxidized to obtain M
An ion implantation channeling prevention oxide film 128 of a source / drain (hereinafter abbreviated as S / D) of OS, a channeling prevention film 129 of a base layer, and a collector channel 130 thereof are formed at the same time.

【００１１】図４（Ｈ） イオン注入法がバイポーラの
ベース１３１をサイドウォール１２３（ａ）を用いてセ
ルファラインで注入し、バイポーラのコレクタ１３２
（ａ）とＮＭＯＳのＳ／Ｄ１３２（ｂ）を同時にイオン
注入し、ＰＭＯＳのＳ／Ｄ１３３をイオン注入で形成す
る。In FIG. 4H, a bipolar base 131 is ion-implanted by self-alignment using sidewalls 123 (a), and a bipolar collector 132 is used.
(A) and NMOS S / D 132 (b) are simultaneously ion-implanted, and PMOS S / D 133 is formed by ion implantation.

【００１２】図４（Ｉ） フォトリソグラフィ技術を用
いバイポーラのエミッタ領域のみ開孔し、ベース上の酸
化膜１２９をフッ酸系のウェットエッチング条件でエッ
チング除去する。このときドライエッチングは酸化膜と
シリコンの選択比を高くとることが難しく、前記工程
（Ｅ）で詳しく述べたことと同じ理由でベースの表面の
シリコンがエッチングされるので用いることができな
い。ついで全面にノンドープのポリシリコンを成長さ
せ、全面あるいはレジストマスクでエミッタ領域のみＡ
ｓをイオン注入し（１３５）選択的にバイポーラのエミ
ッタ電極１３４を残す。FIG. 4 (I) Using the photolithography technique, only the bipolar emitter region is opened, and the oxide film 129 on the base is removed by etching under hydrofluoric acid-based wet etching conditions. At this time, dry etching cannot be used because it is difficult to obtain a high selection ratio between the oxide film and silicon, and silicon on the surface of the base is etched for the same reason as described in detail in the step (E). Then, non-doped polysilicon is grown on the entire surface, and only the emitter region is
s is ion-implanted (135) to selectively leave the bipolar emitter electrode 134.

【００１３】図４（Ｊ） 全面にＢＰＳＧ（ポロン・リ
ンシリケートガラス）膜１３６をＣＶＤ法で成長させ、
９００℃程度の高温でフロー処理を行なうことにより、
エミッタ電極１３４よりＡｓがシリコン基板へ拡散し、
エミッタ１３７，又ベース電極１１９よりＢ（ボロン）
がシリコン基板へ拡散し、外部ベース層１３８が形成さ
れる。このとき先にイオン注入で形成した１３１も拡散
されるが、その深さはバイポーラの高速性を確保する目
的で、なるべく浅いことが望ましく通常０．１５〜０．
２０μｍ程度にコントロールされる。このあとコンタク
トの窓あけ、配線工程を経てＢｉＣＭＯＳ構造が完成す
る。FIG. 4 (J) A BPSG (poron phosphorus silicate glass) film 136 is grown on the entire surface by a CVD method,
By performing the flow treatment at a high temperature of about 900 ° C,
As diffuses from the emitter electrode 134 to the silicon substrate,
B (boron) from emitter 137 and base electrode 119
Diffuse into the silicon substrate to form an extrinsic base layer 138. At this time, the 131 formed by ion implantation previously is also diffused, but the depth thereof is preferably as shallow as possible for the purpose of ensuring the high speed of the bipolar, and is usually 0.15 to 0.
It is controlled to about 20 μm. After that, a BiCMOS structure is completed through a contact opening and a wiring process.

【００１４】[0014]

【発明が解決しようとする課題】しかしながら上記説明
したＢｉＣＭＯＳの製造方法では、 （１）ベース層の形成とＬＤＤＰ^- 層を同一に形成し、
マスク枚数の削減とイオン注入工程の削減を図ることが
できない。However, in the method of manufacturing the BiCMOS described above, (1) the formation of the base layer and the LDDP ⁻ layer are formed in the same manner,
It is impossible to reduce the number of masks and the ion implantation process.

【００１５】（２）ベース層形成とエミッタの形成を同
一のサイドウォール開孔より行ない、かつベース形成後
にサイドウォールがエッチングされることにより開孔幅
が拡くなることからエミッタがこのベース層を追いこし
てしまう。(2) The base layer and the emitter are formed from the same side wall opening, and the side wall is etched after forming the base to widen the opening width. I will overtake.

【００１６】（３）ベース形成領域がＲＩＥでエッチン
グされることにより、実効的なエピタキシャル層の厚さ
が薄くなりかつばらつく。(3) By etching the base formation region by RIE, the effective thickness of the epitaxial layer becomes thin and varies.

【００１７】（４）ベース・エミッタ接合（ＥＢ接合）
のシリコン基板表面での終端部がＣＶＤ酸化膜に接して
おり、表面再結合電流が増加し、コレクタ電流が小なる
領域でｈ_FEが急激に低下する。(4) Base-emitter junction (EB junction)
The end portion of the silicon substrate surface is in contact with the CVD oxide film, the surface recombination current increases, and h _FE sharply decreases in the region where the collector current is small.

【００１８】（５）ＣＭＯＳのゲート電極がＣＶＤ Ｓ
ｉＯ₂ 膜／ＷＳｉ（タングステンシリサイド膜）／ポリ
シリコン膜の３層構造となっている為、その後の工程に
おいて、フォトリソの解像度が低下する（一般に、基板
段差において、凹凸が大きいほどフォトリソ工程での解
像度は低下すると言われている）。その結果、エッチン
時にエッチング残りが発生し易くなる為、配線間隔を狭
くすることができず、ＣＭＯＳの集積度が向上しない。(5) The CMOS gate electrode is CVD S
Since it has a three-layer structure of i0 ₂ film / WSi (tungsten silicide film) / polysilicon film, the resolution of photolithography is lowered in the subsequent steps (generally, as the unevenness of the substrate is larger, the photolithography step is larger). It is said that the resolution will decrease). As a result, etching residue is likely to occur during etching, so that the wiring interval cannot be narrowed and the CMOS integration cannot be improved.

【００１９】などの問題があった。以下順を追って上記
の問題について説明する。There was a problem such as the above. The above problems will be described step by step below.

【００２０】（１）については従来の実施例の説明に於
て、工程（Ｅ）項で詳しく説明したのでここでは省略す
る。Since (1) has been described in detail in the step (E) in the description of the conventional embodiment, it is omitted here.

【００２１】（２）については前述の工程（Ｈ）でのベ
ース層形成部の拡大を図５を用いて説明する。（ａ）ベ
ース層１３１は、サイドウォール１２３（ａ）の開孔
部、図中Ｗ₁ で示す幅で制御された領域にセルファライ
ン的にイオン注入されることにより形成される。ついで
エミッタのポリシリコン１３４からＡｓを拡散しエミッ
タ層１３７を得る目的で邪魔になる酸化膜１２９をエッ
チング除去する。しかしながら、ここでは前述の工程
（Ｉ）でも述べたように、ドライエッチング技術は使え
ないことからウェットエッチングを用いる。ウェットエ
ッチングは等方性のエッチング技術であることから図５
（ａ）に破線で示すように、サイドウォール１２３
（ａ）の側面もエッチングされる。一般に１２９の膜厚
は２００〜３００Åであるので、サイドウォール１２３
（ａ）の側面は４００〜１０００Åエッチングされてし
まう。（図５（ｂ）の１２３（ａ）′）何故ならＣＶＤ
の酸化膜（１２３（ａ））は熱酸化膜１２９に比して２
倍〜３倍程度エッチングレートが速いからである。従っ
てエミッタのポリシリコン１３４を形成する段階での開
孔幅は最大Ｗ₂ ＝Ｗ₁ ＋２×０．１μｍと大きくなって
しまう。その結果、エミッタ電極１３４を形成したのち
前述の工程（Ｊ）で示す熱処理を行なうと、図５（ｂ）
に示すように、エミッタ層１３７がベース層１３１をＸ
点で追い越してしまうという問題が発生する。このとき
ベース電極１１９から拡散される外部ベース層１３８は
横方向に拡散し、図５（ｂ）に示す破線のように拡がる
が、Ｘ点のようにすきまができるとバイポーラトランジ
スタはエミッタ１３７とコレクタ１０４（ａ）がショー
トしてしまうことになる。これを防ぐために１３８は充
分横方向へ拡散し、ベース層１３１とくっつける必要が
あり（前述の工程（Ｊ）で示すような形成）、あらかじ
め前述の工程（Ｃ）で示すベースイオン注入量を高濃度
に設定しなければならない。こうすることによりＸ点
（図５（ｂ））のような問題は防止できるものの、高濃
度のエミッタ層１３７と高濃度の外部ベース層１３８が
直接ぶつかることとなり、ＥＢ（エミッタ・ベース）間
の接合耐圧が下がるおよびＥＢ間の接合容量が増加する
という問題につながっていた。これらはいずれも集積回
路の歩留や性能の低下につながる項目である。With respect to (2), enlargement of the base layer forming portion in the above-mentioned step (H) will be described with reference to FIG. (A) The base layer 131 is formed by self-aligning ion implantation into the opening of the sidewall 123 (a), a region controlled by the width W ₁ in the figure. Then, As is diffused from the polysilicon 134 of the emitter to remove the oxide film 129 which is an obstacle for obtaining the emitter layer 137. However, here, as described in the step (I), since the dry etching technique cannot be used, the wet etching is used. Since wet etching is an isotropic etching technique, it is shown in FIG.
As shown by the broken line in FIG.
The side surface of (a) is also etched. Generally, the film thickness of 129 is 200 to 300 Å, so the sidewall 123
The side surface of (a) is 400 to 1000 Å etched. (123 (a) 'in FIG. 5 (b)) because CVD
The oxide film (123 (a)) of 2 is 2% thicker than the thermal oxide film 129.
This is because the etching rate is about twice to three times faster. Therefore, the maximum aperture width at the stage of forming the polysilicon 134 of the emitter is as large as W ₂ = W ₁ + 2 × 0.1 μm. As a result, when the heat treatment shown in the above-mentioned step (J) is performed after the emitter electrode 134 is formed, FIG.
As shown in FIG.
There is a problem of overtaking in terms of points. At this time, the external base layer 138 diffused from the base electrode 119 diffuses laterally and expands as shown by the broken line in FIG. 5B, but if a gap is formed at point X, the bipolar transistor has an emitter 137 and a collector. 104 (a) will be short-circuited. In order to prevent this, 138 needs to diffuse sufficiently in the lateral direction and stick to the base layer 131 (formation as shown in the above step (J)), and the amount of base ion implantation shown in the above step (C) is made high in advance. Must be set to concentration. By doing so, a problem such as point X (FIG. 5B) can be prevented, but the high-concentration emitter layer 137 and the high-concentration external base layer 138 directly collide with each other, and the EB (emitter-base) portion This has led to problems that the junction breakdown voltage is lowered and the junction capacitance between the EBs is increased. All of these are items that lead to a reduction in integrated circuit yield and performance.

【００２２】（３）については図３（Ｆ）で示すよう
に、ベース層の表面１２５がウェハ上でばらついてエッ
チングされることにより、実効的なエピタキシャル（以
下エピと略す）厚（図中Ｗ₃ で示す）がばらつき、この
ことがトランジスタのＢＶ_CEO（コレクタ・エミッタ間
耐圧）のばらつきにつながり、集積回路の歩留低下へつ
ながるというものである。As for (3), as shown in FIG. 3 (F), the surface 125 of the base layer is scattered and etched on the wafer, so that the effective epitaxial (hereinafter abbreviated as epi) thickness (W in the figure). ₃ )), which leads to variations in BV _CEO (collector-emitter breakdown voltage) of the transistor, leading to a reduction in yield of the integrated circuit.

【００２３】（４）については図９に示すように（２）
で説明した課題すなわちエミッタ１３７がベース１３１
を追い越してしまうという課題を外部ベース層１３８を
横方向に拡散させるか逆にベース層１３１を横方向に拡
散させるなどのプロセス上の最適条件を見い出して外部
ベース１３８とベース層１３１を連続させることにより
回避させたとしても一般にポリシリコン１３４から拡散
されるエミッタの拡散層１３１はサイドウォール１２３
（ａ）′の下部より図９にＹ点で示すよう少しずれた点
まで入り込む、このＹ点がバイポーラトランジスタのＥ
Ｂ接合の終端となる訳である。As for (4), as shown in FIG. 9, (2)
That is, the problem described in the above, that is, the emitter 137 is the base 131
The problem of overtaking is to find the optimum condition in the process such as laterally diffusing the external base layer 138 or conversely laterally diffusing the external base layer 138 and connecting the external base 138 and the base layer 131 continuously. Even if it is avoided by the above, the diffusion layer 131 of the emitter which is generally diffused from the polysilicon 134 is the sidewall 123.
From the bottom of (a) ', a point slightly offset as shown by the point Y in FIG. 9 is entered, and this point Y is the E of the bipolar transistor.
This is the end of the B junction.

【００２４】一般にＣＶＤにより形成された酸化膜とシ
リコン基板界面には、熱酸化膜とのそれより準位が多い
とされておりこのＥＢ接合の終端が準位の多いＣＶＤ酸
化膜と接することにより、ベース電流、特に低電流域に
於ける再結合電流の割合を増加させることとなり、この
ことがバイポーラのｈ_FE（利得）の低電流域での低下を
招く結果となっていた。It is generally said that the interface between the oxide film formed by CVD and the silicon substrate has more levels than that of the thermal oxide film, and the end of the EB junction is in contact with the CVD oxide film having many levels. However, the ratio of the recombination current in the base current, particularly in the low current region, is increased, which results in a decrease in the _hFE (gain) of the bipolar in the low current region.

【００２５】（５）についてはまずフォトリソ工程の不
具合について述べる。With respect to (5), first, a defect in the photolithography process will be described.

【００２６】一般に集積回路製造に於けるフォトリソグ
ラフ工程の最小解像度は、図１４に示すよう段差の高さ
が低いほど最小解像寸法は小さいと言われているその理
由として２点があげられる第１は、従来例を用いて図１
５で説明する。図１５は従来例の図４（Ｊ）の状態のＣ
ＭＯＳのゲート１１７の附近を拡大して示すものであり
１４１は図３（Ｊ）の工程のあと配線の為にスパッタさ
れた例えばＡＬ膜とする。１４２はそのＡＬ膜をパター
ニングする為にコーティングされたポジ型のレジストと
するとこのレジストにある配線を施す目的でマスクのス
リット１４４（ここでマスクイメージを模式的に１４０
で示す。）を通過した光１４５はレジスト１４２に照射
されレジストは光分解反応する。しかしながら一部の光
は１４３のようにＡＬ膜表面で反射しレジストの光分解
反応を起こさせる。又一部の光は段差１２３（ｂ）の形
状を残したところのＡＬ膜表面の段差で反射し１４６の
ように本来反応を起こして欲しくない位置で反応しレジ
ストの本来の光分解反応をじょう乱させるこの結果基板
上レジスト１４２のパターンは本来のマスク上のギャッ
プ１４４よりあるときは狭く、又ある時は広くなってし
まうなどの結果となり狭くなれば配線間のショート（短
絡）、広くなれば逆に配線のオープン（断線）などの障
害につながっていた。Generally, the minimum resolution of the photolithography process in the manufacture of integrated circuits is said to be smaller as the height of the step is lower, as shown in FIG. 1 is shown in FIG.
This will be explained in Section 5. FIG. 15 shows C in the state of FIG. 4 (J) of the conventional example.
The vicinity of the MOS gate 117 is shown in an enlarged manner, and 141 is, for example, an AL film sputtered for wiring after the step of FIG. Numeral 142 denotes a positive type resist coated for patterning the AL film, and a slit 144 of the mask (here, a mask image is schematically 140
Indicate. The light 145 that has passed through (1) is applied to the resist 142 and the resist undergoes a photolytic reaction. However, a part of the light is reflected by the surface of the AL film as in 143 and causes a photolysis reaction of the resist. Further, a part of the light is reflected by the step on the surface of the AL film where the shape of the step 123 (b) is left, and reacts at a position where it is not desired to cause a reaction, such as 146, and the original photodecomposition reaction of the resist is performed. As a result, the pattern of the resist 142 on the substrate is narrowed when it is larger than the original gap 144 on the mask and widened at other times. On the contrary, it led to obstacles such as open wiring (breakage).

【００２７】第２はマスクアライナーの焦点深度の問題
である。The second problem is the depth of focus of the mask aligner.

【００２８】一般にフォトリソの解像度の向上の為には
被露光面が平坦でマスクアライナーがもつ焦点深度内で
なるべく高低がないことが望ましいとされているがゲー
ト電極の高さが高ければ高いほどこの点で不利となって
しまう。In order to improve the resolution of photolithography, it is generally desirable that the exposed surface is flat and the height of the gate electrode is as low as possible within the depth of focus of the mask aligner. It is disadvantageous in terms.

【００２９】ついでエッチング工程の不具合について述
べる。Next, problems in the etching process will be described.

【００３０】高集積のＬＳＩを得る為のエッチングを行
なう為には例えば配線に於てライン／スペースを狭く実
現する目的で異方性の高いドライエッチングを用いるの
が一般的である。このエッチングに於ては段差が急峻で
あればあるほど段差部でのエッチング残り（ストリンガ
ーあるいはフィラメントなどと呼ばれる）が発生し配線
−配線間のショートなど発生する要因となっていた。In order to perform etching for obtaining a highly integrated LSI, for example, dry etching having high anisotropy is generally used for the purpose of realizing a narrow line / space in wiring. In this etching, the steeper the step, the more the etching residue (called stringer or filament) is generated at the step, which is a factor of causing a short circuit between wirings.

【００３１】この障害を避ける為、従来ゲート電極１１
７の高さが高ければ高いほど上記不良を避ける為マスク
上のギャップ１４４をあらかじめ広く設定せざるを得ず
このことがＣＭＯＳ部の集積度の向上を妨げる要因とな
っていた。In order to avoid this obstacle, the conventional gate electrode 11 is used.
The higher the height of 7 is, the wider the gap 144 on the mask has to be set in advance in order to avoid the above defects, which is a factor that hinders the improvement of the integration degree of the CMOS portion.

【００３２】この発明は以上述べた （１）ＬＤＤのＰ^- 層とベース層の形成工程が共通化で
きない。According to the present invention described above, (1) the steps of forming the P ^- layer and the base layer of the LDD cannot be made common.

【００３３】（２）外部ベース層のエミッタ拡散層がぶ
つかることによるＥＢ間の耐圧劣化やＥＢ間接合容量が
増加する。(2) The breakdown voltage between EBs and the junction capacitance between EBs increase due to the collision of the emitter diffusion layer of the external base layer.

【００３４】（３）実効エピ厚がばらつくことによるＣ
Ｅ間耐圧ＢＶ_CEO がばらつく。(3) C due to variations in effective epi thickness
The withstand voltage BV _CEO between E varies.

【００３５】（４）ＥＢ接合の終端部がＣＶＤ酸化膜と
接することによりコレクタ電流の小なる領域でｈ_FEが低
下する。(4) Since the end portion of the EB junction is in contact with the CVD oxide film, h _FE is reduced in the region where the collector current is small.

【００３６】（５）ＣＭＯＳのゲート電極の段差が大き
いことにより、フォトリソの最小解像度が低下し、エッ
チング時のエッチング残りが発生し、ＣＭＯＳの集積度
が向上しない。(5) Since the step difference of the gate electrode of the CMOS is large, the minimum resolution of photolithography is lowered, etching residue is generated during etching, and the integration degree of CMOS is not improved.

【００３７】などの問題点を除去し、すぐれたＢｉＣＭ
ＯＳ集積回路を提供することを目的とする。Excellent BiCM by eliminating problems such as
It is an object to provide an OS integrated circuit.

【００３８】[0038]

【課題を解決するための手段】この発明は前述の目的実
現のため、ＴＥＯＳ（テトラエチルオルソシリケート）
膜を第一のサイドウォール膜として用い、ＭＯＳのＬＤ
Ｄのオフセット領域として画定する為にこれを用い又、
同じくこれをバイポーラのベースポリシリコン電極とエ
ミッタポリシリコン電極との絶縁膜としても用いるよう
にしたこと、さらにバイポーラのベース打込み領域を画
定する目的でもこの膜を用いるようにした。さらに第２
のサイドウォール膜として、ポリシリコン膜あるいはＳ
ｉ₃ Ｎ₄膜などベース上の薄い酸化膜をウェットエッチ
ングでエッチングするにあたり、選択比が大きくエッチ
ング防止膜となる膜を用いてエミッタ領域を開孔するこ
とにより、（１）ベース層表面のシリコンをエッチング
しない、（２）エミッタポリシリコン形成領域をベース
打込み領域よりさらに内側に開孔し画定することができ
るようにして、ＬＤＤのＰ^- 層とベース層が同時に形成
でき、外部ベース層とエミッタ拡散層がぶつかることな
くかつ実効エピ厚がばらつくことのない集積回路が提供
できるようにしたものである。In order to achieve the above-mentioned object, the present invention has TEOS (tetraethyl orthosilicate).
LD of MOS using the film as the first sidewall film
Use this to define the offset region of D,
Similarly, this film is also used as an insulating film between the bipolar base polysilicon electrode and the emitter polysilicon electrode, and this film is also used for the purpose of defining the bipolar base implantation region. And second
As a side wall film of polysilicon or S
When a thin oxide film such as an i ₃ N ₄ film on the base is etched by wet etching, the emitter region is opened by using a film that has a large selection ratio and serves as an etching prevention film. (2) The P ^- layer and the base layer of the LDD can be formed at the same time by making it possible to define the emitter polysilicon formation region by opening a hole further inward than the base implantation region, and (2) forming the external base layer and the emitter. It is possible to provide an integrated circuit in which the diffusion layer does not collide and the effective epi thickness does not vary.

【００３９】さらに、ＴＥＯＳ膜の下部に薄い酸化膜を
配置することにより界面準位の増加のない良好な集積回
路を得ることができる。Furthermore, by arranging a thin oxide film under the TEOS film, a good integrated circuit without increasing the interface state can be obtained.

【００４０】また、ポリシリコン膜／ＷＳｉ（タングス
テンシリサイド）などの高融点金属膜／ＣＶＤ ＳｉＯ
₂ 膜の３層で構成されるバイポーラのベース電極に対
し、ＣＭＯＳのゲート電極はポリシリコン膜／ＷＳｉの
２層構成にすることにより、さらにＣＭＯＳの集積度を
向上させることができる。Further, a polysilicon film / high melting point metal film such as WSi (tungsten silicide) / CVD SiO 2
By forming the gate electrode of the CMOS into a two-layer structure of the polysilicon film / WSi in contrast to the bipolar base electrode composed of _two layers of the three films, the integration degree of the CMOS can be further improved.

【００４１】[0041]

【作用】前述したように本発明によれば、ＭＯＳのゲー
ト電極、バイポーラのベース電極を画定したのち、ＴＥ
ＯＳ酸化膜で全面をおおい、ＬＤＤＮ^- 層を形成しての
ち、ＬＤＤＰ^- 層とベース層を同時形成するようにした
ので、マスクを一枚減じることができる。さらにそのの
ち、ポリシリコン（ｏｒ Ｓｉ₃ Ｎ₄ ）でサイドウォー
ルを形成し、このサイドウォールをエッチング防止膜と
してエミッタ開孔部を画定することにより、ベース領域
より内側にエミッタ領域を画定できることから、外部ベ
ースの拡散長を減ずることができ、外部ベースとエミッ
タがぶつかることによる耐圧劣化、接合容量の増加が防
止できる。かつこのエッチングにウェットエッチングを
用いることにより、シリコン基板表面がエッチングされ
ることを防止し、実効エピタキシャル層の厚さがばらつ
くことが防止できることから、ＢＶ_CEO のばらつきを防
止できる。As described above, according to the present invention, after defining the MOS gate electrode and the bipolar base electrode, the TE
Since the entire surface is covered with the OS oxide film to form the LDDN ^- layer and then the LDDP ^- layer and the base layer are simultaneously formed, one mask can be eliminated. Further, after that, by forming a sidewall with polysilicon (or Si ₃ N ₄ ) and defining the emitter opening portion using this sidewall as an etching prevention film, the emitter region can be defined inside the base region. It is possible to reduce the diffusion length of the external base, and it is possible to prevent the breakdown voltage from increasing and the junction capacitance from increasing due to collision between the external base and the emitter. In addition, by using wet etching for this etching, it is possible to prevent the surface of the silicon substrate from being etched and prevent the thickness of the effective epitaxial layer from varying, so that the variation of BV _CEO can be prevented.

【００４２】さらに、ＴＥＯＳ酸化膜の下に薄い酸化膜
を配置することにより、低コレクタ電流域でのｈ_FEの低
下も防止できる。Further, by arranging a thin oxide film under the TEOS oxide film, it is possible to prevent the decrease of h _FE in the low collector current region.

【００４３】また、ＣＭＯＳのゲート電極を２層構造に
したことにより、集積度が向上する。Further, the CMOS gate electrode having a two-layer structure improves the degree of integration.

【００４４】[0044]

【実施例】本発明の第１の実施例を図１，図２（Ａ）〜
（Ｈ）により順に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention is shown in FIGS.
(H) will be described in order.

【００４５】図１（Ａ） Ｐ型１０〜２０Ω・ｃｍのシ
リコン基板１００に、従来同様Ｎ型埋込み層１０１を層
抵抗４０Ω／□拡散の深さ３．０μｍで将来バイポーラ
を形成する位置へ１０１（ａ），将来ＰＭＯＳを形成す
る位置へ１０１（ｂ）各々形成する。ついでＮ型エピタ
キシャル層１０２を５Ω・ｃｍ１．４μｍの厚さで成長
させる。基板表面よりＰウェル層１０３を表面濃度５×
１０¹⁶・拡散の深さ１．４μｍとなるよう拡散し、バイ
ポーラの分離層とＮＭＯＳのＰウェル領域を形成する。
ついでＰ（リン）などのＮ型不純物を表面濃度５×１０
¹⁶拡散の深さ１．４μｍとなるようイオン注入で注入し
たのち拡散し、各々１０１（ａ）や１０１（ｂ）と接続
することによりバイポーラのコレクタ領域１９４（ａ）
とＰＭＯＳのＮウェル層１０４（ｂ）を同時に形成す
る。ついでＬｏｃｏｓ法を用いて、７０００Åの厚いフ
ィールドの酸化膜１０５とバイポーラのコレクタとり出
し領域１０６，バイポーラのベース・エミッタ形成領域
１０７，ＮＭＯＳ形成領域１０８，ＰＭＯＳ形成領域１
０９を得る。FIG. 1 (A) A P-type silicon substrate 100 having a resistance of 10 to 20 .OMEGA.cm is provided with an N-type buried layer 101 in the same manner as in the conventional case with a layer resistance of 40 .OMEGA ./. Quadrature. (A), 101 (b) is formed at a position where a PMOS will be formed in the future. Then, the N-type epitaxial layer 102 is grown to a thickness of 5 Ω · cm 1.4 μm. Surface concentration of P well layer 103 is 5 × from the substrate surface
10 ¹⁶ · Diffuse to a diffusion depth of 1.4 μm to form a bipolar isolation layer and an NMOS P well region.
Then, N type impurities such as P (phosphorus) are added to the surface concentration 5 × 10.
¹⁶ Ion implantation is performed so that the depth of diffusion is 1.4 μm, and then diffusion is performed, and by connecting with 101 (a) and 101 (b), respectively, a bipolar collector region 194 (a) is formed.
And the N well layer 104 (b) of the PMOS are simultaneously formed. Then, using the Locos method, a thick field oxide film 105 of 7000Å, a bipolar collector extraction region 106, a bipolar base / emitter formation region 107, an NMOS formation region 108, and a PMOS formation region 1 are formed.
To get 09.

【００４６】図１（Ｂ） ついで８５０℃のウェットＯ
₂ 雰囲気で酸化処理を行ないことにより、１２０Åのゲ
ート酸化膜１１０を形成し、周知のフォト（フォトリソ
グラフィ）・エッチング技術でバイポーラ形成領域１１
１のゲート酸化膜をエッチング除去する。FIG. 1 (B), then wet O at 850 ° C.
The gate oxide film 110 of 120 Å is formed by performing the oxidation treatment in ₂ atmosphere, and the bipolar formation region 11 is formed by the well-known photo (photolithography) etching technique.
The gate oxide film of No. 1 is removed by etching.

【００４７】図１（Ｃ） 全面にノンドープのポリシリ
コン膜１１２をＬＰＣＶＤ（減圧化学的気相成長）法で
２０００Å成長させ、スパッタ法でＷＳｉ（タングステ
ンシリサイド膜）１１３を蒸着する。ついでバイポーラ
のベース・エミッタ領域にボロンを４０ｋｅＶ，１×１
０¹⁵ｉｏｎｓ／ｃｍ² の条件でイオン注入（１１４）
し、ついでＭＯＳのゲート領域へリンを４０ｋｅＶ，１
×１０¹⁵ｉｏｎｓ／ｃｍ² の条件でイオン注入する。さ
らにノンドープのＣＶＤ ＳｉＯ₂ 膜１１６を２０００
Å基板全面に成長させる。FIG. 1C. A non-doped polysilicon film 112 is grown on the entire surface by LPCVD (Low Pressure Chemical Vapor Deposition) method to 2000Å, and WSi (Tungsten silicide film) 113 is deposited by sputtering method. Then, boron is added to the bipolar base / emitter region at 40 keV, 1 × 1.
Ion implantation under conditions of 0 ¹⁵ ions / cm ² (114)
Then, phosphorus is added to the gate region of the MOS at 40 keV, 1
Ion implantation is performed under the condition of × 10 ¹⁵ ions / cm ² . In addition, a non-doped CVD SiO ₂ film 116 is added to 2000
Å Grow on the entire surface of the substrate.

【００４８】図１（Ｄ） 周知のフォト・エッチング技
術を用いて、Ｎ−ＭＯＳのゲート電極１１７，ＰＭＯＳ
のゲート電極１１８，バイポーラのベース電極１１９そ
してエミッタ形成の為の開孔１２０を得る。ここまでの
工程は従来技術と何等変わるところはない。FIG. 1 (D) Using a well-known photo-etching technique, the gate electrode 117 of the N-MOS, the PMOS
A gate electrode 118, a bipolar base electrode 119, and an opening 120 for forming an emitter are obtained. The process up to this point is no different from the conventional technique.

【００４９】図１（Ｅ） ついで、リン（Ｐ⁺ ）を４０
ｋｅＶ，１×１０¹³／ｃｍ² の条件でイオン注入し、Ｌ
ＤＤＮ^- 層２を形成し、ボロン（Ｂ⁺ ）を３０ｋｅＶ，
３×１０¹³／ｃｍ² の条件でイオン注入し、ＬＤＤＰ^-
層３とバイポーラのベース層４を同時にイオン注入で形
成する。このときバイポーラのベース打込み領域（図中
Ｗ₄ で示す。）は図１（Ｄ）のエミッタの開孔１２０と
同一の幅で領域で画定される。ついで、全面にオゾンＴ
ＥＯＳ酸化膜１を５００Åを成長させる。従来のＣＶＤ
による酸化膜は段差被覆性が十分でなかった。つまり幾
何学的にシャドーイング効果（例えばＲ．Ｍ．Ｌｅｖｉ
ｎ，Ｋ．Ｅｖａｎｓ−Ｌｕｔｔｅｒｏｄｉｔ，ｉｂｉ
ｄ．，Ｖｏｌ．Ｂｌ（１９８３）Ｐ．５４に記載されて
いる）により、段差例えば図１（Ｄ）の１１７や１１９
の側面に上面と同じだけの厚さのＣＶＤ酸化膜を成長さ
せることができなかった。この為５００Åという薄い酸
化膜を形成しようとすると側面での成長が十分でなく、
その絶縁性に問題が残っていた。これに対して前述の表
面移動度の高い有機シリコン化合物を用いて絶縁膜の成
長を行なうオゾンＴＥＯＳ法は、表面マイグレーション
の平均自由工程が大きくなるにつれて立体角の局所的な
平均化が促進され段差被覆性とコンフォマリティが改善
される。従って図１（Ｅ）に示すように、段差の上面も
側面も均一に５００Åの酸化膜１を成長させることがで
きる。ここでバイポーラのベース４とＬＤＤＰ^- 層３の
打込み条件が、デバイスの目標性能からくる制約の為ど
うしても共通化できないときは、マスク枚数１枚を減ず
るという効果は減じられるものの、別々にコントロール
することは容易であり、かつその場合図１（Ｄ）の状態
でつまりゲート膜をチャネル防止膜としてＬＤＤＰ
^- ３，Ｎ^- 層２をイオン注入しＴＥＯＳ酸化膜１を成長
させたのちベース層４をイオン注入で形成するという工
程の順番を変更してもかまわない。Then, as shown in FIG. 1 (E), phosphorus (P ⁺ ) is added to 40
Ion implantation under the conditions of keV, 1 × 10 ¹³ / cm ² , L
A DDN ^- layer 2 is formed, and boron (B ⁺ ) is added at 30 keV,
Ion implantation was performed under the condition of 3 × 10 ¹³ / cm ² and LDDP ⁻
The layer 3 and the bipolar base layer 4 are simultaneously formed by ion implantation. At this time, the bipolar base implantation region (indicated by W ₄ in the drawing) is defined by a region having the same width as the emitter opening 120 of FIG. 1D. Next, ozone T on the entire surface
The EOS oxide film 1 is grown to 500 Å. Conventional CVD
The step coverage of the oxide film was not sufficient. That is, geometrically the shadowing effect (for example, RM Levi
n, K. Evans-Lutterodit, ibi
d. , Vol. Bl (1983) P.I. 54)), a step such as 117 or 119 in FIG.
The CVD oxide film having the same thickness as the upper surface could not be grown on the side surface of the. Therefore, when trying to form a thin oxide film of 500Å, the growth on the side surface is not sufficient,
There was a problem with its insulation. On the other hand, in the ozone TEOS method for growing an insulating film using the above-mentioned organic silicon compound having high surface mobility, the local averaging of the solid angle is promoted as the mean free path of surface migration increases, and the step difference is increased. Coverability and conformality are improved. Therefore, as shown in FIG. 1 (E), the oxide film 1 of 500 Å can be uniformly grown on the upper surface and the side surface of the step. If the implantation conditions of the bipolar base 4 and the LDDP ^- layer 3 cannot be made common due to the limitations of the target performance of the device, the effect of reducing the number of masks by one can be reduced, but they should be controlled separately. Is easy, and in that case, the LDDP is used in the state of FIG.
^- 3, N ^- layer 2 may be to change the order of the steps of the base layer 4 after growing the TEOS oxide film 1 is ion-implanted to form the ion implantation.

【００５０】図１（Ｆ） ついで全面にポリシリコン
（あるいはＳｉ₃ Ｎ₄ ）膜を３０００ÅＬＰＣＶＤ法で
成長させ周知のＲＩＥ法でエッチングし、各電極の横へ
サイドウォール層をバイポーラのエミッタ画定用として
（５），ＭＯＳのソースドレイン画定用に（６），その
他ついでにできてしまうもの（７）などを形成する。こ
のサイドウォール５〜７形成にあたっては、ポリシリコ
ン（あるいはＳｉ₃ Ｎ₄）膜は酸化膜との選択比が大き
くとれることからＴＥＯＳ酸化膜１がエッチングストッ
プの酸化膜として働きシリコン基板表面をエッチングす
ることはない。これがベースインプラ（注入）をサイド
ウォール形成より前に行なえる理由となっている。つい
で基板全面をＨＦ系のウェットエッチング液にひたし、
ＴＥＯＳ酸化膜１をエッチングすることによりエミッタ
開孔部８，コレクタ開孔部９，ＮＭＯＳのＳ／Ｄ開孔部
１０，ＰＭＯＳのＳ／Ｄ（ソース，ドレイン）開孔部１
１を得る。このエッチングに於てはウェット系のエッチ
ング液を用いることから、エミッタ開孔部８のベース層
４表面のシリコンをエッチング除去すること全くなく、
すでにイオン注入してあるベース層４のプロファイルを
ばらつかせることはない。又、このエッチングは従来例
に比してエミッタ部のみをエッチングする必要もなく、
全面エッチングを用いることができることから、マスク
合せ工程を１回削減することもできる。さらにエミッタ
開孔部８はサイドウォールのポリシリコン５で画定した
領域に開孔されることから（図中Ｗ₅ で示す）、ベース
開孔部の図１（Ｅ）のＷ₄ よりもサイドウォールのポリ
シリコン５の幅だけ内側に画定され、Ｗ₄ の２倍のサイ
ドウォール５の幅Ｗ₅ で与えられるようベース層４の内
側へ、のちにエミッタのポリシリコン電極１５が基板表
面と接する領域を画定することから、ベースポリシリコ
ン電極１１９から拡散する外部ベースの拡散の幅をマー
ジンをみて広くとる必要がなく、この拡散はベース層４
とくっつくように拡散するので良くなり、結果としてＣ
Ｅ（コレクタ，エミッタ）ショートやＥＢ（エミッタ，
ベース）接合耐圧の劣化やＥＢ接合容量の増加を防止す
ることができる。ところで一般にウェットエッチングは
エッチングの制御がドライエッチングに比して困難と言
われており、このエッチングに於てポリシリコンサイド
ウォール５の下部のＴＥＯＳ酸化膜１がエッチングされ
る（アンダーカットと呼ばれる）ということも発生する
が、５００ÅのＴＥＯＳ酸化膜＋１２０Åのゲート酸化
膜の酸化膜をウェハ全面に渡って確実にエッチング除去
する為のエッチング時間設定に於ては、アンダーカット
量は高々最大でも約２倍の１０００Å程度であり、サイ
ドウォールポリシリコン５の幅を１５００Å以上例えば
２０００Åに設定してやれば、Ｗ₅ がＷ₄ を追い越すこ
とは事実上あり得なくなる。つまり、従来例で示したよ
うに後工程の熱処理でエミッタポリシリコンから拡散し
たエミッタ層２１がベース層４を横方向に追いこすこと
がなくなる訳である。Then, a polysilicon (or Si ₃ N ₄ ) film is grown on the entire surface by a 3000Å LPCVD method and etched by a well-known RIE method, and a sidewall layer is formed beside each electrode to define a bipolar emitter. (5), (6) for defining the source / drain of the MOS, and others (7) that can be additionally formed are formed. In forming the sidewalls 5 to 7, since the polysilicon (or Si ₃ N ₄ ) film has a large selection ratio with the oxide film, the TEOS oxide film 1 acts as an etching stop oxide film to etch the surface of the silicon substrate. There is no such thing. This is the reason why the base implantation can be performed before the sidewall formation. Then, the whole surface of the substrate is dipped in an HF-based wet etching solution,
By etching the TEOS oxide film 1, the emitter opening 8, the collector opening 9, the NMOS S / D opening 10, the PMOS S / D (source, drain) opening 1 are formed.
Get one. Since a wet type etching solution is used in this etching, the silicon on the surface of the base layer 4 of the emitter opening 8 is not removed by etching.
The profile of the base layer 4 which has already been ion-implanted does not vary. Also, this etching does not need to etch only the emitter section as compared with the conventional example,
Since the whole surface etching can be used, the mask aligning step can be reduced once. Further, since the emitter opening portion 8 is opened in the region defined by the polysilicon 5 of the side wall (indicated by W ₅ in the drawing), the side wall portion is formed more than the side opening W _{4 in} FIG. Area defined by the width of the polysilicon 5 of the inside of the base layer 4 and then the polysilicon electrode 15 of the emitter is in contact with the substrate surface so as to be given by the width W ₅ of the sidewall 5 which is twice W _4. It is not necessary to make the width of the diffusion of the external base diffused from the base polysilicon electrode 119 wide with a margin, because the diffusion is defined.
It spreads so that it sticks together, which is good, and as a result, C
E (collector, emitter) short circuit and EB (emitter,
It is possible to prevent deterioration of the base) junction breakdown voltage and increase of the EB junction capacitance. By the way, it is generally said that wet etching is more difficult to control etching than dry etching, and in this etching, the TEOS oxide film 1 under the polysilicon sidewall 5 is etched (called undercut). However, when setting the etching time to reliably remove the 500 Å TEOS oxide film + 120 Å gate oxide film over the entire surface of the wafer, the undercut amount is at most about twice as large. If the width of the sidewall polysilicon 5 is set to 1500 Å or more, for example 2000 Å, it is virtually impossible for W ₅ to overtake W ₄ . That is, as shown in the conventional example, the emitter layer 21 diffused from the emitter polysilicon in the subsequent heat treatment does not overtake the base layer 4 in the lateral direction.

【００５１】図２（Ｇ） 全面にポリシリコンを成長さ
せ（ＬＰＣＶＤ法で２０００Å）、バイポーラのエミッ
タ領域１２（ａ）、コレクタ領域１２（ｂ）、ＮＭＯＳ
のＳ／Ｄ領域１２（ｃ）へＡｓを１×１０¹⁶／ｃｍ² ，
４０ｋｅＶの条件でイオン注入し、ついでポロンを１×
１０¹⁵／ｃｍ² ，４０ｋｅＶの条件でＰＭＯＳのＳ／Ｄ
領域１３へイオン注入し、フォトエッチング技術でバイ
ポーラのコレクタ電極１４，エミッタ電極１５，ＮＭＯ
ＳのＳ／Ｄ電極１６，ＰＭＯＳのＳ／Ｄ電極１７を画定
する。この図で示したように本実施例によると、バイポ
ーラのエミッタのＡｓとＮ−ＭＯＳのＳ／ＤのＡｓを共
通に注入できることから、従来に比してマスクを一枚減
ずることができる。又、この１２（ａ）のＡｓと１２
（ｂ）のＡｓはデバイスの要求機能から独立に制御する
必要が生じたとしてもこれは容易でありマスク１枚を追
加したとしても従来例とマスク数は同一となる。FIG. 2 (G) Polysilicon is grown on the entire surface (2000 Å by LPCVD method) to form a bipolar emitter region 12 (a), collector region 12 (b), and NMOS.
To the S / D region 12 (c) of 1 × 10 ¹⁶ / cm ² ,
Ion implantation is performed under the conditions of 40 keV, and then 1 × of polon
S / D of PMOS under the conditions of 10 ¹⁵ / cm ² and 40 keV
Ions are implanted into the region 13 and a bipolar collector electrode 14, an emitter electrode 15 and an NMO are formed by a photo-etching technique.
The S S / D electrode 16 and the PMOS S / D electrode 17 are defined. As shown in this figure, according to the present embodiment, since As of the bipolar emitter and As of the S / D of the N-MOS can be commonly injected, one mask can be reduced as compared with the conventional case. Also, As and 12 of this 12 (a)
Even if it is necessary to control As in (b) independently from the required function of the device, this is easy. Even if one mask is added, the number of masks is the same as the conventional example.

【００５２】図２（Ｈ） ついで全面にＢＰＳＧ膜１８
をＣＶＤ法で成長させ、９００℃，３０分の条件で熱処
理を行ない表面の平坦化を行なう。同時に、この熱処理
によりコレクタポリシリコン電極１４よりＡｓが拡散
し、コレクタ層１９がベースポリシリコン電極１１９よ
りボロンがシリコン基板に拡散し、外部ベース層２０が
形成されベース層４とくっつき、エミッタポリシリコン
電極１５よりＡｓがシリコン基板表面のベース層４へ拡
散し、エミッタ層２１が形成される。このエミッタ層２
１は先ほど詳しく述べたように決してベース層４を横方
向で追いこすことはない。又ＮＭＯＳのＳ／Ｄ電極１６
よりＡｓが拡散し、ＮＭＯＳ Ｓ／Ｄ２２がＰＭＯＳの
Ｓ／Ｄ電極１７よりＢが拡散し、ＰＭＯＳ Ｓ／Ｄ２３
が同時に形成される。ところで応力や、ＬＤＤ構造の最
適化の為、ＭＯＳのＳ／Ｄへポリシリコンが採用できな
い場合は、従来例と同様に図１（Ｆ）でサイドウォール
のポリシリコンは形成されており、かつＴＥＯＳ酸化膜
１は残されている状態で、ＭＯＳのＳ／Ｄ及びバイポー
ラのＮ⁺ コレクタをイオン注入法で注入し形成すれば、
図２（Ｇ）のポリシリコン形成後、１２（ａ）のみのイ
オン注入を行ないエミッタ電極１５のみ残すようエッチ
ングすれば、ＭＯＳに於て従来と同一構造のＭＯＳを得
ることができる。この場合もマスク数は以上説明したよ
うに従来と同一となることはあっても増加することはな
い。しかるのちにコンタクト開孔、配線工程を経てＢｉ
ＣＭＯＳ構造が完成する。2H. Then, the BPSG film 18 is formed on the entire surface.
Are grown by the CVD method, and heat treatment is performed at 900 ° C. for 30 minutes to flatten the surface. At the same time, As is diffused from the collector polysilicon electrode 14 by the heat treatment, boron is diffused from the collector layer 19 from the base polysilicon electrode 119 to the silicon substrate, and the external base layer 20 is formed to stick to the base layer 4 and the emitter polysilicon. As diffuses from the electrode 15 to the base layer 4 on the surface of the silicon substrate, and the emitter layer 21 is formed. This emitter layer 2
1 never catches the base layer 4 in the lateral direction as described in detail above. In addition, NMOS S / D electrode 16
As diffuses more, NMOS S / D22 diffuses B from the S / D electrode 17 of PMOS, PMOS S / D23
Are formed at the same time. By the way, if polysilicon cannot be used for the S / D of the MOS due to the stress and optimization of the LDD structure, the polysilicon of the sidewall is formed in FIG. If the S / D of MOS and the N ⁺ collector of bipolar are formed by ion implantation while the oxide film 1 is left,
After forming the polysilicon shown in FIG. 2G, by performing ion implantation of only 12 (a) and etching so as to leave only the emitter electrode 15, a MOS having the same structure as the conventional one can be obtained. Also in this case, the number of masks may be the same as the conventional one as described above, but it does not increase. After that, after contact opening and wiring process, Bi
The CMOS structure is completed.

【００５３】図６に本発明の第２の実施例の工程を示
し、以下に説明する。同図（Ａ）は、第１の実施例を示
した図１（Ｅ）と同一であり、ここまでの工程は第１の
実施例の図１（Ａ）から（Ｅ）まで同じであるので、そ
の説明は割愛し、その後の工程即図６（Ｂ）から説明す
る。FIG. 6 shows the steps of the second embodiment of the present invention, which will be described below. 1A is the same as FIG. 1E showing the first embodiment, and the steps up to this point are the same as FIGS. 1A to 1E of the first embodiment. The description is omitted, and the subsequent process will be described immediately with reference to FIG.

【００５４】図６（Ｂ）図６（Ａ）の工程についで、全
面にポリシリコン（あるいはＳｉ₃Ｎ₄ ）膜２５を３０
００ÅＬＰＣＶＤ法で成長させる。6 (B) Following the process of FIG. 6 (A), a polysilicon (or Si ₃ N ₄ ) film 25 is formed on the entire surface by 30.
00 Å Grow by LPCVD method.

【００５５】図６（Ｃ） 周知のフォトリソグラフィ技
術を用いて、バイポーラのエミッタ領域のみにレジスト
２６を残し、エッチングを行なうことにより、前記ポリ
シリコン膜２５をエミッタ領域２７のみを残しエッチン
グ除去する。FIG. 6C. By using a well-known photolithography technique, the resist 26 is left only in the bipolar emitter region and etching is performed to remove the polysilicon film 25 by leaving the emitter region 27 only.

【００５６】図６（Ｄ） レジスト２６を除去したの
ち、周知のＲＩＥ法を用いバイポーラのエミッタ領域画
定用のサイドウォール層２８を形成する。このサイドウ
ォール層２８で挟まれた領域Ｗ₅ は、先のＷ₄ より２倍
のサイドウォール幅及び２倍のＴＥＯＳ膜厚を減じた狭
い寸法を得ることができる。このサイドウォール２８形
成にあたっては、ポリシリコン膜（あるいはＳｉ₃ Ｎ₄
膜）は酸化膜との選択比が大きくとれることから、ＴＥ
ＯＳ酸化膜１がエッチングストップの酸化膜として働き
シリコン基板表面をエッチングすることはない。これが
ベース注入をサイドウォール形成より前に行なえる理由
となっている。After removing the resist 26, a side wall layer 28 for defining a bipolar emitter region is formed by using the well-known RIE method. The region W ₅ sandwiched by the sidewall layers 28 can have a narrower size by reducing the sidewall width twice and the TEOS film thickness twice as much as the previous W ₄ . In forming the sidewall 28, a polysilicon film (or Si ₃ N _{4 is used).}
Since the film) has a large selection ratio with the oxide film, TE
The OS oxide film 1 acts as an etching stop oxide film and does not etch the surface of the silicon substrate. This is the reason why the base implantation can be performed before the sidewall formation.

【００５７】図６（Ｅ） ついで、周知のフォトリソグ
ラフィ技術を用い、基板全面にフォトレジスト膜をコー
ティングしたのち、バイポーラのエミッタ領域のみ窓あ
けをおこない、ＨＦ系のウェットエッチング液に基板を
浸し、ＴＥＯＳ膜１を選択的にエッチング除去すること
により、エミッタ開孔部２９を得る。このエッチングに
於てはウェット系のエッチング液を用いることから、エ
ミッタ開孔部２９のベース層表面のシリコンをエッチン
グ除去することは全くなくすでにイオン注入してあるベ
ース層４のプロファイルをばらつかせることはない。
又、この工程でエミッタ窓あけの為のマスクを一枚必要
とするが、従来工程図４（Ｉ）でも説明したように、従
来工程に於てもこのマスクは必要とされることからエミ
ッタ窓あけ工程による工程増加はない。さらにエミツタ
開孔部２９はサイドウォール層のポリシリコン２８で画
定された領域に開孔されることから図中Ｗ₆ で示すよう
に、 Ｗ₆ ＝Ｗ₄ −２×（ＴＥＯＳ膜厚）−２×（サイドウォ
ール幅）＋２×（エンダーエッチング量） で画定される。ここでアンダーエッチング量は、エミッ
タ開孔領域２９に於てポリシリコンサイドウォール２８
の下端からＴＥＯＳ膜１が横方向にエッチングされる量
であり、通常ＴＥＯＳ膜１の厚さと同程度エッチングさ
れることから、この場合５００Åとなる。このことから
仮にＷ₆ がＷ₅ よりも２×アンダーエッチング量より拡
がるとしても、この開孔部２９で、後工程のエミッタの
ポリシリコン電極が基板表面と接する幅はこのＷ₆ で画
定することから、FIG. 6 (E). Then, using a well-known photolithography technique, a photoresist film is coated on the entire surface of the substrate, then a window is formed only in the bipolar emitter region, and the substrate is dipped in an HF-based wet etching solution. By selectively removing the TEOS film 1 by etching, the emitter opening 29 is obtained. Since a wet type etching solution is used in this etching, the silicon of the base layer surface of the emitter opening 29 is not removed by etching, and the profile of the base layer 4 which has already been ion-implanted is varied. There is no such thing.
Further, although one mask is required for opening the emitter window in this step, as described in FIG. 4I of the conventional process, this mask is also required in the conventional process. There is no additional process due to the drilling process. Further, since the emitter opening portion 29 is opened in the region defined by the polysilicon 28 of the sidewall layer, as shown by W ₆ in the figure, W ₆ = W ₄ −2 × (TEOS film thickness) −2 It is defined by x (sidewall width) + 2 x (ender etching amount). Here, the amount of under-etching is determined by the polysilicon sidewall 28 in the emitter opening region 29.
The amount of the TEOS film 1 is laterally etched from the lower end of the TEOS film 1 and is usually etched to the same extent as the thickness of the TEOS film 1. For this reason, even if W ₆ is wider than W _{5 by} more than 2 × under-etching amount, the width at which the polysilicon electrode of the emitter in the subsequent step is in contact with the substrate surface at this opening 29 should be defined by W _6. From

【００５８】[0058]

【数１】 [Equation 1]

【００５９】の関係より、ポリシリコンであるベース電
極１１９から拡散する外部ベースの拡散の幅をマージン
をみて拡くとる必要がなく、この拡散はベース層４と側
面で接するよう拡散するのみで良くなり、結果としてト
ランジスタのＣＥリークやＥＢ接合耐圧の劣化やＥＢ接
合容量の増加を防止することができる。つまり従来例で
示したように後の熱処理でエミッタポリシリコンから拡
散したエミッタ層２１がベース層４を横方向に追い越す
ことがなくなる訳である。From the above relationship, it is not necessary to widen the diffusion width of the external base diffused from the base electrode 119 made of polysilicon with a margin, and this diffusion only needs to be diffused so that the side surface is in contact with the base layer 4. As a result, CE leakage of the transistor, deterioration of the EB junction breakdown voltage, and increase of the EB junction capacitance can be prevented. That is, as shown in the conventional example, the emitter layer 21 diffused from the emitter polysilicon in the subsequent heat treatment does not overtake the base layer 4 in the lateral direction.

【００６０】図６（Ｆ） 全面にＬＰＣＶＤ法でポリシ
リコンを２０００Å成長し、Ａｓを１×１０¹⁶／ｃ
ｍ² ，４０ｋｅＶの条件でイオン注入し、バイポーラの
エミッタ領域を周知のアォトエッチング条件で選択的に
残しエミッタ電極１５を得る。このとき前項で説明した
エミッタマスクを共通で使用できることは言うまでもな
い。As shown in FIG. 6 (F), polysilicon is grown to 2000 Å on the entire surface by LPCVD, and As is 1 × 10 ¹⁶ / c.
Ion implantation is performed under the conditions of m ² and 40 keV, and the emitter electrode 15 is obtained by selectively leaving the bipolar emitter region under the known photo-etching conditions. At this time, it goes without saying that the emitter mask described in the previous section can be used in common.

【００６１】図６（Ｇ） イオン注入法でバイポーラの
コレクタ１９，ＮＭＯＳのソース・ドレイン２２にＡｓ
を１×１０¹⁶／ｃｍ² ，１００ｋｅＶの条件で、ついで
ボロン（ＢＦ₂ ）を１×１０¹⁵／ｃｍ² ，５０ｋｅＶの
条件でＰＭＯＳのソース・ドレイン２３へそれぞれ選択
的にイオン注入し、全面にＢＰＳＧ膜１８をＣＶＤ法で
成長させ、９００℃，３０分の条件でフローと呼ばれる
熱処理を行ない、表面の平坦化を行なう。同時にこの熱
処理により、エミッタのポリシリコン電極１５からエミ
ッタ拡散層２１が拡散し、ベースのポリシリコン電極１
１９から外部ベース層２０が拡散しＢｉＣＭＯＳ構造が
完成する。ここで図６（Ｊ）で説明したエミッタポリシ
リコン電極１５へのＡｓインプラと、図６（Ｋ）で説明
したＡｓインプラを同時に行ないイオン注入工程を１回
削減できることは改めて述べるまでもない。さらにエミ
ッタ層２１は先ほど詳しく述べたよう決してベース層４
を横方向に追いこすことはない。しかるのちにコンタク
ト開孔、配線工程を経てＢｉＣＭＯＳ構造が完成する。As shown in FIG. 6G, the bipolar collector 19 and the NMOS source / drain 22 are formed of As by the ion implantation method.
Under the conditions of 1 × 10 ¹⁶ / cm ² and 100 keV, and then with boron (BF ₂ ) under the conditions of 1 × 10 ¹⁵ / cm ² and 50 keV, the source / drain 23 of the PMOS is selectively ion-implanted to the entire surface. The BPSG film 18 is grown by the CVD method, and a heat treatment called a flow is performed under the condition of 900 ° C. for 30 minutes to flatten the surface. At the same time, by this heat treatment, the emitter diffusion layer 21 is diffused from the emitter polysilicon electrode 15 and the base polysilicon electrode 1
The external base layer 20 is diffused from 19 to complete the BiCMOS structure. It goes without saying that the ion implantation step can be reduced once by simultaneously performing the As implantation for the emitter polysilicon electrode 15 described in FIG. 6J and the As implantation described in FIG. 6K. Further, the emitter layer 21 is never the base layer 4 as described in detail above.
It doesn't overtake the sideways. After that, a BiCMOS structure is completed through a contact opening and a wiring process.

【００６２】図７、図８（Ａ）〜（Ｈ）に本発明の第３
の実施例の工程を示し、以下に説明する。図７（Ａ）
は、第１の実施例を示した図１（Ｅ）と同一であり、こ
こまでの工程は、第１の実施例の図１（Ａ）から（Ｅ）
まで同じであるので、その説明は省略し、その後の工
程、すなわち図７（Ｂ）から説明する。The third aspect of the present invention is shown in FIGS. 7 and 8A to 8H.
The steps of the embodiment will be shown and described below. FIG. 7 (A)
Is the same as FIG. 1E showing the first embodiment, and the steps up to here are shown in FIGS. 1A to 1E of the first embodiment.
Since the same is true, the description thereof will be omitted and the subsequent step, that is, FIG. 7B will be described.

【００６３】図７（Ｂ） 図７（Ａ）の工程についで、
全面にポリシリコン（あるいはＳｉ₃ Ｎ₄ ）膜２５を３
０００ÅＬＰＣＶＤ法で成長させる。FIG. 7B Following the process of FIG. 7A,
A polysilicon (or Si ₃ N ₄ ) film 25 is formed on the entire surface.
000Å Grow by LPCVD method.

【００６４】図７（Ｃ） 周知のフォトリソグラフィ技
術を用いて、バイポーラのエミッタ領域２７のみ、レジ
スト２６を除去する。この場合、開孔幅Ｗ₇ は、エミッ
タ領域２７の開孔幅Ｗ₄ より広く、ベース電極１１９上
に形成する。FIG. 7C: The resist 26 is removed only in the bipolar emitter region 27 by using a well-known photolithography technique. In this case, the opening width W ₇ is wider than the opening width W ₄ of the emitter region 27 and is formed on the base electrode 119.

【００６５】図７（Ｄ） 周知のＲＩＥ法を用い、バイ
ポーラのエミッタ領域２７のみエッチングして、バイポ
ーラのエミッタ領域画定用のサイドウォール層２８を形
成する。このサイドウォール層で挟まれた領域Ｗ₈ は、
前記Ｗ₄ より２倍のサイドウォール層２８の幅及び２倍
のＴＥＯＳ膜厚を減じた狭い寸法を得ることができる。
このサイドウォール層２８の形成にあたっては、ポリシ
リコン膜（あるいはＳｉ₃ Ｎ₄ 膜）は酸化膜との選択比
が大きくとれることから、ＴＥＯＳ酸化膜１が、エッチ
ングストップの酸化膜として働きシリコン基板表面をエ
ッチングすることはない。これがベース注入をサイドウ
ォール層形成前に行なえる理由となっている。この後、
レジスト膜２６を除去する。FIG. 7D: Using the well-known RIE method, only the bipolar emitter region 27 is etched to form the sidewall layer 28 for defining the bipolar emitter region. The region W ₈ sandwiched between the sidewall layers is
It is possible to obtain a narrow dimension in which the width of the sidewall layer 28 is twice that of W ₄ and the TEOS film thickness is twice that of W ₄ .
In forming the sidewall layer 28, since the polysilicon film (or Si ₃ N ₄ film) can have a large selection ratio with respect to the oxide film, the TEOS oxide film 1 functions as an oxide film for the etching stop and the surface of the silicon substrate. Will never be etched. This is the reason why the base implantation can be performed before forming the sidewall layer. After this,
The resist film 26 is removed.

【００６６】図７（Ｅ） 次に、ＨＦ系のウェットエッ
チング液に基板を浸し、ＴＥＯＳ膜１を選択的にエッチ
ング除去することによりエミッタ開孔部２９を得る。こ
の時、エミッタ領域２７以外は、ポリシリコン膜２５で
覆われているので、エッチングされることはない。この
エッチングにおいては、ウェット系のエッチング液を用
いるのでエミッタ開孔部２９のベース層表面のシリコン
をエッチング除去することは全くなく、すでにイオン注
入してあるベース層４のプロファイルをばらつかせるこ
とはない。この工程では、エミッタ領域開孔の為のエッ
チングはエミッタ領域２７の開孔部のみ選択的に行える
ので、図４（Ｉ）で説明したマスクを必要としないの
で、マスク数を１枚減ずることができる。さらに、エミ
ッタ開孔部２９は、サイドウォール層２８で画定された
領域に開孔されることから、図中Ｗ₉ で示すように、 Ｗ₉ ＝Ｗ₄ −２×（ＴＥＯＳ膜厚）−２×（サイドウォ
ール幅）＋２×（エンダーエッチング量） で画定される。ここで、アンダーエッチング量は、エミ
ッタ領域２７においてポリシリコンのサイドウォール層
２８の下端からＴＥＯＳ膜１が横方向にエッチングされ
る量であり、通常ＴＥＯＳ膜１の厚さと同程度エッチン
グされることから、この場合５００Åとなる。このこと
から仮にＷ₉ がＷ₈ よりも２×アンダーエッチング量よ
り拡がるとしても、この開孔部２９で、後工程のエミッ
タのポリシリコン電極が基板表面と接する幅はこのＷ₉
で画定することから、FIG. 7 (E) Next, the substrate is dipped in an HF-based wet etching solution to selectively remove the TEOS film 1 by etching to obtain an emitter opening 29. At this time, since the portions other than the emitter region 27 are covered with the polysilicon film 25, they are not etched. In this etching, since a wet type etching solution is used, the silicon on the surface of the base layer of the emitter opening 29 is never removed by etching, and the profile of the base layer 4 which has already been ion-implanted cannot be varied. Absent. In this step, since the etching for opening the emitter region can be selectively performed only in the opening of the emitter region 27, the mask described in FIG. 4 (I) is not required, so that the number of masks can be reduced by one. it can. Further, since the emitter hole portion 29 is opened in the region defined by the sidewall layer 28, as shown by W ₉ in the figure, W ₉ = W ₄ −2 × (TEOS film thickness) −2 It is defined by x (sidewall width) + 2 x (ender etching amount). Here, the under-etching amount is the amount in which the TEOS film 1 is laterally etched from the lower end of the polysilicon sidewall layer 28 in the emitter region 27, and is usually etched to the same extent as the thickness of the TEOS film 1. , In this case, 500Å. For this reason, even if W ₉ is wider than W ₈ by 2 × under-etching amount, the width at which the polysilicon electrode of the emitter in the subsequent step is in contact with the substrate surface is W ₉ at this opening 29.
Since it is defined by

【００６７】[0067]

【数２】 [Equation 2]

【００６８】の関係より、ポリシリコンであるベース電
極１１９から拡散する外部ベースの拡散の幅をマージン
をみて拡くする必要がなく、この拡散はベース層４と側
面で接するよう拡散するのみで良くなり、結果としてト
ランジスタのＣＥリークやＥＢ接合耐圧の劣化やＥＢ接
合容量の増加を防止することができる。つまり従来例で
示したように後の熱処理でエミッタポリシリコンから拡
散したエミッタ層２１がベース層４を横方向に追い越す
ことがなくなる訳である。From the above relationship, it is not necessary to widen the diffusion width of the external base diffused from the base electrode 119 made of polysilicon with a margin, and this diffusion only needs to be diffused so as to be in contact with the base layer 4 on the side surface. As a result, CE leakage of the transistor, deterioration of the EB junction breakdown voltage, and increase of the EB junction capacitance can be prevented. That is, as shown in the conventional example, the emitter layer 21 diffused from the emitter polysilicon in the subsequent heat treatment does not overtake the base layer 4 in the lateral direction.

【００６９】図７（Ｆ） 全面にＬＰＣＶＤ法でポリシ
リコンを２０００Å成長し、Ａｓを１×１０¹⁶／ｃ
ｍ² ，４０ｋｅＶの条件でイオン注入する。FIG. 7F. Polysilicon is grown to 2000 Å on the entire surface by the LPCVD method, and As is 1 × 10 ¹⁶ / c.
Ion implantation is performed under the conditions of m ² and 40 keV.

【００７０】図８（Ｇ） バイポーラのエミッタ領域を
周知のフォトエッチング条件で選択的に残しエミッタ電
極１５を得る。この時、エミッタ電極１５の幅Ｗ₁₀は、
開孔幅Ｗ₇ よりも小さくＷ₄ よりも広く形成する。FIG. 8 (G) The emitter electrode 15 is obtained by selectively leaving the bipolar emitter region under known photoetching conditions. At this time, the width W ₁₀ of the emitter electrode 15 is
It is formed to be smaller than the opening width W _{7 and} wider than W ₄ .

【００７１】図８（Ｈ） イオン注入法でバイポーラの
コレクタ１９，ＮＭＯＳのソース・ドレイン２２にＡｓ
を１×１０¹⁶／ｃｍ² ，１００ｋｅＶの条件で、ついで
ボロン（ＢＦ₂ ）を１×１０¹⁵／ｃｍ² ，５０ｋｅＶの
条件でＰＭＯＳのソース・ドレイン２３へそれぞれ選択
的にイオン注入し、全面にＢＰＳＧ膜１８をＣＶＤ法で
成長させ、９００℃，３０分の条件でフローと呼ばれる
熱処理を行ない、表面の平坦化を行なう。同時にこの熱
処理により、エミッタのポリシリコン電極１５からエミ
ッタ拡散層２１が拡散し、ベースのポリシリコン電極１
１９から外部ベース層２０が拡散しＢｉＣＭＯＳ構造が
完成する。さらに最近ＳＩＣ技術（Ｓｅｌｅｃｔｉｖｅ
ｌｙ Ｉｏｎ−ｉｍｐｌａｎｔｅｄ Ｃｏｌｌｅｃｔｏ
ｒ）と呼ばれる技術を用いて、ベース直下のコレクタ濃
度を高加速イオン注入によりＰ（リン）を打ち込んで上
昇させ、バイポーラの電流増加率はそのままで実効ベー
ス幅を短くすることにより、ｆ_T （遮断周波数）のみ向
上させる技術が発表されているが、本発明の製造方法に
於ても、図１（Ｈ）に示すようにバイポーラのエミッタ
領域画定用のサイドウォール形成後にＰ（リン）を３０
０ｋｅＶ，ｌＥ１２という条件で打ち込むことによりＳ
ＩＣ技術を応用し高ｆ_T のトランジスタを得ることがで
きる。As shown in FIG. 8 (H), the bipolar collector 19 and the NMOS source / drain 22 are As-doped by the ion implantation method.
Under the conditions of 1 × 10 ¹⁶ / cm ² and 100 keV, and then with boron (BF ₂ ) under the conditions of 1 × 10 ¹⁵ / cm ² and 50 keV, the source / drain 23 of the PMOS is selectively ion-implanted to the entire surface. The BPSG film 18 is grown by the CVD method, and a heat treatment called a flow is performed under the condition of 900 ° C. for 30 minutes to flatten the surface. At the same time, by this heat treatment, the emitter diffusion layer 21 is diffused from the emitter polysilicon electrode 15 and the base polysilicon electrode 1
The external base layer 20 is diffused from 19 to complete the BiCMOS structure. More recently, SIC technology (Selective
ly Ion-implanted Collecto
By using a technique called r), the collector concentration just below the base is increased by implanting P (phosphorus) by high-acceleration ion implantation, and the effective base width is shortened while maintaining the bipolar current increase rate, so that f _T ( Although a technique for improving only the cut-off frequency has been announced, in the manufacturing method of the present invention as well, as shown in FIG. 1H, P (phosphorus) is added to 30 after forming the sidewall for defining the bipolar emitter region.
By typing under the conditions of 0 keV and lE12, S
A high f _T transistor can be obtained by applying IC technology.

【００７２】次に、ＴＥＯＳ酸化膜の下に酸化膜を配置
した場合の実施例について説明する。Next, an example in which an oxide film is arranged below the TEOS oxide film will be described.

【００７３】図１０、図１１（Ａ）〜（Ｊ）に本発明の
第４の実施例の工程を示し、以下に説明する。図１０
（Ａ）は第１の実施例を示した図１（Ｄ）と同一であ
り、ここまでの工程は、第１の実施例の図１（Ａ）から
（Ｄ）までと同じであるので、その説明は省略し、その
後の工程、すなわち図１０（Ｂ）から説明する。10 and 11A to 11J show the steps of the fourth embodiment of the present invention, which will be described below. Figure 10
1A is the same as FIG. 1D showing the first embodiment, and the steps up to this point are the same as those in FIGS. 1A to 1D of the first embodiment, The description thereof is omitted, and the subsequent steps, that is, FIG. 10B will be described.

【００７４】図１０（Ｂ） 図１０（Ａ）の工程につい
で、８５０℃のウェットＯ₂ 雰囲気で酸化処理を行なう
ことにより、エミッタ形成のための開孔部のシリコン表
面を酸化し、薄い酸化膜（１００Å）２００を形成す
る。この時、バイポーラのベース電極１１９の側面２０
１（ａ）やＮＭＯＳ、ＰＭＯＳのゲート電極の側面２０
１（ｂ）も酸化され、酸化膜が形成される。この酸化
は、すでに形成されたウェル１０４（ａ）、１０４
（ｂ）、１０３のプロファイルを変更しないようにする
為、薄いことが望ましい。FIG. 10 (B) Following the step of FIG. 10 (A), an oxidation treatment is performed in a wet O ₂ atmosphere at 850 ° C. to oxidize the silicon surface in the openings for forming emitters, and thin oxidation is performed. A film (100Å) 200 is formed. At this time, the side surface 20 of the bipolar base electrode 119 is
1 (a), side surface 20 of NMOS or PMOS gate electrode
1 (b) is also oxidized to form an oxide film. This oxidation is due to the wells 104 (a), 104 already formed.
(B), 103 is preferably thin so as not to change the profile.

【００７５】図１０（Ｃ） ついで、リン（Ｐ⁺ ）を４
０ｋｅＶ，３×１０¹³／ｃｍ² の条件でイオン注入し、
ＬＤＤＮ^- 層２を形成し、ボロン（Ｂ⁺ ）を３０ｋｅ
Ｖ，３×１０¹³／ｃｍ² の条件でイオン注入し、ＬＤＤ
Ｐ^- 層３とバイポーラのベース層４を同時にイオン注入
で形成する。このときバイポーラのベース打込み領域
（図中Ｗ₁₁で示す。）は図１０（Ｃ）のエミッタの開孔
１２０と酸化により挟められた幅で画定される。つい
で、全面にオゾンＴＥＯＳ酸化膜１を５００Åを成長さ
せる。従来のＣＶＤによる酸化膜は段差被覆性が十分で
なかった。つまり幾何学的なシャドーイング効果（例え
ばＲ．Ｍ．Ｌｅｖｉｎ，Ｋ．Ｅｖａｎｓ−Ｌｕｔｔｅｒ
ｏｄｉｔ，ｉｂｉｄ．，Ｖｏｌ．Ｂｌ（１９８３）Ｐ．
５４に記載されている）により、段差例えば図１０
（Ｂ）の１１７，１１８，１１９の側面に上面と同じだ
けの厚さのＣＶＤ酸化膜を成長させることができなかっ
た。この為５００Åという薄い酸化膜を形成しようとす
ると側面での成長が十分でなく、その絶縁性に問題が残
っていた。これに対して前述の表面移動度の高い有機シ
リコン化合物を用いて絶縁膜の成長を行なうオゾンＴＥ
ＯＳ法は、表面マイグレーションの平均自由工程が大き
くなるにつれて立体角の局所的な平均化が促進され段差
被覆性とコンフォマリティが改善される。従って図１０
（Ｃ）に示すように、段差の上面も側面も均一に５００
Åの酸化膜１を成長させることができる。ここでバイポ
ーラのベース４とＬＤＤＰ^- 層３の打込み条件が、デバ
イスの目標性能からくる制約の為どうしても共通化でき
ないときは、マスク枚数１枚を減ずるという効果は減じ
られるものの、別々にコントロールすることは容易であ
り、かつその場合図１０（Ａ）の状態でつまりゲート膜
をチャネル防止膜としてＬＤＤＰ^-３，Ｎ^- 層２をイオ
ン注入しＴＥＯＳ酸化膜１を成長させたのちベース層４
をイオン注入で形成するという工程の順番を変更しても
かまわない。Then, as shown in FIG. 10C, phosphorus (P ⁺ ) is ^added to 4
Ion implantation is performed under the conditions of 0 keV and 3 × 10 ¹³ / cm ² .
Form LDDN ^- layer 2 and add boron (B ⁺ ) to 30 ke
Ion implantation was performed under the conditions of V, 3 × 10 ¹³ / cm ² and LDD
The P ⁻ layer 3 and the bipolar base layer 4 are simultaneously formed by ion implantation. At this time, the bipolar base implantation region (indicated by W ₁₁ in the drawing) is defined by the width sandwiched between the emitter opening 120 of FIG. 10C and the oxidation. Then, an ozone TEOS oxide film 1 is grown on the entire surface to a thickness of 500 Å. The conventional CVD oxide film does not have sufficient step coverage. That is, a geometric shadowing effect (for example, RM Levin, K. Evans-Lutter).
oddit, ibid. , Vol. Bl (1983) P.I.
54)), a step, for example, FIG.
It was not possible to grow a CVD oxide film having the same thickness as the upper surface on the side surfaces of 117, 118 and 119 in (B). For this reason, when an oxide film as thin as 500 Å was formed, the growth on the side surface was not sufficient, and there was a problem with its insulating property. On the other hand, ozone TE is used to grow an insulating film using the above-mentioned organosilicon compound having high surface mobility.
In the OS method, as the mean free path of surface migration increases, local averaging of solid angles is promoted, and step coverage and conformality are improved. Therefore, FIG.
As shown in (C), the top surface and the side surface of the step are uniformly 500
The Å oxide film 1 can be grown. If the implantation conditions for the bipolar base 4 and the LDDP ^- layer 3 cannot be made common due to the limitations of the target performance of the device, the effect of reducing the number of masks by one can be reduced, but they should be controlled separately. Is easy, and in that case, in the state of FIG. 10 (A), that is, using the gate film as a channel prevention film, the LDDP ^- 3, N ^- layer 2 is ion-implanted to grow the TEOS oxide film 1, and then the base layer 4 is grown.
You may change the order of the process of forming by ion implantation.

【００７６】この場合、ベースのイオン注入は１００Å
の酸化膜＋５００ÅのＴＥＯＳ酸化膜、すなわち６００
Åの酸化膜をチャネリング防止膜として注入できる為、
注入エネルギーを低エネルギー化することなくシリコン
表面のごく浅い領域に注入できることから、浅接合ベー
スを形成するのに有利となる。In this case, the base ion implantation is 100 Å
Oxide film + 500Å TEOS oxide film, ie 600
Since the Å oxide film can be injected as a channeling prevention film,
Since it can be implanted into a very shallow region of the silicon surface without lowering the implantation energy, it is advantageous for forming a shallow junction base.

【００７７】図１０（Ｄ） ついで、全面にポリシリコ
ン（あるいはＳｉ₃ Ｎ₄ ）膜２５を３０００Å、ＬＰＣ
ＶＤ法で成長させる。Next, as shown in FIG. 10 (D), a polysilicon (or Si ₃ N ₄ ) film 25 is formed on the entire surface by 3000 Å and LPC.
Grow by VD method.

【００７８】図１０（Ｅ） 周知のフォトリソグラフィ
技術を用いて、バイポーラのエミッタ領域以外にレジス
ト２６を残し、ＲＩＥによりエッチングを行なう。FIG. 10 (E) Using a well-known photolithography technique, etching is performed by RIE while leaving the resist 26 in regions other than the bipolar emitter region.

【００７９】図１０（Ｆ） このエッチングによりベー
ス開孔部の側壁にポリシリコンのサイドウォール２８と
レジスト２６で覆われていた領域２７のポリシリコンが
エッチングされないのでのこされる。このサイドウォー
ル層２８で挟まれた領域Ｗ₁₃は、先のＷ₁₁より２倍のサ
イドウォール幅及び２倍のＴＥＯＳ膜厚を減じた狭い寸
法を得ることができる。このサイドウォール２８形成に
あたっては、ポリシリコン膜（あるいはＳｉ₃ Ｎ₄ 膜）
は酸化膜との選択比が大きくとれることから、ＴＥＯＳ
酸化膜１がエッチングストップの酸化膜として働きシリ
コン基板表面をエッチングすることはない。これがベー
ス注入をサイドウォール形成より前に行なえる理由とな
っている。FIG. 10 (F) This etching does not etch the polysilicon in the region 27 covered with the sidewalls 28 of polysilicon and the resist 26 on the sidewalls of the base openings. The region W ₁₃ sandwiched by the sidewall layers 28 can have a narrower dimension by reducing the sidewall width twice and the TEOS film thickness twice as much as the above W ₁₁ . When forming the sidewall 28, a polysilicon film (or Si ₃ N ₄ film) is used.
Has a large selectivity with respect to the oxide film, so TEOS
The oxide film 1 acts as an oxide film for etching stop and does not etch the surface of the silicon substrate. This is the reason why the base implantation can be performed before the sidewall formation.

【００８０】図１１（Ｇ） フォトレジスト２６を残し
たままもしくはフォトレジスト２６を除去したのちＨＦ
系のウェットエッチング液に基板を浸し、ＴＥＯＳ膜１
および薄い酸化膜２００を選択的にエッチング除去する
ことにより、エミッタ開孔部２９を得る。このエッチン
グに於てはウェット系のエッチング液を用いることか
ら、エミッタ開孔部２９のベース層表面のシリコンをエ
ッチング除去することは全くなくすでにイオン注入して
あるベース層４のプロファイルをばらつかせることはな
い。FIG. 11G shows HF after leaving the photoresist 26 or after removing the photoresist 26.
The substrate is dipped in the wet etching solution of the system, and the TEOS film 1
The emitter opening 29 is obtained by selectively removing the thin oxide film 200 by etching. Since a wet type etching solution is used in this etching, the silicon of the base layer surface of the emitter opening 29 is not removed by etching, and the profile of the base layer 4 which has already been ion-implanted is varied. There is no such thing.

【００８１】又、このエッチング工程は（Ｅ）のフォト
リソグラフィで用いたマスク以外に追加のマスクが不必
要であることから従来に比してマスク数を一枚減ずるこ
とができる。又、この工程でエミッタ窓あけの為のマス
クを一枚必要とするが、従来工程図４（Ｉ）でも説明し
たように、従来工程に於てもこのマスクは必要とされる
ことからエミッタ窓あけ工程による工程増加はない。さ
らにエミッタ開孔部２９はサイドウォール層のポリシリ
コン２８で画定された領域に開孔されることから図中Ｗ
₁₄で示すように、 Ｗ₁₄＝Ｗ₁₁−２×（ＴＥＯＳ膜厚）−２×（サイドウォ
ール幅）＋２×（エンダーエッチング量） で画定される。ここでアンダーエッチング量は、エミッ
タ開孔領域２９に於てポリシリコンサイドウォール２８
の下端からＴＥＯＳ膜１および薄い酸化膜２００が横方
向にエッチングされる量であり、通常ＴＥＯＳ膜１の厚
さと薄い酸化膜２００の厚さの和と同程度エッチングさ
れることから、この場合５００Å＋１００Å＝６００Å
となる。このことから仮にＷ₁₄がＷ₁₃よりも２×アンダ
ーエッチング量より拡がるとしても、この開孔部２９
で、後工程のエミッタのポリシリコン電極が基板表面と
接する幅はこのＷ₁₄で画定することから、Further, in this etching step, an additional mask other than the mask used in the photolithography of (E) is unnecessary, so that the number of masks can be reduced by one as compared with the conventional one. Further, although one mask is required for opening the emitter window in this step, as described in FIG. 4I of the conventional process, this mask is also required in the conventional process. There is no additional process due to the drilling process. Further, since the emitter hole portion 29 is opened in the region defined by the polysilicon 28 of the side wall layer, W in the figure is shown.
_As indicated by ₁₄ , W ₁₄ = W ₁₁ −2 × (TEOS film thickness) −2 × (sidewall width) + 2 × (under-etching amount). Here, the amount of under-etching is determined by the polysilicon sidewall 28 in the emitter opening region 29.
Is the amount by which the TEOS film 1 and the thin oxide film 200 are laterally etched from the lower end of the TEOS film 1, and is generally etched to the same extent as the sum of the thickness of the TEOS film 1 and the thickness of the thin oxide film 200. In this case, 500Å + 100Å = 600Å
Becomes For this reason, even if W ₁₄ is wider than W ₁₃ by 2 × under-etching amount, this opening 29
Since the width at which the polysilicon electrode of the emitter in the subsequent step contacts the substrate surface is defined by this W ₁₄ ,

【００８２】[0082]

【数３】 [Equation 3]

【００８３】の関係より、ポリシリコンであるベース電
極１１９から拡散する外部ベースの拡散の幅をマージン
をみて拡くする必要がなく、この拡散はベース層４と側
面で接するよう拡散するのみで良くなり、結果としてト
ランジスタのＣＥリークやＥＢ接合耐圧の劣化やＥＢ接
合容量の増加を防止することができる。つまり従来例で
示したように後の熱処理でエミッタポリシリコンから拡
散したエミッタ層２１がベース層４を横方向に追い越す
ことがなくなる訳である。From the above relationship, it is not necessary to increase the width of the diffusion of the external base diffused from the base electrode 119 made of polysilicon with a margin in mind, and this diffusion only needs to be diffused so as to contact the base layer 4 on the side surface. As a result, CE leakage of the transistor, deterioration of the EB junction breakdown voltage, and increase of the EB junction capacitance can be prevented. That is, as shown in the conventional example, the emitter layer 21 diffused from the emitter polysilicon in the subsequent heat treatment does not overtake the base layer 4 in the lateral direction.

【００８４】図１１（Ｈ） 全面にＬＰＣＶＤ法でポリ
シリコン２０３を２０００Å成長し、Ａｓ２０２を１×
１０¹⁶／ｃｍ² ，４０ｋｅＶの条件でイオン注入する。FIG. 11H: Polysilicon 203 is grown to 2000 Å on the entire surface by LPCVD, and As 202 is grown to 1 ×.
Ion implantation is performed under the conditions of 10 ¹⁶ / cm ² and 40 keV.

【００８５】図１１（Ｉ） バイポーラのエミッタ領域
を周知のフォトエッチング条件で選択的に残しエミッタ
電極１５を得る。このときエミッタ電極の幅Ｗ₁₅は先に
図１０（Ｅ）で説明したレジスト２６のない場所の開孔
幅Ｗ₁₂より狭い（Ｗ₁₅＜Ｗ₁₂）ことが望ましい。なぜな
らばもしＷ₁₅がＷ₁₂より広い場合あるいは一部がＷ₁₂よ
りはみ出している場合、エミッタ電極１５の膜厚に厚い
場所と薄い場所のばらつきが生じこののちの基板表面の
平坦化処理に於て障害が発生することがあるからであ
る。FIG. 11 (I) An emitter electrode 15 is obtained by selectively leaving the bipolar emitter region under known photoetching conditions. At this time, it is desirable that the width W _{15 of the} emitter electrode is narrower than the opening width W _{12 in the} place where the resist 26 is not formed as described above with reference to FIG. 10E (W ₁₅ <W ₁₂ ). This is because if W ₁₅ is wider than W ₁₂ or if part of it is out of W ₁₂ , the film thickness of the emitter electrode 15 will be varied between thick and thin portions, and in the subsequent flattening process of the substrate surface. This may cause a failure.

【００８６】図１１（Ｊ） イオン注入法でバイポーラ
のコレクタ１９，ＮＭＯＳのソース・ドレイン２２にＡ
ｓを１×１０¹⁶／ｃｍ² ，１００ｋｅＶの条件で、つい
でボロン（ＢＦ₂ ）を１×１０¹⁵／ｃｍ² ，５０ｋｅＶ
の条件でＰＭＯＳのソース・ドレイン２３へそれぞれ選
択的にイオン注入し、全面ＢＰＳＧ膜１８をＣＶＤ法で
成長させ、９００℃，３０分の条件でフローと呼ばれる
熱処理を行ない、表面の平坦化を行なう。同時にこの熱
処理により、エミッタのポリシリコン電極１５からエミ
ッタ拡散層２１が拡散し、ベースのポリシリコン電極１
１９から外部ベース層２０が拡散しＢｉＣＭＯＳ構造が
完成する。ここで図１１（Ｈ）で説明したエミッタポリ
シリコン電極１５へのＡｓインプラと、図１１（Ｊ）で
説明したＡｓインプラを同時に行ないイオン注入工程を
１回削減できることは改めて述べるまでもない。さらに
エミッタ層２１は先ほど詳しく述べたよう決してベース
層４を横方向に追い越すことはない。しかるのちにコン
タクト開孔，配線工程を経てＢｉＣＭＯＳ構造が完成す
る。さらに最近ＳＩＣ技術（Ｓｅｌｅｃｔｉｖｅｌｙ
Ｉｏｎ−ｉｍｐｌａｎｔｅｄ Ｃｏｌｌｅｃｔｏｒ）と
呼ばれる技術を用いて、ベース直下のコレクタ濃度を高
加速イオン注入によりＰ（リン）を打ち込んで上昇さ
せ、バイポーラの電流増幅率はそのままで実効ベース幅
を短くすることにより、ｆ_T （遮断周波数）のみ向上さ
せる技術が発表されているが、本発明の製造方法に於て
も、図１１（Ｇ）に示すようにバイポーラのエミッタ領
域画定用のサイドウォール形成後にＰ（リン）を３００
ｋｅＶ，ｌＥ１２という条件で打ち込むことによりＳＩ
Ｃ技術を応用し高ｆ_T のトランジスタを得ることができ
る。特にサイドウォール２８がＳｉ₃ Ｎ₄ のときはサイ
ドウォールに注入されたＰ（リン）はポリシリコン電極
１５に外方拡散することもなくポリシリコン電極１５か
らシリコン基板へ拡散されるエミッタ層２１へＰ（リ
ン）が混入してエミッタの深さをばらつかせるというト
ラブルもない。FIG. 11 (J) A is applied to the bipolar collector 19 and the NMOS source / drain 22 by the ion implantation method.
s is 1 × 10 ¹⁶ / cm ² , 100 keV, and then boron (BF ₂ ) is 1 × 10 ¹⁵ / cm ² , 50 keV.
In this condition, the source / drain 23 of the PMOS is selectively ion-implanted, the entire surface BPSG film 18 is grown by the CVD method, and a heat treatment called flow is performed at 900 ° C. for 30 minutes to flatten the surface. . At the same time, by this heat treatment, the emitter diffusion layer 21 is diffused from the emitter polysilicon electrode 15 and the base polysilicon electrode 1
The external base layer 20 is diffused from 19 to complete the BiCMOS structure. It goes without saying that the ion implantation step can be reduced once by performing the As implantation on the emitter polysilicon electrode 15 described with reference to FIG. 11H and the As implantation described with reference to FIG. 11J at the same time. Furthermore, the emitter layer 21 never overtakes the base layer 4 in the lateral direction, as described in detail above. After that, a BiCMOS structure is completed through a contact opening and a wiring process. More recently, SIC technology (Selective
By using a technique called “Ion-implanted Collector”, the collector concentration immediately below the base is increased by implanting P (phosphorus) by high-acceleration ion implantation and shortening the effective base width while maintaining the bipolar current amplification factor. Although a technique for improving only f _T (cutoff frequency) has been announced, in the manufacturing method of the present invention, as shown in FIG. 11 (G), P (phosphorus) is formed after forming a sidewall for defining a bipolar emitter region. ) To 300
SI by typing under the conditions of keV and lE12
A high f _T transistor can be obtained by applying the C technology. Particularly when the sidewall 28 is Si ₃ N ₄ , the P (phosphorus) injected into the sidewall does not diffuse outward into the polysilicon electrode 15 and diffuses from the polysilicon electrode 15 into the silicon substrate to the emitter layer 21. There is no problem that P (phosphorus) is mixed and the depth of the emitter varies.

【００８７】次に図１２、図１３（Ａ）〜（Ｌ）に本発
明の第５の実施例の工程を示し、以下に簡単に説明す
る。Next, FIGS. 12 and 13A to 13L show the steps of the fifth embodiment of the present invention, which will be briefly described below.

【００８８】本実施例は、第１の実施例の図１（Ｂ）で
除去した酸化膜をエミッタ形成予定領域９９９に残すこ
とにより、その酸化膜１１０をエッチングストッパとし
て用いるものである。このようにＴＥＯＳ膜１の下に酸
化膜１１０を配置することにより、前述の実施例におい
て、サイドウォール形成時に、オーバーエッチングされ
てしまっても、酸化膜１１０が存在するため、シリコン
基板表面がエッチングされることはない。In this embodiment, the oxide film removed in FIG. 1B of the first embodiment is left in the emitter formation planned region 999, and the oxide film 110 is used as an etching stopper. By arranging the oxide film 110 under the TEOS film 1 in this way, in the above-described embodiment, since the oxide film 110 exists even if overetching occurs during sidewall formation, the surface of the silicon substrate is etched. It will not be done.

【００８９】各工程の詳細な説明は、前述した実施例と
同様であるので（特に、図７、図８に示す第３の実施
例）、ここでは省略する。A detailed description of each step is the same as that of the above-described embodiment (especially, the third embodiment shown in FIGS. 7 and 8), and therefore will be omitted here.

【００９０】次に、図１６（Ａ）〜（Ｇ）に本発明の第
６の実施例の工程を示し、以下に説明する。図１６
（Ａ）〜（Ｃ）の工程は、図１（Ａ）〜（Ｃ）の工程と
同じであるので、その説明は省略し、その後の工程、す
なわち図１６（Ｄ）の工程から説明する。Next, FIGS. 16A to 16G show the steps of the sixth embodiment of the present invention, which will be described below. FIG.
Since the steps (A) to (C) are the same as the steps shown in FIGS. 1A to 1C, the description thereof will be omitted, and the subsequent steps, that is, the steps shown in FIG. 16D will be described.

【００９１】図１６（Ｄ） 周知のフォト・エッチング
技術を用いて、バイポーラ領域のＣＶＤ ＳｉＯ₂ 膜を
２０１をのこしＣＭＯＳ領域のＣＶＤ ＳｉＯ₂ 膜２０
２はエッチング除去する。FIG. 16D, by using the well-known photo-etching technique, the CVD SiO ₂ film in the bipolar region is bumped 201 and the CVD SiO ₂ film 20 in the CMOS region 20.
2 is removed by etching.

【００９２】図１６（Ｅ） 周知のフォト・エッチング
技術を用いてＮＭＯＳのゲート電極２０３、ＰＭＯＳの
ゲート電極２０４、バイポーラのベース電極１１９そし
てエミッタ形成の為の開孔１２０を得る。FIG. 16 (E) Using the well-known photo-etching technique, an NMOS gate electrode 203, a PMOS gate electrode 204, a bipolar base electrode 119 and an opening 120 for forming an emitter are obtained.

【００９３】図１６（Ｆ） ついで８５０℃のウェット
酸素雰囲気で酸化処理を行なうことによりエミッタ形成
の為の開孔のシリコン表面を薄く（１００Å）酸化する
（２０５）。このときバイポーラのベース電極１１９の
側面２０６やＮＭＯＳ，ＰＭＯＳのゲート電極の側面２
０７や上面２０８も酸化される。この酸化はすでに形成
したウエル１０４（ａ），１０４（ｂ）や１０３のプロ
ファイルを変更しないため、又、ゲートの幅を変化させ
ない為になるべく薄いことが望ましい。Then, as shown in FIG. 16 (F), an oxidation treatment is performed in a wet oxygen atmosphere at 850 ° C. to thinly (100 Å) oxidize the silicon surface of the opening for forming the emitter (205). At this time, the side surface 206 of the bipolar base electrode 119 and the side surface 2 of the NMOS and PMOS gate electrodes 2
07 and the upper surface 208 are also oxidized. It is desirable that this oxidation be as thin as possible because it does not change the profile of the wells 104 (a), 104 (b) and 103 already formed, and it does not change the width of the gate.

【００９４】図１６（Ｇ） ついで、リン（Ｐ⁺ ）を４
０ｋｅＶ，３×１０¹³／ｃｍ² の条件でイオン注入し、
ＬＤＤＮ^- 層２を形成し、ボロン（Ｂ⁺ ）を３０ｋｅ
Ｖ，３×１０¹³／ｃｍ² の条件でイオン注入し、ＬＤＤ
Ｐ^- 層３とバイポーラのベース層４を同時にイオン注入
で形成する。ついで、全面にオゾンＴＥＯＳ酸化膜１を
５００Åを成長させる。Then, phosphorus (P ⁺ ) is added to FIG.
Ion implantation is performed under the conditions of 0 keV and 3 × 10 ¹³ / cm ² .
Form LDDN ^- layer 2 and add boron (B ⁺ ) to 30 ke
Ion implantation was performed under the conditions of V, 3 × 10 ¹³ / cm ² and LDD
The P ⁻ layer 3 and the bipolar base layer 4 are simultaneously formed by ion implantation. Then, an ozone TEOS oxide film 1 is grown on the entire surface to a thickness of 500 Å.

【００９５】その後は、前述した実施例と同様にして、
ＢｉＣＭＯＳトランジスタが形成される。After that, in the same manner as the above-mentioned embodiment,
A BiCMOS transistor is formed.

【００９６】次に、図１７（Ａ）〜（Ｄ）に本発明の第
７の実施例の工程を示し、以下に説明する。Next, FIGS. 17A to 17D show steps of the seventh embodiment of the present invention, which will be described below.

【００９７】図１７（Ａ） 図１６（Ａ），（Ｂ）と同
じ工程の後、全面にポリシリコン膜２１１を３１００Å
ＬＰＣＶＤ法で成長させついでＳｉ₃ Ｎ₄ ２１２を１０
００ÅＬＰＣＶＤ法で成長したのちフォト・エッチング
工程を用いＣＭＯＳ領域のみ選択的にエッチング除去し
バイポーラ上の被覆膜２１２を得る。このフォトエッチ
ング工程で用いたレジストを残したままリンを４０ｋｅ
Ｖ １×１０¹⁵ｉｏｎｓ／ｃｍ² の条件でイオン注入１
１５し、しかるのちにレジストを除去する。FIG. 17 (A) After the same steps as in FIGS.
It is grown by LPCVD and then Si ₃ N ₄ 212 is added to 10
After growing by 00ÅLPCVD method, a photo-etching process is used to selectively remove only the CMOS region by etching to obtain a coating film 212 on the bipolar. With the resist used in this photoetching process left, phosphorus is removed at 40 ke
Ion implantation under the condition of V 1 × 10 ¹⁵ ions / cm ² 1
Then, the resist is removed.

【００９８】図１７（Ｂ） ついでＳｉ₃ Ｎ₄ ２１２′
をマスクにポリシリコン２１１を選択的に酸化２２００
ÅＬＣＭＯＳ領域上のみ酸化膜２１３を形成する。この
ときポリシリコン２１１は約１１００Å薄くなり結果と
してＣＨＯＳ上の厚さは第６の実施例中のポリシリコン
膜１１２の厚さと同一となる。Then, as shown in FIG. 17B, Si ₃ N ₄ 212 'is used.
The polysilicon 211 is selectively oxidized by using the mask as a mask 2200
Å The oxide film 213 is formed only on the LCMOS region. At this time, the polysilicon 211 is thinned by about 1100Å, and as a result, the thickness on CHOS becomes the same as the thickness of the polysilicon film 112 in the sixth embodiment.

【００９９】図１７（Ｃ） 次に、Ｓｉ₃ Ｎ₄ ２１２′
のみリン酸ボイルで除去し全面にボロンを４０ｋｅＶ
１×１０¹⁵ｉｏｎｓ／ｃｍ² の条件でイオン注入２１４
する。このときＣＭＯＳ上の酸化膜中にもボロンが注入
されるが加速電圧が低エネルギーであるためポリシリコ
ン中に注入されることはない。又、バイポーラ領域のポ
リシリコン厚をＣＭＯＳと同一あるいは第６の実施例と
同一にしたい時はボロン注入前に酸化膜２１３をマスク
に選択的に１１００Åエッチングすることにより第一の
実施例と同一のポリシリコン厚とすることもできる。こ
れは結果としてバイポーラ領域上の配線の集積度を向上
させることができる。FIG. 17 (C) Next, Si ₃ N ₄ 212 '
Remove only with phosphoric acid boil and 40keV of boron on the entire surface
Ion implantation 214 under the condition of 1 × 10 ¹⁵ ions / cm ²
To do. At this time, boron is also injected into the oxide film on the CMOS, but it is not injected into polysilicon because the acceleration voltage is low energy. When it is desired to make the polysilicon thickness of the bipolar region the same as that of the CMOS or the sixth embodiment, the same etching as in the first embodiment is performed by selectively etching 1100Å with the oxide film 213 as a mask before boron implantation. It can also be polysilicon thickness. As a result, the integration degree of the wiring on the bipolar region can be improved.

【０１００】図１７（Ｄ） ついで酸化膜２１３をＨＦ
系のウェットエッチでウェットエッチング除去したのち
スパッタ法でＷＳｉ１１３を１０００Å蒸着しノンドー
プのＣＶＤ ＳｉＯ₂ 膜１１６を２０００Å基板全面に
成長させる。Next, as shown in FIG. 17D, the oxide film 213 is HF
After removing by wet etching of the system, the WSi 113 is vapor-deposited by 1000 Å and the non-doped CVD SiO ₂ film 116 is grown on the entire surface of the 2000 Å substrate by the sputtering method.

【０１０１】その後は、前述の実施例と同様にして、Ｂ
ｉＣＭＯＳトランジスタが形成される。本実施例によれ
ば第６の実施例に比べマスク合わせ工程を１工程減ずる
ことができる。After that, in the same manner as the above-mentioned embodiment, B
An iCMOS transistor is formed. According to this embodiment, the number of mask aligning steps can be reduced by one compared with the sixth embodiment.

【０１０２】次に、図１８（Ａ），（Ｂ）に本発明の第
８の実施例の工程を示し、以下に説明する。Next, FIGS. 18A and 18B show the steps of the eighth embodiment of the present invention, which will be described below.

【０１０３】図１８（Ａ） 図１６（Ａ），（Ｂ）と同
じ工程を経た後、全面にノンドープのポリシリコン膜１
１２をＬＰＣＶＤ法で２０００Å成長させバイポーラの
ベース・エミッタ領域にボロンを４０ｋｅＶ、１×１０
¹⁵ｉｏｎｓ／ｃｍ² の条件でイオン注入１１４し、つい
でスパッタ法でＷＳｉ１１３を１０００Å蒸着しノンド
ープのＣＶＤ ＳｉＯ₂ 膜１１６を４０００Å基板全面
に成長させる。FIG. 18A After the same steps as those of FIGS. 16A and 16B, the non-doped polysilicon film 1 is entirely formed.
12 was grown by LPCVD method to 2000 Å and boron was added to the base / emitter region of bipolar with 40 keV, 1 × 10
Ion implantation 114 is performed under the conditions of ¹⁵ ions / cm ² , and then WSi 113 is deposited by 1000 Å by a sputtering method to grow a non-doped CVD SiO ₂ film 116 on the entire surface of 4000 Å substrate.

【０１０４】図１８（Ｂ） 周知のフォトエッチング技
術を用いてバイポーラ領域のＣＶＤＳｉＯ₂ 膜２０１を
のこしＣＭＯＳ領域のＣＶＤ ＳｉＯ₂ 膜２０２はエッ
チング除去する。[0104] FIG. 18 (B) known photo-etching technique CVD SiO ₂ of CMOS regions leaving the CVD SiO ₂ film 201 of the bipolar region using a film 202 is removed by etching.

【０１０５】しかるのちに全面へリン１１５を６０ｋｅ
Ｖ、１×１０¹⁵ｉｏｎｓ／ｃｍ² の条件でイオン注入す
るＣＭＯＳ領域はポリシリコン１１２中にリンが注入さ
れるもののバイポーラ領域は厚いＣＶＤ ＳｉＯ₂ 膜に
はばまれリンはＷＳｉ１１３やポリシリコン１１２まで
到達することなくＣＶＤ ＳｉＯ₂ ２０１中にとどま
る。しかるのちに基板を全面エッチングすることにより
選択的にリンがドープされたＣＶＤ ＳｉＯ₂ 膜２０１
のみ２０００Åエッチング除去し図１６（Ｄ）と同一の
形状を得る。After that, phosphorus 115 is applied to the entire surface at 60 ke
In the CMOS region where ions are implanted under the condition of V, 1 × 10 ¹⁵ ions / cm ² , phosphorus is implanted into the polysilicon 112, but the bipolar region is covered by the thick CVD SiO ₂ film, and phosphorus is contained in the WSi 113 and the polysilicon 112. It stays in the CVD SiO ₂ 201 without reaching. Then, the entire surface of the substrate is etched, so that the phosphorus-doped CVD SiO ₂ film 201 is selectively doped.
Only 2000 Å is removed by etching to obtain the same shape as in FIG.

【０１０６】その後は、前述の実施例と同様にして、Ｂ
ｉＣＭＯＳトランジスタが形成される。本実施例によれ
ば、第６の実施例に比べマスク合わせ工程を１工程減ず
ることができる。After that, in the same manner as the above-mentioned embodiment, B
An iCMOS transistor is formed. According to this embodiment, it is possible to reduce the number of mask alignment steps by one compared with the sixth embodiment.

【０１０７】[0107]

【発明の効果】以上説明したように本発明によれば、Ｍ
ＯＳのゲート電極，バイポーラのベース電極を画定した
のち、ＴＥＯＳ酸化膜で全面をおおい、ＬＤＤＮ^- 層を
形成してのちＬＤＤＰ^- 層とベース層を同時形成するよ
うにしたので、マスクを一枚減じることができる。さら
にその後、ポリシリコン（またはＳｉ₃ Ｎ₄ ）でサイド
ウォールを形成し、このサイドウォールをエッチング防
止膜としてエミッタ開孔部を画定することにより、ベー
ス領域より内側にエミッタ領域を画定できることから外
部ベースの拡散長を減ずることができ、外部ベースとエ
ミッタがぶつかることによる耐圧劣化，接合容量の増加
が防止できる。かつこのエッチングにウェットエッチン
グを用いることにより、シリコン基板表面がエッチング
されることを防止し、実効エピタキシャル層の厚さがば
らつくことが防止できることから、ＢＶ_CEO のばらつき
を防止できる。As described above, according to the present invention, M
After defining the OS gate electrode and bipolar base electrode, covering the entire surface with a TEOS oxide film, forming an LDDN ^- layer and then forming an LDDP ^- layer and a base layer at the same time, one mask is reduced. be able to. After that, by forming a sidewall with polysilicon (or Si ₃ N ₄ ) and defining the emitter opening portion using this sidewall as an etching prevention film, the emitter region can be defined inside the base region. The diffusion length can be reduced, and the breakdown voltage deterioration and the increase in junction capacitance due to the collision between the external base and the emitter can be prevented. In addition, by using wet etching for this etching, it is possible to prevent the surface of the silicon substrate from being etched and prevent the thickness of the effective epitaxial layer from varying, so that the variation of BV _CEO can be prevented.

【０１０８】また、ＴＥＯＳ酸化膜下に酸化膜を配置し
たことにより、ベース・エミッタ接合のシリコン基板表
面での終端部が熱酸化膜に接することから、表面再結合
電流の増加を抑え、コレクタ電流が小なる領域でｈ_FEの
低下を抑制することができる。Further, by arranging the oxide film under the TEOS oxide film, the end portion of the silicon substrate surface of the base-emitter junction is in contact with the thermal oxide film, so that the increase of the surface recombination current is suppressed and the collector current is suppressed. It is possible to suppress a decrease in h _{FE in} a region where is small.

【０１０９】また、ＣＭＯＳのゲート電極の高さを２層
構造にすることにより、その後のフォトリソ工程での解
像度を向上させ、ＣＭＯＳ領域の集積度が向上できる。Further, by forming the height of the gate electrode of the CMOS into a two-layer structure, the resolution in the subsequent photolithography process can be improved and the integration degree of the CMOS region can be improved.

【０１１０】以上のことから、保留のよいＬＤＤＭＯＳ
とセルファライン２層ポリシリコン構造をもつバイポー
ラを同一基板上に形成してなるＢｉＣＭＯＳを提供する
ことができる。From the above, LDDMOS with good retention
It is possible to provide a BiCMOS in which a bipolar having a self-aligned two-layer polysilicon structure is formed on the same substrate.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例（その１）を示す図。FIG. 1 is a diagram showing a first embodiment (No. 1) of the present invention.

【図２】本発明の第１の実施例（その２）を示す図。FIG. 2 is a diagram showing a first embodiment (No. 2) of the present invention.

【図３】従来例（その１）を示す図。FIG. 3 is a diagram showing a conventional example (No. 1).

【図４】従来例（その２）を示す図。FIG. 4 is a diagram showing a conventional example (No. 2).

【図５】従来例の問題点を説明するための拡大図。FIG. 5 is an enlarged view for explaining a problem of the conventional example.

【図６】本発明の第２の実施例を示す図。FIG. 6 is a diagram showing a second embodiment of the present invention.

【図７】本発明の第３の実施例（その１）を示す図。FIG. 7 is a diagram showing a third embodiment (No. 1) of the present invention.

【図８】本発明の第３の実施例（その２）を示す図。FIG. 8 is a diagram showing a third embodiment (No. 2) of the present invention.

【図９】従来例の問題点を説明するための拡大図。FIG. 9 is an enlarged view for explaining the problems of the conventional example.

【図１０】本発明の第４の実施例（その１）を示す図。FIG. 10 is a diagram showing a fourth embodiment (No. 1) of the present invention.

【図１１】本発明の第４の実施例（その２）を示す図。FIG. 11 is a diagram showing a fourth embodiment (No. 2) of the present invention.

【図１２】本発明の第５の実施例（その１）を示す図。FIG. 12 is a diagram showing a fifth embodiment (No. 1) of the present invention.

【図１３】本発明の第５の実施例（その２）を示す図。FIG. 13 is a diagram showing a fifth embodiment (No. 2) of the present invention.

【図１４】従来例の問題点を説明するための図。FIG. 14 is a diagram for explaining the problems of the conventional example.

【図１５】従来例の問題点を説明するための図。FIG. 15 is a diagram for explaining the problems of the conventional example.

【図１６】本発明の第６の実施例を示す図。FIG. 16 is a diagram showing a sixth embodiment of the present invention.

【図１７】本発明の第７の実施例を示す図。FIG. 17 is a diagram showing a seventh embodiment of the present invention.

【図１８】本発明の第８の実施例を示す図。FIG. 18 is a diagram showing an eighth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ ＴＥＯＳ酸化膜 ２ ＬＤＤＮ^- 層 ３ ＬＤＤＰ^- 層 ４ ベース層 ５，６，７ サイドウォール ８ エミッタ開孔部1 TEOS oxide film 2 LDDN ⁻ layer 3 LDDP ⁻ layer 4 base layer 5, 6, 7 sidewall 8 emitter opening

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長尾 健 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Ken Nagao 1-7-12 Toranomon, Minato-ku, Tokyo Oki Electric Industry Co., Ltd.

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】 主表面を有する半導体基板であって、前
記主表面に第１導電型のコレクタ領域が形成され、前記
コレクタ領域内の前記主表面にはベース領域形成予定領
域、前記ベース領域形成予定領域内の前記主表面にはエ
ミッタ領域形成予定領域を有する前記半導体基板を準備
する工程と、 前記主表面上前面に導電層を形成する工程と、 前記ベース領域形成予定領域を露出させる工程と、 前記ベース領域形成予定領域に第２導電型のベース領域
を形成する工程と、 前記ベース領域及び前記導電層上に第１の膜を形成する
工程と、 前記第１の膜上に前記第１の膜より選択比が十分に大き
い第２の膜を形成する工程と、 前記エミッタ領域形成予定領域を露出させる工程と、 前記エミッタ領域形成予定領域に第１導電型のエミッタ
領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。1. A semiconductor substrate having a main surface, wherein a collector region of the first conductivity type is formed on the main surface, and a base region formation planned region and the base region formation are formed on the main surface in the collector region. Preparing the semiconductor substrate having an emitter region formation planned region on the main surface in the planned region; forming a conductive layer on the front surface of the main surface; and exposing the base region formation planned region. Forming a second conductivity type base region in the base region formation planned region, forming a first film on the base region and the conductive layer, and forming a first film on the first film. Forming a second film having a selection ratio sufficiently higher than that of the film, exposing the emitter region formation scheduled region, and forming a first conductivity type emitter region in the emitter region formation scheduled region. The method of manufacturing a semiconductor device characterized by having a that step. 【請求項２】 前記第１の膜はテトラエチルオルソシリ
ケート膜であることを特徴とする請求項１記載の半導体
装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the first film is a tetraethyl orthosilicate film. 【請求項３】 前記第２の膜はポリシリコン膜であるこ
とを特徴とする請求項２記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 2, wherein the second film is a polysilicon film. 【請求項４】 前記第２の膜はＳｉ₃ Ｎ₄ 膜であること
を特徴とする請求項２記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 2, wherein the second film is a Si ₃ N ₄ film. 【請求項５】 前記半導体基板は、さらに、ＭＯＳ型ト
ランジスタの不純物形成予定領域を有し、前記ベース領
域を形成すると同時に前記不純物形成予定領域に不純物
領域を形成することを特徴とする請求項１記載の半導体
装置の製造方法。5. The semiconductor substrate further has an impurity formation planned region of a MOS transistor, and the impurity region is formed in the impurity formation planned region at the same time when the base region is formed. A method for manufacturing a semiconductor device as described above. 【請求項６】 前記第１の膜上に前記第１の膜より選択
比が十分に大きく第２の膜を形成する工程の後、前記エ
ミッタ領域形成予定領域上のみに前記第１及び第２の膜
を残すことを特徴とする請求項１記載の半導体装置の製
造方法。6. After the step of forming a second film having a selection ratio sufficiently higher than that of the first film on the first film, the first and second regions are formed only on the emitter region formation planned region. 2. The method for manufacturing a semiconductor device according to claim 1, wherein the film is left. 【請求項７】 前記第２の膜上に第３の膜を形成した
後、前記エミッタ領域形成予定領域を露出させることを
特徴とする請求項１記載の半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 1, wherein after the third film is formed on the second film, the region where the emitter region is to be formed is exposed. 【請求項８】 前記第３の膜はレジスト膜であることを
特徴とする請求項６記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 6, wherein the third film is a resist film. 【請求項９】 前記第１導電形はＮ型であり、前記第２
導電型はＰ型であることを特徴とする請求項１記載の半
導体装置の製造方法。9. The first conductivity type is N-type, and the second conductivity type is N-type.
The method of manufacturing a semiconductor device according to claim 1, wherein the conductivity type is P type. 【請求項１０】 前記半導体基板は、さらに、Ｎ型ＭＯ
ＳトランジスタのＮ型不純物領域形成予定領域とＰ型Ｍ
ＯＳトランジスタのＰ型不純物領域形成予定領域を有
し、 前記ベース領域を形成すると同時に前記Ｎ型不純物領域
形成予定領域にＮ型不純物領域を形成する工程と、 前記Ｐ型不純物領域形成予定領域にＰ型不純物領域を形
成する工程とを有することを特徴とする請求項９記載の
半導体装置の製造方法。10. The semiconductor substrate further comprises an N-type MO.
N-type impurity region formation planned region of S-transistor and P-type M
A step of forming a P-type impurity region forming planned region of the OS transistor, forming the base region and simultaneously forming an N-type impurity region in the N-type impurity region forming planned region; 10. The method of manufacturing a semiconductor device according to claim 9, further comprising the step of forming a type impurity region. 【請求項１１】 前記ベース領域形成予定領域を露出さ
せる工程の後、前記露出されたベース領域形成予定領域
上に絶縁膜を形成する工程を有することを特徴とする半
導体装置の製造方法。11. A method of manufacturing a semiconductor device, comprising the step of forming an insulating film on the exposed region where the base region is to be formed, after the step of exposing the region where the base region is to be formed. 【請求項１２】 前記ベース領域形成予定領域上に酸化
膜を形成した後、前記主表面上全面に導電層を形成する
工程を有することを特徴とする請求項１記載の半導体装
置の製造方法。12. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of forming an oxide film on the region where the base region is to be formed and then forming a conductive layer over the entire main surface. 【請求項１３】 前記酸化膜は、前記Ｐ型及びＮ型ＭＯ
Ｓトランジスタのゲート酸化膜と同時に形成されること
を特徴とする請求項１０記載の半導体装置の製造方法。13. The P-type and N-type MO is formed on the oxide film.
11. The method of manufacturing a semiconductor device according to claim 10, wherein the gate oxide film of the S transistor is formed at the same time. 【請求項１４】 半導体基板上に、バイポーラトランジ
スタとしてのベース電極を有し、そのベース電極は開孔
部を有し、該開孔部にはバイポーラトランジスタのエミ
ッタ電極が形成されており、 前記エミッタ電極とベース電極との境界および該エミッ
タ電極の下部の一部にも基板表面との間に、均一な厚さ
の絶縁膜が存在していることを特徴とする半導体装置。14. A base electrode as a bipolar transistor is formed on a semiconductor substrate, the base electrode has an opening, and an emitter electrode of the bipolar transistor is formed in the opening. A semiconductor device, wherein an insulating film having a uniform thickness exists between the substrate surface and the boundary between the electrode and the base electrode and a part of the lower portion of the emitter electrode. 【請求項１５】 前記絶縁膜がテトラエチルオルソシリ
ケート酸化膜であることを特徴とする請求項１４記載の
半導体装置。15. The semiconductor device according to claim 14, wherein the insulating film is a tetraethyl orthosilicate oxide film. 【請求項１６】 （ａ）半導体基板上に、バイポーラト
ランジスタとしてのベース電極を形成し、そのベース電
極にエミッタ電極形成のための開孔部を形成する工程
と、 （ｂ）少なくとも前記ベース電極の上面および側面を含
んで前記基板表面上に、絶縁膜を均一な厚さで形成する
工程と、 （ｃ）前記ベース電極と前記絶縁膜とで画定された領域
にベース層としての不純物を注入する工程と、 （ｄ）前記ベース電極の側面にサイドウォールを形成
し、そのサイドウォールをマスクにして前記エミッタ電
極形成のための開孔部底面の前記絶縁膜を除去し、エミ
ッタ領域を画定する工程とを含むことを特徴とする半導
体装置の製造方法。16. (a) a step of forming a base electrode as a bipolar transistor on a semiconductor substrate and forming an opening for forming an emitter electrode in the base electrode; and (b) at least the base electrode. A step of forming an insulating film with a uniform thickness on the surface of the substrate including the upper surface and side surfaces; and (c) implanting an impurity as a base layer into a region defined by the base electrode and the insulating film. And (d) forming a side wall on the side surface of the base electrode, using the side wall as a mask to remove the insulating film on the bottom surface of the opening for forming the emitter electrode, and defining an emitter region. A method of manufacturing a semiconductor device, comprising: 【請求項１７】 前記絶縁膜がテトラエチルオルソシリ
ケート酸化膜であることを特徴とする請求項１６記載の
半導体装置の製造方法。17. The method of manufacturing a semiconductor device according to claim 16, wherein the insulating film is a tetraethyl orthosilicate oxide film.