JPH0677343U - AD conversion circuit with dither circuit - Google Patents
AD conversion circuit with dither circuitInfo
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Abstract
(57)【要約】
【目的】 ＡＤ変換器の入力にディザー信号を加えるＡ
Ｄ変換回路に於いて、ディザー信号をＡＤ変換器の比較
電圧側に加算することにより、ディザー回路を簡素化
し、又、性能向上したディザー回路付ＡＤ変換回路を提
供する。
【構成】 ＡＤ変換器に加える比較電圧端に加算器を設
ける。当該加算器の１入力端にディザー信号を接続す
る。当該加算器の他の入力端に比較電圧を接続する。さ
らに、当該ＡＤ変換器の出力端にデジタル信号処理器を
接続して、デジタル平均化処理を行い、ディザー回路付
ＡＤ変換回路を構成する。他の実施例として、ＡＤ変換
器に加える複数の比較電圧端のうち、一端にのみ加算器
を設けてもよい。又、他の実施例として、複数の比較電
圧に共通する電圧発生端に加算器を設けてもよい。
(57) [Abstract] [Purpose] Add dither signal to the input of AD converter A
In the D conversion circuit, by adding the dither signal to the comparison voltage side of the AD converter, the dither circuit is simplified and an AD conversion circuit with a dither circuit having improved performance is provided. [Structure] An adder is provided at a comparison voltage end applied to an AD converter. A dither signal is connected to one input terminal of the adder. The comparison voltage is connected to the other input terminal of the adder. Further, a digital signal processor is connected to the output terminal of the AD converter to perform a digital averaging process to form an AD conversion circuit with a dither circuit. As another embodiment, the adder may be provided only at one end of the plurality of comparison voltage ends applied to the AD converter. Further, as another embodiment, an adder may be provided at a voltage generating terminal common to a plurality of comparison voltages.
Description
【０００１】[0001]
本考案は光信号処理装置におけるＡＤ変換回路のようにディザー回路を有する 場合に、回路を簡素化し、性能向上したディザー回路付ＡＤ変換回路に関する。 The present invention relates to an AD conversion circuit with a dither circuit, which has a dither circuit and has improved performance when it has a dither circuit like an AD conversion circuit in an optical signal processing device.
【０００２】[0002]
一般にアナログ信号を量子化する場合、量子化ビット誤差が発生することが知 られている。この量子化ビット誤差を低減する工夫として、ディザー信号を加え ることが知られている。 It is generally known that a quantization bit error occurs when an analog signal is quantized. It is known that a dither signal is added as a device for reducing the quantization bit error.
【０００３】 ディザー信号とは、デジタル平均化処理を行う際に、Ｓ／Ｎ比劣化を防ぐため に故意に入れる小信号雑音のことである。通常、量子化を行うと、入力に無関係 の一定周期の信号がＡ／Ｄ変換器より出力されることがある。これは入力信号の 帯域内に特定周波数の雑音が発生し、量子化雑音レベルが一様にならないためで あり、これが原因でＳ／Ｎ特性が劣化することになる。このＳ／Ｎ比劣化を防ぐ ためディザ信号を加えるものである。The dither signal is a small signal noise that is intentionally added to prevent deterioration of the S / N ratio when performing the digital averaging process. Normally, when quantization is performed, a signal having a constant cycle that is irrelevant to the input may be output from the A / D converter. This is because noise of a specific frequency occurs within the band of the input signal, and the quantization noise level is not uniform, which causes the S / N characteristic to deteriorate. A dither signal is added to prevent the deterioration of the S / N ratio.
【０００４】 従来のディザー回路を有するＡＤ変換回路の構成を示すブロック図は図２に示 すようなものである。A block diagram showing a configuration of an AD conversion circuit having a conventional dither circuit is as shown in FIG.
【０００５】 アナログ入力信号はＡＤ変換器１に入力する前に、加算器２により、ディザー 信号３と加算される。The analog input signal is added to the dither signal 3 by the adder 2 before being input to the AD converter 1.
【０００６】 又、ＡＤ変換器１には、基準電圧として、最大電圧を供給する比較電圧４と最 小電圧を供給する比較電圧４が与えられる。ＡＤ変換器１の出力はデジタル信号 処理器５に入力されて、平均化処理がなされる。Further, the AD converter 1 is supplied with a comparison voltage 4 for supplying the maximum voltage and a comparison voltage 4 for supplying the minimum voltage as reference voltages. The output of the AD converter 1 is input to the digital signal processor 5 and averaged.
【０００７】[0007]
【考案が解決しようとする課題】 従来のディザー回路付ＡＤ変換回路は次のような欠点をもっていた。The conventional AD conversion circuit with a dither circuit has the following drawbacks.
【０００８】 アナログ信号が広帯域の場合は、アナログ信号のＳ／Ｎ比を劣化させずにディ ザーを加えるためには、広帯域の加算器が必要となる。例えば光信号処理装置で は、数百ＭＨｚの帯域の入力信号を取り扱う必要がある。もしも十分な広い帯域 の加算器が使用できない場合は、性能が制限される。When the analog signal has a wide band, a wide band adder is required to add dither without degrading the S / N ratio of the analog signal. For example, an optical signal processing device needs to handle an input signal in a band of several hundred MHz. Performance is limited if a sufficiently wide band adder is not available.
【０００９】 又、デジタルデータを対数変換する時に、レベルの高い信号には、ディザー 信号は相対的に影響の少ないものとなり、本来ディザー信号の加算は不要なもの であり、無駄な構成をしていることになる。Further, when the digital data is logarithmically converted, the dither signal has a relatively small influence on the signal having a high level, and the addition of the dither signal is originally unnecessary, so that a wasteful configuration is required. Will be there.
【００１０】 本考案は、上述したような従来の技術が有する問題点に鑑みてなされるもので あって、ディザー信号をＡＤ変換器の比較電圧側に加算することにより、ディザ ー回路を簡素化し、又性能向上したディザー回路付ＡＤ変換回路を提供するもの である。The present invention has been made in view of the problems of the above-described conventional technique, and the dither circuit is simplified by adding the dither signal to the comparison voltage side of the AD converter. The present invention also provides an AD conversion circuit with a dither circuit having improved performance.
【００１１】[0011]
この考案によれば、ＡＤ変換器の入力にディザー信号を加えるＡＤ変換回路に 於いて、ＡＤ変換器に加える比較電圧端に加算器を設ける。当該加算器の１入力 端にディザー信号を接続する。当該加算器の他の入力端に比較電圧を接続する。 さらに、当該ＡＤ変換器の出力端にデジタル信号処理器を接続して、デジタル平 均化処理を行い、ディザー回路付ＡＤ変換回路を構成する。 According to this invention, in the AD conversion circuit for adding the dither signal to the input of the AD converter, the adder is provided at the comparison voltage end applied to the AD converter. Connect the dither signal to one input of the adder. The comparison voltage is connected to the other input terminal of the adder. Further, a digital signal processor is connected to the output terminal of the AD converter to perform digital averaging processing, thereby forming an AD conversion circuit with a dither circuit.
【００１２】 又、他の実施例として、ＡＤ変換器に加える複数の比較電圧端のうち、一端に のみ加算器を設ける。当該加算器の１入力端にディザー信号を接続する。当該加 算器の他の入力端に比較電圧を接続する。このようにディザー回路付ＡＤ変換回 路を構成してもよい。Further, as another embodiment, an adder is provided only at one end of the plurality of comparison voltage ends applied to the AD converter. A dither signal is connected to one input terminal of the adder. Connect the comparison voltage to the other input of the adder. The AD conversion circuit with a dither circuit may be configured in this way.
【００１３】 又、他の実施例として、ＡＤ変換器に加える複数の比較電圧に共通する電圧発 生端に加算器を設ける。当該加算器の入力端にディザー信号を接続する。当該加 算器の他の入力端に共通電圧を接続する。このようにディザー回路付ＡＤ変換回 路を構成してもよい。Further, as another embodiment, an adder is provided at a voltage generating terminal common to a plurality of comparison voltages applied to the AD converter. A dither signal is connected to the input terminal of the adder. Connect a common voltage to the other input of the adder. The AD conversion circuit with a dither circuit may be configured in this way.
【００１４】[0014]
本考案では、比較電圧側に加算器を設けたので、加算器の周波数帯域はディザ ー信号が通過する周波数範囲でよい。 In the present invention, since the adder is provided on the comparison voltage side, the frequency band of the adder may be the frequency range through which the dither signal passes.
【００１５】 一般にディザー信号の周波数帯域はアナログ入力信号に比べ十分狭いものであ り、このため、従来のような、広帯域のアナログ信号のＳ／Ｎ比を劣化させずに ディザー信号を加算するための広帯域の加算器の必要がないので、簡素な回路構 成が可能となり、ディザー回路を簡素化できる。Generally, the frequency band of the dither signal is sufficiently narrower than that of the analog input signal. Therefore, in order to add the dither signal without degrading the S / N ratio of the wideband analog signal as in the conventional case. Since a wide band adder is not required, a simple circuit configuration is possible and the dither circuit can be simplified.
【００１６】 又、使用する加算器の帯域に対して、より広帯域のアナログ信号を取り扱うこ とが可能となるので、ディザー回路付きＡＤ変換回路の性能を向上できる。Further, since it is possible to handle a wider band analog signal with respect to the band of the adder used, the performance of the AD conversion circuit with a dither circuit can be improved.
【００１７】 また、デジタルデータを対数変換する時は、レベルの高い信号にはディザー信 号を低減して与えるので、不要な雑音がなくＳ／Ｎ特性が向上する。When digital data is logarithmically converted, the dither signal is reduced and given to a high level signal, so that there is no unnecessary noise and the S / N characteristic is improved.
【００１８】[0018]
本考案の実施例について図面を参照して説明する。 An embodiment of the present invention will be described with reference to the drawings.
【００１９】 図１は本考案の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of the present invention.
【００２０】 図７は入力信号対出力コードの説明図である。FIG. 7 is an explanatory diagram of the input signal versus the output code.
【００２１】 図１に於いて示すように、ＡＤ変換器１の基準電圧（Ｖｍａｘ）の入力端に、 加算器２を設ける。加算器２の１入力端には、ディザー信号３を接続する。加算 器２の他の入力端には、比較電圧４を接続する。As shown in FIG. 1, an adder 2 is provided at the input terminal of the reference voltage (Vmax) of the AD converter 1. The dither signal 3 is connected to one input terminal of the adder 2. The comparison voltage 4 is connected to the other input terminal of the adder 2.
【００２２】 入力信号に対する出力コードは次のように求められる。先ず、ディザー信号の 付加が無い場合には、アナログ入力信号と比較電圧とをＡ／Ｄ変換器に与えたと きに得られるデジタル出力コードは図７の（ａ）に示す通りとなる。The output code for the input signal is obtained as follows. First, when the dither signal is not added, the digital output code obtained when the analog input signal and the comparison voltage are given to the A / D converter is as shown in FIG.
【００２３】 次に、図５に於いて示すように、従来のディザー付加回路に於いては、アナロ グ入力信号にディザー信号が加算される。又、アナログ入力信号にディザー信号 が加算された場合には、アナログ入力信号とディザー信号と比較電圧とをＡ／Ｄ 変換器に与えたときに得られるデジタル出力コードは図７の（ｂ）に示す通りと なる。Next, as shown in FIG. 5, in the conventional dither addition circuit, the dither signal is added to the analog input signal. Further, when the dither signal is added to the analog input signal, the digital output code obtained when the analog input signal, the dither signal and the comparison voltage are given to the A / D converter is shown in (b) of FIG. It will be as shown.
【００２４】 次に、図６に於いて示すように、本考案に於いては、比較電圧の最大電圧端に ディザー信号を加算する。又、リファレンス電圧にディザー信号が加算された場 合には、アナログ入力信号と比較電圧とディザー信号とをＡ／Ｄ変換器に与えた ときに得られるデジタル出力コードは図７の（ｃ）に示す通りとなる。Next, as shown in FIG. 6, in the present invention, the dither signal is added to the maximum voltage end of the comparison voltage. When the dither signal is added to the reference voltage, the digital output code obtained when the analog input signal, the comparison voltage and the dither signal are given to the A / D converter is shown in (c) of FIG. As shown.
【００２５】 すなわち、比較電圧にディザー信号を加算すると、比較電圧が一定でなくなり 、結果的にアナログ信号にディザーが加算された状態になる。しかし、比較電圧 の片方だけに（例えばデジタルコードの低い方）ディザーが大きく影響されるた め、そのノイズ幅はアナログの入力電圧に比例して、図６のように、デジタルコ ードの低い方に大きくディザー信号が入力され、デジタルコードの大きい方に小 さくディザー信号が入力されるようになる。That is, when the dither signal is added to the comparison voltage, the comparison voltage is not constant, and as a result, the dither signal is added to the analog signal. However, since the dither is greatly affected by only one of the comparison voltages (for example, the one with a lower digital code), its noise width is proportional to the analog input voltage, and as shown in Fig. 6, the digital code is low. The larger dither signal is input to one side, and the smaller dither signal is input to the larger side of the digital code.
【００２６】 これにより、フルスケールで対数変換するとき、デジタルコードが大きい場合 は、ディザー信号が不要に入力されない。Thus, when logarithmic conversion is performed at full scale, if the digital code is large, the dither signal is not unnecessarily input.
【００２７】 次に、図３に他の実施例として実施例２を示す。Next, FIG. 3 shows a second embodiment as another embodiment.
【００２８】 図３に於いては、ディザー信号３は比較電圧のＶｍａｘ基準電圧だけでなく、 Ｖｍｉｎ基準電圧にも加算する。In FIG. 3, the dither signal 3 is added not only to the Vmax reference voltage of the comparison voltage but also to the Vmin reference voltage.
【００２９】 これにより、図１の場合が、デジタルコードの低い方に加重加算されたのに対 し、図３の場合には、比較電圧のＶｍｉｎ基準電圧のほうにもディザー信号が加 算されることから、デジタルコードの高い方にも加重加算され、結局、デジタル コードの低い方から高い方まで一様にディザー信号が加算されることになる。As a result, in the case of FIG. 1, the dither signal is added to the lower digital code, while the dither signal is added to the Vmin reference voltage of the comparison voltage in the case of FIG. Therefore, the weighted addition is performed to the higher digital code, and eventually the dither signal is uniformly added from the lower digital code to the higher digital code.
【００３０】 すなわち、比較電圧全体にディザーを加える事により、従来のディザーと全く 同様の性能を得る事ができる。That is, by adding dither to the entire comparison voltage, it is possible to obtain exactly the same performance as conventional dither.
【００３１】 次に、図４に他の実施例として実施例３を示す。Next, FIG. 4 shows a third embodiment as another embodiment.
【００３２】 図３に於いては、デイザー信号を比較電圧のＶｍａｘ基準電圧と共に、Ｖｍｉ ｎ基準電圧にもそれぞれ加算したが、図４に於いては、比較電圧の共通電圧発生 器６に直接ディザー信号３を加算器２により加算する。In FIG. 3, the dither signal is added to the Vmin reference voltage together with the Vmax reference voltage of the comparison voltage, but in FIG. 4, the dither signal is directly dithered to the common voltage generator 6 of the comparison voltage. The signal 3 is added by the adder 2.
【００３３】 すなわち、ツェナーダイオード等により、ディザーと比較電圧が同時に発生で きる回路を用いることにより、比較電圧発生回路とディザーを発生させる回路を 共有化、共通化させ、加算回路の構成を簡素化できる。That is, by using a circuit that can generate dither and a comparison voltage at the same time by using a Zener diode or the like, the comparison voltage generation circuit and the circuit for generating the dither are shared and shared, and the configuration of the adder circuit is simplified. it can.
【００３４】[0034]
以上説明したように本考案は構成されているので、次に記載する効果を奏する 。 Since the present invention is configured as described above, it has the following effects.
【００３５】 ディザー信号をＡＤ変換器の比較電圧に加算することにより、ディザー回路を 簡素化し、又性能向上したデイザー回路付ＡＤ変換回路を提供することができる 。By adding the dither signal to the comparison voltage of the AD converter, the dither circuit can be simplified and an AD conversion circuit with a dither circuit having improved performance can be provided.
【図１】本考案の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of the present invention.
【図２】従来の構成を示すブロック図である。FIG. 2 is a block diagram showing a conventional configuration.
【図３】実施例２を示すブロック図である。FIG. 3 is a block diagram showing a second embodiment.
【図４】実施例３を示すブロック図である。FIG. 4 is a block diagram showing a third embodiment.
【図５】従来のディザー付加回路の動作説明図である。FIG. 5 is an operation explanatory diagram of a conventional dither addition circuit.
【図６】本考案に於けるディザー付加回路の動作説明図
である。FIG. 6 is an operation explanatory diagram of a dither addition circuit in the present invention.
【図７】入力信号対出力コードの説明図である。FIG. 7 is an explanatory diagram of input signals versus output codes.
１ ＡＤ変換器 ２ 加算器 ３ ディザー信号発生器 ４ 比較電圧発生器 ５ デジタル信号処理器 ６ 共通電圧発生器 1 AD converter 2 Adder 3 Dither signal generator 4 Comparison voltage generator 5 Digital signal processor 6 Common voltage generator
Claims (3)
るＡＤ変換回路に於いて、 ＡＤ変換器（１）の出力端に、デジタル平均化処理を行
うデジタル信号処理器（５）を設け、 ＡＤ変換器に加える比較電圧端に加算器（２）を設け、 当該加算器の１入力端にディザー信号（３）を接続し、 当該加算器の他の入力端に比較電圧（４）を接続したこ
とを特徴としたディザー回路付ＡＤ変換回路1. An AD conversion circuit for adding a dither signal to the input of the AD converter, wherein a digital signal processor (5) for performing digital averaging processing is provided at the output end of the AD converter (1), An adder (2) was provided at the comparison voltage end applied to the converter, a dither signal (3) was connected to one input end of the adder, and a comparison voltage (4) was connected to the other input end of the adder. AD converter circuit with dither circuit characterized by
うち、一端にのみ加算器（２）を設け、 当該加算器の１入力端にディザー信号（３）を接続し、 当該加算器の他の入力端に比較電圧（４）を接続したこ
とを特徴とする請求項１記載のディザー回路付ＡＤ変換
回路2. An adder (2) is provided only at one end of a plurality of comparison voltage terminals applied to an AD converter, and a dither signal (3) is connected to one input terminal of the adder, The AD conversion circuit with a dither circuit according to claim 1, wherein a comparison voltage (4) is connected to the other input terminal.
通する電圧発生端に加算器（２）を設け、 当該加算器の１入力端にディザー信号（３）を接続し、 当該加算器の他の入力端に共通電圧（６）を接続したこ
とを特徴とする請求項１記載のディザー回路付ＡＤ変換
回路3. An adder (2) is provided at a voltage generation terminal common to a plurality of comparison voltages applied to an AD converter, and a dither signal (3) is connected to one input terminal of the adder, The AD conversion circuit with a dither circuit according to claim 1, wherein a common voltage (6) is connected to the other input terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993021597U JP2599634Y2 (en) | 1993-04-01 | 1993-04-01 | AD conversion circuit with dither circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP1993021597U JP2599634Y2 (en) | 1993-04-01 | 1993-04-01 | AD conversion circuit with dither circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677343U true JPH0677343U (en) | 1994-10-28 |
| JP2599634Y2 JP2599634Y2 (en) | 1999-09-13 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993021597U Expired - Lifetime JP2599634Y2 (en) | 1993-04-01 | 1993-04-01 | AD conversion circuit with dither circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599634Y2 (en) |
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