JPH0677029B2 - Waveform storage method - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタルストレージオシロスコープまた
は、ロジックレコーダ等の波形記憶装置に波形を記憶さ
せる波形記憶方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a waveform storage method for storing a waveform in a waveform storage device such as a digital storage oscilloscope or a logic recorder.

〔従来の技術〕[Conventional technology]

従来、テジタルストレージスコープ，ロジックレコーダ
等の波形記憶装置においては、ある特定の記憶容量の記
憶回路を保持し、別途の操作等によって指定されるある
一定周期のサンプリングクロックで入力信号をサンプリ
ングし、その内容をデジタルデータの形で内部記憶回路
内に記憶し、これを基に管面等に波形表示するものが一
般的である。これらの波形記憶装置において、ある容量
を持つ記憶回路に記憶できる波形データは次のような性
格を有するものが一般的である。即ち、サンプリングク
ロックの周期をｔ秒とし、記憶回路の記憶容量をＮワー
ドとするならば、この記憶回路に記憶できる波形データ
の全長に相当する時間Ｔ秒は次のようになる。Conventionally, in a waveform storage device such as a digital storage scope and a logic recorder, a storage circuit having a specific storage capacity is held, an input signal is sampled with a sampling clock of a certain fixed cycle designated by a separate operation, and the like. It is common to store the contents in the form of digital data in an internal storage circuit and display the waveform on a tube surface or the like based on the contents. In these waveform storage devices, the waveform data that can be stored in a storage circuit having a certain capacity generally has the following characteristics. That is, if the cycle of the sampling clock is t seconds and the storage capacity of the storage circuit is N words, the time T seconds corresponding to the total length of the waveform data that can be stored in this storage circuit is as follows.

Ｔ＝ｔ×（Ｎ−１） ……（１） そして、サンプルデータ１点ごとの時間間隔は当然ｔ秒
である。サンプリングクロック周期ｔ秒は操作者が設定
するか、別途コンピュータ等によるプログラミングによ
ってあらかじめ設けられた設定値群の中から選択して設
定することができるが、一旦設定されればその設定条件
のもとで波形記憶データの性格が決定される。すなわ
ち、ある周期t₁秒に設定された条件下では、サンプル毎
の時間間隔はt₁秒であり、記憶データの全長に相当する
時間は次のようになる。T = t × (N−1) (1) Then, the time interval for each sample data point is naturally t seconds. The sampling clock cycle t seconds can be set by the operator or can be selected and set from a set of preset values by programming by a computer or the like separately. The character of the waveform memory data is determined by. That is, under the condition that the period is set to t ₁ second, the time interval for each sample is t ₁ second, and the time corresponding to the total length of stored data is as follows.

T₁＝t₁×（Ｎ−１） ……（２） このような波形記憶装置を用いて入力信号の波形観測を
行なうにあたり、第２図に示すような表示機能があると
波形観測を行うのに、極めて有効且つ便利なことが多
い。すなわち、第２図（ａ）に示す波形１のように、あ
るパルス状信号の先頭部A1から次のパルスの先頭部A2ま
でを入力信号に応じて第２図（ｂ）に示すように、自動
的に管面３の水平長（幅）一杯に近い長さに対応づけて
サンプリングし、波形1aに示すように表示する機能であ
る。T ₁ = t ₁ × (N-1) (2) When observing the waveform of the input signal using such a waveform storage device, the waveform is observed if there is a display function as shown in FIG. However, it is often extremely effective and convenient. That is, as shown in FIG. 2 (a), as shown in FIG. 2 (b), from the leading portion A1 of one pulse-like signal to the leading portion A2 of the next pulse, as shown in FIG. This is a function of automatically sampling in association with a length close to the horizontal length (width) of the tube surface 3 and displaying it as shown in the waveform 1a.

また、第２図（ｃ）に示す波形２の場合には、あるパル
ス状波形の先頭部B1から最後部B2までの間を同様に管面
３の幅一杯に近い長さに対応づけてサンプリングし、波
形2aのように表示する機能である。このように観測した
い部分を管面の幅一杯に近い長さに表示する機能を有す
ることによって、波形１のA1点からA2点に致る部分や、
波形２のB1点からB2点に致る部分をその波形記憶装置が
持つ複数のサンプリング速度のうち、最も適切な速度で
サンプリングを行なうことになり、波形の観測したい部
分を最も適した精度で観測できることとなる。Further, in the case of the waveform 2 shown in FIG. 2 (c), sampling is performed by associating a portion from a leading portion B1 to a trailing portion B2 of a certain pulsed waveform with a length close to the full width of the tube surface 3 in the same manner. However, it has a function of displaying like the waveform 2a. By having a function to display the portion to be observed in a length close to the width of the tube surface in this way, the portion from waveform A1 point to A2 point,
The portion of waveform 2 from point B1 to point B2 will be sampled at the most appropriate speed of the multiple sampling speeds of the waveform storage device, and the portion of the waveform that you want to observe will be observed with the most appropriate accuracy. It will be possible.

これに類似した機能として、リアルタイムオシロスコー
プ等の製品分野で使用されているオートタイムレンジと
通称されるものがある。これは、第２図の波形１のよう
な一定周期の繰り返し信号に対し、その周期（周波数）
を測定する手段を備え、この手段によって測定した周期
のデータを基に、それらの入力信号の特定部（波形１の
A1点からA2点までの範囲等、特定の被観測部）を管面一
杯に近い長さで表示するように水平掃引速度を制御する
ものである。この方法は事前に入力信号に対して周期を
測定し、その後に適正な水平掃引速度に調整してはじめ
て適正な長さに表示できる方法であるので、繰返し信号
を主な観測信号とするリアルタイムオシロスコープに適
用する手法としては十分であるといえる。As a function similar to this, there is a function commonly called auto time range used in a product field such as a real-time oscilloscope. This is the period (frequency) for a repetitive signal with a constant period such as the waveform 1 in FIG.
Is provided, and based on the data of the period measured by this means, the specific parts of those input signals (waveform 1
The horizontal sweep speed is controlled so that a specific observation area such as the range from A1 point to A2 point) is displayed with a length close to the full tube surface. This method is a method in which the period is measured in advance for the input signal, and then it can be displayed at the proper length only after adjusting to an appropriate horizontal sweep speed. It can be said that this is sufficient as a method applied to.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

しかしながらこのような方法は、単発的にしか発生しな
い信号を観測するには、前述した方法では測定すること
は不可能である。この欠点を除去するためには、十分大
きな容量を有する記憶回路を持たせ、その装置の持つ最
高速のサンプルクロックでサンプリングを行ない、その
結果を記憶回路に記憶し、必要な被観測部分が管面上の
適切な範囲に表示されるように圧縮・縮小して表示する
方法や、部分的なデータを表示に用いるデータから削除
する方法、すなわち、記憶したデータのうち、数データ
おきの各データを表示用データとして集積して用いる手
法等が考えられる。しかし、このような方法をとって
も、観測可能な部分は最高速サンプルクロックの周期tm
秒で制限されてしまい、これを長時間の現象にまで拡張
するためには、例えば、100ナノ秒周期の最高速クロッ
クで100ミリ秒の現象を観測するには、１メガワードの
記憶容量が必要となり、記憶容量を非常に大きくしなけ
ればならないので、現実的な方法ではない。However, such a method cannot be measured by the above-described method in order to observe a signal that occurs only once. In order to eliminate this defect, a storage circuit with a sufficiently large capacity is provided, sampling is performed with the fastest sample clock of the device, the result is stored in the storage circuit, and the necessary observed portion is A method of compressing / reducing data so that it is displayed in an appropriate range on the surface, or a method of deleting partial data from the data used for display, that is, each stored data, every few data. It is conceivable to use a method in which is integrated as display data. However, even with this method, the observable part is the period tm of the fastest sample clock.
It is limited by seconds, and in order to extend this to a long-time phenomenon, for example, in order to observe a phenomenon of 100 milliseconds with the fastest clock with a period of 100 nanoseconds, a memory capacity of 1 megaword is required. Therefore, the storage capacity must be very large, which is not a realistic method.

また第３図のような方法も考えられる。第３図は任意期
間に発生する信号をサンプリングし、ある容量の記憶回
路４に任意の期間T_Lに生じた現象を、等間隔でサンプリ
ングしたデータとしてかつ、その期間が記憶容量以内の
最も大きな部分を占めるような形で残すことができる処
理手順（アルゴリズム）を説明するための図である。す
なわち同図は記憶回路４に任意の期間T_Lに発生する信号
５を適正な周期taのサンプリングクロックでサンプリン
グし、その結果をT_Lの最後のサンプリングデータが一般
に記憶回路４の後半部６にくるようにしてサンプリング
データS₁〜S_Nを記憶回路内に記憶するための手順であ
る。Further, the method as shown in FIG. 3 is also conceivable. FIG. 3 shows a phenomenon in which a signal generated in an arbitrary period is sampled and the phenomenon occurring in the storage circuit 4 having a certain capacity in the arbitrary period T _L is sampled at equal intervals and the period is the largest within the storage capacity. It is a figure for demonstrating the processing procedure (algorithm) which can be left in the form which occupies a part. That is, in the figure, the signal 5 generated in the storage circuit 4 in an arbitrary period T _L is sampled by a sampling clock having an appropriate cycle ta, and the result is stored in the latter half 6 of the storage circuit 4 as the last sampling data of T _L. This is a procedure for storing the sampling data S _{1 to} S _N in the storage circuit in the same manner.

期間T_Lが既知であれば、tx＝T_L/（N/2）とty＝T_L/Nを計
算し、サンプルクロック周期taをty＜ta＜txの範囲に納
まるように定めれば良い。しかし、T_Lは任意であり、サ
ンプリングを開始する時点においては未知のため、この
方法も期間T_Lが既知であるという条件を満たしたときで
なければ、使用できない。If the period T _L is known, tx = T _L / (N / 2) and ty = T _L / N can be calculated, and the sample clock period ta can be set so that it falls within the range of ty <ta <tx. . However, since T _L is arbitrary and unknown at the time of starting sampling, this method can be used only when the condition that the period T _L is known is satisfied.

〔問題点を解決するための手段〕[Means for solving problems]

このような欠点を解決するためにこの発明は、観測波形
の終了時点までに全サンプリングデータの記憶回路への
書き込みが終了しないときは、記憶エリアに記憶されて
いるデータを１クロックおきに間引いたうえで、サンプ
リングクロックの周期を２倍にしてサンプリングを行な
い、このサンプリングクロックによっても全サンプリン
グデータの記憶回路への書き込みが終了しないときに
は、サンプリングクロックの周期をさらに２倍にするよ
うにしたものである。In order to solve such a drawback, the present invention thins out the data stored in the storage area every other clock when the writing of all sampling data into the storage circuit is not completed by the end time point of the observed waveform. In the above, sampling is performed by doubling the cycle of the sampling clock, and when the writing of all the sampling data to the storage circuit is not completed by this sampling clock, the cycle of the sampling clock is further doubled. is there.

〔作用〕[Action]

観測波形の必要な観測期間のデータが、最適なサンプリ
ングクロックでサンプリングされ、そのサンプリングデ
ータが記憶回路に記憶される。The data of the observation period required for the observation waveform is sampled at the optimum sampling clock, and the sampling data is stored in the storage circuit.

〔実施例〕〔Example〕

第１図はこの発明の方法を適用して波形をサンプリング
する一実施例を示す図である。以下の実施例において記
憶容量Ｎは２の冪乗であるものとする。第１図（ａ）に
示すように、信号７のC1点を開始点とし、C2点を終点と
する期間T_Lの部分をサンプリングする場合、まず第１図
（ｂ）に示すように装置が持つ最高速のサンプリングク
ロック列（周期t₀）で記憶容量Ｎに相当するＮ個のデー
タをサンプリングする。Ｎ個のデータのサンプリングま
でに期間T_Lの終了時C2に到達していない場合は、次に第
１図（ｃ）に示すように、周期t₀の２倍の周期を有する
周期t₁でサンプリングを行なう。このとき、周期t₀でサ
ンプリングした第１図（ｂ）に示すサンプリングクロッ
クで取ったＮ個のデータのうち、先頭のデータから１つ
おきにN/2個のデータを『〔0,2,4,……，（Ｎ−２）』
として残し、これに第１図（ｂ）でサンプリングしたデ
ータを繋ぎ合わせ、全体でＮ個のデータ『（0a,1a,2a…
…，（Ｎ−１）ａ』がそろうまでサンプリングを行な
う。すなわち、第１図（ｃ）のサンプリングクロックで
はN/2個のデータをサンプリングすることになる。FIG. 1 is a diagram showing an embodiment for sampling a waveform by applying the method of the present invention. In the following embodiments, the storage capacity N is assumed to be a power of 2. As shown in FIG. 1 (a), when sampling a portion of the period T _L in which the C1 point of the signal 7 is the start point and the C2 point is the end point, first, as shown in FIG. N pieces of data corresponding to the storage capacity N are sampled by the highest-speed sampling clock train (cycle t ₀ ) that it has. If C2 at the end of the period T _L has not been reached by the sampling of N data, next, as shown in FIG. 1 (c), at a cycle t ₁ having a cycle twice as long as the cycle t _0. Perform sampling. At this time, out of N pieces of data sampled at the sampling clock shown in FIG. 1 (b) sampled at the cycle t ₀ , every N / 2 pieces of data from the head data are replaced with “[0,2, 4, ……, (N-2) ”
, And the data sampled in FIG. 1 (b) are connected to each other, and N pieces of data “(0a, 1a, 2a ...
, (N-1) a "are sampled until they are aligned. That is, N / 2 pieces of data are sampled with the sampling clock of FIG. 1 (c).

このようにしても、期間T_Lの終了点C2に達していない場
合には次に第１図（ｄ）に示すように、周期t₁の２倍の
周期を有する周期t₂のサンプリングクロックでサンプリ
ングを行なう。この時にも第１図（ｃ）に示すサンプリ
ングクロックでサンプリングした段階でそろったＮ個の
データのうち先頭の0aから１つおきにN/2個のデータを
『〔0a,2a,4a,…………，（Ｎ−２）ａ〕』として残
し、これに第１図（ｄ）でサンプリングしたデータを繋
ぎ合わせ、全体でＮ個のデータが揃うまでサンプリング
を行なう。Even in this case, when the end point C2 of the period T _L is not reached, as shown in FIG. 1 (d), the sampling clock of the cycle t ₂ having a cycle twice the cycle t ₁ is used. Perform sampling. Also at this time, N / 2 pieces of data every other data from the leading 0a of the N pieces of data gathered at the sampling clock shown in FIG. 1 (c) are read as [[0a, 2a, 4a, ... ........ (N-2) a] ”, the sampled data in FIG. 1 (d) are connected to each other, and sampling is performed until N pieces of data are collected as a whole.

以下、同様にしてサンプリングクロックの周期を変更す
るときは前の周期の２倍にしていきあるサンプリングク
ロックで規定データ数のサンプリングを終了した時点
で、期間T_Lの終了時点C2を超えている場合に、そのサン
プリング動作を終了する。Similarly, when changing the cycle of the sampling clock, double the previous cycle, and when the sampling of the specified number of data is completed with a certain sampling clock, when the end time C2 of the period _TL is exceeded. Then, the sampling operation is completed.

以上の手順によることで、未知の期間T_Lの終点C2が記憶
容量の半分よりも後半にある状態にしてサンプリングを
終了できるので、期間T_L内の信号を観測するにはこの方
法を用いることが好適である。ここで、当該装置の最高
サンプリングクロックでサンプリングをした結果、期間
T_Lが終了するような場合には、終点C2は記憶容量の前半
にくることがあるが、これは観測しようとする信号の期
間に比べて装置の持つサンプリング速度が遅いことに起
因するのであるから、このような信号を観測するために
は、その信号に適した早い速度を有するサンプリングク
ロックを用いねばならない。By the above procedure, sampling can be ended with the end point C2 of the unknown period T _L being in the latter half of the storage capacity, so use this method to observe the signal within the period T _L. Is preferred. Here, as a result of sampling with the highest sampling clock of the device,
When _TL ends, the end point C2 may come in the first half of the storage capacity because the sampling speed of the device is slower than the period of the signal to be observed. Therefore, in order to observe such a signal, it is necessary to use a sampling clock having a high speed suitable for the signal.

次に各サンプリングクロックでサンプリングしたデータ
を、容量Ｎ（Ｎ＝2k:kは正の整数）の記憶回路に記憶さ
せる場合のアドレス算定方法を説明する。第１図（ｂ）
に示すサンプリングクロックt₀でサンプリングしたデー
タは、アドレス０からアドレス（2k−１）まで、順にＮ
個のデータとして書き込まれる。次の第１図（ｃ）に示
すサンプリングクロックでサンプリングを行なう場合に
は、第４図（ａ）で記憶されたデータのうち先頭のデー
タから１つおきにN/2個のデータを確保し、第４図
（ｂ）の空白で示す部分に周期t₁でサンプリングしたN/
2＝８個のデータ（データ番号16,18,20,22,24,26,28,3
0）を書き込む。この結果、最初から周期t₁でサンプリ
ングしたデータの0a〜15aが第４図（ｃ）に示す状態で
記憶されたと等価になる。つまりサンプリングクロック
の周期がt₁になったときは、アドレス１を先頭とし、２
づつ加算することにより、次々と書き込みを行なうアド
レスを定め、順次アドレスを更新して、周期t₀ではメモ
リ容量不足として書き込めなかったN/2個のデータを書
き込む。Next, a method of calculating an address when data sampled at each sampling clock is stored in a storage circuit having a capacity N (N = 2k: k is a positive integer) will be described. Fig. 1 (b)
The data sampled at the sampling clock t ₀ shown in FIG. 2 is N in order from address 0 to address (2k−1).
It is written as individual data. When sampling is performed with the sampling clock shown in FIG. 1 (c), N / 2 pieces of data are secured every other data from the head data among the data stored in FIG. 4 (a). , N / s sampled at period t ₁ in the blank area of FIG. 4 (b)
2 = 8 data (data number 16,18,20,22,24,26,28,3
Write 0). As a result, 0a to 15a of the data sampled at the cycle t ₁ from the beginning are equivalent to being stored in the state shown in FIG. 4 (c). That is, when the cycle of the sampling clock reaches t ₁ , address 1 is set as the head and 2
By sequentially adding, the addresses to be written are determined one by one, the addresses are updated in sequence, and N / 2 pieces of data that could not be written due to insufficient memory capacity are written in the cycle t ₀ .

このとき、書き込みが行われないアドレスのN/2個のデ
ータは第１図（ｂ）でサンプリングされたデータとし
て、第１図（ｃ）でのサンプリング結果に利用されるデ
ータ群である。At this time, N / 2 pieces of data at addresses where writing is not performed are a data group used as sampling data in FIG. 1C as data sampled in FIG. 1B.

次に、第１図（ｄ）に示す周期t₂のサンプリングクロッ
クによってサンプリングを行なう場合には、アドレス２
を先頭とし、４づつ加算して次々にサンプリングアドレ
スを定める。この場合加算して算定した結果が2k以上と
なる場合には、（2k−１）で割った剰余（以下、modと
称する）をアドレスデータして用いる。一般に、最高サ
ンプリングクロックt₀に対して、T_L＝2^L×t₀の周期のク
ロックでサンプリングを行なう場合、先頭アドレスを2
^L-1として、これに順次2^Lづつ加算して得られるアドレ
スにN/2個データを書き込んでいけば良いことになる。
ただしこの加算結果が2k以上となる場合には、（2k−
１）をmodとした残数を書き込みアドレスとする。すな
わち、t_L＝2^L×t₀の周期のサンプリングロックでサンプ
リングする場合は、その第ｍ番目のデータの格納アドレ
スAdは次のようになり、そのデータを与えられるアドレ
スに書き込みを行えば良いことになる。Next, when sampling is performed with the sampling clock having the cycle t ₂ shown in FIG.
At the beginning, the sampling addresses are determined one after another by adding four. In this case, when the result of addition and calculation is 2k or more, the remainder (hereinafter referred to as mod) divided by (2k-1) is used as address data. Generally, when sampling is performed with a clock having a cycle of T _L = 2 ^L × t ₀ with respect to the highest sampling clock t ₀ , the start address is set to 2
^{As L-1} , it is sufficient to write N / 2 pieces of data to the address obtained by sequentially adding 2 ^{L to} this.
However, if this addition result is 2k or more, (2k-
The remaining number with mod 1) is used as the write address. That is, when sampling is performed with the sampling lock of the period of t _L = 2 ^L × t ₀ , the storage address Ad of the m-th data is as follows, and the data may be written to the given address. It will be.

Ad＝mod〔2^L-1＋（ｍ−１）2^L〕_N-1 ……（３） 第４図（ｄ）の空白部は、周期t₂のサンプリングクロッ
クでサンプリングするときの書き込み場所を示してお
り、先頭アドレスは２であり、以後２＋４＝6,6＋４＝1
0,10＋４＝14,（14＋４）/15の余り3,3＋４＝7,7＋４＝
11,11＋４＝16,の８個のアドレスである。このアドレス
に周期t₀の４倍を有する周期t₂で、ある新しいデータ番
号16a,18a,20a,22a,24a,26a,28a,30aが書き込まれて、
第４図（ｅ）のようになる。この結果、最初から周期t₂
でサンプリングした0b〜15bが第４図（ｆ）に示す状態
で記憶されたと等価になる。Blank portion of Ad = mod ^{[2 L-1 + (m-} 1) 2 L ] _N-1 ...... (3) Figure 4 (d) is a write location when sampling at the sampling clock period t ₂ The head address is 2, and thereafter 2 + 4 = 6,6 + 4 = 1
0,10 + 4 = 14, (14 + 4) / 15 remainder 3,3 + 4 = 7,7 + 4 =
There are eight addresses of 11,11 + 4 = 16. At this period, a new data number 16a, 18a, 20a, 22a, 24a, 26a, 28a, 30a is written at a period t ₂ having four times the period t ₀ ,
It becomes as shown in FIG. As a result, from the beginning the period t ₂
It is equivalent to 0b to 15b sampled in step 1) being stored in the state shown in FIG.

この状態でも終了時点C2に達していないならば、次のデ
ータを第４図（ｇ）の空白部に書き込み、以下同様にし
て最終時点C2において書き込みが終了するまでサンプリ
ングクロックの周期を順次２倍にしていく。If the end time point C2 has not been reached even in this state, the next data is written in the blank part in FIG. 4 (g), and then the sampling clock cycle is sequentially doubled until the end time C2 is reached. I will

以上のように書き込んだデータを後にサンプリング順に
読み出すためには、サンプリングが周期2^L×t₀のサンプ
リングクロックで終了した場合次に示すアドレス順で読
み出しを行えば良い。In order to read the written data later in the sampling order, when the sampling ends with the sampling clock of the period 2 ^L × t ₀ , the reading may be performed in the following address order.

0,2^L,2×2^L,3×2^L,…… ……（4A） 1,2^L+1,2×2^L+1＋1,3×2^L+1＋1,…… ……（4B） 2,2^L+2,2×2^L+2,3×2^L+2,…… （4C） ・ ・ ・ 2^L-1,2×2^L-1,3×2^L-1,4×2^L-1,（Ｎ−１） ……（4D） 以上のようにして得られる処理手順および記憶回路のア
ドレス算出手順を用いて前述の機能を果たすための具体
的な回路を第５図に示す。図において、入力信号はAD変
換回路12によってデジタル値に変換され、記憶回路13の
適切なアドレスに書き込みされる。クロックデバイダ1
4,セレクタ15はAD変換回路12の駆動および記憶回路13に
AD変換されたデータを書き込むためのサンプリングクロ
ックを発生するための回路であり、クロックデバイダ14
によって最も短い周期t₀のクロックをそれぞれ、2,2
²t₀,2³t₀,……2^Lt₀に分周し、この結果を並列に出力す
る。セレクタ15はこのうちの１つをサンプリングクロッ
クとして選択し、AD変換回路12,記憶回路13,カウンタ16
に供給する。0,2 ^L , 2 × 2 ^L , 3 × 2 ^L , ………… (4A) 1,2 ^{L + 1} , 2 × 2 ^{L + 1} ＋ 1,3 × 2 ^{L + 1} + 1 ………… ( 4B) 2,2 ^{L + 2} , 2 × 2 ^{L + 2} , 3 × 2 ^{L + 2} , …… (4C) ・ ・ ・ 2 ^L-1 , 2 × 2 ^L-1 , 3 × 2 ^L-1 , 4 × 2 ^L-1 , (N-1) (4D) A fifth specific circuit for performing the above-mentioned function by using the processing procedure and the memory circuit address calculation procedure obtained as described above is described below. Shown in the figure. In the figure, the input signal is converted into a digital value by the AD conversion circuit 12 and written into an appropriate address in the storage circuit 13. Clock divider 1
4, Selector 15 is connected to drive and memory circuit 13 of AD converter circuit 12.
It is a circuit to generate a sampling clock for writing AD converted data.
The clock with the shortest period t ₀ is
Divide into ² t ₀ , 2 ³ t ₀ , ... 2 ^L t ₀ and output the results in parallel. The selector 15 selects one of them as the sampling clock, and the AD conversion circuit 12, the memory circuit 13, the counter 16 are selected.
Supply to.

17〜22は前述のアルゴリズムに従って記憶回路へのデー
タ書き込みアドレスを作成する回路であり、演算回路1
7,ラッチ回路18,加算回路19,減算回路20,セレクタ21お
よび22によって構成される。セレクタ23は記憶回路13の
アドレスデータを選択する回路であり、記憶回路13への
書き込み時には前記ラッチ回路18から出力されるデータ
24を、また読み出し時には別途マイクロコンピュータ等
によって指定されるアドレスデータ25を選択する。Reference numerals 17 to 22 are circuits for creating a data write address to the memory circuit according to the algorithm described above.
7, a latch circuit 18, an addition circuit 19, a subtraction circuit 20, and selectors 21 and 22. The selector 23 is a circuit that selects the address data of the memory circuit 13, and the data output from the latch circuit 18 when writing to the memory circuit 13 is performed.
24, and the address data 25 separately designated by a microcomputer or the like is selected at the time of reading.

以下、この装置の動作について説明する。第２図の期間
A1−A2のように、サンプリングを行なうべき期間を示す
データを29とする。データ29がオンとなるサンプリング
時おいて、第５図に示す回路が駆動され、入力信号11を
AD変換回路12でAD変換し、記憶回路13に書き込みを行な
う。その書き込みアドレスはセレクタ23で選択されるデ
ータ24で指定する。サンプリングを開始するとまず、セ
レクタ15で周期t₀のクロックを選択し、サンプリングク
ロックとして供給する。この時、演算回路17はそれぞれ
データ26〜28に0,N−1,2^L＝１（∵ｌ＝０）なるデータ
を与える。まずサンプリングに先立って、セレクタ22で
データ26を選択し、これをラッチ回路18にセットしてお
く。したがって１番目のデータはアドレス０に記憶され
る。The operation of this device will be described below. Figure 2 period
Data such as A1-A2 indicating the period for sampling should be 29. At the time of sampling when the data 29 is turned on, the circuit shown in FIG.
AD conversion is performed by the AD conversion circuit 12, and writing is performed in the storage circuit 13. The write address is specified by the data 24 selected by the selector 23. When sampling is started, first, the selector 15 selects a clock having a cycle t ₀ and supplies it as a sampling clock. In this case, the arithmetic circuit 17 to each data ^{26~28 0, N-1,2 L =} 1 (∵l = 0) becomes give data. First, prior to sampling, the selector 26 selects the data 26 and sets it in the latch circuit 18. Therefore, the first data is stored at address 0.

一方、ラッチ回路18の出力とデータ28が加算回路19で加
算され、その結果からデータ27を減算回路20で減算す
る。その結果０または負であれば、加算回路19の出力デ
ータ（Ａ）を、また正であれば減算回路20からの出力デ
ータ（Ｂ）をセレクタ21で選択する。セレクタ22は演算
回路17からのデータ2^L-1をラッチ回路にセットした後
は、セレクタ21の出力データを選択するようにカウンタ
16で制御される。そしてデータを記憶回路13に書き込む
と同時にセレクタ22の出力データをラッチ回路18にセッ
トしラッチ回路18のデータを更新する。次のサンプリン
グクロックが発生すると、第２番目のデータをラッチ回
路18の出力データで指定されるアドレスに書き込み、そ
の後、加算回路19〜セレクタ22を通って作られる新しい
データがラッチ18に更新される。On the other hand, the output of the latch circuit 18 and the data 28 are added by the adding circuit 19, and the data 27 is subtracted by the subtracting circuit 20 from the result. If the result is 0 or negative, the selector 21 selects the output data (A) of the adder circuit 19, and if positive, the output data (B) from the subtractor circuit 20. After setting the data 2 ^L-1 from the arithmetic circuit 17 in the latch circuit, the selector 22 counters so as to select the output data of the selector 21.
Controlled by 16. Then, simultaneously with writing the data in the memory circuit 13, the output data of the selector 22 is set in the latch circuit 18 and the data in the latch circuit 18 is updated. When the next sampling clock is generated, the second data is written to the address designated by the output data of the latch circuit 18, and then new data created through the adder circuit 19 to the selector 22 is updated in the latch 18. .

以下、同様の動作によってサンプリングクロックが発生
される度に、アドレスデータ24は0,1,2,3……（Ｎ−
１）と順次更新され、サンプリングデータはデータ24で
指定されるアドレスに順次書き込まれていく。カウンタ
16はサンプリングクロック（セレクタ15の出力）をカウ
ントし、Ｎ個のデータの書き込みが終わって記憶回路15
の全アドレスに対して書き込んだことを検知すると、デ
ータ29をチェックし、これがオフになっていれば、サン
プリング動作を終了する。Hereinafter, every time the sampling clock is generated by the same operation, the address data 24 is 0, 1, 2, 3 ... (N-
1) and the sampling data are sequentially written to the addresses specified by the data 24. counter
16 counts the sampling clock (output of the selector 15), and after writing N pieces of data, the storage circuit 15
When it is detected that all the addresses have been written, the data 29 is checked, and if this is turned off, the sampling operation is ended.

ここで、データ29がオンのままであるならば次に、セレ
クタ15で周期2t₀のサンプリングクロックを選択し、演
算回路17に対して2t₀の周期のサンプリングクロックで
サンプリングするデータの書き込みアドレスを作成する
ためのデータ2^L-1＝1,N−1,2^L＝２（∵ｌ＝１）を作成
させ、各データライン26〜28に出力させる。そして、デ
ータ26をセレクタ22で選択して、ラッチ回路18にセット
すると同時にセレクタ22を再びセレクタ21からの出力を
選択するように切換える。Here, if the data 29 remains on, then the selector 15 selects the sampling clock of the cycle 2t ₀ , and the write address of the data to be sampled by the sampling clock of the cycle 2t ₀ is input to the arithmetic circuit 17. Data 2 ^L-1 = 1, N-1,2 ^L = 2 (∵l = 1) for making is made and outputted to each data line 26-28. Then, the data 26 is selected by the selector 22 and set in the latch circuit 18, and at the same time, the selector 22 is switched to select the output from the selector 21 again.

以上記した周期t₀のサンプリングクロックの場合と同様
の動作によって、周期2t₀のサンプリングクロックでサ
ンプリングされるデータをアドレス1,3,5,……，（Ｎ−
１）に順次書き込みを行なうことができる。カウンタ16
はサンプリングクロックをカウントし、2t₀のサンプリ
ングクロックでサンプリングしたデータがN/2個に達し
たことを検知すると、信号29をチェックし、オフになっ
ていれば、サンプリングを終了する。まだオンであれ
ば、セレクタ15でサンプリングクロック4t₀を選択し、
また演算回路17に対し、データライン26〜28に（2^L-1＝
2,N−1,2^L＝４（∵ｌ＝２）を出力するように指令し、
データ26を同様にラッチ回路18にセットする。By the same operation as in the case of the sampling clock of the cycle t ₀ described above, the data sampled by the sampling clock of the cycle 2t ₀ is addressed 1, 3, 5 ,.
Writing can be sequentially performed in 1). Counter 16
Counts the sampling clock, and when it detects that the number of data sampled by the sampling clock of 2t ₀ has reached N / 2, it checks the signal 29, and if it is off, terminates the sampling. If it is still on, select sampling clock 4t ₀ with selector 15,
In addition, for the arithmetic circuit 17, the data lines 26 to 28 (2 ^L-1 =
Command to output 2, N-1,2 ^L = 4 (∵l = 2),
The data 26 is similarly set in the latch circuit 18.

以下、同様の手順によって、データ29がオフであること
を検出するまで、順次サンプリングクロック2²t₀,2³t₀,
2⁴t₀,……とN/2づつサンプリングを行っていく。この結
果データ29がオフとなり、サンプリングが終了した時点
で、データ29がオンであった期間の信号を最適なサンプ
リングクロック（周期2^Mt₀）でサンプリングしたデータ
群を記憶回路13に書き込んだ状態で残すことができる。
サンプリングが終了した後、記憶回路13に記憶したデー
タ群を演算、表示等のために読み出すには、セレクタ23
で読み出しアドレス25を選択し、前述したアドレス順
（4A）〜（4D）に従ってマイクロコンピュータ等で順次
読み出しアドレスを演算作成して、正しく並んだサンプ
ルドデータの順で読み出すことが可能である。Thereafter, by the same procedure, until the data 29 is detected to be off, the sampling clocks 2 ² t ₀ , 2 ³ t ₀ ,
2 ⁴ t _0, we carried out ...... and N / 2 at a time sampling. As a result, when the data 29 is turned off and the sampling is completed, the data group in which the signal in the period when the data 29 is on is sampled by the optimum sampling clock (cycle 2 ^M t ₀ ) is written in the memory circuit 13. You can leave it at.
After sampling is completed, the data stored in the memory circuit 13 can be read out for calculation, display, etc. by selecting the selector 23
It is possible to select the read address 25 in step 1 above, calculate the read addresses sequentially by a microcomputer or the like in accordance with the above-described address order (4A) to (4D), and read the sampled data arranged in the correct order.

〔発明の効果〕〔The invention's effect〕

以上説明したようにこの発明は、記憶回路の記憶容量が
観測波形に対して不足するとき、記憶回路の後半部に記
憶させるサンプリングデータは前半部のサンプリング時
の２倍の周期を有するサンプリングロックを用いるとと
もに、前半部に記憶されたデータもこのサンプリングク
ロックによってサンプリングされたと等価な処理をする
ようにしたものであるから、観測波形の必要な期間を最
適なサンプリングクロックによってサンプリングするこ
とができるので、必要最小限の容量を備えるのみで所望
の波形部分を最大限の詳細さで自動的に記憶、再生する
手段を提供することが可能になるという効果を有する。As described above, according to the present invention, when the storage capacity of the storage circuit is insufficient for the observed waveform, the sampling data to be stored in the latter half of the storage circuit has a sampling lock having a cycle twice that of the sampling in the first half. As well as using, the data stored in the first half is processed so as to be equivalent to that sampled by this sampling clock, so that the necessary period of the observed waveform can be sampled by the optimum sampling clock. It has an effect that it is possible to provide a means for automatically storing and reproducing a desired waveform portion with the maximum detail only by providing the necessary minimum capacity.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の１実施例を説明するための波形図、
第２図および第３図はこの発明の原理を説明するための
図、第４図は書き込み状態を説明するための図、第５図
はこの発明を適用して構成した装置の一例を示すブロッ
ク図である。 1,2,1a,2a,5,6,7……波形、３……管面、４……記憶回
路。FIG. 1 is a waveform diagram for explaining one embodiment of the present invention,
2 and 3 are diagrams for explaining the principle of the present invention, FIG. 4 is a diagram for explaining a written state, and FIG. 5 is a block diagram showing an example of an apparatus configured by applying the present invention. It is a figure. 1,2,1a, 2a, 5,6,7 ... Waveform, 3 ... Tube surface, 4 ... Memory circuit.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】一定の記憶容量を有する記憶回路に波形を
記憶させる波形記憶方法において、 所定のアドレスを最初のアドレスとして決めその最初の
アドレスから周期t₀を有する第１のサンプリングクロッ
クでサンプリングして得られるデータを順次前記記憶回
路に書き込み、 前記第１のサンプリングクロックによる書き込みでは観
測波形の終了時点前に記憶回路の記憶容量が不足する時
は、前記最初のアドレスの次のアドレスである２番目の
アドレスを先頭として２つ毎のアドレスに前記第１のサ
ンプリングクロックの２倍の周期である周期2t₀を有す
る第２のサンプリングクロックでサンプリングした観測
波形のデータを順次書き込み、 第２のサンプリングクロックによる書き込みでは観測波
形の終了時点前に記憶回路の記憶容量が不足する時は、
２番目のアドレスの次のアドレスである３番目のアドレ
スを先頭として４つ毎のアドレスに前記第２のサンプリ
ングクロックの２倍の周期である2²t₀を有する第３のサ
ンプリングクロックでサンプリングした観測波形のデー
タを順次書き込み、 以後、設定したサンプリングクロックによって行ったサ
ンプリングが観測波形の終了時点に達したときサンプリ
ングしたデータが記憶回路の記憶容量の後半部に書き込
まれるようになるまで前述の方法に従いサンプリングク
ロックの周期を長くするようにしたことを特徴とする波
形記憶方法。1. A waveform storage method for storing a waveform in a storage circuit having a fixed storage capacity, wherein a predetermined address is determined as a first address and sampling is performed from the first address with a first sampling clock having a cycle t _0. When the storage capacity of the storage circuit is insufficient before the end of the observed waveform in the writing by the first sampling clock, the data obtained by sequentially writing the obtained data into the storage circuit is the address next to the first address. Data of observed waveforms sampled by a second sampling clock having a cycle 2t ₀ , which is twice the cycle of the first sampling clock, is sequentially written to every two addresses starting from the second address, and the second sampling is performed. With clock writing, the memory capacity of the memory circuit is insufficient before the end of the observed waveform. When
Sampled at a third sampling clock having a second 2 ² t ₀ the next address in the third address which is twice the period of the four respective addresses as the first second of the sampling clock of the address The data of the observed waveform is written in sequence, and when the sampling performed by the set sampling clock reaches the end point of the observed waveform, the above-mentioned method is continued until the sampled data is written in the latter half of the storage capacity of the memory circuit. According to the above, the waveform storage method is characterized in that the cycle of the sampling clock is lengthened.