JPH0676050A - Picture processor - Google Patents
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- JPH0676050A JPH0676050A JP35564392A JP35564392A JPH0676050A JP H0676050 A JPH0676050 A JP H0676050A JP 35564392 A JP35564392 A JP 35564392A JP 35564392 A JP35564392 A JP 35564392A JP H0676050 A JPH0676050 A JP H0676050A
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- image
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- Storing Facsimile Image Data (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数の画像入出力部が
１つの画像メモリを共有し、画像メモリへのデータ書き
込みと、画像メモリからのデータ読み出しとを、同時並
行的に行う画像処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to image processing in which a plurality of image input / output units share one image memory, and data writing to the image memory and data reading from the image memory are simultaneously performed in parallel. It relates to the device.
【０００２】[0002]
【従来の技術】図８は、画像処理装置の概要を示すブロ
ック図である。図８において、１はＣＰＵ、２は画像メ
モリ、３，４，５はアドレス発生回路、６はマルチプレ
クサ、７，８はバッファ、１０は画像読取部、１１は画
像入力部、１２は圧縮・伸張部、１３は画像出力部、１
４は画像記録部、１５はバス制御部、２２はアドレスバ
ス、２３はデータバスである。2. Description of the Related Art FIG. 8 is a block diagram showing an outline of an image processing apparatus. In FIG. 8, 1 is a CPU, 2 is an image memory, 3, 4 and 5 are address generation circuits, 6 is a multiplexer, 7 and 8 are buffers, 10 is an image reading section, 11 is an image input section, and 12 is compression / expansion. Part, 13 is an image output part, 1
Reference numeral 4 is an image recording unit, 15 is a bus control unit, 22 is an address bus, and 23 is a data bus.
【０００３】画像入力部１１は、画像読取部１０で読み
取られた画像データを、１ワード（例えば、１６ビッ
ト）毎に画像メモリ２に書き込んでいく。画像出力部１
３は、画像メモリ２より、画像データを１ワードずつ読
み出し、画像記録部１４に送り出す。圧縮・伸張部１２
は、画像メモリ２より画像データを１ワードずつ読み出
して、データ圧縮した後、符号化データを補助記憶装置
（図示せず）に転送したり、補助記憶装置より読み出し
た符号化データを伸張した後、画像データを画像メモリ
２に書き込む。The image input unit 11 writes the image data read by the image reading unit 10 into the image memory 2 word by word (for example, 16 bits). Image output unit 1
The image data 3 is read from the image memory 2 word by word and sent to the image recording unit 14. Compression / expansion unit 12
Read the image data word by word from the image memory 2, compress the data, transfer the encoded data to an auxiliary storage device (not shown), or decompress the encoded data read from the auxiliary storage device. , Write the image data in the image memory 2.
【０００４】バス制御部１５は、画像メモリ２に対する
上記３つの動作が、同時に並行して行えるように、バス
を制御する。画像入力部１１，圧縮・伸張部１２，画像
出力部１３（以下、これらを総称して「アクセス要求
元」という）の内いずれかが画像メモリ２にアクセスす
る場合、バス制御部１５に対してアクセス要求信号Ｒ
Ｉ，ＲＣ，ＲＯを出力する。バス制御部１５では、アク
セス要求信号を出力しているものの内から、アクセスを
許可するものを決定し、アクセス許可信号ＧＩ，ＧＣ，
ＧＯを出力する。The bus control unit 15 controls the bus so that the above-mentioned three operations for the image memory 2 can be simultaneously performed in parallel. When any of the image input unit 11, the compression / expansion unit 12, and the image output unit 13 (hereinafter collectively referred to as “access request source”) accesses the image memory 2, the bus control unit 15 is instructed. Access request signal R
Outputs I, RC and RO. The bus control unit 15 determines the access permission signal from among those outputting the access request signal, and determines the access permission signals GI, GC,
Output GO.
【０００５】画像入力部１１，圧縮・伸張部１２，画像
出力部１３は、アクセスを許可されたら、アクセス要求
信号ＲＩ，ＲＣ，ＲＯを取り下げ、画像メモリ２へのア
クセスを実行する。画像メモリ２の記憶位置を指定する
ためのアドレス信号は、アドレス発生回路３，４，５か
ら出力される。アドレス発生回路３は、画像入力部１１
がアクセスする場合のアドレスを発生し、アドレス発生
回路４は、画像出力部１３がアクセスする場合のアドレ
スを発生し、そして、アドレス発生回路５は、圧縮・伸
張部１２がアクセスする場合のアドレスを発生する。各
アドレス発生回路３，４，５は、対応するアクセス要求
元へのアクセス許可信号ＧＩ，ＧＯ，ＧＣを受けてか
ら、アドレス出力を行う。When the access is permitted, the image input unit 11, the compression / expansion unit 12, and the image output unit 13 withdraw the access request signals RI, RC, and RO and execute the access to the image memory 2. An address signal for designating the storage position of the image memory 2 is output from the address generation circuits 3, 4, 5. The address generation circuit 3 includes an image input unit 11
Generates an address when the image output unit 13 accesses, and the address generation circuit 5 generates an address when the compression / expansion unit 12 accesses. Occur. Each address generating circuit 3, 4, 5 outputs an address after receiving the access permission signals GI, GO, GC to the corresponding access request source.
【０００６】図３は、画像メモリへの書き込み及び読み
出しを同時並行して行う場合の動作を説明するための図
である。Ａは、画像メモリ２に記憶されている全体のデ
ータを示しており、Ｂは、前に書き込まれたデータを示
しており、Ｃは、新たに書き込まれたデータを示してい
る。今、位置ＷＲにおいて、前に書き込まれたデータＢ
の上に、新たなデータＣを書き込んでおり、そのデータ
Ｃを位置ＲＤで読み出しているものとする。位置ＷＲと
位置ＲＤとは、それぞれ、図面下方向に移っていくが、
その際、データ書込とデータ読出は、バスを適宜切り換
えながら、同時並行的に行われている。FIG. 3 is a diagram for explaining the operation when writing and reading are performed in parallel to the image memory. A shows the entire data stored in the image memory 2, B shows the previously written data, and C shows the newly written data. Now, at position WR, the previously written data B
It is assumed that new data C is written on top of that and the data C is read at the position RD. The position WR and the position RD respectively move downward in the drawing,
At that time, data writing and data reading are simultaneously performed in parallel while appropriately switching the buses.
【０００７】今、例えば、画像入力部１１から画像メモ
リ２に画像データを書き込むと共に、画像メモリ２から
圧縮・伸張部１２へ画像データを読み出しているものと
する。その場合、画像入力部１１からの書込は、ほぼ一
定速度で行われるが、圧縮・伸張部１２でのデータ圧縮
は、データの内容によってデータ圧縮率が異なるので、
処理速度が常に変化する。その結果、圧縮・伸張部１２
のデータ読出速度は常に変化し、時には、画像入力部１
１からの書込速度を上回ることもある。Now, for example, it is assumed that the image data is written from the image input unit 11 to the image memory 2 and the image data is read from the image memory 2 to the compression / expansion unit 12. In that case, the writing from the image input unit 11 is performed at a substantially constant speed, but in the data compression in the compression / expansion unit 12, the data compression rate differs depending on the content of the data.
The processing speed constantly changes. As a result, the compression / expansion unit 12
The data reading speed of the image input unit 1 is constantly changing, and sometimes the image input unit 1
The writing speed from 1 may be exceeded.
【０００８】そのため、常に書込位置ＷＲと読出位置Ｒ
Ｄとを監視していないと、読出位置ＲＤが、書込位置Ｗ
Ｒを追い越してしまう可能性がある。読出位置ＲＤが、
書込位置ＷＲを追い越してしまうと、前に書き込まれた
データＢを読み出してしまうことになる。そのようにな
ることを防止するため、従来では、本出願人が先に出願
した、特願平３−１７７５１８号の発明のように、画像
メモリへの書込行数と、画像メモリからの読出行数をカ
ウントし、両者が一致した時、ＣＰＵでエラー処理をし
て、読出を停止させるようにしている。Therefore, the write position WR and the read position R are always
If the D and D are not monitored, the read position RD becomes the write position W.
There is a possibility of overtaking R. The read position RD is
If the write position WR is overtaken, the previously written data B will be read. In order to prevent such a situation, conventionally, as in the invention of Japanese Patent Application No. 3-177518, which was previously filed by the present applicant, the number of lines to be written in the image memory and the reading from the image memory are performed. The number of output lines is counted, and when both match, the CPU performs error processing to stop the reading.
【０００９】[0009]
（問題点）しかしながら、前記した従来の技術には、画
像メモリ２への書込行数のカウント値と、画像メモリ２
からの読出行数のカウント値とが一致した時に、エラー
処理を開始しても、エラー処理が間に合わずに、画像メ
モリ２の未書込領域を、一部読み出してしまう可能性が
あるという問題点があった。(Problem) However, in the above-described conventional technique, the count value of the number of lines written in the image memory 2 and the image memory 2
Even if error processing is started when the count value of the number of rows read from the memory is the same, the error processing may not be in time and the unwritten area of the image memory 2 may be partially read. There was a point.
【００１０】（問題点の説明）書込動作や読出動作は、
アドレス発生回路３，４，５から与えられるアドレス信
号に従って、ＣＰＵ１を介在させずに行われる。しか
し、上記エラー処理は、ＣＰＵ１により行われる。すな
わち、画像メモリ２への書込行数のカウント値と、画像
メモリ２からの読出行数のカウント値とが一致した時、
ＣＰＵ１は、一致信号を受けてから、読出側の圧縮・伸
張部１２に対して、読出動作の一時停止を指令する。そ
のように、ＣＰＵ１がある処理を行う場合は、プログラ
ムの起動時間等を要するため、アドレス発生回路３，
４，５で順次アクセスする処理と比較して、処理時間が
長くかかってしまう。(Explanation of Problems) Write operation and read operation are
According to the address signal given from the address generation circuits 3, 4, and 5, it is performed without interposing the CPU 1. However, the error processing is performed by the CPU 1. That is, when the count value of the number of lines written in the image memory 2 and the count value of the number of read lines from the image memory 2 match,
After receiving the coincidence signal, the CPU 1 commands the compression / expansion unit 12 on the reading side to temporarily stop the reading operation. In this way, when the CPU 1 performs a certain process, it takes time to start the program, so that the address generation circuit 3,
The processing time is longer than that of the processing of sequentially accessing in steps 4 and 5.
【００１１】その結果、画像メモリ２の未書込領域を一
部読み出して、ノイズ画像を出力してしまうことにな
る。従来は、そのようなノイズ画像がたまに出力される
ことがあっても、あまり目立たないこともあって、ほと
んど問題にしていなかった。ところが、目には目立たな
いものでも、記録画像の品質が低下していることに変わ
りはない。さらに、図８に示す装置のように、データ圧
縮処理を含む画像処理装置においては、そのノイズ画像
が前後の画像と全く無関係な画像であるため、圧縮効率
の低下となって大きく影響してくる。圧縮効率が低下す
ると、圧縮処理時間が増大することになるが、処理時間
の増大は、装置の大型化等に伴って、処理の高速化が、
より一層要求されるようになった現在では、特に問題と
なる。本発明は、以上のような問題点を解決することを
課題とするものである。As a result, a part of the unwritten area of the image memory 2 is read and a noise image is output. In the past, even if such a noise image was occasionally output, it was not so noticeable, so that it was hardly a problem. However, even if it is inconspicuous to the eyes, the quality of the recorded image is still deteriorated. Further, in the image processing apparatus including the data compression processing such as the apparatus shown in FIG. 8, the noise image is an image completely unrelated to the preceding and succeeding images, so that the compression efficiency is lowered and the noise is greatly affected. . When the compression efficiency decreases, the compression processing time increases, but the increase in the processing time means that the processing speed increases with the increase in size of the device.
This is a particular problem nowadays when the demand is even higher. An object of the present invention is to solve the above problems.
【００１２】[0012]
【課題を解決するための手段】前記課題を解決するた
め、本発明の画像処理装置では、少なくとも１ページ分
の画像データを記憶可能な画像メモリと、互いに独立に
上記画像メモリにアクセスして、同時並行的にデータ書
込及びデータ読出を行う１組のアドレス要求元と、該１
組のアドレス要求元の一方がアクセスしているアドレス
と他方がアクセスしているアドレスとを比較して、両者
の差が所定値以下になって０になる前にアドレス接近検
知信号を出力するアドレス接近検知部と、該アドレス接
近検知信号を受けて、上記１組のアドレス要求元の内、
アクセス位置が、他方より後方位置にあるものを一時停
止させるように制御する制御部とを設けることとした。
また、上記アドレス接近検知部は、１組のアドレス要求
元の一方がアクセスしているアドレスの上位所定桁と、
他方がアクセスしているアドレスの対応する桁との差を
求め、その差が１になった時、アドレス接近検知信号を
出力する回路で構成することとした。そしてまた、上記
アドレス接近検知部は、１組のアドレス要求元の内の一
方がアクセスしているアドレスの上位所定桁と他方がア
クセスしているアドレスの対応する桁との差を算出する
演算回路と、該演算回路で算出対象となっている桁数の
内判定対象とする上位桁数を指定する桁数指定手段と、
上記演算回路の出力の上記桁数指定手段で指定された上
位桁が全て“０”になったときアドレス接近検知信号を
出力する論理回路で構成することとした。さらに、上記
桁数指定手段は、アドレス接近検知信号が出力される前
と後とで異なった桁数を指定することとした。さらにま
た、上記１組のアドレス要求元の一方が、圧縮・伸張器
であり、そのアクセス位置は、他方より後方位置とする
こととした。In order to solve the above-mentioned problems, in the image processing apparatus of the present invention, an image memory capable of storing at least one page of image data and the image memory are accessed independently of each other, A set of address request sources that perform data writing and data reading simultaneously and in parallel;
An address that outputs an address approach detection signal before comparing the address accessed by one of the address request sources and the address accessed by the other, and before the difference between the two becomes less than a predetermined value and becomes zero. Upon receiving the approach detection unit and the address approach detection signal, among the one set of address request sources,
It is decided to provide a control unit that controls to temporarily stop the access position located behind the other.
Further, the address approach detection unit includes a predetermined upper digit of an address accessed by one of a pair of address request sources,
The difference between the address accessed by the other and the corresponding digit is obtained, and when the difference becomes 1, the circuit is configured to output an address approach detection signal. Also, the address approach detection unit calculates the difference between the upper predetermined digit of the address accessed by one of the pair of address request sources and the corresponding digit of the address accessed by the other. And a digit number designating means for designating a high-order digit number to be a determination target of the digit numbers to be calculated by the arithmetic circuit,
The logic circuit outputs the address approach detection signal when all the upper digits designated by the digit number designating means of the arithmetic circuit become "0". Further, the digit number designating means designates different digit numbers before and after the address approach detection signal is output. Furthermore, one of the above-mentioned one set of address request sources is the compression / expansion device, and its access position is located behind the other.
【００１３】[0013]
【作 用】１組のアドレス要求元の一方がアクセスし
ているアドレスと他方がアクセスしているアドレスとを
比較して、両者の差が所定値以内になった時にアドレス
接近検知信号を出力し、アドレス接近検知信号が出力さ
れた時、１組のアドレス要求元の内、アクセス位置が、
他方より後方位置にあるものを一時停止させるようにし
た。その結果、後方位置をアクセスしている方の転送速
度が、局所的に速くなって、先方位置をアクセスしてい
る方を追い越しそうになっても、余裕を持ってそれを防
止することができる。そのため、画像メモリの未書込領
域を一部読み出したり、あるいは、画像メモリの未読出
領域にデータを書き込んでしまうことを確実に防止でき
る。[Operation] An address approach detection signal is output when the address accessed by one of a pair of address requesters is compared with the address accessed by the other, and when the difference between the two is within a predetermined value. , When the address approach detection signal is output, the access position of the pair of address request sources is
The one in the rear position is temporarily stopped. As a result, even if the transfer speed of the person accessing the rear position becomes locally high and it tends to overtake the person accessing the front position, it is possible to prevent it with a margin. . Therefore, it is possible to reliably prevent a part of the unwritten area of the image memory from being read or writing data to the unread area of the image memory.
【００１４】[0014]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。 （第１実施例）図１は、本発明の第１実施例を示すブロ
ック図である。符号は、図８のものに対応し、９はアド
レス接近検知部、９１はラッチ回路、９２はインバー
タ、９３は加算器、９４は論理回路である。アドレス接
近検知部９は、アドレス発生回路３又は４からのアドレ
ス値と、アドレス発生回路５からのアドレス値とが接近
した時、アドレス接近検知信号を出力する。その検知
は、両アドレス値の上位ｎビットの差が１になったか否
かで行うようにしている。Embodiments of the present invention will now be described in detail with reference to the drawings. (First Embodiment) FIG. 1 is a block diagram showing a first embodiment of the present invention. Reference numerals correspond to those of FIG. 8, 9 is an address approach detection unit, 91 is a latch circuit, 92 is an inverter, 93 is an adder, and 94 is a logic circuit. The address approach detection unit 9 outputs an address approach detection signal when the address value from the address generation circuit 3 or 4 approaches the address value from the address generation circuit 5. The detection is performed depending on whether the difference between the upper n bits of both address values has become 1.
【００１５】ここで、両アドレス値の上位ｎビットの差
が１となった時、両アドレス値の差は、どの程度あるの
かを説明する。総ビット数がＮの２つのアドレス値Ａ1,
Ａ2 の、上位ｎビットＡ1n, Ａ2nの差Ａ1n−Ａ2nが１で
ある時、両アドレス値の差Ａ1 −Ａ2 がどれくらいある
かを考える。アドレス接近検知部９は、アドレス値Ａ1,
Ａ2 の、上位ｎビットＡ1n, Ａ2nの差が１になった直後
にアドレス接近検知信号を出力するが、その瞬間は、ア
ドレス値Ａ2 の、上位ｎビットＡ2nに下位ビットから繰
り上がった直後で、下位ｍ（＝Ｎ−ｎ）ビットは、全て
０となっている。Now, when the difference between the upper n bits of the two address values becomes 1, the difference between the two address values will be described. Two address values A 1, whose total number of bits is N 1,
Of A 2, the upper n bits A 1n, when the difference A 1n -A 2n of A 2n is 1, consider whether the difference between A 1 -A 2 in both the address value is much. The address approach detection unit 9 receives the address value A 1,
Of A 2, the upper n bits A 1n, although the difference in A 2n outputs an address approach detection signal immediately became 1, the moment, the address value A 2, repeatedly from the lower bits to the upper n bits A 2n Immediately after going up, the lower m (= N−n) bits are all 0.
【００１６】したがって、両アドレス値の差Ａ1 −Ａ2
は、アドレス値Ａ1 の下位ビットが現在いくつであるか
によって決まるが、差が最も大きくなるのは、Ａ1 の残
りの下位ｍビットが全て１の場合であり、その時の両ア
ドレス値の差Ａ1 −Ａ2 は、ｍ＋１ビットが全て１の数
となる。また、差が最も小さくなるのは、Ａ1 の下位ｍ
ビットが全て０の場合で、その時の両アドレス値の差Ａ
1 −Ａ2 は、ｍ＋１ビットの内最上位ビットだけが１
で、それより下位のｍビットが全て０の数となる。Therefore, the difference between the two address values A 1 -A 2
Depends on how many low-order bits of the address value A 1 are currently, but the difference is greatest when the remaining low-order m bits of A 1 are all 1, and the difference between the two address values at that time. In A 1 -A 2 , m + 1 bits are all 1's. The smallest difference is that the lower m of A 1
When all bits are 0, the difference A between both address values at that time
1- A 2 has only the most significant bit of m + 1 bits set to 1
Thus, the lower m bits are all 0s.
【００１７】例えば、２つのアドレス値Ａ1,Ａ2 の総ビ
ット数が８の場合で、両アドレス値の上位４ビットの差
が１であった場合でいうと、その時の両アドレス値に
は、最大“１１１１１”、最小“１００００”の差があ
ることになる。したがって、アドレス接近検知部９がア
ドレス接近検知信号を出力してから、ＣＰＵ１が一方の
アクセスを停止させるまでにかかる時間を考慮して、上
位ビット数ｎを決めてやれば、両者の差が所定値以下に
なった時、両者の差が０になる前に、余裕を持ってアド
レス接近検知信号を出力させることができる。For example, when the total number of bits of the two address values A 1 and A 2 is 8 and the difference between the upper 4 bits of the two address values is 1, the two address values at that time have the following values. , The maximum is “11111” and the minimum is “10000”. Therefore, if the upper bit number n is determined in consideration of the time taken from the address approach detection unit 9 outputting the address approach detection signal until the CPU 1 stops one access, the difference between the two is predetermined. When the difference is less than the value, the address approach detection signal can be output with a margin before the difference between the two becomes zero.
【００１８】次に、画像入力部１１から画像メモリ２
に、データを書き込むと同時に、画像メモリ２の、デー
タ書き込みを終了した領域からデータを読み出して、圧
縮・伸張部１２に転送する場合を例にして、この実施例
の動作を説明する。画像入力部１１からバス制御部１５
に対して、アクセス要求信号ＲＩを出力した後、バス制
御部１５からアクセス許可信号ＧＩが与えられると、ア
ドレス発生回路３が、アドレス信号を出力し、該アドレ
ス信号が、マルチプレクサ６，バッファ７を介して画像
メモリ２に与えられる。その時、画像入力部１１からデ
ータバス２３を介して、画像メモリ２にデータが与えら
れ、上記アドレス信号で指定された番地にデータが書き
込まれる。それと同時に、アクセス許可信号ＧＩは、ラ
ッチ回路９１のラッチ信号としても与えられ、ラッチ回
路９１は、アドレスバス２２上の上位ｎビットをラッチ
する。Next, from the image input section 11 to the image memory 2
Then, the operation of this embodiment will be described by taking as an example the case where the data is written at the same time as the data is written and the data is read from the area of the image memory 2 where the data writing is finished and is transferred to the compression / expansion unit 12. From the image input unit 11 to the bus control unit 15
On the other hand, after the access request signal RI is output, when the bus controller 15 supplies the access permission signal GI, the address generation circuit 3 outputs the address signal, and the address signal causes the multiplexer 6 and the buffer 7 to be output. It is given to the image memory 2 via the. At that time, data is supplied from the image input unit 11 to the image memory 2 via the data bus 23, and the data is written in the address designated by the address signal. At the same time, the access permission signal GI is also given as a latch signal of the latch circuit 91, and the latch circuit 91 latches the upper n bits on the address bus 22.
【００１９】次に、圧縮・伸張部１２からバス制御部１
５に対して、アクセス要求信号ＲＣが出力されて、バス
制御部１５からアクセス許可信号ＧＣが与えられた時、
アドレス発生回路５は、アドレス信号を出力し、該アド
レス信号が、バッファ８を介して画像メモリ２に与えら
れる。その時、圧縮・伸張部１２は、データバス２３を
介して、上記アドレス信号で指定された番地からデータ
を読み出す。それと同時に、アドレス信号の上位ｎビッ
トをインバータ９２で反転した信号が、加算器９３に与
えられる。Next, the compression / expansion unit 12 to the bus control unit 1
5, when the access request signal RC is output and the bus control unit 15 gives the access permission signal GC,
The address generation circuit 5 outputs an address signal, and the address signal is supplied to the image memory 2 via the buffer 8. At that time, the compression / expansion unit 12 reads the data from the address specified by the address signal via the data bus 23. At the same time, a signal obtained by inverting the upper n bits of the address signal by the inverter 92 is applied to the adder 93.
【００２０】加算器９３では、先にラッチ回路９１にラ
ッチされた、アドレス発生回路３からのアドレス信号の
上位ｎビットと、アドレス発生回路５からのアドレス信
号の上位ｎビットをインバータ９２で反転した信号とを
加算する。すなわち、加算器９３からは、上記両アドレ
ス信号の上位ｎビットの差が出力される。その出力が１
となった時、論理回路９４は、ＣＰＵ１に対して、アド
レス接近検知信号を出力する。In the adder 93, the upper n bits of the address signal from the address generating circuit 3 and the upper n bits of the address signal from the address generating circuit 5, which are latched by the latch circuit 91, are inverted by the inverter 92. Add the signal and. In other words, the adder 93 outputs the difference between the upper n bits of the two address signals. The output is 1
Then, the logic circuit 94 outputs an address approach detection signal to the CPU 1.
【００２１】以上の動作を、別の図を使ってさらに説明
する。図２は、本発明の動作を説明するための図であ
る。図２において、Ｗは、時間と、画像入力部１１が現
在アクセスしているアドレスとの関係を示す曲線であ
り、Ｒは、時間と、圧縮・伸張部１２が現在アクセスし
ているアドレスとの関係を示す曲線である。Ｍは、圧縮
・伸張部１２がアクセスしているアドレスがそれを越え
ると、画像入力部１１が現在アクセスしているアドレス
との間で、アドレス値の上位４ビットの差が１となる境
界線である。The above operation will be further described with reference to another drawing. FIG. 2 is a diagram for explaining the operation of the present invention. In FIG. 2, W is a curve indicating the relationship between time and the address currently accessed by the image input unit 11, and R is the time and the address currently accessed by the compression / expansion unit 12. It is a curve showing a relationship. M is a boundary line in which when the address accessed by the compression / expansion unit 12 exceeds it, the difference between the upper 4 bits of the address value and the address currently accessed by the image input unit 11 becomes 1. Is.
【００２２】画像読取部１０から画像入力部１１へ、ほ
ぼ一定速度でデータ転送が行われ、画像入力部１１から
画像メモリ２への書き込みもほぼ一定速度で行われるの
で、曲線Ｗはほぼ直線となる。一方、圧縮・伸張部１２
の処理速度は、画像データの圧縮率により変動するた
め、画像メモリ２から圧縮・伸張部１２へのデータ転送
は一定速度では行われず、例えば折れ線Ｒで示すように
変動する。Since data is transferred from the image reading section 10 to the image input section 11 at a substantially constant speed, and writing from the image input section 11 to the image memory 2 is also performed at a substantially constant speed, the curve W is almost a straight line. Become. On the other hand, the compression / expansion unit 12
Since the processing speed of 1 varies depending on the compression rate of the image data, the data transfer from the image memory 2 to the compression / expansion unit 12 is not performed at a constant speed, but varies as shown by a polygonal line R, for example.
【００２３】今、時点Ｔ0 で、画像入力部１１から画像
メモリ２への書込が始まったものとする。その後、画像
メモリ２へのデータ書込は、直線Ｗのように、一定速度
で進んでいく。画像メモリ２へのデータ書込が、ある程
度進んだ時点Ｔ1 で、画像メモリ２のデータ書込が終了
した領域から、圧縮・伸張部１２へのデータ読出が始ま
る。It is assumed that the writing from the image input unit 11 to the image memory 2 has started at time T 0 . After that, the data writing to the image memory 2 proceeds at a constant speed as indicated by the straight line W. At a time point T 1 when the data writing to the image memory 2 progresses to some extent, the data reading to the compression / expansion unit 12 starts from the area of the image memory 2 where the data writing is completed.
【００２４】最初は、画像データの圧縮率が悪く、圧縮
・伸張部１２の処理速度が遅いため、時点Ｔ1 から時点
Ｔ2 迄は、折れ線Ｒの傾きは小さくなっている。しか
し、圧縮率の悪い画像が終わった後は、圧縮率の良い画
像データとなったため、時点Ｔ2 以降は、圧縮・伸張部
１２の処理速度が速くなり、折れ線Ｒの傾きが直線Ｗの
傾きより大きくなっている。そして、時点Ｔ3 で折れ線
Ｒが境界線Ｍを越えた時、アドレス接近検知部９が、Ｃ
ＰＵ１にアドレス接近検知信号を出力する。At first, since the compression rate of the image data is low and the processing speed of the compression / expansion unit 12 is slow, the slope of the polygonal line R is small from time T 1 to time T 2 . However, after the image with the poor compression rate ends, the image data with a good compression rate is obtained, so after time T 2 , the processing speed of the compression / expansion unit 12 becomes faster, and the slope of the polygonal line R becomes the slope of the straight line W. It is getting bigger. When the polygonal line R has exceeded the boundary line M at time T 3, the address approach detecting unit 9, C
An address approach detection signal is output to PU1.
【００２５】それを受けて、ＣＰＵ１は、圧縮・伸張部
１２の処理を一時停止させるための処理を行う。図２で
時点Ｔ3 からＴ4 までの時間は、その処理に要する時間
を表している。時点Ｔ4 で圧縮・伸張部１２の処理が停
止される。もし、停止させなければ、点線で示すよう
に、折れ線Ｒの延長部は、直線Ｗを追い越してしまう。
これは、画像入力部１１からまだデータが書き込まれて
いないアドレスに読み出しのためのアクセスがなされる
ことを意味している。もし、そのアドレスに以前書き込
まれた何か別のデータが残っていれば、それが読み出さ
れてしまう。In response to this, the CPU 1 performs a process for temporarily stopping the process of the compression / expansion unit 12. Time from T 3 to T 4 in FIG. 2 represents the time required for the process. At time T 4 , the processing of the compression / expansion unit 12 is stopped. If it is not stopped, the extension of the polygonal line R will overtake the straight line W, as shown by the dotted line.
This means that an access for reading is made from the image input unit 11 to an address where data has not been written yet. If any other previously written data remains at that address, it will be read.
【００２６】（第２実施例）図４は、本発明の第２実施
例におけるアドレス接近検知部の周辺を示すブロック図
である。符号は、図１のものに対応し、１６，１７，１
８はバッファ、１９，２０，２１はＤフリップフロッ
プ、９１−１，９１−２はラッチ回路、９２−１，９２
−２はインバータ、９３−１，９３−２は加算器、９４
−１，９４−２は論理回路である。(Second Embodiment) FIG. 4 is a block diagram showing the periphery of the address approach detection unit in the second embodiment of the present invention. The reference numerals correspond to those in FIG.
8 is a buffer, 19, 20, 21 are D flip-flops, 91-1 and 91-2 are latch circuits, 92-1 and 92.
-2 is an inverter, 93-1 and 93-2 are adders, 94
-1, 94-2 are logic circuits.
【００２７】この実施例においては、アドレス接近検知
部９において、上位ｎビットの差が１になったか否かの
検知を、加算器９３−１，９３−２からのｎビットの出
力の内、最下位の１ビットを除いた、ｎ−１ビットが全
て“０”になったか否かを検知することにより行うよう
にしている。また、各アドレス発生回路３，４，５から
のアドレス信号の切り換えを、バッファ１６，１７，１
８で行い、それらバッファへのリード信号をＤフリップ
フロップ１９，２０，２１を介して、クロックＣＬＫと
同期させて与えるようにしている。In this embodiment, the address approach detection unit 9 detects whether or not the difference between the upper n bits becomes 1, among the n-bit outputs from the adders 93-1 and 93-2. This is performed by detecting whether or not all the n-1 bits except for the least significant 1 bit have become "0". In addition, switching of the address signals from the address generation circuits 3, 4, and 5 is performed by the buffers 16, 17, and 1.
8 and the read signals to the buffers are given via the D flip-flops 19, 20, and 21 in synchronization with the clock CLK.
【００２８】図４において、アクセス許可信号ＧＩ，Ｇ
Ｏ，ＧＣは、図１に示すバス制御部１５から与えられ
る。なお、図４では、説明を簡明にするため、アドレス
を８ビット、データを４ビットとしている。また、一例
として、アドレス接近検知部９で比較するアドレス値の
上位ビット数を４とした場合で説明する。In FIG. 4, access permission signals GI and G
O and GC are given from the bus controller 15 shown in FIG. In FIG. 4, the address is 8 bits and the data is 4 bits in order to simplify the description. In addition, as an example, a case where the number of upper bits of the address value compared by the address approach detection unit 9 is 4 will be described.
【００２９】バス制御部１５からアクセス許可信号ＧＩ
が与えられると、アドレス発生回路３は、アドレス信号
を出力すると共に、Ｄフリップフロップ１９からバッフ
ァ１６にリード信号が与えられて、バッファ１６は該ア
ドレス信号を画像メモリ２に与える。その時、画像入力
部１１からデータバス２３を介して、画像メモリ２にデ
ータが与えられ、上記アドレス信号で指定された番地に
データが書き込まれる。アクセス許可信号ＧＩは、ラッ
チ回路９１−１のラッチ信号としても与えられ、ラッチ
回路９１−１は、アドレスバス２２上の上位４ビットを
ラッチする。Access permission signal GI from the bus control unit 15
Is given, the address generation circuit 3 outputs an address signal and a read signal is given from the D flip-flop 19 to the buffer 16, and the buffer 16 gives the address signal to the image memory 2. At that time, data is supplied from the image input unit 11 to the image memory 2 via the data bus 23, and the data is written in the address designated by the address signal. The access permission signal GI is also given as a latch signal of the latch circuit 91-1 and the latch circuit 91-1 latches the upper 4 bits on the address bus 22.
【００３０】次に、圧縮・伸張部１２からアクセス要求
信号が出されて、バス制御部１５からアクセス許可信号
ＧＣが与えられると、アドレス発生回路５が、アドレス
信号を出力すると共に、Ｄフリップフロップ２１からバ
ッファ１８にリード信号が与えられて、バッファ１８は
該アドレス信号を画像メモリ２に与える。その時、圧縮
・伸張部１２は、データバス２３を介して、上記アドレ
ス信号で指定された番地からデータを読み出す。一方、
アドレス信号の上位４ビットをインバータ９２−１で反
転した信号が、加算器９３−１に与えられる。Next, when the access request signal is issued from the compression / expansion unit 12 and the access permission signal GC is applied from the bus control unit 15, the address generation circuit 5 outputs the address signal and the D flip-flop. A read signal is given from 21 to the buffer 18, and the buffer 18 gives the address signal to the image memory 2. At that time, the compression / expansion unit 12 reads the data from the address specified by the address signal via the data bus 23. on the other hand,
A signal obtained by inverting the upper 4 bits of the address signal by the inverter 92-1 is given to the adder 93-1.
【００３１】加算器９３−１では、先にラッチ回路９１
−１にラッチされた、アドレス発生回路３からのアドレ
ス信号の上位４ビットと、アドレス発生回路５からのア
ドレス信号の上位４ビットを反転した信号とを加算す
る。すなわち、加算器９３−１の出力端子には、上記両
アドレス信号の上位４ビットの差が出力される。そし
て、加算器９３−１の出力の最下位の１ビットを除い
た、上位３ビットが全て“０”となった時、論理回路９
４−１は、ＣＰＵ１に対してアドレス接近検知信号を出
力する。In the adder 93-1, the latch circuit 91 is first
The upper 4 bits of the address signal from the address generating circuit 3 latched at -1 and the signal obtained by inverting the upper 4 bits of the address signal from the address generating circuit 5 are added. That is, the difference between the upper 4 bits of both address signals is output to the output terminal of the adder 93-1. Then, when all the upper 3 bits except the lowest 1 bit of the output of the adder 93-1 become "0", the logic circuit 9
4-1 outputs an address approach detection signal to the CPU 1.
【００３２】例えば、ラッチ回路９１−１にラッチされ
ている値が“１０１０”（２進表示、以下同じ）である
とする。そのような状態において、アドレス発生回路５
からのアドレス信号の上位４ビットが“１０００”とな
った時は、加算器９３−１の出力は、“００１０”とな
り、その上位３ビットの内に“１”が含まれているの
で、論理回路９４−１からアドレス接近検知信号は出力
されない。しかし、アドレス発生回路５からのアドレス
値が増加していって、その上位４ビットが“１００１”
になると、加算器９３−１の出力は、“０００１”とな
り、その上位３ビットが全て“０”になる。その結果、
論理回路９４−１からＣＰＵに対して、アドレス接近検
知信号が出力される。For example, it is assumed that the value latched in the latch circuit 91-1 is "1010" (binary display, the same applies hereinafter). In such a state, the address generation circuit 5
When the upper 4 bits of the address signal from "1000" become "1000", the output of the adder 93-1 becomes "0010", and since "1" is contained in the upper 3 bits, the logic The address approach detection signal is not output from the circuit 94-1. However, the address value from the address generation circuit 5 is increasing, and the upper 4 bits are "1001".
Then, the output of the adder 93-1 becomes "0001" and all the upper 3 bits thereof become "0". as a result,
An address approach detection signal is output from the logic circuit 94-1 to the CPU.
【００３３】なお、アドレス接近検知部９中のラッチ回
路９１−２，インバータ９２−２，加算器９３−２及び
論理回路９４−２は、圧縮・伸張部１２でコードデータ
を伸張して、その結果出力される画像データを画像メモ
リ２に書き込みながら、画像メモリ２から画像出力部１
３にデータを読み出す場合のアドレス接近検知を行う。The latch circuit 91-2, the inverter 92-2, the adder 93-2, and the logic circuit 94-2 in the address approach detection unit 9 expand the code data in the compression / expansion unit 12, and While writing the resulting image data to the image memory 2, the image output unit 1 from the image memory 2
Address read detection is performed when data is read out to 3.
【００３４】（第３実施例）ところで、上記各実施例で
は、アドレス接近検知部９がアドレス接近検知信号を出
力する時のアドレス差は、一定範囲に固定されていた。
しかし、原稿を読み取りながらその画像データを圧縮す
る場合、画像読み取りとデータ圧縮との間の相対速度
は、原稿の用紙サイズに応じて大きく変化するので、ア
ドレス接近検知信号を出力する時のアドレス差を一定範
囲に固定しては不都合が生じることがある。(Third Embodiment) In the above embodiments, the address difference when the address approach detection unit 9 outputs the address approach detection signal is fixed within a certain range.
However, when the image data is compressed while reading the original, the relative speed between the image reading and the data compression changes greatly depending on the paper size of the original, so the address difference when the address approach detection signal is output. There may be some inconvenience if the is fixed within a certain range.
【００３５】例えば、幅が狭い原稿では、一定の原稿送
り量に対する読み取りデータ量が少ないため、画像メモ
リへのデータ書き込み速度が遅くなり、相対的にアドレ
ス接近検知信号が出力されてから読出アドレスが書込ア
ドレスに追いついてしまうまでの時間が短くなる。その
ため、アドレス接近検知信号を出力するためのアドレス
差の幅を、余裕を持たせて大きく取る必要がある。一
方、幅が広い原稿では、一定の原稿送り量に対する読み
取りデータ量が多いため、画像メモリへのデータ書き込
み速度が速くなり、相対的にアドレス接近検知信号が出
力されてから読出アドレスが書込アドレスに追いつくま
での時間が長くなる。そのため、アドレス接近検知信号
を出力するためのアドレス差を大きく取りすぎると、必
要以上に圧縮器を停止させることになって無駄になる。For example, in the case of an original having a narrow width, the amount of read data for a fixed original feed amount is small, so the data writing speed to the image memory becomes slow, and the read address is relatively output after the address approach detection signal is relatively output. It takes less time to catch up with the write address. Therefore, the width of the address difference for outputting the address approach detection signal needs to be large with a margin. On the other hand, in the case of a wide original, the read data amount for a fixed original feed amount is large, so the data writing speed to the image memory is high, and the read address is the write address after the address approach detection signal is relatively output. It takes longer to catch up with. Therefore, if the address difference for outputting the address approach detection signal is set too large, the compressor will be stopped more than necessary, which is wasteful.
【００３６】そこで、アドレス接近検知信号を出力する
ためのアドレス差をダイナミックに変更できるようにし
た実施例を次に示す。図５は、本発明の第３実施例にお
けるアドレス接近検知部を示すブロック図である。符号
は、図１のものに対応し、９４−３〜９４−６は論理回
路、９５はレジスタ、９６はデコーダである。Therefore, an embodiment in which the address difference for outputting the address approach detection signal can be dynamically changed will be described below. FIG. 5 is a block diagram showing an address approach detection unit in the third embodiment of the present invention. The reference numerals correspond to those in FIG. 1, 94-3 to 94-6 are logic circuits, 95 is a register, and 96 is a decoder.
【００３７】レジスタ９５の内容は、ＣＰＵ１（図１参
照）により設定され、そのレジスタ９５の出力をデコー
ダ９６に与える。デコーダ９６は、レジスタ９５の出力
に応じて、論理回路９４−３〜９４−５の内のいずれか
一つを選択する。そして、論理回路９４−３が選択され
ると加算器９３の上位３ビットが全て“０”ならばアド
レス接近検知信号を出力する。同様に、論理回路９４−
４が選択されると加算器９３の上位２ビット、論理回路
９４−５が選択されると加算器９３の上位１ビットが全
て“０”ならばアドレス接近検知信号を出力する。The content of the register 95 is set by the CPU 1 (see FIG. 1), and the output of the register 95 is given to the decoder 96. The decoder 96 selects any one of the logic circuits 94-3 to 94-5 according to the output of the register 95. When the logic circuit 94-3 is selected, if the upper 3 bits of the adder 93 are all "0", the address approach detection signal is output. Similarly, the logic circuit 94-
When 4 is selected, the upper 2 bits of the adder 93, and when the logic circuit 94-5 is selected, if the upper 1 bits of the adder 93 are all "0", an address approach detection signal is output.
【００３８】図６は、本発明の第３実施例を示すブロッ
ク図である。符号は、図１，図４及び図５のものに対応
している。また、アドレス接近検知回路９は、画像入力
部１１から画像メモリ２にデータを書き込みながら、画
像データ２のデータを圧縮・伸張部１２に転送する場合
に用いる回路のみを示しており、圧縮・伸張部１２から
のデータを画像メモリ２に書き込みながら、画像メモリ
２から画像出力部１３にデータを読み出す場合に用いる
回路は図示を省略している。第３実施例は、図４の第２
実施例におけるアドレス接近検知部９の代わりに、図５
に示したアドレス接近検知部９を用いたものである。こ
の第３実施例によれば、レジスタ９５の内容をＣＰＵ１
により随時変更することにより、アドレス接近検知信号
を出力するための条件をダイナミックに変更することが
できる。FIG. 6 is a block diagram showing a third embodiment of the present invention. The reference numerals correspond to those in FIGS. 1, 4 and 5. Further, the address approach detection circuit 9 shows only the circuit used when transferring the data of the image data 2 to the compression / expansion unit 12 while writing the data from the image input unit 11 to the image memory 2. A circuit used for reading data from the image memory 2 to the image output unit 13 while writing the data from the unit 12 into the image memory 2 is not shown. The third embodiment is the second one of FIG.
Instead of the address approach detection unit 9 in the embodiment, FIG.
The address approach detection unit 9 shown in is used. According to the third embodiment, the contents of the register 95 are stored in the CPU 1
Therefore, the condition for outputting the address approach detection signal can be dynamically changed by changing it at any time.
【００３９】（第４実施例）ところで、２つのアドレス
発生回路が出力するアドレスが、アドレス接近検知部９
がアドレス接近検知信号を出力するアドレス差付近にお
いて、同程度の速度で動作すると、アドレス接近検知部
９の出力が頻繁に切り換わってしまい処理が忙しくな
る。そこで、アドレス接近検知信号が出力される前と後
とで、アドレス接近検知部９が出力を出すアドレス差の
範囲を異ならせるようにした実施例を次に示す。(Fourth Embodiment) By the way, the addresses output from the two address generation circuits are the address approach detection unit 9
If the operation is performed at a similar speed in the vicinity of the address difference at which the address approach detection signal is output, the output of the address approach detection unit 9 is frequently switched and the process becomes busy. Therefore, an example in which the range of the address difference output by the address approach detection unit 9 is made different before and after the address approach detection signal is output will be described below.
【００４０】図７は、本発明の第４実施例におけるアド
レス接近検知部を示すブロック図である。符号は、図５
のものに対応し、９４−７〜９４−１１は論理回路、９
７はインバータである。第４実施例では、レジスタ９５
の内容がＣＰＵ１によって随時設定されるのは、第３実
施例のアドレス接近検知部９と同様であるが、デコーダ
９６がレジスタ９５の出力に応じて、論理回路９４−
７，９４−９の組合せ、または、論理回路９４−８，９
４−１０の組合せのいずれかを選択する。FIG. 7 is a block diagram showing an address approach detection unit in the fourth embodiment of the present invention. The reference numeral is FIG.
94-7 to 94-11 are logic circuits, 9
Reference numeral 7 is an inverter. In the fourth embodiment, the register 95
Similar to the address approach detection unit 9 of the third embodiment, the contents of the above are set by the CPU 1 at any time, but the decoder 96 responds to the output of the register 95 by the logic circuit 94-.
Combination of 7, 94-9 or logic circuits 94-8, 9
Any of the combinations 4-10 is selected.
【００４１】論理回路９４−７，９４−９の組合せが選
択された場合、アドレス接近検知信号が出力されていな
い状態では、論理回路９４−７が有効で、論理回路９４
−９は無効になっている。この時、加算器９３の出力の
上位３ビットが全て“０”になると、アドレス接近検知
信号が出力されるのは、図５の第３実施例のアドレス接
近検知部９と同様である。アドレス接近検知信号が出力
されると、論理回路９４−７が無効になり、論理回路９
４−９が有効になる。論理回路９４−９は、加算器９３
の出力の上位２ビットのみをみるものであるので、上位
３ビットが“００１”となっても上位２ビットが“０
１”になるまでアドレス接近検知信号を出力し続ける。
この機構により、頻繁にアドレス接近検知信号が出力さ
れたり、解除されたりすることを防止できる。When the combination of the logic circuits 94-7 and 94-9 is selected, the logic circuit 94-7 is valid and the logic circuit 94 is effective in the state where the address approach detection signal is not output.
-9 is disabled. At this time, when all the upper 3 bits of the output of the adder 93 become "0", the address approach detection signal is output, as in the address approach detection unit 9 of the third embodiment of FIG. When the address approach detection signal is output, the logic circuit 94-7 becomes invalid and the logic circuit 9-7 is disabled.
4-9 becomes effective. The logic circuit 94-9 includes an adder 93.
Since only the upper 2 bits of the output of the above are viewed, even if the upper 3 bits are "001", the upper 2 bits are "0".
The address approach detection signal is continuously output until it becomes 1 ".
With this mechanism, it is possible to prevent the address approach detection signal from being frequently output or released.
【００４２】論理回路９４−８，９４−１０の組合せが
選択された場合も同様に動作するが、その場合は、アド
レス接近検知信号が出力されていない状態では加算器９
３の出力の上位２ビットが全て“０”になるとアドレス
接近検知信号が出力され、アドレス接近検知信号が出力
されると上位１ビットが１になるまでアドレス接近検知
信号を出力し続ける。第４実施例では、アドレス接近検
知回路９として、図６の第３実施例において用いられて
いる回路の代わりに、図７に示した回路を用いる。The same operation is performed when the combination of the logic circuits 94-8 and 94-10 is selected. In that case, the adder 9 is used in the state where the address approach detection signal is not output.
When the upper 2 bits of the output of 3 are all "0", the address approach detection signal is output, and when the address approach detection signal is output, the address approach detection signal is continuously output until the upper 1 bit becomes 1. In the fourth embodiment, as the address approach detection circuit 9, the circuit shown in FIG. 7 is used instead of the circuit used in the third embodiment of FIG.
【００４３】今までは、画像入力部１１から画像メモリ
２に、データを書き込むと同時に、画像メモリ２の、デ
ータ書き込みを終了した領域からデータを読み出して、
圧縮・伸張部１２に転送する場合を説明してきた。しか
し、本発明は、圧縮・伸張部１２でコードデータを伸張
処理しながら、画像データを画像メモリ２に書き込むと
同時に、画像メモリから画像出力部１３にデータを読み
出す場合にも同様に適用できる。Up to now, the data is written from the image input unit 11 to the image memory 2, and at the same time, the data is read from the area of the image memory 2 where the data writing is completed,
The case of transferring to the compression / expansion unit 12 has been described. However, the present invention can be similarly applied to the case where the compression / expansion unit 12 expands the code data and writes the image data to the image memory 2 and at the same time reads the data from the image memory to the image output unit 13.
【００４４】その場合、圧縮・伸張部１２からの画像デ
ータを書き込んだ後、画像出力部１３がデータ読み出し
を行うことになる。その場合、画像記録部１４の記録速
度は、ほぼ一定なので、画像メモリ２から画像出力部１
３へのデータ読出速度は、ほぼ一定となる。それに対し
て、圧縮・伸張部１２による伸張処理速度は、データの
圧縮率によって変動する。しかも、画像記録部１４は、
機械的動作を伴う関係上、記録途中で動作を停止させる
ことは難しいので、アドレス接近検知信号が出力された
時に動作を停止させるのは、この場合も、データ書込側
の圧縮・伸張部１２の方にせざるを得ない。In this case, after writing the image data from the compression / expansion unit 12, the image output unit 13 reads the data. In that case, since the recording speed of the image recording unit 14 is almost constant, the image output unit 1 from the image memory 2
The data read speed to 3 is almost constant. On the other hand, the expansion processing speed of the compression / expansion unit 12 varies depending on the data compression rate. Moreover, the image recording unit 14
Since it is difficult to stop the operation in the middle of recording due to the mechanical operation, it is necessary to stop the operation when the address approach detection signal is output also in this case. I have no choice but to do this.
【００４５】このような事情から、この場合は、まず、
１ページ分のデータを圧縮・伸張部１２で伸張し、画像
メモリ２に書き込ませ、１ページ分のデータ書込が終わ
った段階で、画像出力部１３からの読み出しを開始する
ようにする。そして、データの読み出しを行った後か
ら、それと同時並行的に、次のページのデータを書き込
んでいくようにする。データ書込がデータ読出に追いつ
きそうになったら、先に述べたのと同様にして、圧縮・
伸張部１２の伸張処理を一時停止させることにより、ま
だデータ読み出しが済んでいない領域に、新たなデータ
を書き込んでしまうのを防止する。Under these circumstances, in this case, first,
The data for one page is expanded by the compression / expansion unit 12 and written in the image memory 2, and the reading from the image output unit 13 is started when the data writing for one page is completed. Then, after the data is read, the data of the next page is written in parallel with it. If the data writing is about to catch up with the data reading, compress the data in the same manner as described above.
By suspending the decompression process of the decompression unit 12, it is possible to prevent new data from being written in an area where the data has not been read yet.
【００４６】[0046]
【発明の効果】以上述べた如く、本発明の画像処理装置
によれば、次のような効果を奏する。１組のアドレス要
求元の内、一方がアクセスしているアドレスと他方がア
クセスしているアドレスとを比較して、両者の差が所定
値以内になった時にアドレス接近検知信号を出力し、ア
ドレス接近検知信号が出力された時、１組のアドレス要
求元の内、アクセス位置が、他方より後方位置にあるも
のを一時停止させるようにした。その結果、後方位置を
アクセスしている方の転送速度が、局所的に速くなっ
て、先方位置をアクセスしている方を追い越しそうにな
っても、余裕を持ってそれを防止することができる。そ
のため、画像メモリの未書込領域を一部読み出したり、
あるいは、画像メモリの未読出領域にデータを書き込ん
でしまうことを確実に防止できる。As described above, the image processing apparatus of the present invention has the following effects. Of the one set of address request sources, the address accessed by one is compared with the address accessed by the other, and when the difference between the two is within a predetermined value, an address approach detection signal is output, When the approach detection signal is output, one of a pair of address request sources whose access position is located behind the other is temporarily stopped. As a result, even if the transfer speed of the person accessing the rear position becomes locally high and it tends to overtake the person accessing the front position, it is possible to prevent it with a margin. . Therefore, you can read a part of the unwritten area of the image memory,
Alternatively, it is possible to reliably prevent writing of data in the unread area of the image memory.
【００４７】また、アドレス接近検知部を、アドレスの
上位所定桁同士の差を求め、差が“１”に成った時、ア
ドレス接近検知信号を出力するようにすれば、アドレス
値の全桁同士を比較する場合と比較して、その回路構成
が単純になる。そしてまた、アドレス接近検知回路９で
判定対象とする上位桁数を随時指定して変更できるよう
にすれば、アドレス接近検知信号を出力するための条件
をダイナミックに変更することができる。さらに、その
桁数の指定を、アドレス接近検知信号が出力される前と
後とで異なるようにすれば、頻繁にアドレス接近検知信
号が出力されたり、解除されたりすることを防止でき
る。さらにまた、１組のアドレス要求元の内、一方が、
圧縮・伸張部である時、機械的動作を伴わない圧縮・伸
張部の方のアクセス位置を、他方より後方にして、アド
レス接近検知信号が出力された時、圧縮・伸張部の方を
停止させるようにすれば、制御が容易になる。Further, if the address approaching detection unit obtains the difference between the upper predetermined digits of the address and outputs the address approaching detection signal when the difference becomes "1", all the digits of the address value are sent to each other. The circuit configuration is simpler than that in the case of comparing. Further, if the address approach detection circuit 9 can specify and change the upper digit number to be determined at any time, the condition for outputting the address approach detection signal can be dynamically changed. Further, if the designation of the number of digits is made different before and after the address approach detection signal is output, it is possible to prevent the address approach detection signal from being frequently output or released. Furthermore, one of a pair of address request sources is
When it is a compression / expansion part, the access position of the compression / expansion part that does not involve mechanical operation is set to be behind the other, and when the address approach detection signal is output, the compression / expansion part is stopped. By doing so, control becomes easy.
【図１】 本発明の第１実施例を示すブロック図FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】 本発明の動作を説明するための図FIG. 2 is a diagram for explaining the operation of the present invention.
【図３】 画像メモリへの書き込み及び読み出しを同時
並行して行う場合の動作を説明するための図FIG. 3 is a diagram for explaining an operation when writing and reading to an image memory are performed in parallel at the same time.
【図４】 本発明の第２実施例におけるアドレス接近検
知部の周辺を示すブロック図FIG. 4 is a block diagram showing the periphery of an address approach detection unit in the second embodiment of the present invention.
【図５】 本発明の第３実施例におけるアドレス接近検
知部を示すブロック図FIG. 5 is a block diagram showing an address approach detection unit in a third embodiment of the present invention.
【図６】 本発明の第３実施例を示すブロック図FIG. 6 is a block diagram showing a third embodiment of the present invention.
【図７】 本発明の第４実施例におけるアドレス接近検
知部を示すブロック図FIG. 7 is a block diagram showing an address approach detection unit in a fourth embodiment of the present invention.
【図８】 画像処理装置の概要を示すブロック図FIG. 8 is a block diagram showing an outline of an image processing apparatus.
１…ＣＰＵ、２…画像メモリ、３，４，５…アドレス発
生回路、６…マルチプレクサ、７，８，１６，１７，１
８…バッファ、９…アドレス接近検知部、１０…画像読
取部、１１…画像入力部、１２…圧縮・伸張部、１３…
画像出力部、１４…画像記録部、１５…バス制御部、１
９，２０，２１…Ｄフリップフロップ、２２…アドレス
バス、２３…データバス、９１，９１−１，９１−２…
ラッチ回路、９２，９２−１，９２−２，９７…インバ
ータ、９３，９３−１，９３−２…加算器、９４，９４
−１〜９４−１１…論理回路、９５…レジスタ、９６…
デコーダ1 ... CPU, 2 ... Image memory, 3, 4, 5 ... Address generating circuit, 6 ... Multiplexer, 7, 8, 16, 17, 1
8 ... Buffer, 9 ... Address approach detection unit, 10 ... Image reading unit, 11 ... Image input unit, 12 ... Compression / expansion unit, 13 ...
Image output unit, 14 ... Image recording unit, 15 ... Bus control unit, 1
9, 20, 21 ... D flip-flops, 22 ... Address buses, 23 ... Data buses, 91, 91-1, 91-2 ...
Latch circuit, 92, 92-1, 92-2, 97 ... Inverter, 93, 93-1, 93-2 ... Adder, 94, 94
-1 to 94-11 ... Logic circuit, 95 ... Register, 96 ...
decoder
Claims (5)
憶可能な画像メモリと、互いに独立に上記画像メモリに
アクセスして、同時並行的にデータ書込及びデータ読出
を行う１組のアドレス要求元と、該１組のアドレス要求
元の一方がアクセスしているアドレスと他方がアクセス
しているアドレスとを比較して、両者の差が所定値以下
になって０になる前にアドレス接近検知信号を出力する
アドレス接近検知部と、該アドレス接近検知信号を受け
て、上記１組のアドレス要求元の内、アクセス位置が、
他方より後方位置にあるものを一時停止させるように制
御する制御部とを具えたことを特徴とする画像処理装
置。1. An image memory capable of storing at least one page of image data, and a pair of address request sources which access the image memory independently of each other and simultaneously perform data writing and data reading. , Comparing the address accessed by one of the pair of address request sources and the address accessed by the other, and sending an address approach detection signal before the difference between the two becomes less than a predetermined value and becomes zero. Upon receiving the address approach detection unit that outputs and the address approach detection signal, the access position of the one set of address request sources is
On the other hand, an image processing apparatus, comprising: a control unit that controls so that an object located at a position rearward of the other is temporarily stopped.
要求元の一方がアクセスしているアドレスの上位所定桁
と、他方がアクセスしているアドレスの対応する桁との
差を求め、その差が１になった時、アドレス接近検知信
号を出力する回路であることを特徴とする請求項１記載
の画像処理装置。2. The address approach detection unit obtains the difference between the upper predetermined digit of the address accessed by one of the pair of address request sources and the corresponding digit of the address accessed by the other, and the difference is calculated. The image processing apparatus according to claim 1, wherein the image processing apparatus is a circuit that outputs an address approach detection signal when 1 becomes 1.
要求元の内の一方がアクセスしているアドレスの上位所
定桁と他方がアクセスしているアドレスの対応する桁と
の差を算出する演算回路と、該演算回路で算出対象とな
っている桁数の内判定対象とする上位桁数を指定する桁
数指定手段と、上記演算回路の出力の上記桁数指定手段
で指定された上位桁が全て“０”になったときアドレス
接近検知信号を出力する論理回路とを具えたことを特徴
とする請求項２記載の画像処理装置。3. The address approach detection unit calculates the difference between the upper predetermined digit of the address accessed by one of the pair of address request sources and the corresponding digit of the address accessed by the other. A circuit, a digit number designating means for designating an upper digit number to be judged out of the number of digits to be calculated by the arithmetic circuit, and an upper digit designated by the digit number designating means of the output of the arithmetic circuit 3. The image processing apparatus according to claim 2, further comprising a logic circuit that outputs an address approach detection signal when all of the addresses become "0".
が出力される前と後とで異なった桁数を指定するように
したことを特徴とする請求項３記載の画像処理装置。4. The image processing apparatus according to claim 3, wherein the digit number designating unit designates a different digit number before and after the address approach detection signal is output.
伸張器であり、そのアクセス位置は、他方より後方位置
にあることを特徴とする請求項１〜４のいずれか１項に
記載の画像処理装置。5. One of a pair of address request sources is
The image processing device according to any one of claims 1 to 4, wherein the image processing device is a stretcher, and an access position of the stretcher is behind the other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35564392A JPH0676050A (en) | 1992-06-26 | 1992-12-19 | Picture processor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19319792 | 1992-06-26 | ||
| JP4-193197 | 1992-06-26 | ||
| JP35564392A JPH0676050A (en) | 1992-06-26 | 1992-12-19 | Picture processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0676050A true JPH0676050A (en) | 1994-03-18 |
Family
ID=26507749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35564392A Pending JPH0676050A (en) | 1992-06-26 | 1992-12-19 | Picture processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0676050A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8482748B2 (en) | 2011-05-26 | 2013-07-09 | Fuji Xerox Co., Ltd. | Apparatus and non-transitory computer readable medium for successive image processing |
-
1992
- 1992-12-19 JP JP35564392A patent/JPH0676050A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8482748B2 (en) | 2011-05-26 | 2013-07-09 | Fuji Xerox Co., Ltd. | Apparatus and non-transitory computer readable medium for successive image processing |
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