JPH0671310B2 - Image reader - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、原稿画像を走査して読み取る画像読取装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image reading device that scans and reads an original image.

更に詳述すれば、本発明は、原稿画像上に付着している
“ごみ”や“きず”等の欠陥を検出する機能を備えた画
像読取装置に関するものである。More specifically, the present invention relates to an image reading apparatus having a function of detecting defects such as "dust" and "scratches" adhering to an original image.

［従来の技術］ 従来から、画像読取装置のひとつとしてイメージスキャ
ナ（撮像装置）が知られている。[Prior Art] An image scanner (imaging device) has been known as one of image reading devices.

撮像装置のひとつとして、英国特許1547811号には、赤
外光を用いてフィルム上の欠陥箇所を検出する装置が開
示されている。また、この特許に関連した英国特許1547
812号には、実際の欠陥領域が検出欠陥領域に完全に含
まれるようにするため、検出した欠陥領域を拡大する装
置が開示されている。As one of the imaging devices, British Patent No. 1547811 discloses a device that detects a defective portion on a film by using infrared light. Also associated with this patent is British Patent 1547
No. 812 discloses an apparatus for enlarging a detected defective area so that the actual defective area is completely contained in the detected defective area.

［発明が解決しようとする問題点］ しかしながら、これら英国特許では欠陥画素の位置が記
録されないため、原稿画像のどの部分が修正されたか後
になって不明になるという欠点があった。[Problems to be Solved by the Invention] However, in these British patents, the position of the defective pixel is not recorded, so that there is a drawback that it becomes unknown after which part of the original image is corrected.

一方、大きな“ごみ”は原稿セット時に除去できる可能
性が高いが、小さな“ごみ”や細長い“ごみ”について
は取り除けないことが多くあった。更に、細長いきずも
多く見られるが、こういった細長い欠陥パターンを効果
的に修正する手法は未だ知られていない。On the other hand, there is a high possibility that large "trash" can be removed when setting a document, but small "trash" and elongated "trash" cannot be often removed. Further, although many elongated flaws are also seen, a method for effectively correcting such an elongated defect pattern has not been known yet.

よって、本発明の目的は、上述の点に鑑み、原稿画像上
に存在する欠陥の検索を容易にすると共に、細長い欠陥
パターン等も効果的に修正し得るよう構成した画像読取
装置を提供することにある。Therefore, in view of the above points, it is an object of the present invention to provide an image reading apparatus configured to facilitate the search for defects existing on a document image and to effectively correct long and narrow defect patterns and the like. It is in.

［問題点を解決するための手段］ 本発明に係る画像読取装置は、原稿画像を複数の画素領
域に分割して欠陥領域を検出する検出手段と、前記欠陥
領域の位置情報を記憶する記憶手段と、前記記憶手段に
記憶された情報に基づいて、当該欠陥領域の大きさを判
別する判別手段と、前記判別手段の判別結果に応じて当
該欠陥領域のデータを修正する欠陥修正手段とを有する
ものである。[Means for Solving Problems] An image reading apparatus according to the present invention includes a detection unit that divides an original image into a plurality of pixel regions to detect a defective region, and a storage unit that stores position information of the defective region. And a determination means for determining the size of the defective area based on the information stored in the storage means, and a defect correction means for correcting the data of the defective area according to the determination result of the determination means. It is a thing.

また、前記判別手段は、当該欠陥領域が主走査方向に対
してｎ画素分以上連続するか否かを判別するように構成
するのが好適である。Further, it is preferable that the determination means is configured to determine whether or not the defective area continues for n pixels or more in the main scanning direction.

［実施例］ 本発明の一実施例では、原稿被写体上に存する“ごみ”
や“きず”等の欠陥を検出し、欠陥位置のマッピング情
報をディジタル信号として一時的に高速メモリに記憶
し、当該マッピング情報をもとに欠陥位置の画像情報を
周辺画素の情報で修正するものである。[Embodiment] In one embodiment of the present invention, "dust" existing on the subject of the original document.
Defects such as scratches and "scratches" are detected, mapping information of the defect position is temporarily stored in a high-speed memory as a digital signal, and the image information of the defect position is corrected by the information of peripheral pixels based on the mapping information. Is.

以下、図面を参照して本発明の実施例を詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

第１図は、本発明を適用した撮像装置の全体構成図であ
る。本図において、 １は原稿、 ２は照明光学系、 ３は光学フィルタ用ホルダ、 3-1〜3-4は光学フィルタ、 ４は被写体となる透過原稿、 ５は原稿４を保持するホルダ、 ６は原稿ホルダ５を載置するためのステージ、 ７は原稿４の像をラインセンサ８上に投影する撮像レン
ズ、 ８は主走査方向の読み取りを行うラインセンサ、 Ｃは撮像レンズ７の光軸、 ９はラインセンサ出力を増幅する増幅器、 10は本撮像装置のシーケンス制御回路、 11は光学フィルタ3-1〜3-4を交換するための光学フィル
タ駆動源、 12はホルダ５を載置しているステージ６を駆動し、副走
査を行わしめるためのステージ駆動源、 13は光学フィルタ駆動源11を制御し、所望の光学フィル
タを選択するための光学フィルタ選択制御回路、 14はステージ駆動源12を制御して副走査を行う副走査制
御回路、 15はラインセンサ８を駆動して主走査を行わせるライン
センサ駆動回路、 16は増幅器９の出力（Vos）を導入し、“ごみ”や“き
ず”等の欠陥があるか否かを検出する欠陥検出回路、 17は欠陥検出回路16により検出された欠陥を後に詳述す
る所定の規則に従ってカウントする欠陥カウント回路、 18は欠陥検出回路16により検出された欠陥が存在する位
置を記憶するための欠陥マップ回路、 19は増幅器９の出力Vosをアナログ・ディジタル変換す
るA/D変換器、 20はA/D変換器19によりディジタル化された画像信号を
一時的に記憶するバッファメモリ、 21は欠陥マップ回路18の出力内容に基づいてバッファメ
モリ20の記憶内容を修正する欠陥修正回路、 22はバッファメモリ20の記憶内容を外部機器やホストコ
ンピュータに転送するためのインターフェース回路、 23は、欠陥カウント回路17が測定した欠陥の量に基づい
てシーケンス制御回路10から警告発生命令が送出される
とき、その命令に応答して警告を発する警告発生回路で
ある。FIG. 1 is an overall configuration diagram of an image pickup apparatus to which the present invention is applied. In this figure, 1 is an original, 2 is an illumination optical system, 3 is an optical filter holder, 3-1 to 3-4 are optical filters, 4 is a transparent original serving as a subject, 5 is a holder for holding the original 4, 6 Is a stage for mounting the document holder 5, 7 is an image pickup lens for projecting an image of the document 4 on a line sensor 8, 8 is a line sensor for reading in the main scanning direction, C is an optical axis of the image pickup lens 7, Reference numeral 9 is an amplifier for amplifying the output of the line sensor, 10 is a sequence control circuit of the image pickup apparatus, 11 is an optical filter driving source for replacing the optical filters 3-1 to 3-4, and 12 is a holder 5 mounted thereon. The stage drive source for driving the stage 6 to perform the sub-scan, 13 for controlling the optical filter drive source 11, and an optical filter selection control circuit for selecting a desired optical filter, 14 for the stage drive source 12 Control to perform sub-scanning A scanning control circuit, 15 is a line sensor driving circuit for driving the line sensor 8 to perform main scanning, and 16 is an output (Vos) of the amplifier 9 to determine whether there is a defect such as "dust" or "scratch". Defect detection circuit for detecting whether or not, 17 is a defect count circuit for counting the defects detected by the defect detection circuit 16 according to a predetermined rule which will be described later in detail, and 18 is a position where the defect detected by the defect detection circuit 16 exists. Defect map circuit for storing, 19 is an A / D converter for analog / digital converting the output Vos of the amplifier 9, 20 is a buffer memory for temporarily storing the image signal digitized by the A / D converter 19. , 21 is a defect correction circuit for correcting the stored contents of the buffer memory 20 based on the output contents of the defect map circuit 18, 22 is an error for transferring the stored contents of the buffer memory 20 to an external device or a host computer. Interface circuit 23, when the warning generation instruction from the sequence control circuit 10 is sent based on the amount of defects defect counting circuit 17 is measured, a warning generation circuit to issue a warning in response to the instruction.

次に、本実施例の動作を説明する。Next, the operation of this embodiment will be described.

本実施例による撮像装置は、ラインセンサ８を用いて主
走査すると共に、原稿ホルダ５を載置しているステージ
６を駆動源12にて駆動することにより副走査を行い、以
って２次元走査を行うものである。The image pickup apparatus according to the present embodiment performs main scanning by using the line sensor 8 and sub-scanning by driving the stage 6 on which the document holder 5 is mounted by the driving source 12 to thereby perform two-dimensional scanning. Scanning is performed.

まず、ハロゲンランプ等の光源１および照明光学系２に
より、写真用35ミリフィルムなどの透過原稿４を均一に
照明し、撮像レンズ７を介して原稿４の像をラインセン
サ８上に結像する。このとき、第２〜第４の光学フィル
ター3-2〜3-4を例えばR,G,Bまたはシアン，マゼンダ，
イエロー透過型のフィルタとすることにより、原稿画像
を３色に色分解することができる。次いで、ラインセン
サ８上に投影された像を主走査すると共に、原稿４の投
影像がラインセンサ８の主走査方向と直角の方向に動く
ようステージ６を動かして副走査することにより、２次
元走査を実現する。First, a light source 1 such as a halogen lamp and an illumination optical system 2 uniformly illuminate a transparent original 4 such as a photographic 35 mm film, and an image of the original 4 is formed on a line sensor 8 via an imaging lens 7. . At this time, the second to fourth optical filters 3-2 to 3-4 are set to, for example, R, G, B or cyan, magenta,
By using a yellow transmissive filter, the original image can be separated into three colors. Then, the image projected on the line sensor 8 is main-scanned, and the stage 6 is moved so as to move the projected image of the original 4 in the direction perpendicular to the main-scanning direction of the line sensor 8 to perform sub-scanning. Achieve scanning.

フィルタの交換を行うに際しては、フィルタ番号ならび
にフィルタ選択命令をシーケンス制御回路10からフィル
タ選択制御回路13に送出し、これによりフィルタ選択動
作を行わせ、もって光学フイルタ駆動源11を制御して所
望の光学フィルタ3-1〜3-4を選択する。When exchanging the filter, the filter number and the filter selection command are sent from the sequence control circuit 10 to the filter selection control circuit 13 to perform the filter selection operation, thereby controlling the optical filter drive source 11 to a desired value. Select optical filters 3-1 to 3-4.

ここで、第１の光学フィルタ3-1には例えば赤外透過型
フィルタを用いる。従って、写真フィルタの各発色層は
赤外光を殆んど透過してしまうことから、ラインセンサ
８の出力信号はほぼ一定レベルになる。しかし、フィル
ム上に“ごみ”が付着していたり“きず”が有るときに
は透過光量が大幅に変動するので、増幅した信号Vosを
チェックすることにより、フィルム上の欠陥を容易に検
出することができる。更に詳述すれば、この光学フィル
タを適切に配置することにより、当該光学フィルタ自体
に付着している“ごみ”や“きず”がラインセンサ８上
に投影される像に影響を及ぼさないようにすることがで
きる。Here, for example, an infrared transmission type filter is used as the first optical filter 3-1. Therefore, each color forming layer of the photographic filter transmits almost all infrared light, and the output signal of the line sensor 8 has a substantially constant level. However, the amount of transmitted light fluctuates greatly when there is "dust" or "scratches" on the film, so defects on the film can be easily detected by checking the amplified signal Vos. . More specifically, by appropriately arranging this optical filter, "dust" and "scratches" attached to the optical filter itself are prevented from affecting the image projected on the line sensor 8. can do.

次に、シーケンス制御回路10が実行すべき手順について
説明する。Next, a procedure to be executed by the sequence control circuit 10 will be described.

シーケンス制御回路10は、まず欠陥検知用の第１のフィ
ルター3-1を選択し、次に副走査制御回路14に対し、ス
テージ６の位置を副走査スタート位置に戻すよう命令を
発する。そして、第１のフィルタ選択が終了すると共に
ステージ６がスタート位置に戻ると、原稿４の欠陥検出
モードに入る。The sequence control circuit 10 first selects the first filter 3-1 for defect detection, and then issues a command to the sub-scanning control circuit 14 to return the position of the stage 6 to the sub-scanning start position. Then, when the first filter selection is completed and the stage 6 returns to the start position, the defect detection mode of the original 4 is entered.

この欠陥検出モードでは、原稿４を赤外光で走査して得
た信号Vosに基づいて、原稿４上に有る“ごみ”や“き
ず”などの欠陥を欠陥検出回路16により検出し、欠陥の
存在する走査位置の情報を欠陥マップ回路18に逐次記憶
していくと共に、欠陥カウント回路17において欠陥の量
を所定規則（後に詳述する）に従って数え、その欠陥の
程度をシーケンス制御回路10に伝える。In this defect detection mode, the defect detection circuit 16 detects defects such as "dust" and "scratches" on the document 4 on the basis of the signal Vos obtained by scanning the document 4 with infrared light. Information on existing scanning positions is sequentially stored in the defect map circuit 18, the amount of defects is counted in the defect count circuit 17 according to a predetermined rule (detailed later), and the degree of the defect is transmitted to the sequence control circuit 10. .

シーケンス制御回路10は、伝達された欠陥の程度が所定
値以上であるとき、警告発生回路32に対して警告発生命
令を送出する。警告発生回路23は、この警告発生命令を
受けて警告を発する。The sequence control circuit 10 sends a warning generation command to the warning generation circuit 32 when the degree of the transmitted defect is a predetermined value or more. The warning generation circuit 23 receives the warning generation command and issues a warning.

その後、シーケンス制御回路10は次の処理に移行する。
なお、警告は欠陥の程度に応じて段階的に発するように
することも可能である。また、欠陥カウント回路17は、
欠陥が一定の程度を越えた時のみ、シーケンス制御回路
10に通報を行うよう構成することも可能である。更に、
シーケンス制御回路10を介することなく、カウント回路
17から警告発生回路23に直接警告発生依頼を行うよう構
成することも可能である。After that, the sequence control circuit 10 shifts to the next processing.
Note that the warning can be issued stepwise according to the degree of the defect. In addition, the defect count circuit 17
Sequence control circuit only when the defect exceeds a certain level
It can also be configured to call 10. Furthermore,
Count circuit without going through the sequence control circuit 10
It is also possible to configure 17 to directly issue a warning generation request to the warning generation circuit 23.

欠陥検出モードの終了後、シーケンス制御が中断されな
い場合には、色分解走査モードに入る。この色分解走査
モードでは、３色の透過フィルタ3-2〜3-4を次々に選択
して３回の２次元走査を行う。After the defect detection mode ends, if the sequence control is not interrupted, the color separation scanning mode is entered. In this color separation scanning mode, three-color transmission filters 3-2 to 3-4 are selected one after another to perform two-dimensional scanning three times.

まず初めに、第２の光学フィルタ3-2を選択する命令を
シーケンス制御回路10から光学フィルタ選択制御回路13
に送り、光学フィルタ駆動源11を駆動して第２のフィル
タ3-2を選択する。また、シーケンス制御回路10はステ
ージ６をスタート位置に戻すよう、副走査制御回路14に
命令を発する。これによりステージ駆動源12を駆動し
て、ステージ６をスタート位置に戻す。First, a command for selecting the second optical filter 3-2 is issued from the sequence control circuit 10 to the optical filter selection control circuit 13
To drive the optical filter driving source 11 to select the second filter 3-2. The sequence control circuit 10 also issues a command to the sub-scanning control circuit 14 to return the stage 6 to the start position. This drives the stage drive source 12 to return the stage 6 to the start position.

フィルタ選択が完了してステージ６がスタート位置に戻
ると、ラインセンサ８は第２の光学フィルタ3-2が色分
解した像の走査を開始する。そして、増幅器９により増
幅された信号VosはA/D変換器19においてディジタル信号
に変換され、バッファメモリ20に一時記憶される。When the filter selection is completed and the stage 6 returns to the start position, the line sensor 8 starts scanning the image separated by the second optical filter 3-2. Then, the signal Vos amplified by the amplifier 9 is converted into a digital signal in the A / D converter 19 and temporarily stored in the buffer memory 20.

バッファメモリ20に一時的に記憶された画像信号は、欠
陥修正回路21により、欠陥マップ回路18から送出される
欠陥位置情報に基づいて修正（補修）がなされる。主走
査ライン内における欠陥の量が少ないときには、副走査
を行っている間にマイクロプロセッサ等を用いて、バッ
ファメモリ20の記憶内容を修正することができる。The image signal temporarily stored in the buffer memory 20 is corrected (repaired) by the defect correction circuit 21 based on the defect position information sent from the defect map circuit 18. When the amount of defects in the main scanning line is small, the contents stored in the buffer memory 20 can be corrected by using a microprocessor or the like while performing the sub scanning.

次に、記憶内容の修正手順について述べる。Next, a procedure for correcting the stored contents will be described.

まず、主走査ライン内の欠陥アドレスを欠陥マップ回路
18から欠陥修正回路21へ順に読み込み、読み込んだ欠陥
アドレス情報に基づいて、“注目アドレスの欠陥が主走
査方向に長く連続するか?"あるいは“主走査方向に短く
連続するか?"を判別する。すなわち、ｎ画素以下の短い
欠陥画素であるときは、主走査線内における欠陥画素の
前のデータまたは前後のデータにより当該欠陥画素のデ
ータを置き換えたり、線形補完したりすることにより修
正を行う。また、ｎ画素を越える長い欠陥画素であると
きは、例えば前ラインのデータで置き換えるなど、副走
査方向の画像情報を用いて修正を行う。First, the defect address in the main scanning line is set to the defect map circuit.
The data is sequentially read from 18 to the defect correction circuit 21, and based on the read defect address information, it is determined "whether the defect of the address of interest continues for a long time in the main scanning direction?" Or "for a short time in the main scanning direction?" . That is, when the defective pixel is a short defective pixel of n pixels or less, the data of the defective pixel is replaced by the data before or after the defective pixel in the main scanning line, or the data is linearly complemented to correct the defective pixel. When the defective pixel is longer than n pixels, it is corrected by using the image information in the sub-scanning direction, such as replacement with the data of the previous line.

このようにすることにより、主走査方向に対して短い連
続欠陥内部のデータは主走査方向のみのデータで容易に
修正し得るとともに、主走査方向に長い欠陥であっても
副走査方向にあまり長くない欠陥であれば有効に修正す
ることができる。その結果として、細長い欠陥パターン
の修正も良好かつ簡単に行うことができる。By doing so, the data inside the continuous defect that is short with respect to the main scanning direction can be easily corrected with the data only in the main scanning direction, and even if the defect is long in the main scanning direction, it is too long in the sub scanning direction. If there is no defect, it can be effectively corrected. As a result, the elongated defect pattern can be corrected well and easily.

修正された画像データは、インターフェース回路22を介
して外部機器（例えばディスク，スキャナライタ，フレ
ームメモリ等）やホストコンピュータに転送される。デ
ータ転送の頻度は、バッファメモリや外部機器の処理ス
ピード等に依存するが、例えば１ライン主走査を行う毎
に転送してもよいし、あるいは、１画面分のデータを一
括して転送してもよい。The corrected image data is transferred to an external device (for example, a disc, a scanner writer, a frame memory, etc.) or a host computer via the interface circuit 22. The frequency of data transfer depends on the processing speed of the buffer memory or the external device, but may be transferred every time one line main scanning is performed, or the data for one screen may be transferred collectively. Good.

さて、第２の光学フィルター3-2で色分解した色分解画
像の走査が終了すると、次に第３の光学フィルタ3-3の
選択制御およびステージ６をスタート位置に戻すための
制御に移り、先に述べた第２の光学フィルタ3-2での走
査と同様のシーケンスを繰り返す。Now, when the scanning of the color separated image separated by the second optical filter 3-2 is completed, next, the selection control of the third optical filter 3-3 and the control for returning the stage 6 to the start position are performed. The same sequence as the scanning by the second optical filter 3-2 described above is repeated.

第４の光学フィルタ3-4を用いて色分解した色分解画像
の走査も同様に行い、もって３色の色分解画像の撮像を
終了する。The color-separated image that has been color-separated using the fourth optical filter 3-4 is also scanned in the same manner, and the capturing of the color-separated image of three colors is completed.

第２図は、第１図に示した欠陥検出回路16,欠陥カウン
ト１回路17および欠陥マップ回路18のより詳しい構成例
を示したものである。本図において、 R1,R2は抵抗、 24は増幅器９の出力信号Vosと参照電圧Vrefを比較する
比較器、 Deは出力信号Vosに基づいて検出された欠陥信号（比較
器24の出力）、 MIは欠陥検出モードであることを示す欠陥検出モード信
号、 φclockは有効走査領域内にあるとき、１画素ごとに１
回発生されるタイミングクロック、 25は欠陥が存在するときに欠陥パルスIpを発生するAND
ゲート、 17は欠陥パルスIpをカウントする欠陥カウント回路、 φ_RIは欠陥カウント回路17をリセットするリセット信
号、 Dnは欠陥が検出された画素数を表す欠陥カウント信号、 26は現在の走査位置を表す走査アドレスカウンタ、 A_Oは現在の走査位置を表す走査アドレス信号、 27は信号Dnをアドレスとして、A_Oを入力データとするメ
モリ回路であり、欠陥パルスIpに同期して信号Dnが表す
メモリアドレス“Dn"にデータA_Oを格納する。FIG. 2 shows a more detailed configuration example of the defect detection circuit 16, the defect count 1 circuit 17, and the defect map circuit 18 shown in FIG. In the figure, R1 and R2 are resistors, 24 is a comparator that compares the output signal Vos of the amplifier 9 with the reference voltage Vref, De is a defect signal (output of the comparator 24) detected based on the output signal Vos, MI Is a defect detection mode signal indicating the defect detection mode, and φclock is 1 for each pixel when in the effective scanning area.
Is a timing clock that is generated twice, and 25 is a AND pulse that generates a defect pulse Ip when a defect is present.
Gate, 17 is a defect count circuit that counts the defect pulse Ip, φ _RI is a reset signal that resets the defect count circuit 17, Dn is a defect count signal that represents the number of pixels in which a defect is detected, and 26 is the current scanning position. A scan address counter, A _O is a scan address signal that represents the current scan position, 27 is a memory circuit that uses the signal Dn as an address and A _O as input data, and the memory address that the signal Dn represents in synchronization with the defect pulse Ip. Store data A _O in “Dn”.

次に、第２図の動作を説明する。Next, the operation of FIG. 2 will be described.

走査開始時において、欠陥カウント回路17はリセット信
号φ_RIによりリセットされ、欠陥カウント値Dnは“0"と
なる。一方、走査アドレスカウンタ26も信号φ_RSよりリ
セットされ、走査アドレスA_Oは“0"に初期化される。At the start of scanning, the defect count circuit 17 is reset by the reset signal φ _RI , and the defect count value Dn becomes “0”. On the other hand, the scan address counter 26 is also reset by the signal φ _RS , and the scan address A _O is initialized to “0”.

欠陥検出モードに入ると、欠陥検出モード信号MIは“1"
になると共に信号φ_RIは解除され、欠陥カウント回路17
はカウント可能な状態となる。そして、走査有効領域内
では、センサ出力の増幅信号Vosに同期して、タイミン
グクロックφclokが出力される。このとき欠陥が存在す
ると、VosはVrefより小さくなり、信号Deは“ハイレベ
ル”となる。すると、タイミングクロックφclockに同
期してANDゲート25は開き（De＝“ハイ",MI＝“ハ
イ”）、ANDゲート25から送出される欠陥パルスIpが欠
陥カウント回路17をカウントアップする。When the defect detection mode is entered, the defect detection mode signal MI is "1".
As _soon as the signal φ _RI is released, the defect count circuit 17
Becomes a countable state. Then, in the scan effective area, the timing clock φclok is output in synchronization with the amplified signal Vos of the sensor output. At this time, if there is a defect, Vos becomes smaller than Vref, and the signal De becomes “high level”. Then, the AND gate 25 opens (De = “high”, MI = “high”) in synchronization with the timing clock φclock, and the defect pulse Ip sent from the AND gate 25 counts up the defect count circuit 17.

欠陥カウント回路17の出力である欠陥カウント信号Dnは
シーケンス制御回路10へ送られると共に、メモリ回路27
のアドレス入力となる。すなわち、この欠陥カウント信
号Dnは“Dn番目の欠陥”であることを表す。The defect count signal Dn output from the defect count circuit 17 is sent to the sequence control circuit 10 and at the same time the memory circuit 27
It becomes the address input of. That is, this defect count signal Dn indicates "Dnth defect".

一方、タイミングクロックφclockは走査アドレスカウ
ン26にも導入されており、このカウンタ26は現在走査し
ている位置が走査開始位置から何画素目であるかをカウ
ントしている。走査アドレスカウンタ26の出力である走
査アドレス信号A_Oはメモリ回路27のデータ入力端に供給
され、欠陥パルスIpに同期して、メモリ回路27のアドレ
ス“Dn"に書き込まれる。その結果、“Dn"番目の欠陥が
発見された時の走査アドレス“A_O"が順次メモリ回路27
に記憶される。On the other hand, the timing clock φclock is also introduced to the scanning address counter 26, and the counter 26 counts the number of pixels from the scanning start position at which the scanning position is currently being scanned. The scan address signal A _O output from the scan address counter 26 is supplied to the data input terminal of the memory circuit 27 and is written in the address “Dn” of the memory circuit 27 in synchronization with the defect pulse Ip. As a result, the scanning address “A _O ” when the “Dn” th defect is found is sequentially stored in the memory circuit 27.
Memorized in.

メモリ回路27の初期化回路については図示していない
が、例えば全てのアドレスに“1"または“0"を書き込ん
だり、あるいは、欠陥検出モードの前（欠陥カウント回
路17と走査アドレスカウンタ26をリセットする前）に走
査範囲外のアドレスを書き込めばよい。そして、シーケ
ンス制御回路10は、欠陥カウント回路17がオーバーフロ
ーしたことを検知して、警告命令を発することができ
る。Although the initialization circuit of the memory circuit 27 is not shown, for example, "1" or "0" is written in all the addresses, or before the defect detection mode (the defect count circuit 17 and the scan address counter 26 are reset. Address) outside the scan range. Then, the sequence control circuit 10 can detect that the defect count circuit 17 has overflowed and issue a warning command.

第３図は、欠陥マップ回路18の別実施例18′を示すブロ
ック図である。図示した別実施例では、走査アドレスカ
ウンタ26′により主走査方向のみのアドレスA_O′をカウ
ントする。一方、副走査方向のアドレスAlについては、
メモリ回路27′のアドレス入力端子に対し、欠陥カウン
ト信号Dnとは独立に印加する。そして、このカウント値
A_O′を欠陥パルスIpに同期してメモリ回路に記憶させて
いる。この実施例によれば、主走査１ライン毎に一定の
メモリ領域を必要とするが、シーケンス制御回路10は主
走査線上の欠陥画素数が所定値を越えたことを検知して
警告命令を発することができる。FIG. 3 is a block diagram showing another embodiment 18 ′ of the defect map circuit 18. In another embodiment shown, the scanning address counter 26 'counts the address A _O ' only in the main scanning direction. On the other hand, for the address Al in the sub-scanning direction,
It is applied to the address input terminal of the memory circuit 27 'independently of the defect count signal Dn. And this count value
A _O ′ is stored in the memory circuit in synchronization with the defect pulse Ip. According to this embodiment, a constant memory area is required for each main scanning line, but the sequence control circuit 10 detects that the number of defective pixels on the main scanning line exceeds a predetermined value and issues a warning command. be able to.

第４図は、本発明を適用した第２の実施例を示す全体構
成図である。本図において、第１図に示した構成要素と
同一のものには、第１図と同一の符号を付してある。そ
の他の符号として、 30はシーケンスコントローラ、 31は欠陥修正回路、 32は欠陥修正した画像データをメモリ手段33に記録する
ためのメモリコントローラ、 33は撮像した画像データを一時的または恒久的に格納す
るためのメモリ手段、 34はインターフェース回路、 36は欠陥検知回路、 38は欠陥画素の位置情報を格納する欠陥マップ回路、 DBはバッファメモリ20から出力される画像信号、 DAは欠陥修正回路31により修正された画像信号である。FIG. 4 is an overall configuration diagram showing a second embodiment to which the present invention is applied. In this figure, the same components as those shown in FIG. 1 are designated by the same reference numerals as in FIG. As other symbols, 30 is a sequence controller, 31 is a defect correction circuit, 32 is a memory controller for recording defect corrected image data in the memory means 33, and 33 is for temporarily or permanently storing the captured image data. Memory means, 34 is an interface circuit, 36 is a defect detection circuit, 38 is a defect map circuit that stores position information of defective pixels, DB is an image signal output from the buffer memory 20, and DA is a defect correction circuit 31 for correction. Image signal.

ここで、シーケンスコントローラ30は第１図に示した実
施例と同様、撮像動作の制御を行う。但し、本実施例で
はメモリ手段33が付加されていることにより、若干シー
ケンスが異ってくる（警告手段は図示していない）。Here, the sequence controller 30 controls the imaging operation as in the embodiment shown in FIG. However, in this embodiment, the sequence is slightly different because the memory means 33 is added (the warning means is not shown).

次に、第４図の動作を説明する。Next, the operation of FIG. 4 will be described.

光源１により、照明光学系２を介して透過被写体原稿４
を一様に照明する。このとき、光源１と原稿４の光間に
光学フィルタ3-1〜3-4のいずれかを選択して配置する。
なお、この光学フィルタは照明光学系２の中に含まれる
ような構成であってもよい。The light source 1 transmits the transmission object document 4 through the illumination optical system 2.
Uniformly illuminate. At this time, one of the optical filters 3-1 to 3-4 is selected and arranged between the light source 1 and the light of the original 4.
The optical filter may be included in the illumination optical system 2.

光学フィルタとして、第１の光学フィルタ3-1は赤外域
に透過率のピークを持つような赤外透過フィルタ、第２
の光学フィルタ3-2は赤色透過フィルタ、第３の光学フ
ィルタ3-3は緑色透過フィルタ、第４の光学フィルタ3-4
は青色透過フィルタであって、いずれもフィルタホルダ
３により保持されている。そして、これら第１〜第４の
フィルタ3-1〜3-4の選択は、シーケンスコントローラ30
から送出されるフィルタ選択命令に基づいて、駆動回路
13およびフィルタ駆動源11により行う。As the optical filter, the first optical filter 3-1 is an infrared transmission filter having a transmittance peak in the infrared region,
The optical filter 3-2 is a red transmission filter, the third optical filter 3-3 is a green transmission filter, and the fourth optical filter 3-4.
Is a blue transmission filter, both of which are held by the filter holder 3. The sequence controller 30 selects the first to fourth filters 3-1 to 3-4.
Based on the filter selection command sent from the drive circuit
13 and filter drive source 11.

証明された原稿４については、撮像レンズ７によりライ
ンセンサ９上に投影し、主走査を行う。一方、原稿４を
原稿ホルダ５によりステージ６に固定し、副走査制御回
路14を介してこのステージ６を駆動することにより、副
走査を行う。すなわち、ステージ６を動かすことにより
センサ８上に投影された原稿４の像を主走査方向と垂直
な方向に動かし、もって副走査を行う。The certified original document 4 is projected onto the line sensor 9 by the imaging lens 7 and main scanning is performed. On the other hand, the original 4 is fixed to the stage 6 by the original holder 5, and the stage 6 is driven via the sub-scanning control circuit 14 to perform sub-scanning. That is, by moving the stage 6, the image of the original document 4 projected on the sensor 8 is moved in the direction perpendicular to the main scanning direction, thereby performing the sub scanning.

ラインセンサ８は、ラインセンサ駆動回路15により主走
査制御がなされる。また、ラインセンサ駆動回路15およ
び副走査制御回路14は、シーケンスコントローラ30によ
りタイミング制御がなされる。The line sensor 8 is subjected to main scanning control by the line sensor drive circuit 15. Further, the line sensor drive circuit 15 and the sub-scanning control circuit 14 are timing-controlled by the sequence controller 30.

ラインセンサ８から出力された撮像信号を増幅器９によ
り増幅し、その出力信号VosをA/D変換器19に導入してデ
ィジタル画像信号Ｄを得る。この画像信号Ｄは走査位置
（x,y）により異なる値をとる。そこで、走査位置（x,
y）での値を特にＤ（x,y）と表わす。そして、画像信号
Ｄはバッファメモリ20に入力されるとともに、欠陥検知
回路36にも入力される。The image pickup signal output from the line sensor 8 is amplified by the amplifier 9, and the output signal Vos is introduced into the A / D converter 19 to obtain the digital image signal D. This image signal D takes different values depending on the scanning position (x, y). So the scan position (x,
The value at y) is particularly denoted as D (x, y). Then, the image signal D is input to the buffer memory 20 and also to the defect detection circuit 36.

シーケンスコントローラ30のコントロールモードが欠陥
検知モードのときは、フィルタ選択制御回路13により第
１のフィルタ（赤外）3-1が選択される。そして、欠陥
検知回路36で検出された欠陥信号は欠陥マップ回路38に
送られ、欠陥マップ情報として記憶される。When the control mode of the sequence controller 30 is the defect detection mode, the filter selection control circuit 13 selects the first filter (infrared) 3-1. The defect signal detected by the defect detection circuit 36 is sent to the defect map circuit 38 and stored as defect map information.

一方、画像入力モードのときは、第２〜第４のフィルタ
のうち必要な色フィルタ3-2〜3-4を選択して撮像し、欠
陥マップ回路38に対する読み出しを行って欠陥信号を読
み出すとともに、ディジタル変換後バッファメモリ20に
一時的に記憶した画像信号を読み出して欠陥修正回路31
に送り欠陥修正を行う。欠陥修正後の信号DAは、メモリ
コントローラ32の制御に基づき、例えばディスク等のメ
モリ手段33に記憶される。On the other hand, in the image input mode, the necessary color filters 3-2 to 3-4 among the second to fourth filters are selected and imaged, and the defect map circuit 38 is read to read the defect signal. The image signal temporarily stored in the buffer memory 20 after digital conversion is read out and the defect correction circuit 31 is read.
Send to and fix defects. The signal DA after defect correction is stored in the memory means 33 such as a disk under the control of the memory controller 32.

インターフェース回路34は、メモリ手段33に記憶した修
正後の画像情報を外部機器やホストコンピュータ等に転
送する機能を果たす。また、インターフェース回路34を
介してシーケンスコントローラ30にコマンドを与えるこ
とにより、外部機器から制御を行うことができる。The interface circuit 34 has a function of transferring the corrected image information stored in the memory means 33 to an external device or a host computer. Also, by giving a command to the sequence controller 30 via the interface circuit 34, control can be performed from an external device.

第５図は、第４図に示した欠陥検知回路36および欠陥マ
ップ38の詳細回路図である。本図中、Ｄ（x,y）は、主
走査方向の位置アドレスx,副走査方向の位置アドレスｙ
におけるセンサ出力を増幅し、A/D変換器19を介して得
た画素（x,y）の出力ディジタル信号、 37はディジタル量を比較する比較器、 Thoは閾値として使われるディジタル量であり、比較器3
7においてＤ（x,y）と比較される。FIG. 5 is a detailed circuit diagram of the defect detection circuit 36 and the defect map 38 shown in FIG. In the figure, D (x, y) is a position address x in the main scanning direction and a position address y in the sub scanning direction.
The output digital signal of the pixel (x, y) obtained by amplifying the sensor output at and obtained through the A / D converter 19, 37 is a comparator for comparing digital amounts, Tho is a digital amount used as a threshold, Comparator 3
At 7 it is compared with D (x, y).

Deは比較器37の出力であり、Ｄ（x,y）とThoの比較結果
がＤ（x,y）＞Thoのとき“0"となり、Ｄ（x,y）≦Thoの
とき“1"となる欠陥信号、 Ｘは主走査方向の現在走査位置を表すアドレス信号、 Ｙは副走査方向の現在走査位置を表すアドレス信号、 ▲▼は現主走査が走査開始ラインでないとき、“1"
となるスタートライン信号、 Dmodは欠陥検出中“1"になる欠陥検出モード信号、 φclockは有効走査領域内で画素サンプリングに同期し
て出力されるサンプリングロックである。De is the output of the comparator 37, which is “0” when the comparison result of D (x, y) and Tho is D (x, y)> Tho, and “1” when D (x, y) ≦ Tho. Defect signal, X is an address signal indicating the current scanning position in the main scanning direction, Y is an address signal indicating the current scanning position in the sub scanning direction, and ▲ ▼ is "1" when the current main scanning is not the scan start line.
Is a start line signal, Dmod is a defect detection mode signal that becomes “1” during defect detection, and φclock is a sampling lock output in synchronization with pixel sampling in the effective scanning area.

これら信号Ｘ、Ｙ、▲▼,Dmod,φclockは、シーケ
ンスコントローラ30から送出される。These signals X, Y, ▲ ▼, Dmod, φclock are sent from the sequence controller 30.

また、39は欠陥の位置情報を記憶する欠陥マップメモ
リ、 41は多入力AND回路（３入力AND回路）、 42,43は２入力AND回路、 44,45はインバータ回路、 40はシフトレジスタ回路、 Deoはメモリ39から読み出された欠陥信号、 Lodefは２入力AND回路42の出力であって、長い欠陥が現
在走査位置にあることを示す信号、 Shdefは２入力AND回路43の出力であって短い欠陥が現在
走査位置にあることを示す信号、 Wodefはインバータ45の出力であって、現在走査位置に
欠陥がないことを示す信号である。In addition, 39 is a defect map memory for storing defect position information, 41 is a multi-input AND circuit (3-input AND circuit), 42 and 43 are 2-input AND circuits, 44 and 45 are inverter circuits, 40 is a shift register circuit, Deo is the defect signal read from the memory 39, Lodef is the output of the 2-input AND circuit 42, which indicates that a long defect is at the current scanning position, and Shdef is the output of the 2-input AND circuit 43. Wodef, which is a signal indicating that the short defect is present at the current scanning position, is an output of the inverter 45 and is a signal indicating that there is no defect at the current scanning position.

次に、第５図の動作を説明する。Next, the operation of FIG. 5 will be described.

欠陥検出モードにおいて、A/D変換器19（第４図参照）
から出力される撮像信号Ｄ（x,y）は赤外光で原稿４を
証明したときに得られる信号である。従って、“ごみ”
や“きず”がないときは原稿フィルムに写し込まれてい
る画像情報は読み出されず、殆どの赤外光が透過するの
で、一様な明るさのデータが得られる。一方、“ごみ”
や“きず”等の欠陥がある場合には、その部分の透過率
が変わるので、比較器37において閾値Thoと比較するこ
とにより、フィルム上の欠陥を検知することができる。
欠陥が検出されると欠陥信号Deは“1"となり、欠陥が検
出されない場合は“0"となる。A / D converter 19 in defect detection mode (see Figure 4)
The image pickup signal D (x, y) output from is a signal obtained when the document 4 is certified with infrared light. Therefore, “garbage”
When there is no "scratch" or the like, the image information recorded on the original film is not read out and most infrared light is transmitted, so that data of uniform brightness can be obtained. On the other hand, "garbage"
If there is a defect such as a "scratch" or the like, the transmittance of that part changes, so that the defect on the film can be detected by comparing with the threshold value Tho in the comparator 37.
When a defect is detected, the defect signal De becomes "1", and when no defect is detected, it becomes "0".

この欠陥検出モードの時は、シーケンス制御回路30（第
４図参照）から出力される欠陥モード信号Dmodが“1"と
なり、欠陥マップメモリ39は欠陥情報書き込みモードに
設定される（X,Yは走査位置を示す信号であり、当該欠
陥マップメモリ39のアドレス入力となる）。また、φcl
ockはディジタル画像信号Ｄ（x,y）に同期して出力され
るサンプルクロックであるため、この信号φclockに同
期して信号Deが欠陥マップメモリ39に書き込まれる。In this defect detection mode, the defect mode signal Dmod output from the sequence control circuit 30 (see FIG. 4) becomes "1", and the defect map memory 39 is set to the defect information writing mode (X and Y are This is a signal indicating the scanning position and serves as an address input of the defect map memory 39). Also, φcl
Since ock is a sample clock output in synchronization with the digital image signal D (x, y), the signal De is written in the defect map memory 39 in synchronization with this signal φclock.

欠陥マップメモリ39は１つのアドレスに対して１ビット
の信号を書き込むことができるメモリであり、走査アド
レスX,Yに対し欠陥情報のビットプレーンを構成する。The defect map memory 39 is a memory in which a 1-bit signal can be written to one address, and forms a defect information bit plane for the scanning addresses X and Y.

一方、画像入力モードの時、信号Dmodは“0"になり、欠
陥マップメモリ39は読み出しモードとなる。走査アドレ
スX,Yに対する欠陥信号Deo（x,y）はクロックφclockに
同期して読み出され、インバータ45によりレベル反転さ
れて欠陥なし信号Wodefとなる。また、シフトレジスタ4
0に入力される欠陥信号Deoはクロックφclockによりシ
フトされ、１クロック分だけ遅延された信号と２クロッ
ク分だけ遅延された信号が３入力AND回路41に入力され
る。このAND回路41には走査スタートラインでないこと
を示す信号▲▼が入力され、現在より前の連続２画
素が欠陥であって走査スタートラインでないとき出力が
“1"となる。このとき、現在の画素が欠陥であるとAND
回路42の出力は“1"となり、現在の画素が長い欠陥に含
まれていることになる。すなわち、長い欠陥信号Lodef
が“1"となる。On the other hand, in the image input mode, the signal Dmod becomes "0", and the defect map memory 39 is in the read mode. The defect signal Deo (x, y) corresponding to the scanning address X, Y is read in synchronization with the clock φclock and level-inverted by the inverter 45 to become the defect-free signal Wodef. Also, the shift register 4
The defect signal Deo input to 0 is shifted by the clock φclock, and the signal delayed by one clock and the signal delayed by two clocks are input to the 3-input AND circuit 41. A signal {circle around (1)} indicating that it is not the scan start line is input to the AND circuit 41, and the output becomes "1" when two consecutive pixels before the present are defective and not the scan start line. At this time, if the current pixel is defective, AND
The output of circuit 42 is a "1", indicating that the current pixel is included in the long defect. That is, the long defect signal Lodef
Becomes “1”.

AND回路41の出力はインバータ44を介してAND回路43に入
力される。このAND回路43の他方の入力は信号Deoである
ので、Lodef≠１である欠陥（短い欠陥または走査スタ
ートライン中の欠陥）が存在するとき、信号Shdefは
“1"となる。The output of the AND circuit 41 is input to the AND circuit 43 via the inverter 44. Since the other input of the AND circuit 43 is the signal Deo, the signal Shdef becomes "1" when there is a defect in which Lodef ≠ 1 (a short defect or a defect in the scan start line).

このように、走査位置X,Yの画素が長い欠陥中に含まれ
る欠陥画素であるときには信号Lodefが、短い欠陥中ま
たは走査スタートライン中に含まれる欠陥画素であると
きは信号Shdefが、欠陥でない画素のときには信号wodef
がそれぞれ“1"となる。Thus, the signal Lodef is not a defect when the pixel at the scanning position X, Y is a defective pixel included in a long defect, and the signal Lodef is a defective pixel included in a short defect or a scan start line. Signal wodef for pixel
Are each "1".

第６図は、第４図に示した欠陥修正回路31の詳細回路図
である。本図において、 46はインバータ回路、 47はAND回路、 48,49はNAND回路、 50は排他的論理和回路、 φ_A,φ₂,φ₃,▲▼は第７図（次に説明する）に示
す如くφclockに同期したタイミング信号、 ▲▼，▲▼はNAND回路49,48から送出され
る出力イネーブル信号、 Y₀は副走査方向のアドレス信号における最小位ビット
（ＹのLSB）である。FIG. 6 is a detailed circuit diagram of the defect correction circuit 31 shown in FIG. In this figure, 46 is an inverter circuit, 47 is an AND circuit, 48 and 49 are NAND circuits, 50 is an exclusive OR circuit, and φ _A , φ ₂ , φ ₃ , and ▲ ▼ are shown in FIG. 7 (described next). As shown in FIG. 5, timing signals synchronized with φclock, ▲ ▼ and ▲ ▼ are output enable signals sent from the NAND circuits 49 and 48, and Y ₀ is the least significant bit (LSB of Y) in the address signal in the sub-scanning direction.

51は３ステートバスバッファであり、出力イネーブル信
号▲▼がアサート（ローレベル）のとき入力信号
DBを内部データバスDC上に出力し、出力イネーブル信号
▲▼がデアサート（ハイレベル）のとき出力をハ
イインピーダンスにする。Reference numeral 51 is a 3-state bus buffer, which is an input signal when the output enable signal ▲ ▼ is asserted (low level).
DB is output on the internal data bus DC, and the output becomes high impedance when the output enable signal ▲ ▼ is deasserted (high level).

52は３ステートＤレジスタであり、１画素分のデータを
一時的に記憶し、出力イネーブル信号▲▼がアサ
ート（ローレベル）のとき出力をイネーブルとする。ま
た、出力イネーブル信号▲▼がデアサート（ハイ
レベル）のとき出力をハイインピーダンスにする。A 3-state D register 52 temporarily stores data for one pixel and enables the output when the output enable signal ▲ ▼ is asserted (low level). When the output enable signal ▲ ▼ is deasserted (high level), the output is set to high impedance.

53は２ラインバッファメモリであり、入力端子R/Wに印
加される信号によりリード／ライトが制御される。ま
た、イネーブル信号▲▼により、出力がイネーブ
ルになるかハイインピーダンスになるが制御され、アド
レス入力ＸおよびAsによりアドレス参照がなされる。Reference numeral 53 is a 2-line buffer memory, and read / write is controlled by a signal applied to the input terminal R / W. Further, the enable signal ▲ ▼ controls whether the output is enabled or becomes high impedance, and the address is referenced by the address inputs X and As.

54はバスバッファである。54 is a bus buffer.

第７図は、第６図に示した欠陥修正回路31の動作を説明
するタイミングチャートである。本図において、 φ_CLOCKは有効走査領域中の画素を走査する度に出力さ
れるタイミング信号、 Ｘは主走査方向のアドレス（走査位置を表す）信号、 DBはバッファメモリ20から出力される画像信号、 DB（N,Y）は画素（N,Y）の画像信号、 Deoはメモリ39から読み出された欠陥信号、 φ_A,φ₂,φ_３はタイミング信号、 ▲▼はレジスタ52の出力を制御するタイミング信
号、 DAは欠陥修正後の画像信号、 DCP0,DCP1,DCP2はそれぞれ第1,第2,第３のバスサイクル
である。FIG. 7 is a timing chart for explaining the operation of the defect correction circuit 31 shown in FIG. In this figure, φ _CLOCK is a timing signal output each time a pixel in the effective scanning area is scanned, X is an address (scanning position) signal in the main scanning direction, and DB is an image signal output from the buffer memory 20. , DB (N, Y) is the image signal of the pixel (N, Y), Deo is the defect signal read from the memory 39, φ _A , φ ₂ and φ ₃ are timing signals, and ▲ ▼ is the output of the register 52. The timing signal to be controlled, DA is the image signal after defect correction, and DCP0, DCP1, and DCP2 are the first, second, and third bus cycles, respectively.

次に、第６図および第７図を参照して、如何に欠陥修正
を行っていくかについて説明する。Next, with reference to FIG. 6 and FIG. 7, how to carry out defect correction will be described.

欠陥がないとき（φ_２＝１となる期間を含むとき）信号
Wodefは“1"となり、NANDゲート49の出力▲▼
は、論理式 に従ってφ_１＝１を間だけ▲▼＝０となる。この
信号▲▼は３ステートバスバッファ51の出力イネ
ーブル端子に入力されており、▲▼＝０のとき、
バスバッファ51は入力信号DBを出力端子に出力し、バス
DC上に信号を出力する。また、▲▼＝１のときに
は、バスバッファ51の出力がハイインピーダンスとなる
（バスDCを開け渡す）。Signal when there is no defect (including the period when φ ₂ = 1)
Wodef becomes "1" and the output of NAND gate 49 ▲ ▼
Is a logical expression Therefore, ▲ ▼ = 0 only for φ ₁ = 1. This signal ▲ ▼ is input to the output enable terminal of the 3-state bus buffer 51, and when ▲ ▼ = 0,
The bus buffer 51 outputs the input signal DB to the output terminal
Output signal on DC. When ▲ ▼ = 1, the output of the bus buffer 51 becomes high impedance (bus DC is opened).

一方、φ_３＝１のときShdef＝０となるので、ANDゲート
47はShedf＝０のとき信号φ_３に対し開いた状態とな
る。よって、信号φ_３の立ち上がりによって、レジスタ
52にはバスDC上のデータが書き込まれる。信号φ_３が立
ち上がる時φ_２＝１なので、バスDC上にはバスバッファ
51を介して信号DBが送出されておりレジスタ52に書き込
まれる。On the other hand, when φ ₃ = 1, Shdef = 0, so the AND gate
47 is in an open state with respect to the signal φ ₃ when Shedf = 0. Therefore, when the signal φ ₃ rises, the register
The data on the bus DC is written in 52. Since φ ₂ = 1 when the signal φ ₃ rises, the bus buffer is not connected to the bus DC.
The signal DB is sent out via 51 and is written in the register 52.

その後、φ_２＝０になると▲▼＝１となってバス
バッファ51の出力が禁止されると共に、▲▼＝０
となりレジスタ52は書き込まれた内容をバスDC上に出力
する。バスDC上の信号は、バスバッファ54を介し、修正
後の画像信号DAとして後段の処理回路に出力される。Thereafter, when φ ₂ = 0, ▲ ▼ = 1 and the output of the bus buffer 51 is prohibited, and ▲ ▼ = 0
The adjacent register 52 outputs the written content on the bus DC. The signal on the bus DC is output to the subsequent processing circuit as the corrected image signal DA via the bus buffer 54.

短い欠陥が存在するときはShdef＝１となりANDゲート47
が閉じられるので、一時的にレジスタ52の書き込みパル
スが禁止される。よって、欠陥画素に対してはレジスタ
52の内容が更新されないので、欠陥が起こる直前のデー
タがそのまま残っている。この場合、バスサイクルDCP1
（φ_２＝１の期間）では、何のデータもバスDC上に出力
されていない。When short defects exist, Shdef = 1 and AND gate 47
Are closed, the write pulse of the register 52 is temporarily prohibited. Therefore, for defective pixels, register
Since the contents of 52 are not updated, the data just before the defect occurred remains. In this case, the bus cycle DCP1
During (φ ₂ = 1 period), no data is output on the bus DC.

次にバスサイクルDCP2のときには▲▼＝０とな
り、レジスタ52がイネーブルとなって短い欠陥が起こる
直前のデータがレジスタ52からバスDC上に出力される。
そして、バスバッファ54を介し、欠陥を修正した信号DA
として出力される。バスサイクルDCP2の間には、このよ
うに欠陥が無いとき（Wodef＝１）にも短い欠陥が有る
ときも、修正された信号がバスDC上に出力される。Next, during the bus cycle DCP2, ▲ ▼ = 0, and the data immediately before the short defect occurs when the register 52 is enabled is output from the register 52 onto the bus DC.
Then, through the bus buffer 54, the signal DA with the corrected defect is
Is output as. During the bus cycle DCP2, the corrected signal is output on the bus DC even when there is no defect (Wodef = 1) and when there is a short defect.

ラインバッファメモリ53については、バスサイクルDCP2
の間、信号φ_Ａの立ち下がりに同期して、アドレス信号
ＸとAsとにより指定されるアドレスにデータが書き込ま
れる。ここで、アドレス信号Asは、信号Y₀と信号φ_Ａの
排他的論理和である。しかも、Y₀がアドレスＹのLSBで
あることから、Asは１ライン走査する毎に“1"と“0"の
値を交互にとる。また、φ_ＡがバスサイクルDCP1とDCP2
において“1"と“0"を交互にとるので、全てのＸに対し
て、１ライン走査する毎にDCP1で参照するアドレスとDC
P2で参照するアドレスとが入れ換わる。For the line buffer memory 53, the bus cycle DCP2
During this period, data is written to the address designated by the address signals X and As in synchronization with the fall of the signal φ _A. Here, the address signal As is the exclusive OR of the signal Y ₀ and the signal φ _A. Moreover, since Y ₀ is the LSB of the address Y, As takes alternate values of “1” and “0” every time one line is scanned. In addition, φ _A is the bus cycle DCP1 and DCP2
, "1" and "0" are taken alternately, so for every X, the address and DC to be referenced by DCP1 every 1 line scan
The address referenced in P2 is swapped.

このように構成することにより、現在書き込んでいるア
ドレスは次のラインを走査したときの読み出しアドレス
となるので、１ライン前のデータを常に保持しておくこ
とができる。With this configuration, the address currently being written becomes the read address when the next line is scanned, so that the data one line before can be held at all times.

さて、長い欠陥が存在する場合には、信号▲
▼がバスサイクルDCP1の間“1"となり、且つ信号▲
▼が“0"となるので、ラインバッファメモリ53は出力
イネーブル状態となる。また、バスサイクルDCP1の間φ
_Ａ＝１となるので、ラインバッファメモリ53はリードモ
ードとなる。従って、アドレス信号ＸとAsとにより指定
されるアドレスに格納されていた前ラインのデータがバ
スDC上に出力される。更に、バスサイクルDCP1の間に信
号φ_３が立ち上がり、バスDC上のデータはレジスタ52に
書き込まれる。Now, if there is a long defect, signal ▲
▼ becomes "1" during bus cycle DCP1 and signal ▲
Since ▼ becomes “0”, the line buffer memory 53 becomes the output enable state. Also, during the bus cycle DCP1 φ
_{Since A} = 1, the line buffer memory 53 is in the read mode. Therefore, the data of the previous line stored at the address designated by the address signals X and As is output on the bus DC. Further, the signal φ ₃ rises during the bus cycle DCP1, and the data on the bus DC is written in the register 52.

バスサイクルDCP2では▲▼＝０となり、レジスタ
52に書き込まれた信号が読み出されてバスDC上に出力さ
れる。このとき、ラインバッファメモリ53は書き込みモ
ードになり、信号φ_Ａに同期してバスDC上のデータが書
き込まれると共に、修正された信号DAとしてバスファッ
ファ54を介し、後段の回路に送出される。In bus cycle DCP2, ▲ ▼ = 0 and register
The signal written in 52 is read and output on the bus DC. At this time, the line buffer memory 53 is in the write mode, the data on the bus DC is written in synchronization with the signal φ _A , and the corrected signal DA is sent to the subsequent circuit via the bus buffer 54.

第８図は、第４図〜第７図に示した実施例により実行さ
れる欠陥の修正過程を説明する図である。本図中、ハッ
チングした部分は欠陥が存在する画素を、ai,bi,ci,di
は各々の画素の位置を示す。FIG. 8 is a diagram for explaining the defect correction process executed by the embodiment shown in FIGS. 4 to 7. In this figure, the hatched area indicates pixels with defects as ai, bi, ci, di.
Indicates the position of each pixel.

本実施例では、主走査方向に連続する２画素以下の短い
欠陥は欠陥の直前の画素で置き換えられる。例えば、第
８図における画素a₂については、a₂＝a₁と修正する。In this embodiment, a short defect of 2 pixels or less continuous in the main scanning direction is replaced by the pixel immediately before the defect. For example, the pixel a _{2 in} FIG. 8 is modified as a ₂ = a ₁ .

また、主走査方向に対して３画素以上連続する欠陥の場
合には、 （１）欠陥発生後２画素目までは、短い欠陥として欠陥
の直前のデータで置きかえる。Further, in the case of a defect in which three or more pixels are continuous in the main scanning direction, (1) up to the second pixel after the defect is generated, the data immediately before the defect is replaced as a short defect.

第８図に示す画素b₂,b₁,c₂,c₁,d₃,d₂がこの場合に該当
し、 b₂＝b₁＝b₀,c₂＝c₁＝c₀,d₃＝d₂＝d₁と修正する。Pixels b ₂ , b ₁ , c ₂ , c ₁ , d ₃ , d ₂ shown in FIG. 8 correspond to this case, and b ₂ = b ₁ = b ₀ , c ₂ = c ₁ = c ₀ , d ₃ Correct it as = d ₂ = d ₁ .

（２）欠陥発生後３画素目以降については、長い欠陥と
して前の走査データで置き換える。(2) For the third and subsequent pixels after the occurrence of a defect, the defect is replaced with the previous scan data as a long defect.

第８図に示す画素b₃,c₃,c₄,c₅,c₆,d₄,d₅がこの場合に該
当し、 c₃＝b₃＝a₃,d₄＝c₄＝b₄,d₅＝c₅＝b₅,c₆＝b₆と修正す
る。Pixel b ₃ shown in FIG. _{8, c 3, c 4, c} 5, c 6, d 4, d 5 are applicable in this _{case, c 3 = b 3 = a} 3, d 4 = c 4 = b 4 , d ₅ ＝ c ₅ ＝ b ₅ , c ₆ ＝ b ₆

このように欠陥画素を近傍の画素で置き換えることによ
り、欠陥の修正が行われる。すならち、シフトレジスタ
40（第５図参照）から多入力ANDゲート41に送出される
シフト信号を、１クロック遅延〜ｎクロック遅延した遅
延信号とすることにより、主走査線上において連続する
ｎ個以下の欠陥は短い欠陥、ｎ個を越える欠陥は長い欠
陥と判定することができる（連続欠陥中、ｎ＋１番目以
降の欠陥画素に対しては長い欠陥として処理する）。In this way, the defect is corrected by replacing the defective pixel with a neighboring pixel. Subaru, shift register
By making the shift signal sent from the 40 (see FIG. 5) to the multi-input AND gate 41 a delay signal delayed by 1 clock to n clocks, consecutive defects of n or less on the main scanning line are short defects. , N defects can be determined to be long defects (in the continuous defects, the defect pixel after the (n + 1) th defective pixel is treated as a long defect).

第９図は、第４図に示した欠陥修正回路31の別実施例を
示すブロック図である。本図中、 50はＤ型レジスタ、 51はANDゲート、 52はＤ型フリップフロップである。このフリップフロッ
プ52は、Lodef信号と画像データ部分との同期をとるた
めに配置したものである。FIG. 9 is a block diagram showing another embodiment of the defect correction circuit 31 shown in FIG. In the figure, 50 is a D-type register, 51 is an AND gate, and 52 is a D-type flip-flop. The flip-flop 52 is arranged for synchronizing the Lodef signal and the image data portion.

本回路において、欠陥がないとき（Wodef＝１）には、
バッファメモリ20（第４図参照）から読み出した画像デ
ータDBを信号φ_２に同期してＤ型レジスタ50に書き込
む。また、欠陥画素であるときはWodef＝０となり、Ｄ
型レジスタ50は内容が更新されないので、連続する欠陥
が発生する直前のデータが残っている。In this circuit, if there is no defect (Wodef = 1),
The image data DB read from the buffer memory 20 (see FIG. 4) is written in the D-type register 50 in synchronization with the signal φ ₂ . If the pixel is defective, Wodef = 0 and D
Since the contents of the type register 50 are not updated, the data immediately before the occurrence of consecutive defects remains.

このようにしてＤ型レジスタ50からは欠陥が修正された
データDAが出力されるが、長い欠陥が存在すると修正の
有効性が低下してしまう。そこで、長い欠陥がある場合
にはそれを識別するために、データDAを１ビット増やす
構成としている。In this way, the data DA in which the defect has been corrected is output from the D-type register 50, but if a long defect exists, the effectiveness of the correction decreases. Therefore, when there is a long defect, the data DA is increased by 1 bit in order to identify it.

かくして、主走査方向に対し短い欠陥は非常に簡単な回
路で修正できると共に、大きな欠陥に対しては必要があ
れば、後処理により修正可能となる。Thus, defects that are short in the main scanning direction can be corrected by a very simple circuit, and large defects can be corrected by post-processing if necessary.

［発明の効果］ 以上述べたとおり本発明によれば、欠陥領域の大きさに
基づいて当該欠陥領域を修正する構成としてあるので、
欠陥領域の大きさに拘りなく適切な措置を採ることがで
きるようになる。As described above, according to the present invention, the defect area is corrected based on the size of the defect area.
Appropriate measures can be taken regardless of the size of the defective area.

また、本発明を実施した場合には、欠陥位置情報を少な
いメモリ容量で格納することができるのみならず、欠陥
位置の検索を高速かつ容易に行い得るので、マイクロプ
ロセッサ等によりフィルタリング演算を施す修正等をリ
アルタイムにて実行することができる。Further, when the present invention is implemented, not only the defect position information can be stored with a small memory capacity, but also the defect position can be searched at high speed and easily. Etc. can be executed in real time.

更に、本発明を適用した一実施例によれば、細長い欠陥
を簡単な構成にて効果的に除去することができる。Further, according to the embodiment to which the present invention is applied, the elongated defect can be effectively removed with a simple structure.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の第１の一実施例を示す全体構成図、 第２図は第１図に示した構成要素の一部を詳細に示すブ
ロック図、 第３図は第２図に示す構成とは別の実施例を示すブロッ
ク図、 第４図は本発明の第２の実施例を示す全体構成図、 第５図および第６図は第４図に示した構成要素の一部を
詳細に示すブロック図、 第７図は第６図に示した欠陥修正回路31の動作を説明す
るタイミング図、 第８図は欠陥修正の過程を説明する図、 第９図は第４図に示した欠陥修正回路31の別実施例を示
すブロック図である。 １……原稿、 ２……照明光学系、 ３……光学フィルタ用ホルダ、 3-1〜3-4……光学フィルタ、 ４……透過原稿、 ５……ホルダ、 ６……ステージ、 ７……撮像レンズ、 ８……ラインセンサ、 ９……増幅器、 10……シーケンス制御回路、 11……光学フィルタ駆動源、 12……ステージ駆動源、 13……光学フィルタ選択制御（駆動）回路、 14……副走査制御回路、 15……ラインセンサ駆動回路、 16……欠陥検出回路、 17……欠陥カウント回路、 18……欠陥マップ回路、 19……A/D変換器、 20……バッファメモリ、 21……欠陥修正回路、 22……インターフェース回路、 23……警告発生回路。1 is an overall configuration diagram showing a first embodiment of the present invention, FIG. 2 is a block diagram showing in detail some of the components shown in FIG. 1, and FIG. 3 is shown in FIG. FIG. 4 is a block diagram showing another embodiment different from the configuration, FIG. 4 is an overall configuration diagram showing a second embodiment of the present invention, and FIGS. 5 and 6 show some of the components shown in FIG. A block diagram showing in detail, FIG. 7 is a timing diagram for explaining the operation of the defect repair circuit 31 shown in FIG. 6, FIG. 8 is a diagram for explaining the process of defect repair, and FIG. 9 is shown in FIG. 9 is a block diagram showing another embodiment of the defect correction circuit 31. FIG. 1 ... Original, 2 ... Illumination optical system, 3 ... Optical filter holder, 3-1 to 3-4 ... Optical filter, 4 ... Transparent original, 5 ... Holder, 6 ... Stage, 7 ... ... Imaging lens, 8 ... Line sensor, 9 ... Amplifier, 10 ... Sequence control circuit, 11 ... Optical filter drive source, 12 ... Stage drive source, 13 ... Optical filter selection control (drive) circuit, 14 ...... Sub-scanning control circuit, 15 ...... Line sensor drive circuit, 16 …… Defect detection circuit, 17 …… Defect count circuit, 18 …… Defect map circuit, 19 …… A / D converter, 20 …… Buffer memory , 21 …… defect repair circuit, 22 …… interface circuit, 23 …… warning circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 剛 神奈川県川崎市高津区下野毛770番地 キ ヤノン株式会社玉川事業所内 (72)発明者 山田 茂樹 神奈川県川崎市高津区下野毛770番地 キ ヤノン株式会社玉川事業所内 (72)発明者 勝間 眞 神奈川県川崎市高津区下野毛770番地 キ ヤノン株式会社玉川事業所内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Tsuyoshi Kobayashi 770 Shimonoge, Takatsu-ku, Kawasaki-shi, Kanagawa Canon Inc., Tamagawa Plant (72) Inventor Shigeki Yamada 770 Shimonoge, Takatsu-ku, Kawasaki-shi, Kanagawa Canon Inc. Tamagawa Plant (72) Inventor Makoto Katsuma 770 Shimonoge, Takatsu-ku, Kawasaki-shi, Kanagawa Canon Inc., Tamagawa Plant

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】原稿画像を複数の画素領域に分割して欠陥
領域を検出する検出手段と、 前記欠陥領域の位置情報を記憶する記憶手段と、 前記記憶手段に記憶された情報に基づいて、当該欠陥領
域の大きさを判別する判別手段と、 前記判別手段の判別結果に応じて当該欠陥領域のデータ
を修正する欠陥修正手段 とを有することを特徴とする画像読取装置。1. A detection unit that divides an original image into a plurality of pixel regions to detect a defective region, a storage unit that stores positional information of the defective region, and a storage unit that stores the positional information of the defective region based on the information stored in the storage unit. An image reading apparatus comprising: a discriminating unit that discriminates the size of the defective region, and a defect correcting unit that corrects data of the defective region according to a discrimination result of the discriminating unit. 【請求項２】前記判別手段は、当該欠陥領域が主走査方
向に対してｎ画素分以上連続するか否かを判別するよう
にしたこたことを特徴とする特許請求の範囲第１項記載
の画像読取装置。2. The determination means is adapted to determine whether or not the defective area continues for n pixels or more in the main scanning direction. Image reading device.